DE2554502B2 - - Google Patents
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Description
Die Erfindung betrifft ein Verfahren nach dem Oberbegriff des Anspruchs 1 sowie Anordnungen zur
Durchführung des Verfahrens.
Beim Auslesen eines Speichers wird gelegentlich ein früher darin eingeschriebenes Speicherwort verändert
ausgelesen. Dies kann durch zufällige Störungen in dem
'5 Speicher auftreten, aber auch infolge eines Defekts in
einer Speicherstelle oder in der Adressieranordnung. Aus diesem Grunde ist es bekannt, die Speicherwörter
mit Prüfzeichen zu versehen, mit denen die Richtigkeit eines Speicherworts feststellbar ist und gegebenenfalls
μ ein fehlerhaftes Speicherwort auch rekonstruiert
werden kann. Es können jedoch auch unkorrigierbare Fehler auftreten. Wird ein unkorrigierbarer Fehler
delektiert, so kann man darauf die Speicheranordnung außer Betrieb setzen. Dies ist für die Leistungen eines
Rechenmaschinensystems, von dem die Speicheranordnung ein Teil ist, sehr nachteilig. Man kann auch die
defekte Speichereinheit getrennt außer Betrieb setzen und von einem Servicetechniker eine einwandfreie
Ersatzspeichereinheit einsetzen lassen. Dieser Vorgang
μ fordert viel Zeit, und es ist nahezu sicher, daß in dieser
Zeit die versagende Speichcreinheit adressiert werden
wird: derartige Speichereinheilen bilden üblicherweise den sogenannten Hauptspeicher eines Rechenmaschinensystems,
dessen Kapazität aus wirtschaftlichen
i'» Gründen immer knapp gehalten wird.
Inzwischen ist es bekanntgeworden, die Adresse der versagenden Speichereinheit zusammen mit einer
Ersatzadresse für die entsprechende Zeit zu vermerken. Das wiederholte Anrufen dieses j*dressenhinweis-Speichers
erfordert jedoch viel Zeit.
Aufgabe der Erfindung ist es, cm Verfahren zum
Adressieren eines eingangs genannten Speichers anzugeben, bei dem ein Speichermodul mit einem unkorrigierbaren
Fehler nicht mehr adressiert und die übrigen
4<> Speichermoduln auf möglichst einfache Weise weiterhin
adressiert werden können. Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichen des Hauptanspruchs
angegebenen Verfahrensschritte gelöst. Auf diese Weise wird die Reihenfolge bezüglich der
ν Adressierung der einzelnen Speichermoduln so geändert,
daß der Speichermodul mit einem unkorrigierbarer Fehler automatisch dem höchsten Wert der ersten
Teiiadresse zugeordnet und damit nicht mehr adressiert wird, während die anderen Speichermoduln automats
tisch in einer entsprechend geänderten Folge adressiert werden. Die Speicherkapazität des Speichers wird dabei
nur geringfügig beeinträchtigt.
Eine Ausgestaltung des erfindungsgemäßen Verfahrens für den Fall, daß unkorrigierbare Fehler in einem
M> oder mehreren der noch adressierten Speichermoduln
auftreten, ist im Anspruch 2 gekennzeichnet. Durch die zusätzlichen Invertierungen, wobei dann die höchste
zulässige Teiiadresse entsprechend verringert wird, bleiben auch in ungünstigen Fällen, d. h. bei ungünstigen
h'i Kombinationen fehlerhafter Speichermoduln, noch eine
Anzahl einwandfreier Speichcrmoduln ohne besondere zusätzliche Maßnahmen weiterhin adressierbar.
Speicheranordnungen zur Durchführung des erfin-
Speicheranordnungen zur Durchführung des erfin-
dungsgemäßen Verfahrens sind in den weiteren Unteransprüchen gekennzeichnet Darin kann die
Inversionssteueranordnung ein elektronischer Speicher sein. In bestimmten Fällen kann sie jedoch auch mit
Vorteil elektromechanische Komponenten enthalten,
beispielsweise Schalter, deren Stellungen den gespeicherten Wert angeben. Dadurch entsteht keine Verzögerung.
Weil außerdem nur die ersten binären Teiladressen geändert werden, ist eine schnelle Wirkung
möglich. Wenn beispielsweise eine vollständige Speichereinheit gelesen wird, braucht nur einmal eine
Inversion binärer Adressensignale zu erfolgen. Die Inversionsanordnung kann je Teiladressenstelle ein
invertierendes Gatter enthalten, so daß die entstehende Verzögerung der Adressensignale sehr klein bleiben
kann.
Durch die Begrenzung der erzeugbaren Teiladresser: bei mehreren fehlerhaften Speichermoduln gemäß dem
Anspruch 5 wird automatisch erreicht, daß je nach der Kombination fehlerhafter Speichermoduln insgesamt
nur i, 2, 3, 5, 9, 17 usw. Speichermoduin nicht länger
adressiert werden können, während die übrigen aufeinanderfolgend adressierbar bleiben, wie später
erläutert wird.
Ein weiterer Vorteil der Erfindung besteht darin, daß
nach Reparatur bzw. Eratz der fehlerhaften Speichermoduln durch eine einfache Rückstellung der Inversionssteueranordnung
automatisch die volle Kapazität der Speicheranordnung wieder vorhanden ist.
Ausführungsbeispiele der Erfindung werden nächste- «'
hend anhand der Zeichnung näher erläutert. Es zeigt
F i g. 1 in einer Tabelle die verschiedenen Möglichkeiten bei der Verwendung von sechzehn Moduln für die
Rangfolge,
F i g. 2 verschiedene Möglichkeiten, wenn zwei 1 >
unbrauchbare Moduln vorhanden sind,
F i g. 3 ein Blockschaltbild einer erfindungsgemäßen Speicheranordnung,
Fig.4 eine detaillierte dargestellte Schaltung nach
der Erfindung und ■»»
Fig. 5 eine andere Ausführung eines Inversionselementes.
Fig. 1 zeigt in einer Tabelle die verschiedenen
Möglichkeiten für die Rangfolge von sechzehn Moduln nach der Erfindung. Die erste Spalte gibt die 4Γ>
Dezimalzah'ten von 0 bis 15. In der zweiten Spalte ist der
entsprechende Binärkode gegeben, wobei der Kode mit dem bedeutsamsten Bit anfängt. Dieser Binärkode hat
die Bedeutung, daß ein Adressenbit invertiert wird, wenn an der Stelle mit entsprechender Signifikanz des "><
> Binärkodes eine binäre Information »0« vorhanden ist. Der Kode Ger letzten Zeile lautet 1111 (dezimal 15),
was bedeutet, daß die Moduln in der natürlichen Reihenfolge von 0, I bis 15 adressiert werden. Dies ist
auf der zugehörigen Zeile verzeichnet. Wenn der Modul " 15 defekt ist, kann er ohne weitere Maßnahmen außer
Betrieb gesetzt werden, unter der Bedingung, daß die höchste Moduladrcssc 1110 (14) ist. Wenn jeder
Modul mehrere Adressen enthält, enthalten die Adressen nach Fig.) davon die bedeutsamsten h(l
Adressenteile. Ist der Modul 14 defekt, wird nach der
Zeile 14 nur das unb^deutsamste Adressenbit (auf
Modulpegel) invertiert. |c Paar aufeinanderfolgender Moduln wird jeweils die Stelle gewechselt, so daß der
Modul 14 als letzter adressiert ist. Wenn die h·
hochstzulässige (unmodifi/icrte) Moduladresse 14 ist
(damit wird dann der \ .»dul 15 adressiert), ist der
defekte Modul ohne weitere Komplikationen außer Betrieb gesetzt. Ist beispielsweise der Modul 9 defekt,
werden die zwei mittleren Adressenbits invertiert. Es wechseln dabei aufeinanderfolgende Vierzahlen und
außerdem in jeder Vierzahl noch einmal aufeinanderfolgende Modulpaare die Stelle. So ist tatsächlich der
Modul 9 als letzter adressierbar. Die Figur gibt die sechzehn verschiedenen Möglichkeiten, bei denen die
Adresse des versagenden Moduls die zu invertierenden Adressenbits angibt: eine gespeicherte Information »0«
gibt an, daß das entsprechende Adressenbit invertiert wird. Der übrigbleibende Adressenraum enthält
16—1 = 15 Moduln. Bei anderen Binärkodes ist die Methode auch anwendbar (so z. B. bei einem Ein-Wechselkode
oder Gray-Kode).
Fig. 2 gibt die 120 verschiedenen Möglichkeiten,
wenn zwei unbrauchbare Moduln aus einer Gesamtzahl von sechzehn vorhanden sind. Wenn beispielsweise die
Moduln 2 und 11 defekt sind (erste Spalte), geben die zweite und dritte Spalte die Informationen 0 0 11
(dezimal 3) bzw. 10 10 (dezimal 10). D >
ch Invertierung des ersten und zweiten oder des zweite»" und vierten
Adressenbits werden die defekten Moduln als die Nummern 7 bzw. 14 adressiert. So sind die Moduln 0 bis
6 immer aufeinanderfolgend adressierbar (faktisch werden dabei die an den ersten sieben Stellen stehenden
Moduln der Zeilen 3 bzw. 10 nach Fig. 1 adressiert). Wenn dagegen die Moduln 3 und 10 defekt sind, können
die ersten sieben Moduln der Zeilen 2 und 11 nach
F i g. 1 anschließend adressiert werden. Dabei werden das. erste, zweite bzw. vierte und nur das zweite
Adressen.bit invertiert. Die vierte Spalte in F i g. 2 gibt
die Anzahl anschließend adressierbarer Moduln für alle 120 Fälle. Diese Anzahl schwankt zwischen 7 und 14. Im
Falle willkürlichen Ausfalls zweier Moduln bleiben etwa 60% der Speicheranordnung verfügbar. Bei nur einem
defekten Modul ist dieser Prozentsatz 15/16, ist etwa 94%. Bei drei defekten Moduln ist der verfügbare Teil
der Speicheranordnung minimal 7/16, ist etwa !4%. Dies ist leicht wie folgt ersichtlich: bei jeder
Kombination dreier defekter Moduln ist bei einer Hälfte der luoduln (also beispielsweise die Hälften 0-7 und
8 — 15) höchstens einer defekt. Durch eine geeignete Wahl aus den Zeilen 0-7 oder 8-15 in Fig. 1 kann
dieser defekte Modul gerade als achter in der Rangfolge adressiert werden. Dabei sind also die ersten sieben
Moduln anschließend adressierbar. Wenn alle drei defekten Moduln in der gleichen Hälfte liegen, wird die
Anzahl anschließend adressierbarer Moduln größer, bis maximal 13.
Das Verfahren läßt sich leicht auf mehrere defekte Speichereinheiten erweitern. Es sei angenommen, daß
die Moduln 0, 2, 8 und 13 defekt sind. In diesem Falle kann di^ inversion durch die Daten 100 0 oder 10 10
gesteuert werden. In beiden Fällen sind dabei noch fünf der Moduln anschließend adressierbar.
Nachstehend wird ein einfacher Algorithmus zur Bestimmung der ζυ invertierenden Adressenbits gegeben.
Es wird nicht immer die maximale Anzahl anschließend adressLrbarer Moduln erreicht, weil eine
einfache Anordnung angestrebt ist, in der nicht alle ursprünglichen Adressen defekter Moduln gcnerkt
werden. Bei der Detektion eines defekten Moduls wird seine Adresse gespeichert, wobei die gespeicherten
Adressenbits »0« eine Inversion spater folgender Adrcssensignale steuern. Wird ein zweiter defekter
Modul detektiert. wird seine Adresse Bit für Bit mit der bereits zuvor gespeicherten Adresse verglichen. Wenn
ab dem bedeutsamsten die Adressenhits irw.ik
übereinstimmen, geschieht nichts in der gespeicherten !information. Das bedeutsamste Adressenbit, das nicht in
Übereinstimmung ist, wird auch nicht geändert, aber alle Adressenbits noch niedrigerer Signifikanz werden in die
entsprechenden des Moduls geändert, der kürzest zuvor defekt befunden worden ist.
Einige Beispiele: Zunächst wird der Modul 6 defekt und die Adresse 0 110 wird gespeichert, so daß dieser
Modul die letzte (nicht adressierbare) Stelle in der Rangfolge bekommt. Danach wird der Modul I defekt
und die Adresse 000 1 wird mit der gespeicherten Adresse verglichen: das zweite Bit ist verschieden, so
daß die letzten zwei Bits 0 1 der gespeicherten Adresse zugefügt werden, die lautet: 0 10 1. Im umgekehrten
Fall wird zunächst 0 00 1 gespeichert und davon die letzten zwei Bits in I 0 geändert. Dies gibt die zwei
Möglichkeiten, die in der Tabelle nach Fig. 2 bei der
Kombination I -=-6 defekter Moduln (zwanzigste Zeile
der Tabelle) erwähnt sind. Jetzt sind noch elf Moduln anschließend adressierbar, und zwar 16-1-4, wobei
das bedeutsamste Bit der Binärkodierung der Ziffer »4« dem obenerwähnten bedeutsamsten nicht übereinstimmenden
Adressenbit entspricht.
Weiter: Zunächst wird der Modul 15 defekt und die Adresse 1111 wird gespeichert. Darauf wird der
Modul 0 defekt und die letzten drei Bits der Adresse 0 00 0 werden der gespeicherten Adresse zu 10 00
zugefügt: denn das bedeutsamste nicht übereinstimmende Adressenbil w;ir das erste. Die Anzahl anschließend
adressierbarer Moduln ist jetzt: 16-1-8 = 7. wobei der Binärkode der Ziffer »8« dem obenerwähnten
bedeutsamsten nicht übereinstimmenden Adressenbit entspricht.
Die Methode läßt sich wie folgt auf mehr als zwei defekte Moduln erweitern. Es sei angenommen, daß
hintereinander die Moduln 0 und 4 defekt werden, wonach die Information 0 100 zur Steuerung der
Inversion gespeichert ist. Weil die letzten zwei Bits überschrieben sind (sei es durch die identische
Information), sind dann 16—1—4 = 11 Moduln anschließend
adressierbar. Wenn nun darauf der Modul 3 defekt wird (Adresse 0 0 1 1) darf jetzt die gespeicherte
Adresse durch Olli unter der zusätzlichen Bedingung
ersetzt werden, das jetzt nicht 11 Moduln anschließend adressierbar sind: wie aus F i g. 1 ersichtlich ist. sind
dabei nämlich nur acht (16-4-4) anschließend adressierbar: das zweitbedeutsamste Adressenbit ist
jetzt 2 χ zwischen aufeinanderfolgenden Adressen verschieden gewesen. Auf gleiche Weise ist es jedoch
dabei erlaubt, die gespeicherte Adresse ungeändert zu lassen. Aus der r i g. 1 ist ersichtlich, daß in diesem Falle
die optimal gespeicherte Adresse 0 0 0 0 mit 11 anschließend adressierbaren Moduln wäre, aber mit
dem skizzierten Algorithmus (der wegen seiner Einfachheit ausgewählt wurde) ist dies nicht durchführbar.
Denn, nach dem skizzierten Algorithmus konnten im obigen Fall auch die Kombinationen 0-5, 0-6 und
0-7 mit der Adresse 0 100 und 11 anschließend
adressierbarer Moduln defekt sein. Wenn nun darauf beispielsweise der Modul 13(1 10 1) defekt wird, wird
die gespeicherte Adresse zu 0 1 0 1 mit 7 anschließend adressierbaren Moduln überschrieben. Wenn danach ein
Modul mit der Adresse < 7 (0...) defekt wird, geschieht nichts. Wenn ein weiterer Modul mit der Adresse
> 8 defekt wird (1 .. X kann entweder ein Fehlersignal erzeugt werden (die Kapazität kann dabei noch um
höchstens 6/16 der ursprünglichen werden und im ungünstigsten Fall sogar nur noch 3/16) oder durch
geeignete Maßnahmen die Anzahl leicht und anschließend adressierbarer Moduln hoch gehalten werden.
Fi g. 3 zeigt eine Blockschaltung einer erfindungsgc
mäßen Speicheranordnung, die eine Eingangsadresscn-■ > leitung 1, ein Adressenregisler 2 mit vier binären Stufen
3 ... 6, eine Steuerleitung für Lese/Schreibbefehlssigna· Ie 7, eine Ansteuerungseinheit einschließlich Dateneingangsregister
8 mit Dateneingangsleitung 36, eine Speicheranordnung 9 mit weiteren nicht detaillierten
i" Moduln 10 ... 25. einen Dekoder 27. ein Datenregister
26. eine Datcnausgangsleitung 28. eine Detcktionsan Ordnung 29, eine Inversionsanordnung 30 mit liner
sionselementen 31...34 und eine Inversionssleueranordnung
35 enthält. Die Speicheranordnung 9 enthält
Γι sechzehn Speicherrnoduln, von denen die Daten über
das Datenregister 26 abführbar sind. Auf der Adressen leitung I kommt eine Vier-Bit-Adresse an, die im
Adressenregister 2 ^cs^ichcr! wird und über die
möglicherweise von der Inversionssteueranordnung 35 aktivierten Ivcrsionseinheiten 31...34 beim Dekoder
27 ankommt. Dadurch ist einer der Moduln 10 bis 7ri
adressierbar (einfachheitshalber sind nur acht Adressen· leitungen angegeben). Die Adressierung beispielsweise
eines Wortes in einem Modul ist nicht weiter angegeben; sie kann gegebenenfalls für alle Moduln
zusammen durchgeführt werden. Über die Leitung 7 wird die Anstciiereinheit 8 angesteuert, wodurch es klar
ist, uij es sich um eine Lese- oder um eine
Schreiboperation handelt und die Moduln entsprechend
jo gesteuert werden. Die zu speichernde Information wird
nötigenfalls über die Leitung 36 zugeführt. Die Ansteuerinformation kann Taktimpu'sdaten enthalten
Die Figur gibt den einfachen Fall, daß von der Detektionsanordnung 29 delektiert wird, ob die im
J5 Datenregister 26 aus dem Speicher gelesene Information einwandfrei ist, z. B. die richtige Parität hat. Dazu
empfängt die Detektionsanordnung 29 ein Signal aus der Ansteueranordnung 8. z. B. zum Synchronisieren.
Wird ein Fehler delektiert, empfängt die Inversions-Steuereinheit 35 ein Signal, wodurch die dabei noch an
den Ausgängen des Adressenregisters 2 verfügbare Adresse in der Einheit gespeichert wird, die gleichfalls
merkt, »daß ein Versagen aufgetreten ist«. Wenn ein Modul versagt hat. ist die Information dieses ganzen
Moduls danach als unzuverlässig zu betrachten. Dies übt seinen Einfluß auf die Wirkung der vollständigen
Speicheranordnung aus: möglicherweise muß durch diesen Fehler ein Datenblock aus einem vorhandenen
Hintergrundspeicher herbeigeführt werden, um die Operation des Rechenmaschinensystems fortsetzen zu
können, von dem die beschriebene Speicheranotdnung ein Teil ist. Es kann auch sein, daß eine bestimmte
vorliegende Aufgabe erneut gestartet werden muß, aber auf diese Angelegenheiten bezieht sich die Erfindung als
solche nicht. Weiter wird die zentrale Steueranordnung geeignete Maßnahmen treffen müssen, um die Bearbeitungen
dem jetzt verfügbaren kleineren Speicherraum anzupassen. Unter der Steuerung des erwähnten
Algorithmus, der in der Anordnung 35 verkörpert ist.
werden die Inversionseinheiten 31...34 selektiv gesteuert.
Gleiches gilt beim Detektieren der folgenden versagenden Moduln, was bei der Beschreibung für die
Fig.4 näher erläutert wird. Die Leitung 37 dient
beispielsweise zum Aktivieren der Detektionsanordnung 29. Fig.4 gibt eine weiter ausgearbeitete
Schaltung nach der Erfindung, die das bei Fig.3
erwähnte Adressenregister 2 und den Dekoder 27 enthält Weiter enthält die Schaltung zwei Signalein-
gangsklcmmcn 40 11 nil 41. cmc Si^ii.il.i ιΐ'-.ιτ.ι ιιμ^Κ kriinu·
42. vierzehn logische I N I) (latter 46 56. 8(1 82.
sieben logisiiie ODI R Gatui 54 64. 84. drei logisi la
I XKIIMV ODI K (iaiiiM 65 . .. 67. ν iei Umkilii Mn
(en β« 71 und noun bistabile Ik1IiK1IiIi.- 72. 74. Hi
/imaclisi können ι lit.1 I ).ilcnllipflops 72 75 die
. " Stellung U(I(I liu· St-I/ RiKkSU1II ! hpflops 76 74
ιΐκ ■·()<■ Stellung einnehmen So sind letzt die (,,Hler 46,
48. 50 und 52 fur die- .ins dein AdrcsscniegMcr 2
Ium nihrcndiMi ν ur AdIISSI-HlMISrIUtIhViSMr-IlH1IiIHM die
ODI R ',.HIi1I 54 62 den Dekodci 27 cn eichen Die
XlIHSS1- UiIiI SdlllM Mil-Ill gc.lllllet I l'.|s bedell I S.IIIISI C
Ailu'ssi-iihii e,scheint im Registcielcnient i. das
unhcdcutsamsic in I lenient 6 W inn cm I ehlei rinlnll.
und die Steiierkli'iiiine 4(1 fin einige /eil hoch Diese
kleniiiK1 ' 1 I'M einem Ausgang der mein d.iriH-slelllen
I K-Icktionsjr, .iilnimg 24 (I ι μ. i) verbunden. I1NI)
'·.!!!'.■! ^ ιΐιιηΙ.ιιηΊ in/l aiii iuiii I mi'aiU'SSirnali
und et regt die 1 akiimpulscingaiigc 1 .-.1I D.itenflipllops
72 75 iibci die ODI R Gaiter hi. h4. 84, die .ils
I1ViIiK1IeIiK1IIt .11 heilen Dabei und die dann gültige
Adresse ,his dein Adresscnrcgisici 2 in den D.ilenllip
Hops 72 75 gespen hei 1 uiuliiieh diese Adresse die
lel/te dei I olge uinl unil .ils snlelie 1111Ί11 adrcs'icrbai
ist Im I .ille de' Adiesse (U)(I(I /H werden die
■Ι)·· Ausgange dei I hplhips ieueiis limh. wodurch die
logischen I 1SII) Galtet 47. 44. 51 und 5} Im die son den
I inkelirsliilen 68 71 -iivcrliei len Adresscnhils aus
ilem Adresscnrcgistci 2 durchlässig weiden Diese
' ignale erreichen d.iiiii. einem ubei du O|)l R (,aller
54 62. den Dekoder 27 Aul dust W eise ist. w ic in
1 ι g I eiste /eile, die V.liessi ο 11 11 11 ,,Is lel/le
aihcssicrl Die Adresse 00 lid kann neuer dadurch
gesperrt werden, daß d.is Signal am I Ausg,irg lies
I hpllops 7fi die Stcucranoidnung des Rci heim aschi
nensvstems. in das die ei ImdimgsgcmaHe Speu heran
Ordnung aufgenommen w n d. >■ t u' η, 1 ί 1 s ic r 1. dal! die hoe Its 1
zulässige Adresse lelzi ! 1 ! " !■ ' Hekanntlieh k-inn in
Rechenmaschinen cine I1Oi list zulässige Adresse gc
nennt gespeichert werden Das I chlei sign.'l an dei
Klemme 40 wird niedrig. Ιίλι« de'" "I··■ Λιΐ'-μ,ιιιμ des
llipflops 7β hoch u ml (', et'chcncnlaHs kann es sich, um
ein Meister-Skla\e I iiptlop 7(i handeln Dadurch blei
ben (ms erste die I ND-datic; 80 . 82 ^espern \\ enn
ein folgender I ehlet ein'nu. en plangl die Klemme 40
erneut ein hohes Signal, «"dm^h das I ^N1D (latter 54
en' hohes Signal Iu fen mn! w e: vr die Ciatter 5fi. 80. 8!
und 82 entblockt werden Weilet wird \om Ausgangs
signal lies (i.iilers 54 der |K Ihpflop 83 in die
>> I i'-Stelliing gebrach;, wodurch, signalisiert wird. dal<
zwei \ersagende M'vluln (oder mehr, siehe weiter
unten) iiufgcireti1" sind Wenn keins der drei logischen
i:\Kl.r.SIV-ODi R-C. !ter β=; β7 jetzt ein' hohes
Signal abgibt, bedeute: ilies d.id der als fünfzehnte
rangmaliig adressierte Modul einen Fehler angewiesen
hat. !Die gespeicherte Adresse in den HipHops 72 ... 75
ander· sich dabei nicht. Das hoin Signa! am »!«-Aus
gang des Flipllops 83 signalisiert, daß weiterhin
höchstens werzehn aufeinanderfolgende Moduln anschließend
adressierbar sind. Wenn dagegen eines der l.XKI.rSIY-ODF.R-Gatter 65. 66 oder 67 ein hohes
Signal liefert, beinhaltet dies ein nicht übereinstimmendes .Adressenbit und geschieht folgendes. Fin hohes
Signal vom Gatter 67 erreicht über das UND-Gatter 80 den Füpflop 79 und hnn·:: ihn in die »1 «-Stellung. Das
Ausgangssignal »1« die-es Flipflops signalisiert danach,
daß weiterhin höchsiens dreizehn Moduln anschließend adressicrbar sind. Außerdem bringt der Ausgangsimpuls
vom (,atlei 80 über das ODFR Gatter 84 den I lipflop
75 in die Stellung, die dem Wert lies unbedeulsamslen
Adressenbits 1111 Adi essenregister 2 entspricht. I.im
hohes Signal vom Galter 66 erreicht über das
I INI) Gatter 81 um! die ODFR Gatter 64 und 84 die
I hi -Hops 74, 75 und 78. Die »I «Stellung des I hpflops 78
signalisiert danach, daß nur noch höchstens elf Moduln
anschließend adressicrhar sind. Die I hpflops 74 und 75
werden in die Stellung gebracht, die den Werten der
zwei !!!'bedeutsamsten Adressenhits im Adiessemegi
stet 2 ntspruht. Fin holies Signal vom I XKI.I tSI\
ODFR Gatter 65 deutet an. daß das bedeutsamste Adtessenbil nicht übereinstimmt. Dieses Signal erreicht
übet das I INI) Gatter 82 den Flipflop 77 Die
»1« Stellung des Flipflops 77 signalisiert danach, daß nur noch sieben Moduln aufeinanderfolgend adressier
bar sind Außerdem werden über die ODI R Gatter 61,
64 und 84 die ! iipiiops 7ϊ, 74, 7' in die Su-Hü",^'
gebracht, die den Werten der drei iiiihedeulsamsteii
Adressenbils im Adressenregister 2 entspricht. Dabei
gill fur die I hpflops 72, 73, 74. 75 und 77, daß sich das
Ausgangssignal erst andern darf, wenn das Fehlersignal
.in der Klemme 40 verschwunden ist. Die gleichen
Maßnahmen wie beim I lipflop 76 können dazu
getroffen werden.
Wenn nun danach wiederum ein Fehler eintritt, empfang 1 das 11ND (',alter 56 zwei logische Signale und
es erscheint an der Ausgangsklemmen 42 ein Alarmsignal,
um anzugeben, daß die Kapazität der Speicheran
Ordnung zu klein wird. Dies geschieht bei der beschriebenen Anordnung erst nach mindestens drei
und höchstens sechs versagenden Moduln. Wenn der
Fehler spater d ich Reparatur beseitigt worden ist.
empfangt die Klemme 41 einen Rucksiellimpuls.
wodurch die llipflops 76, 77, 78. 74 und 83 in die
»(!«■Stellung eintreten Gegebenenfalls können auch die
I hpllops 72 ... 75 durch dieses Signal am Ruckstellein gang 85 in die »!«-Stellung zurückgestellt werden, aber
dies im nicht immer notwendig, weil die Reihenfolge der
Adressierung der physikalischen Moduln nicht wes· ;it
hch wichtig ist. Fiir diese llipflops ist die Rückstelhm
Pulsleitung daher punktiert dargestellt.
Fine Ftwciterung l.ißl sich noch dadurch erreichen,
daß das Register der llipflops 72. .. 85 mehrfach gemacht w ird. Dabei ist das erste Register w ic in Ii g. 4
an den Gattern 46. .53 aktivierend tätig. Das zweite Register ist ein Blindregister, das im lalle zweier
versagender Moduln die Adresse der beiden versagen den Moduln getrennt merkt. Wenn danach ein dritter
Modul versagt, werden alle drei Adressen wie zuvor Bit
für I3it miteinander verglichen. I Ibereinstiminende
Adressenbits werden als solche im aktiven Register gespeichert. Vom ersten nicht übereinstimmenden
Adressenbit wird ein Mehrheitsurteil gebildet und der
entsprechende Wert im entsprechenden der llipflops 72 .. . 75 gespeichert. Von den weniger bedeutsamen
Bits (w eniger bedeutsam als das erste) wird dann der nut
der Adresse der Minderheit übereinstimmende Wert gespeichert. Beispiel: Moduln 0. 9 und 10 werden in
dieser Reihenfolge defekt. Nach dem ersten defekten Modul ist im Steuerregister 0 0 0 0. im ersten Hilfsregistcr
0 0 0 0 und im /weiten nichts gespeichert, wahrend fünfzehn Moduln anschließend adressierbar sind. Wenn
der Modul 9 defekt wird, wird im Steuerregister 0 0 0 1
gespeichert und das zweite Hilfsregister enthält 100 1.
Wenn der Modul 10 defekt wird (10 10). ist das
bedeutsamste nicht übereinstimmende Adressenbit das erste. Es folgt die Mehrheit: 1. die folgenden folgen der
»Minderheit«-.Adresse 0 0 0. Dabei bleiben iingeandert
sieben Moduln aufeinanderfolgend adressierbar. MehrbeilsbildeiHle
logische (inner sind bekannt sowie die librigen /u verwendenden Hausteine.
lig.) gibt eine andere Ausführungsform eines
Inversionscleniente'.. das eine Signaleingangskleinme
100. zwei Spannungseingangsklemmen 101 und 102. eine
Signalausgangsklemme 103, einen Widerstand 105.
einen Schalter 106. vier logische NICHT-IIND-Elemente
107, 108, 109 und 110 und 'wei Differenzverstärker
111 und 112 einhält. An die Klemme 102 ist eine
Speisespannung beispielsweise von f ~i Volt und an die
Klemme 101 eine positive (niedrigere) He/iigsspaimiing
angelegt. Wenn der Schalter 106 geschlossen ist. ist der
obere Eingang des (iallers 106 ununterbrochen niedrig und dadurch der obere Eingang des Gatterelements 109
ununterbrochen hoch sowie der untere l'ingang ties Clements 108. Wenn das Eingangssignal an der Klemme
inn k;;.U...- .>l<
,Ii.. Il „,».,mx.iin »n ,l..r k'l.»<uii.>
tftl
ist. liefert der Verstarker 112 ein hohes Signal, oder das
Element 108 empfangt zwei hohe Signale und liefen ein
niedriges Signal. Dadurch liefert das Kleinem 109 ein
hohes Signal. Ist die Eingangsspannung verhältnismäßig
niedrig, liefert auch der Verstarker 112 ein niedriges
Signal, wodurch das Element 108 ein hohes Signal gibt. Das Element 109 empfängt dabei zwei hohe Signal: und
liefert ein niedriges Signal. Auf diese Weise ist also die
nicht invertierende Wirkung implementiert. Der Schal ter 106 kann von I land bedienbar sein.
Wenn der Schalter 106 geöffnet ist. führt der obere
Eingang des Gutters 107 über den Willerstand lOi uii
hohes Potential; dieses Signal wird \<
>m I lenient III) invertiert, so dall ilei untere I mg.mg des [ lements 108
ui''inierbrochen ein niedriges Potential führt, wodurch
di Jiitiic Eingang des Galters 109 ununterbrochen ein
> hohes Potential fuhrt Wenn das Eingangssignal an der Klemme 100 hoher als clic Bezugsspannung .in der
Klemme 101 ist. liefert der l)ilferen/\erstärker 111 ein
niedriges Signal und ladurch das Element 107 ein hohes
Signal. Das l'lement 109 empfängt /wei hohe Signale
i'1 und das Ausgangssignal lsi somit niedrig. Wenn das
Eingangssignal an der Klemme 100 niedriger als die Ue/ugsspannung ist, gibt tier Verstärker III ein hohes
Signal ab. Das Element 107 emplang! |et/l drei hohe Signale und liefen somit ein n;eiln>_'es Signal. Dadurch
ι ' liefert das Element 109 ein hohes -Niisgangssignal \ul
diese Weise lsi eine invertierende Wirkung implementiert.
Gemäß obiger Beschreibung kanu dabei minier emc
• if'iU·.· Λ.!>.';·!>! ι ".>!>
Vl....!ii!n ;,·ι,ΙΛΛΙ/ιι iJr.-^i.-iK ir
"■ sein. E'ur jedes Adressenbit lsi dabei ein derartiger
Schaller wirgesehen. Die Scha I lung nach E ι g. 4 arbeitet
vollautomatisch und also sehr schnell, wobei in ma nc!'en
f allen nicht immer/u die höchst mögliche Anzahl \on
Moduln geschlossen adressierbar ist In bestmimten
'· Fällen kann es vorteilhaft sein, den Vorgang selbsttätig
neu einzuleiten. z.B. wenn ein bestimmter Modul
vorübergehend fehler aufweist, ζ U durch /ί hohe
Temperatur. Wenn die Temperatur gefallen ist. konnte
er wieder funktionieren- Inzwischen ist dabei ein großer
>'■ Teil der Speicheranordnung brauchbar und aktiv
geblieben.
Hierzu 5 Watt Zetchntmuen
Claims (5)
1. Verfahren zum Adressieren eines Speichers, der aus einer Anzahl getrennt auswechselbarer
Speichermoduln besteht, die durch erste Teiladressensignale adressiert werden, wobei die Speicherstellen
innerhalb der Speichermoduln durch zweite Teiladressensignale adressiert werden und ein
unkorrigierbarer Fehler in einem Speichermodul detektierbar ist, dadurch gekennzeichnet,
daß beim Delektieren eines unkorrigierbaren Speicherfehlers in einem Speichermodul die ersten
Teiladressensignale dieses fehlerhaften Speichermoduls gespeichert werden, daß abhängig von den
gespeicherten Teiladressensignalen weitere zugeführte Teiladressensignale mindestens teilweise
derart invertiert werden, daß die fehlerhafte Speichereinheit der höchsten ersten Teiladresse
zugeordnet Mt, und daß die Erzeugung der höchsten ersten Teiiadresse gesperrt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß beim Detektieren eines unkorrigierbaren
Speicherfehlers in einem weiteren, noch adressierten Speichermodul dessen erste Teiladressensignale
mit den gespeicherten Teiladressenrignalen
kombiniert und gespeichert werden und daß abhängig von den kombinierten Teiladressensignalen
weitere Teile von später zugeführten Teiladressensignalen
invertiert werden.
3. Speiche: anordnung zur Durchführung des Verfahrens nach Anspruch ' aus einer Anzahl
austauschbarer Speichermoduln mit Eingängen für erste Teiladressensignale, die o\:^ Speichermoduln
adressieren, und für zweite Teiladressensignale, die pro Speichermodul binäre Speicherelemente adressieren,
und mit einer Dclcklionsanordnung zum Detektieren eines auftretenden unkorrigierbaren
Speicherfehlers, dadurch gekennzeichnet, daß zwischen die Eingänge (1) für die ersten Teiladrcssen
und den Speichermoduln (10-25) der Speicheranordnung (9) eine Inversionsanordnung (30) eingefügt
ist, daß eine Inversionssteueranordnung (35) durch ein Signal der Dctektionsanordnung (29) bei einem
unkorrigierbaren Fehler die erste Teiladresse des fehlerhaften Speichermoduls speichert und die
Inversionsanordnung (30) so ansteuert, daß bei den nachfolgend zugeführten Teiladressen diejenigen
Stellen invertiert werden, in denen die Teiladresse des fehlerhaften Speichermoduls den binären Wert
»0« hatte, und daß die Inversionssteueranordnung (35) ein Signal abgibt, das die Frzeugung der
höchsten Teiladresse sperrt.
4. Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Inversionssteueranordnung
(35) bei einem weiteren Signal der Dctektionsanordnung (29) infolge eines unkorrigierbaren Fehlers in
einem noch adressierten Speichermodul (10-25) dessen Teiladresse mit der gespeicherten Adresse
stellenweise von der höchsten Stelle ausgehend vergleicht und diejenigen Stellen der zweiten
Teiladresse, die nach der höchsten Stelle folgen, bei der beide Teiladressen unterschiedlich sind, zur
Ansteuerung der Invcrsionsanordnung (30) speichert.
5. Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Inversionssteueranordnung
(35) ein der Nummer der hoch len Stelle, hei der
beide Teiladressen unterschiedlich sind, anzeigendes Signal abgibt, daß die Erzeugung der höchsten
Teiladressen bis zu einer dem anzeigenden Signal entsprechenden Teiladresse sperrt
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NL7415966A NL7415966A (nl) | 1974-12-09 | 1974-12-09 | Werkwijze en inrichting voor het opslaan van binaire informatie-elementen. |
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DE2554502C3 DE2554502C3 (de) | 1980-12-04 |
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GB (1) | GB1529367A (de) |
NL (1) | NL7415966A (de) |
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