DE69026809T2

DE69026809T2 - Verfahren zur Treibersteuerung integrierter Schaltungen während der Prüfung

Info

Publication number: DE69026809T2
Application number: DE69026809T
Authority: DE
Inventors: Robert Walter Bassett; Pamela Sue Gillis; Panner Jeannie Theres Harrigan; Douglas Willard Stout; Mark Elliot Turner
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-01-25
Filing date: 1990-12-13
Publication date: 1996-11-07
Anticipated expiration: 2010-12-14
Also published as: EP0438705B1; DE69026809D1; JPH04125943A; EP0438705A2; JPH0777230B2; US5127008A; EP0438705A3

Description

HINTERGRUND DER ERFINDUNG

1. Gegenstand der Erfindung

Diese Erfindung bezieht sich auf die Prüfung und insbesondere auf die Entwicklung von Elementen mit Schaltungen mit sehr hohem Integrationsgrad ("VLSI"), um sie während verschiedener Prüfungen effizient testen zu können.

2. Stand der Technik

Elemente mit VLSI-Schaltungen, die tausende funktioneller Schaltungselemente auf einem einzigen Halbleiter-Chip enthalten, müssen während der Herstellung von EDV-Systemen, die aus solchen Elementen bestehen, in verschiedenen Stadien geprüft werden, um sicherzustellen, daß die Elemente selbst und die Verbindungen zwischen ihnen in ordnungsgemäßem Zustand sind. Die erste Prüfung erfolgt an einem Element unmittelbar nachdem es auf einer Halbleiterscheibe gefertigt wurde. Die Verbindungen und die Datenübertragung zwischen dem Element und seinem Prüfgerät erfolgt mittels eines Mechanismus namens Scheibenschrittschaltwerk, mit dem ein Satz elektrischer Sonden über die Oberfläche der Haibleiterscheibe bewegt wird, so daß die Sonden mit allen Eingangs- und Ausgangsanschlüssen eines Elements gleichzeitig physikalischen Kontakt erhalten. Dieser Vorgang wird fortgesetzt, bis zu allen auf der Scheibe enthaltenen Elmenten für die Prüfung Kontakt hergestellt wurde. Diese erste Prüfung wird Scheibentest (oder Chip-Test) genannt.
Nach Abschluß des Scheibentests werden die einzelnen Halbleiter- Chips mittels Dicing-Verfahren auf der Scheibe getrennt. Die Elemente, die nach dem Scheibentest als funktionsfähig eingestuft wurden, kommen als nächstes in Schutzgehäuse namens Baugruppen. Es gibt verschiedene Arten von Baugruppen, und sie können mit verschiedenen Kontaktierungs- und Verkapselungsverfahren hergestellt werden. Baugruppen, die einen Chip enthalten, werden Ein-Chip-Baugruppen (SCM) genannt. Baugruppen, die mehrere Chips enthalten, werden Multichip- Baugruppen (MCM) genannt.
Baugruppen werden zwei verschiedenen Prüfungen unterzogen. Die erste Prüfung wird am einzelnen Baugruppengehäuse durchgeführt, das mit einer einsteckbaren Vorrichtung namens Baugruppenbuchse an das Prüfgerät angeschlossen wird, in der die elektrischen Kontakt-Pins der Baugruppe befestigt sind. Mit diesem Baugruppentest genannten Vorgang soll verifiziert werden, ob die Baugruppe ordnungsgemäß montiert wurde, und ob der/die in der Baugruppe enthaltenen Chipis weiterhin ordnungsgemäß funktionieren.
Der zweite Baugruppentest wird durchgeführt, wenn es erforderlich ist, die Betriebszuverlässigkeit ausgelieferter Baugruppen zu verbessern, indem der sofortige Ausfall von ordnungsgemäß hergestellten, aber im unteren Qualitätsbereich liegenden Elementen und Baugruppen beschleunigt und provoziert wird, die ansonsten zu einem frühen Zeitpunkt ihrer voraussichtlichen Lebensdauer ausfallen würden (z.B. während der ersten 1000 Betriebsstunden). Dazu werden die Baugruppen erhöhter Temperatur und Netzspannung ausgesetzt und während eines längeren Zeitraums (z.B. mehrere Stunden) wiederholt unter diesen Bedingungen geprüft. Dieser zweite Baugruppentest wird Einbrennen genannt. Da der Einbrennvorgang ein lang andauernder Vorgang ist, der spezielle thermische und elektrische Bedingungen erfordert, wird er in der Regel gleichzeitig an Gruppen von funktionell identischen Baugruppen durchgeführt. Diese Baugruppen werden in Baugruppenbuchsen befestigt, die permanent auf der Oberfläche einer speziell dafür entwickelten Leiterplatte montiert sind, die nur für diesen Einbrennvorgang verwendet wird. Der elektrische Zugang zu den Eingangs- und Ausgangsanschlüssen der Baugruppen auf den einzelnen Einbrennplatinen erfolgt normalerweise über Metallverdrahtung an der Ober- und Unterseite der Platine, die die Elektrizitätsleitung von den Eingangs- und Ausgangsanschlüssen der Baugruppenbuchsen zu einem Anschluß am Rand der Platine ermöglicht, die über die Wand der Wärmekammer an die Prüfvorrichtung angeschlossen ist.
Zur Durchführung des Einbrennvorgangs werden die erforderlichen erhöhten Temperatur- und Netzspannungsbedingungen geschaffen, und anschließend werden die Eingangsanschlüsse der auf den Einbrennplatinen befestigten Baugruppen wiederholt mit den Baugruppentestimpulsen stimuliert. Bei jeder Zykluswiederholung werden alle Baugruppen gleichzeitig stimuliert, und das erwartete Testergebnis wird an jeweils einer Baugruppe überwacht. Die Baugruppen werden während der Dauer des Einbrennvorgangs reihum kontrolliert. Man sagt, eine Baugruppe werde einer Einbrennbelastung unterzogen, wenn die Eingänge stimuliert werden, die Ausgänge jedoch nicht bezüglich der erwarteten Reaktion kontrolliert werden. Man sagt, eine Baugruppe wird einem Einbrenntest unterzogen, wenn die Eingänge stimuliert und die Ausgänge gleichzeitig bezüglich der erwarteten Reaktion kontrolliert werden. Eine andere Möglichkeit besteht in der Anwendung eines modifizierten Einbrennverfahrens, bei dem nur die Einbrennbelastung durchgeführt (d.h. der Einbrenntest wird ausgelassen) und anschließend ein erneuter Baugruppentest bei Umgebungstemperatur und Nennspannung durchgeführt wird.
Baugruppen, die sowohl den Baugruppentest als auch die Einbrennvorgänge erfolgreich durchlaufen haben, werden anschließend endgültig auf einer Leiterplatte oder Platine montiert, mit deren elektrischer Verdrahtung die Verbindungen zwischen den einzelnen Baugruppen so hergestellt werden, daß die Funktion des gewünschten EDV-Systems oder Subsystems verwirklicht wird. Dieser Montagevorgang muß wieder verifiziert werden, wobei auch die Verdrahtungsverbindungen sowie die Funktionsfähigkeit der enthaltenen Baugruppen und Halbleiterchips geprüft werden. Für die Prüfung der Leiterplatte bzw. Platine gibt es zwei Möglichkeiten: (1) Prüfung der Leiterplatte bzw. Platine als vollständige Funktionseinheit, indem die Prüfvorrichtung an die Eingangs- und Ausgangsrandanschlüsse der Leiterplatte bzw. Platine angeschlossen wird. (2) Erneute Prüfung der einzelnen Baugruppen nach der endgültigen Montage auf der Leiterplatte bzw. Platine, wobei auf die Eingangs- und Ausgangsanschlüsse der einzelnen Baugruppen mit Hilfe einer geeigneten Befestigungsvorrichtung direkt zugegriffen und danach diese Baugruppe einem erneuten Baugruppentest unterzogen wird. Die erste Vorgehensweise wird "Leiterplattentest über die Pins" genannt, und die zweite Vorgehensweise wird "Schaltkreistest" oder "Platinentest bei montierter Baugruppe" genannt.
Jedes der oben beschriebenen Testverfahren für Halbleiterscheiben, Baugruppen und Leiterplatten bzw. Platinen stellt unterschiedliche, aber ähnliche Anforderungen an die Funktionsweise der Schaltkreise an Halbleiterelementen, die die Ausgangsanschlüsse dieser Elemente direkt steuern. Jede dieser Schaltungen, die Off-Chip-Treiber genannt werden, liefert einen logischen Datenwert an den zugehörigen Ausgangsanschluß, der von den internen Funktionsschaltungen des Halbleiterchips errechnet wird. Diese Datenwerte werden nur an den zugehörigen Ausgangsanschluß eines Treiberschaltkreises übertragen, wenn mit der Steuereingabe für diese Schaltung angegeben wird, daß er aktiv bzw. freigegeben sein soll. Der Steuerwert kann aber auch angeben, daß der Treiberschaltkreis deaktiviert bzw. gesperrt sein soll, wobei der Schaltkreis sich in logisch neutralem Zustand befindet und elektrisch vom zugehörigen Ausgangsanschluß getrennt ist.
Während der Scheiben- und Baugruppentests, insbesondere, wenn die Prüfungen mit einem abtastbasierten Prüfverfahren wie LSSD (Level Sensitive Scan Design) durchgeführt werden, kommt es als Reaktion auf die Prüfsignalwerte an den Eingangsanschlüssen des Elements und insbesondere als Reaktion auf die gepulste Aktivierung entweder der Abfragetakte oder funktionalen Systemtakte zu einer gleichzeitigen Schaltung einer Vielzahl von Treibern. Die daraus resultierende Schaltaktivität kann zu einer Sättigung der lokalen Kapazität des Stromversorgungsnetzes auf dem Chip kommen, wenn eine zu große Anzahl Treiber, die über das selbe Netz gespeist werden, veranlaßt wird, nahezu gleichzeitig in die gleiche logische Richtung umzuschalten (z.B. von logisch 0 zu logisch 1). Dieses Ereignis des gleichzeitigen Ausgangschaltens kann eine negative Auswirkung auf die Stromversorgung anderer Schaltungselemente haben, die über das selbe lokale Stromversorgungsnetz gespeist werden, wie zum Beispiel die Schaltungen, die logische Werte von den Eingangsanschlüssen des Halbleiterchips erhalten. Diese Schaltungen, die On-Chip-Empfänger oder einfach Empfänger (RCV) genannt werden, interpretieren die logischen Werte an den Eingangsanschlüssen und verteilen diese Werte, so wie sie zur Ausführung der Betriebfunktionen benötigt werden, an die internen Bauelemente des Chips.
Während eines Ereignisses des gleichzeitigen Ausgangschaltens kann der erhebliche und unmittelbare Strombedarf der Schalttreiber eine Verschiebung der Spannungs- oder Massebezugswerte des lokalen Stromversorgungsnetzes bewirken, wodurch ein oder mehrere Empfänger möglicherweise den logischen Teststimuluswert, der an ihre Eingangsanschlüsse angelegt wird, falsch interpretieren. Die von den Empfängern an die internen Bauelemente verteilten falschen Stimuluswerte ktnnen so selbst bei einem ordnungsgemäß hergestellten Chip eine Ausgangsreaktion des Elements bewirken, die von der erwarteten Reaktion abweicht. Deshalb ist es wünschenswert, eine Vorrichtung bereitzustellen, mit der die Aktivierung und Sperrung von Off-Chip-Treibern kontrolliert werden kann, um das Vorkommen gleichzeitiger Ausgangsschaltereignisse zu vermeiden, und damit auch die falsche Einstufung ordnungsgemäß hergestellter Elemente als defekte Elemente zu vermeiden.
Während Baugruppentests oder Einbrenntests von Multichip- Baugruppen, und insbesondere, wenn diese Tests mit Hilfe von Abtastverfahren wie einer LSSD-Testmethode durchgeführt werden, ist es, wenn die Ausgangstreiber von zwei oder mehr Chips über eine gemeinsame Verdrahtung zusammengeschaltet sind, möglich, daß durch den Teststimulus zwei oder mehr dieser zusammengeschalteten Treiber gleichzeitig aktiviert werden, so daß die Treiber an den entsprechenden Ausgangsanschlüssen gleichzeitig gegensätzliche Datenwerte ausgeben.
Dieser Zustand, das sogenannte Treiberkonkurrenzereignis, kann zu einem übermäßigen Stromfluß durch die konkurrierenden Treiberschaltungen führen, der sofort oder nach mehreren Wiederholungen die Zerstörung der Treiberschaltungen bewirken kann. Deshalb ist es wünschenswert, eine Vorrichtung zur Kontrolle der Aktivierung und Sperrung der Off-Chip-Treiber bereitzustellen, um das Vorkommen von Treiberkonkurrenzereignissen und damit auch die Zerstörung ordnungsgemäß hergestellter Elemente und Baugruppen vermeiden zu können.
Beim Einbrennen von Ein-Chip- oder Multichip-Baugruppen ist es von Vorteil, die Anzahl identischer Baugruppenteile zu maximieren, die gleichzeitig montiert und in der Wärmekammer geprüft werden können. Einbrennplatinen für Baugruppen sind deshalb so konzipiert, daß die Anzahl der Baugruppenbuchsen, die auf diesen Platinen montiert werden können, maximiert wird, und die Komplexität der Verdrahtung zwischen diesen Buchsen und den Direktkontakten zum Prüfgerät minimiert wird. Es ist außerdem wünschenswert, daß das Verdrahtungsmuster dieser Platinen für das Einbrennen verschiedener Baugruppenfunktionen geeignet ist, die durch verschiedene Anwendungen der Eingangs- und Ausgangsanschlüsse der Baugruppen gekennzeichnet sind (z.B. Anschluß E/A kann für den Baugruppentyp A als Eingang und für den Baugruppentyp B als Ausgang verwendet werden).
Diese Ziele werden durch Herstellung gemeinsamer Verdrahtungspfade auf der Einbrennplatine zwischen ihren Direktkontakten am Rand und den entsprechenen Eingangs- oder Ausgangsanschlüssen an den einzelnen Buchsen erreicht. Die funktionellen Baugruppen-Eingangsanschlüsse werden somit an allen Buchsen auf gleiche Weise verdrahtet, so daß während des Einbrennbelastungsvorgangs die gleichzeitige Stimulierung der Eingänge aller Baugruppen möglich ist. Allerdings werden dann auch alle Ausgangsanschlüsse der einzelnen Buchsen auf gleiche Weise verdrahtet, so daß die selektive Überwachung einzelner Baugruppen, die für den Einbrenntest erforderlich ist, unmöglich wird. Obwohl die gemeinsame Eingangsstimulierung bei ordnungsgemäß hergestellten Baugruppen identische Ausgangsreaktionen bewirken müßte, kann es aufgrund einer defekten Baugruppe (oder falsch eingebrannten Platine) zu den oben beschriebenen Treiberkonkurrenzereignissen kommen, wenn auch in diesem Fall zwischen den entsprechenden Treiberschaltungen verschiedener Baugruppen. Bei längerem Andauern des Einbrennvorgangs kann es dadurch nach und nach zur Zerstörung aller Baugruppen auf einer Platine kommen. Deshalb ist es wünschenswert, auf jeder Baugruppe eine Vorrichtung bereitzustellen, mit dem alle an Baugruppenanschlüsse angeschlossenen Treiberschaltungen gleichzeitig gesperrt werden können, wobei diese Vorrichtung über Baugruppeneingangsanschlüsse gesteuert wird, die an jeder Buchse der Einbrennplatine mittels separater Verdrahtungsanschlüsse zwischen dem Direktanschluß auf der Einbrennplatine und den Steueranschlüssen an den einzelnen Buchsen für die Einbrennprüfgeräte separat zugänglich sind.
Während der Prüfungen von Platinen sollten ähnliche Vorrichtungen für die Treiberkontrolle von Halbleiterelementen bereitgestellt werden, um, wie oben beschrieben das Vorkommen von Treiberkonkurrenzereignissen beim Testen von Multichip- Baugruppen und bei Einbrennvorgängen zu vermeiden. Um Leiterplattentests über die Pins ohne das Risiko von Treiberkonkurrenzereignissen durchzuführen, sollte jede Baugruppe mit Vorrichtungen ausgestattet sein, um diese Treiber, deren Ausgangsanschlüsse funktionell mit den Ausgangsanschlüssen anderer Baugruppen verdrahtet sind, zu sperren, wobei diese Vorrichtungen unabhängig voneinander steuerbar sein müssen, so daß beim Anlegen des Prüfstimulus niemals mehr als ein Treiber einer gemeinsamen Verbindung zwischen zwei oder mehr Treibern gleichzeitig aktiviert wird. Zur Durchführung von Schaltkreistests auf der Platine ohne das Risikio konkurrierender Treiber, sollte jede Baugruppe mit Vorrichtungen zum Sperren dieser Treiber ausgestattet sein, deren Ausgangsanschlüse funktionell mit den Eingangs- oder Ausgangsanschlüssen anderer Baugruppen verdrahtet sind, und diese Vorrichtungen sollten während dieser Platinentests für jede Baugruppe unabhängig steuerbar sein. Folglich sind die Anforderungen für Leiterplattentests über die Pins ähnlich den Anforderungen für Tests von Multichip-Baugruppen, und die Anforderungen für Schaltkreistests sind ähnlich denen des Einbrennvorgangs bei Baugruppen.
Figur 1 zeigt eine schematische Abbildung eines logischen LSSD- Elements (Level Sensitive Scan Design), das häufig in Verbindung mit dem hier beschriebenen VLSI-Schaltkreistest verwendet wird. Logische LSSD-Elemente bestehen sowohl aus kombinationslogischen Elementen als auch aus sequentiell logischen Elementen. Beim LSSD-Verfahren werden alle sequentiell logischen Elemente als Schieberegister-Kippschaltungen (SRL) realisiert, die in Figur 1 als SRL-Sätze 1 und 2 beispielhaft dargestellt sind. Die kombinationslogischen Elemente werden als Kombinationsnetze 3, 4 und 5 sowie die UND-Verknüpfungsglieder 6 und 7 beispielhaft dargestellt.
Im allgemeinen erfolgt das Testen von logischen LSSD-Elementen durch Laden der Teststimuluswerte in die SRL-Sätze 1 und 2, indem der Teststimulus an die Dateneingangsanschlüsse 5 angelegt wird, und zwar durch die getaktete Aktivierung von Systemtaktgeber C1 oder von Systemtaktgeber C2 (aber nicht beide gleichzeitig), um neue Datenwerte in den SRL-Satz 1 bzw. Satz 2 zu laden, durch das Messen der Ausgangsreaktionswerte an den Datenausgabeanschlüssen R1, R2 und und durch Herunterladen der Testausgangsreaktionswerte von den SRL-Sätzen 1 und 2. Zum Laden der Testeingangsstimuluswerte in die SRL-Sätze 1 und 2 wird ein Datenwert an den Abtasteingangsanschluß EIN angelegt, gefolgt von der getakteten Aktivierung des Abtasttaktgebers A, gefolgt von der getakteten Aktivierung des Abtasttaktgebers B. Um den Ladevorgang aller SRLs in den SRL-Sätzen 1 und 2 abzuschließen, muß diese Sequenz der Abtasttaktgeber A und B mit neuen Datenwerten am Abtasteingangsanschluß EIN für so viele Zyklen wiederholt werden, wie insgesamt SRLs in den SRL-Sätzen 1 und 2 enthalten sind. Das Herunterladen der Testausgangs- Reaktionsdatenwerte von den SRL-Sätzen 1 und 2 erfolgt in ähnlicher Weise, indem die Impulspaare der Abtasttaktgeber A und B wiederholt werden und die Ausgangsreaktion am Abtastausgangsanschluß AUS nach jedem Impulspaar gemessen wird.
Zur Beschreibung der bevorzugten Ausführungsbeispiele der vorliegenden Erfindung bietet sich die Einführung eines Klassifizierungsschemas zur Unterscheidung von vier Kategorien der während der Prüfung verwendeten Eingangs- und Ausgangssignale an. Mit Bezug auf das LSSD-Element in Figur 1 werden zum Beispiel alle Eingänge, die während der Prüfung manipuliert werden müssen, um die logischen Werte in die SRL- Sätze 1 und 2 zu laden, im folgenden Testfunktionseingänge genannt und in Figur 1 mit den Eingangsanschlüssen A, B, EIN, C1 und C2 dargestellt. Alle Ausgänge, die während der Prüfung manipuliert werden müssen, um die logischen Werte von den SRL- Sätzen 1 und 2 herunterzuladen werden im folgenden Testfunktionsausgänge genannt und in Figur 1 mit dem Ausgangsanschluß AUS dargestellt. Außerdem werden Ausgangsanschlüsse, die aus Funktionsgründen zur selektiven Übertragung von Testfunktionseingangswerten über kombinationslogische Vorrichtungen an die Ausgangsanschlüsse des Elements erforderlich sind - wie in Figur 1 vom Ausgangsanschluß T dargestellt, der so den Wert des Testfunktionseingangsanschlusses C1 mit Hilfe des UND- Verknüpfungsgliedes 6 übertragen kann - im folgenden ebenfalls Testfunktionsausgänge genannt. Alle Eingänge von bisher nicht genannten LSSD-Elementen werden, wie in Figur 1 durch den Eingangsanschluß S dargestellt, im folgenden Dateneingänge genannt. Alle Ausgänge von bisher nicht genannten LSSD-Elementen werden, wie in Figur 1 durch die Ausgangsanschlüsse R1 und R2 dargestellt, im folgenden Datenausgänge genannt.
Ein früherer Ansatz zur Vermeidung von gleichzeitigen Ausgangsschaltereignissen ist in den Figuren 2A und 2B dargestellt. 2A zeigt einen einzelnen Empfängerschaltkreis 11, der zwei widerstandsbehaftete Verzögerungsleitungen aus Polysilicon 12, 14, die die Eingangssignalform über die Peripherie eines Halbleiterelements (nicht abgebildet) weiterleiten, wobei jede Leitung zwei aneinander angrenzende Kanten des Elements überquert. Alle Off-Chip-Treiberschaltkreise 16 befinden sich an der Peripherie des Chips und jeder Schaltkreis ist automatisch an dem Punkt, der sich am dichtesten an einer der verzögerungsleitungen 12, 14 befindet, an diese Verzögerungs leitungsstruktur angeschlossen
Figur 2B zeigt einen Off-Chip-Treiber, der aus dem Treiberelement 18 und dem UND-Verknüpfungsglied 20 besteht. Das Treiberelement 18 leitet den logischen Wert vom Eingangsanschluß für Systemdaten des Off-Chip-Treibers 16 an seinen Ausgangsanschluß für Systemdaten weiter, aber nur, wenn es mit Hilfe des UND-Verknüpfungsglieds 20 aktiviert wurde. Voraussetzung dafür ist, daß die logischen Signalwerte 1 gleichzeitig am Eingangsanschluß zur Systemaktivierung und dem Eingangsanschluß zur Testaktivierung des Off-Chip-Treibers 16 vorliegen. Wenn entweder bei der Systemaktivierung oder der Testaktivierung des Off-Chip-Treibers 16 der logische Wert vorliegt, wird das Treiberelement 18 deaktiviert und befindet sich in logisch neutralem Zustand, in dem es elektrisch vom Ausgangsanschluß von Off-Chip-Treiber 16 getrennt ist. Diese Struktur verhindert während des Einbrennens und während Schaltkreistests Treiberkonkurrenzereignisse bei Ein-Chip- Baugruppen, im letzeren Fall vorausgesetzt, daß das funktionelle Platinenplan ermöglicht, daß die Prüfgeräte unabhängigen separaten Zugriff auf den Eingangsanschluß zur Treibersperrsteuerung jeder Baugruppe haben. Die von den Verzögerungsleitungen 12, 14 verursachte Verzögerung kann jedoch viel länger als erwünscht sein, insbesondere, wenn die Chips relativ groß sind, wodurch eine extrem lange Polysilicon-Leitung entsteht und relativ wenige Off-Chip-Treiber auf dem Chip vorhanden sind.
Im IBM TDB, Band 29, Nr. 1 vom Juni 1986, wird auf Seite 251 eine erste und zweite Vielzahl (Gruppe 1, 2) von Off-Chip- Treiberbauelementen beschrieben, einschließlich Sperrvorrichtungen, Verzögerungsvorrichtungen zum Empfangen und Verzögern von Sperrsignalen und zum Übertragen des genannten Signals an die zugehörigen Sperrvorrichtungen, wobei die Sperrvorrichtungen in einer ersten und zweiten Verzögerungsleitung (Stufe 1 und 2) hintereinander geschaltet sind, um gleichzeitiges Treiberschalten zu minimieren.
Figur 3 ist ein Ablaufdiagramm eines LSSD-Prüfzyklus, der zur Verwendung des in Figur 2 dargestellten Schemas in einem relativ großen Chip erforderlich ist. Zu beachten ist insbesondere, daß die Einschalt- und Ausschaltzeiten des Eingangs zur Treibersperrsteuerung bei der Prüfzykluszeit die dominanten Faktoren sind. Bei VLSI-Bauelementen ist dieser Zyklus als Folge der großen Zeitkonstante der widerstandsbehafteten Verzögerungsleitung ziemlich lang.
Figur 4 ist eine Verbesserung des in Figur 2 abgebildeten Schemas, bei der Umkehrschalter 30, Transistoren 32 und niederohmige Metallverdrahtung 34 ein asymmetrisches Schaltverhalten bewirken, so daß die Ausschaltzeit der Treibersperrsteuerung viel kürzer ist als die Einschaltzeit. Da diese Struktur logisch mit der Struktur von Figur 2 übereinstimmt und lediglich eine schnellere Schaltreaktion beim Ausschaltübergang erzielt wird, werden damit die Anforderungen für die Vermeidung von Treiberkonkurrenzereignissen bei Ein- Chip-Baugruppen während Einbrennvorgängen und Schaltkreistests erfüllt, wobei im letzteren Fall wiederum vorausgesetzt wird, daß die funktionelle Platinenstruktur einen separaten unabhängigen Zugriff der Prüfgeräte auf die Eingangsanschlüsse zur Treibersperrsteuerung der einzelnen Baugruppen ermöglicht. Diese Struktur bewirkt jedoch keine Verbesserung der Verzögerung der Treibersperre beim Einschaltübergang.
Figur 5 ist ein Ablaufdiagramm eines LSSD-Prüfzyklus, wie das in Figur 3, das zur Verwendung des in Figur 4 dargestellten Schemas erforderlich ist. Zu beachten ist, daß, obwohl im Vergleich zu dem in Figur 3 dargestellten Zyklus eine deutliche Verbesserung erzielt wird, der Zyklusablauf des Eingangs zur Teibersperrsteuerung immer noch ein dominanter Faktor in der gesamten Prüfzykluszeit ist.
Figur 6 stellt einen weiteren, alternativen Ansatz für die Treibersteuerung dar, der zur Vermeidung von gleichzeitigen Ausgangsschaltereignissen im Zusammenhang mit Off-Chip-Treibern 16 verwendet wurde. In diesem Fall wird die Verzögerung mit Hilfe von aktiven Bauelementen 40 bewerkstelligt (anstelle der widerstandsbehafteten Verzögerungsleitungen 12, 14 bei den in den Figuren 2 und 4 beschriebenen Verfahren), die aus internen Bauelementen (ohne Abbildung) bestehen, die andernfalls für die funktionelle Systemlogik verwendet worden wären. Da die Schaltreaktion dieser Elemente 40 symmetrisch und schneller ist als die der zuvor beschriebenen Verzögerungsleitungselemente, sieht der Prüfzyklus im wesentlichen wie in Figur 2 aus, erfordert aber kürzere Einschalt- und Ausschaltzeiten für die Treibersperrsteuerung, wodurch die Zyklusdauer reduziert wird. Da diese Verzögerungsleitung jedoch nur auf Kosten von Bauelementen verwirklicht wird, die andernfalls für die funktionelle Chipstruktur verwendet worden wären, besteht bei diesem Ansatz ebenfalls die Tendenz zu einer Vielzahl von Off- Chip-Treibern, die von einer einzigen Verzögerungsstufe aus betrieben werden. Insofern als alle an eine bestimmte Stufe angeschlossenen Treiber deshalb gleichzeitig aktiviert werden können, kann bei dem in Figur 6 dargestellten Ansatz nicht garantiert werden, daß alle gleichzeitigen Ausgangsschaltereignisse vermieden werden, und er ist abhängig von der Anzahl der auf diese Weise angeschlossenen Treiberelemente und von der relativen Position der genannten Treiberelemente in Bezug auf das zugehörige Stromversorgungsnetz auf dem Chip.
Mit den obengenannten Entwurfs- und Prüfverfahren wurden zwar die Probleme der Treibersteuerung individuell angesprochen, um eine spezielle Lösung fur ein oder zwei der bei den genannten Prüfverfahren auftretenden Probleme zu finden, aber mit keinem der oben beschriebenen Verfahren wurde ein umfassendes Treibersteuerungsverfahren entwickelt, das die Anforderungen der Treibersteuerung bei allen obengenannten Prüfverfahren erfüllen kann.

ZUSAMMENFASSUNG DER ERFINDUNG

Ziel dieser Erfindung ist es daher, ein Verfahren zur Steuerung des Sperr- und Aktivierungsvorgangs von Off-Chip-Treibern für eine Vielzahl verschiedener Prüfverfahren zu bieten, und insbesondere für die Prüfverfahren, die für Halbleiterchips, Ein-Chip-Baugruppen und Multichip-Baugruppen erforderlich sind.
Ziel dieser Erfindung ist es außerdem, das obengenannte Verfahren mit Hilfe eines einfachen Gerätes durchzuführen, das eine kleine Anzahl Eingangsanschlüsse für Halbleiterelemente und eine einfache Vorrichtung zur Übertragung der Eingangssignale von diesen Anschlüssen über ein Netzwerk hat, um die verteilte Verzögerungssteuerung zum Sperren und Aktivieren von Off-Chip- Treibern zu erzielen.
Ziel dieser Erfindung ist es darüber hinaus, das obengenannte Verfahren auf effiziente Weise für abtastbasiertes Prüfen umzusetzen und insbesondere für LSSD-Tests, so daß die Zeit, die zur Durchführung all dieser Tests erforderlich ist, durch die Geräte und das Verfahren zur Vermeidung gleichzeitiger Ausgangsschaltereignisse und Treiberkonkurrenzereignisse während der Durchführung dieser Tests nicht erheblich erhöht wird.
Diese Ziele werden mit der Erfindung gemäß den Ansprüchen 1, 4 und 7 erreicht.
Figur 1 ist eine schematische Darstellung eines LSSD- (Level Sensitive Scan Design-) Elements.
Figur 2A ist ein Diagramm einer verzweigten, widerstandsbehafteten Verzögerungsleitung aus Polysilicon 12, 14, und ihrer Verbindungen zu den Steuereingängen der Off-Chip-Treiberzellen 16.
Figur 2B zeigt die interne Struktur einer der Off-Chip- Treiberzellen 16, die aus einem Treiberelement 18 und einem UND-Verknüpfungsglied 20 besteht.
Figur 3 ist ein Ablaufdiagramm eines Abtastprüfzyklus, das die Anwendung der Verzögerungsstruktur von Figur 2 illustriert, mit der das Vorkommen gleichzeitiger Ausgangsschaltereignisse vermieden wird.
Figur 4 ist ein Diagramm einer modifizierten, widerstandsbehafteten Verzgerungsleitung, bei der die Einschalt- (logisch 0 zu logisch 1) Verzögerungsleitung 12, 14 mit der Leitung in Figur 2 identisch ist, aber die Ausschalt- (logisch 1 zu logisch 0) Verzögerung durch die zusätzlichen Schaltungen 30, 32, 34 erzielt wurde.
Figur 5 ist ein Ablaufdiagramm eines Abtastprüfzyklus, das die Anwendung der Verzögerungsstruktur von Figur 4 illustriert, mit der das Vorkommen gleichzeitiger Ausgangsschaltereignisse vermieden wird.
Figur 6 ist ein Blockdiagramm eines Beispiels für die Verdrahtung der internen funktionellen Bauelemente 40 eines Halbleiterelements zur Bildung einer verzweigten Verzögerungs leitung, wobei jedes Verzögerungselement 40 außerdem die gleichzeitige Steuerung einer Vielzahl von Treiberschaltungen 16 übernimmt.
Figur 7A ist ein Blockdiagramm der Verdrahtung der Off-Chip- Treiberschaltungen 102, 102', die das integrierte Verzögerungselement 104, 104', enthalten und eine verzweigte Verzögerungsleitung bilden, bei der das Element das Prüfsignal zur Treibersperrsteuerung mit einem inkrementierenden Zeitgeber-Offset sowohl an das zugehörige Treiberelement als auch einen einzelnen, ähnlich ausgestatteten nachfolgenden Off-Chip- Treiberschaltkreis überträgt.
Figur 7B zeigt die interne Struktur von einer der EO- Schaltungen 102, 102', der Off-Chip-Treiber, die das Treiberelement 108 und ein UND-Verknüpfungsglied 106 enthalten.
Figur 8 ist eine Tabelle 120 mit einem Klassifizierungsschema zum Zuordnen der Verdrahtung und der Steuerung eines bestimmten Treibers zu einer der vier Verzögerungsleitungen des in Figur 7A dargestellten Typs, basierend auf den Abtastprüfungen des genannten Treibers.
Figur 9 ist ein Blockdiagramm einer Multichip-Baugruppe mit vier Halbleiter-Chips, das zur Verdeutlichung des in Figur 8 dargestellten Verdrahtungs- und Steuerungsplans dienen soll.
Figur 10 ist eine Tabelle 200 mit einem Klassifizierungsplan zur Zuordnung der Verdrahtung und Steuerung eines bestimmten Treibers mit einer von drei Verzögerungsleitungen des in Figur 7 dargestellten Typs, basierend auf den Abtastprüf ungen des genannten Treibers.
Figur 11 ist ein Blockdiagramm einer Multichip-Baugruppe mit vier Halbleiter-Chips, das zur Verdeutlichung des in Figur 10 dargestellten Verdrahtungs- und Steuerungsplans dienen soll.
Figur 12 ist eine Tabelle 300, die den Typ der Steuerfunktion angibt, die beim Abtasten von Chips und Baugruppen auf die Eingangsanschlüsse des Halbleiterelements angewandt wird, um die in Figur 7 dargestellten verzweigten verzögerungsleitungen zu steuern. Dabei wird entweder der in Figur 8 dargestellte Steuerungsplan mit vier Leitungen oder der in Figur 10 dargestellte Steuerungsplan mit drei Leitungen verwendet.
Figur 13 ist ein vereinfachtes Blockdiagramm des in Figur 1 dargestellten LSSD-Elements, bei dem alle in Figur 1 detailliert dargestellten Elemente durch einen einzigen Block 500 ersetzt wurden und nur noch die Eingangs- und Ausgangsanschlüsse des in Figur 1 dargestellten Elements vorhanden sind.
Figur 14 zeigt ein Beispiel für den Entwurf eines Bereichsabtastelements, bei dem die Eingangs- und Ausgangsanschlüsse des LSSD-Elementblocks 500 erhöht wurden, um die Empfänger- und Treiberschaltkreise zu illustrieren, die zu den Eingangs- und Ausgangsanschlüssen des Elements gehören, und außerdem zusätzliche Bereichsabtast-SRLs in enger Verbindung mit dem Dateneingangsanschluß S' und dem Datenausgangsanschluß R'.
Figuren 15A u. 15B sind Ablaufdiagramme eines Abtastzyklus, die den Zeitvorteil beim weiteren Prüfzyklus darstellen, der erzielt werden kann, wen das geprüfte LSSD-Element ein Bereichsabtastelement ist, wie das in Figur 14 dargestellte.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung ist in den Figuren 7A und 7B dargestellt. Figur 7B zeigt einen Off-Chip-Treiber 102, der einen Treiberschaltkreis 108, ein UND- Verknüpfungsglied 106 und ein Verzögerungselement 104 enthält. Der Treiberschaltkreis 108 gibt den auf seiner Eingangsleitung für Systemdaten enthaltenen Wert nur an seinen Chip- Ausgangsanschluß weiter, wenn am Treiberaktivierungseingang ein aktivierender logischer Wert (logisch 1) vorhanden ist. Dieser Wert des Aktivierungseingangs 109 wird vom UND-Verknüpfungsglied 106 verarbeitet, so daß ein logischer Wert 1 sowohl am Systemaktivierungseingang als auch am Eingang 107 einen aktivierenden Wert für den Treiberanktivierungseingang 109 darstellt. Der Eingang 107 zum UND-Verknüpfungsglied 106 wird als Ausgabe des Verzögerungselements 104 verarbeitet, wobei diese Verarbeitung jeden logischen Wert, der an seinen Prüfaktivierungseingang 105 ankommt, zu einem späteren Zeitpunkt, der vom Leistungsmerkmal des Verzögerungselements 104 bestimmt wird, an den Eingang 107 weiterleitet Der an den Eingang 107 des UND-Verknüpfungsglieds ankommende Wert wird ebenfalls als verzögerter Prüfaktivierungsausgang des Off-Chip- Treibers 102 verfügbar gemacht. Es versteht sich, daß gemäß den Grundsätzen der vorliegenden Erfindung der Ausgang eines einzelnen Verzögerungselements 104 auch an zwei oder mehr Kombinationen aus UND-Verknüpfungsgliedeingang 107 und Treiberaktivierungseingang 109 angeschlossen werden könnte.
Figur 7A zeigt zwei Beispiele einer für die Off-Chip- Treibersteuerung verwendeten Verzögerungs leitung. Jede Verzögerungsleitung 110, 112 wird von der Verbindung einer Vielzahl von Off-Chip-Treibern 102, 102' gebildet, wobei jeder Off-Chip-Treiber 102' dem in Figur 7B gezeigten Off-Chip-Treiber 102 entspricht. Jede Verzögerungsleitung 110, 112, verbreitet einen logischen Signalwert, der von einem Eingangsanschluß zur Treibersperrung 99, 99', stammt, über den zugehörigen Empfänger 100, 100'. Der Empfänger 100 leitet den Signalwert vom Eingangsanschluß zur Treibersperrung 99 über die Verdrahtung 101 an den ersten Off-Chip-Treiber 102 jeder Verzögerungsleitung weiter, wo er an den Testaktivierungseingang 105 dieses Off- Chip-Treibers 102 angeschlossen ist, wie zuvor im Zusammenhang mit Figur 7B beschrieben. Alle nachfolgenden Verbindungen der Verzögerungsleitung 110 werden mit aufeinanderfolgenden Off- Chip-Treibern 102 über die Verdrahtung 103 hergestellt, die eine Punkt-zu-Punkt-Verbindung beschreiben, wobei jede Verbindung zwischen dem Ausgang zur verzögerten Testaktivierung von Off- Chip-Treiber 102 in Figur 78 und dem Testaktivierungseingang eines nachfolgenden Exemplars des Off-Chip-Treibers 102 liegt. Es versteht sich, daß gemäß den Prinzipien der vorliegenden Erfindung der Ausgang eines einzelnen Empfängers 100 auch parallel an zwei oder mehr Off-Chip-Treiber 102 angeschlossen werden könnte.
Alle Off-Chip-Treiber 102, 102', auf dem Halbleiterelement sind auf diese Weise an genau eine von vielen Verzögerungsleitungen angeschlossen, von denen zwei Beispiele 110, 112 in Figur 7A dargestellt sind. Auf diese Weise können alle an eine bestimmte Verzögerungsleitung angeschlossenen Teiberelemente 102, 102', deaktiviert werden, um während der Prüfung eine Treiberkonkurrenz zu vermeiden, indem es den Prüfgeräten ermöglicht wird, nach Bedarf einen Sperrwert (d.h. logisch 0) an den entsprechenden Eingangsanschluß zur Treibersperrung 99, 99', anzulegen. Wichtiger ist jedoch, daß beim Anlegen eines Aktivierungswertes (d.h. logisch 1) an einen Eingangsanschluß 99, 99' zur Treibersperrung, der Zeitpunkt der Aktivierung jedes Off-Chip-Treibers 102, 102' zur Vermeidung gleichzeitiger Ausgangsschaltereignisse vom zugehörigen integrierten Verzögerungselement 104, 104', eindeutig verschoben wird. Die vom Verzgerungselement 104, 104', bewirkte Verzögerung kann so konzipiert werden, daß sie der Mindestanforderung für die Vermeidung gleichzeitigen Schaltens im schlimmsten Fall aller Off-Chip-Treiber 102, 102' entspricht, die über das selbe lokale Stromversorgungsnetz auf dem Chip (nicht abgebildet) gespeist werden, die an die selbe Verzögerungsleitug 110, 112, angeschlossen sind. Die gesamte Schaltdauer jeder Verzögerungsleitung 110, 112, ist direkt proportional zur Anzahl der an diese Leitung angeschlossenen Off-Chip-Treiberelemente 102, 102'. Somit sind Leitungen, die weniger Treiberelemente steuern, in der Lage, schnellere Zyklen durchzuführen als Leitungen, die viele Treiber steuern.
Die bevorzugten Regeln zur Zuordnung der einzelnen Off-Chip- Treiber zu einer bestimmten Verzögerungsleitung sind in Figur 8 zusammengefaßt. Figur 8 besteht aus einer Tabelle 120, die zwei Datenkategorien miteinander verbindet, nämlich den Verzögerungsleitungstyp 122 und den Typ der vom Off-Chip-Treiber gesteuerten Daten 124. Da die Kriterien für die Zuordnung der Verzögerungsleitungen je nachdem, ob der Chip sich in einer Ein- Chip-Baugruppe (SCM) oder einer Multichip-Baugruppe (MCM) befindet, leicht differieren, wurde der Typ der vom Off-Chip- Treiber gesteuerten Daten 124 in weitere Unterkategorien unterteilt, um zwischen den für Chips auf SCMs und für Chips auf MCMs geltenden Regeln zu unterscheiden.
Diese bevorzugten Zuordnungsregeln sehen vier Kategorien (DI1, DI2, DI3, DI4) für die Verzögerungsleitungstypen 122 vor. Jede Kategorie der Verzägerungsleitungen wird auf spezielle und eindeutige Weise allen Chip- und Baugruppentests unterzogen, wie im folgenden beschrieben wird.
Bei Chips auf SCMs erfordern diese Regeln, daß nur zwei Verzögerungsleitungskategorien verwendet werden. Alle Off-Chip- Treiber, die Ausgangssignalen mit LSSD-Daten zugeordnet sind, werden dem Verzgerungsleitungstyp DI1 zugeordnet. Alle Off- Chip-Treiber, die Ausgangssignalen mit LSSD-Testfunktionsdaten zugeordnet sind, werden dem Verzögerungsleitungstyp DI2 zugeordnet.
Bei Chips auf MCMs werden von diesen Regeln zwei zusätzliche Verzögerungsleitungskategorien unterschieden, basierend darauf, ob der entsprechende Off-Chip-Treiber an einen Baugruppen- Ausgangsanschluß, an einen oder mehrere Chip-Eingangsanschlüsse oder andere Chips innerhalb der Multichip-Baugruppe oder an beide Baugruppenausgänge und Chip-Eingänge angeschlossen ist. LSSD-Datenausgangssignale können gleichzeitig an beide Baugruppenausgänge und Chip-Eingänge angeschlossen werden. Alle LSSD-Datenausgangssignalen zugeordneten Off-Chip-Treiber, die an MCM-Datenausgangsanschlüsse angeschlossen sind und ebenfalls an andere Chipeingänge angeschlossen werden können, werden dem Verzögerungsleitungstyp DI1 zugeordnet. LSSD- Datenausgangsignalen zugeordnete Off-Chip-Treiber, die an andere Chip-Eingänge angeschlossen sind und ebenfalls an andere Chip- Datenausgangssignale angeschlossen werden können, werden jedoch dem Verzögerungsleitungstyp DI4 zugeordnet.
Dieses Klassifizierungsschema geht davon aus und erfordert, daß es nicht zulässig ist, ein bestimmtes Ausgangssignal für LSSD- Testfunktionen von einem Chip sowohl an einen Baugruppenausgang als auch an einen Chip-Eingang anzuschließen. Es ist außerdem nicht zulassig, ein bestimmtes Ausgangssignal für LSSD- Testfunktionen von einem Chip über eine gemeinsame Baugruppenverdrahtung an ein anderes Chip-Ausgangssignal anzuschließen, sofern es sich nicht auch um ein Ausgangssignal für LSSD-Testfunktionen handelt. Alle Ausgangssignalen für LSSD- Testfunktionen zugeordneten Off-Chip-Treiber, die nur an MCM- Ausgangssignale angeschlossen sind, die nur an andere Chip- Eingangsanschlüsse angeschlossen sind, werden dem Verzögerungsleitungstyp DI3 zugeordnet.
Figur 9 zeigt ein Entwurfsbeispiel für eine Multichip-Baugruppe 130, auf das die Zuordnungsregeln für Verzögerungsleitungen von Figur 8 angewandt wurden. Die Multichip-Baugruppe 130 enthält vier Chips 140, 150, 160, 170. Bei jedem Chip 140, 150, 160, 170 befinden sich die für die Off-Chip-Treibersteuerung benötigten Chip-Eingangsanschlüsse oben auf jedem Block und sind mit den Ziffern 1, 2, 3, 4 gekennzeichnet, entsprechend den Verzögerungsleitungstypen DI1, DI2, DI3 bzw. DI4. Bei Chip 160 sind die als 2 und 3 bezeichneten Verzögerungsleitungseingänge als Erweiterungen der Baugruppenverdrahtung zu verstehen, die zu den Verzögerungsleitungseingängen 2 und 3 von Chip 140 führt. Auf gleiche Weise sind die als 1 und 2 bezeichneten Verzögerungsleitungseingänge von Chip 170 Erweiterungen der Baugruppenverdrahtung, die zu den Verzögerungsleitungseingängen 1 und 2 von Chip 50 führt. Alle am linken Rand jedes der Chips 140, 150, 160, 170 angeschlossenen Leitungen sind als Signalleitungen mit Anschluß an die Eingangsanschlüsse dieser Chips zu verstehen, und alle am rechten Rand jedes der Chips angeschlossenen Leitungen sind Signalleitungen mit Anschluß an die Ausgangsanschlüsse dieser Chips.
Figur 9 zeigt ein Beispiel der Verbindungen, die laut der in Figur 8 angegebenen Regeln zulässig sind. Die Testfunktions- Ausgangssignale 172 von den Chips 140, 150, 160, 170 sind beispielsweise nur an die Ausgangsanschlüsse der Multichip- Baugruppe 130 angeschlossen, und der in diesem Chip enthaltene, zugehörige Off-Chip-Treiber (nicht abgebildet) wird in jedem Fall von einer On-Chip-Verzögerungsleitung (nicht abgebildet) gesteuert, die an den Eingangsanschluß DI2 der Multichip- Baugruppe 130 angeschlossen ist.
Die Testfunktions-Ausgangsignale 174 von den Chips 140 und 160 sind dargestellt, die nur an die Eingangsanschlüsse der Chips 150 und 170 angeschlossen sind, weshalb die entsprechenden Off- Chip-Treiber (nicht abgebildet) in diesen Chip von On-Chip- Verzögerungsleitungen (nicht abgebildet) des Typs DI3 gesteuert werden. Die DI3-Steuerungseingangsanschlüsse der Chips 140 und 160 werden so dargestellt, daß sie vom Ausgang des Bindeblocks 176 gesteuert werden. Der Bindeblock 176 funktioniert so, daß er die DI3-Eingänge mit einem konstanten logischen Wert 1 versorgt und so ermöglicht, daß der entsprechende Off-Chip-Treiber konstant aktiviert ist, wie es für LSSD-Abtastungen und die Taktsteuerung bei Baugruppentests und beim Einbrennen unter Umständen erforderlich ist. Es werden keine Testfunktions- Ausgangssignale von den Chips 150 oder 170, die an die Eingänge anderer Chips angeschlossen sind, gezeigt, weshalb es auch keinen daran angeschlossenen DI3-Steuerungseingang gibt.
Das Datenausgangssignal 178 von Chip 150 zeigt einen einfachen Fall eines Off-Chip-Treibers (nicht abgebildet) in solch einem Chip, der an einen Baugruppen-Ausgangsanschluß 180 angeschlossen it und somit von einer On-Chip-Verzögerungsleitung (nicht abgebildet) des Typs DI1 gesteuert wird. Das Datenausgangssignal 182 von Chip 170 zeigt einen zweiten Fall, in dem der Off-Chip- Treiber (nicht abgebildet) an einen Eingangsanschluß 184 von Chip 160 sowie einen Ausgangsanschluß 186 der Multichip- Baugruppe 10 angeschlossen ist, aber dennoch von einer On-Chip- Verzögerungsleitung des Typs DI1 gesteuert wird, wie in den Regeln in Figur 8 angegeben.
Das Datenausgangssignal 188 stellt einen komplexen Fall dar, bei dem das Signal 188 an Off-Chip-Treiber (nicht abgebildet) von beiden Chips 140 und 160, an einen Ausgangsanschluß 190 der Multichip-Baugruppe 130 und außerdem an die Eingangsanschlüsse 192 und 194 von Chip 150 bzw. 170 angeschlossen ist. Auch hier wird wieder eine Treibersteuerungs-Verzögerungsleitung des Typs DI1 verwendet, wie in Figur 8 angegeben. Um jedoch diese Verzögerungsleitungen des Typs DI1 bei Prüfungen, bei denen u.U. Signal 188 aktiviert wird, als Treiberkonkurrenz- Steuerungseingänge verwenden zu können, müssen diese DI1- Eingänge von den Eingangsanschlüssen der Multichip-Baugruppe aus unabhängig voneinander steuerbar sein. Deshalb ist der DI1- Eingang von Chip 140 an den als DI1-1 gekennzeichneten Eingangsanschluß der Multichip-Baugruppe 130 angeschlossen, während der DIL-Eingang von Chip 160 an einen als DI1-2 gekennzeichneten, separaten Eingangsanschluß angeschlossen ist.
Das Datenausgangssignal 196 von Chip 150 zeigt einen einfachen Fall eines Off-Chip-Treibers (nicht abgebildet), der nur an die Chip-Eingangsanschlüsse der Chips 140 und 160 angeschlossen ist, und das deshalb gemäß der Anforderung in Figur 8 von einer Treibersteuerungs-Verzögerungsleitung des Typs DI4 gesteuert wird.
Das Datenausgangssignal 198 stellt wiederum einen komplexeren Fall dar, da es an die Off-Chip-Treiber (nicht abgebildet) der Chips 140 und 160 und ebenfalls an die Eingangsanschlüsse der Chips 150 und 170 angeschlossen ist. Da das Signal 198 ein Datensignal ist, das nicht an einen Baugruppen-Ausgangsanschluß angeschlossen ist, ist es den Off-Chip-Treibern (nicht abgebildet) der Chips 140 und 160 zugeordnet und wird ebenfalls von Treibersteuerungs-Verzögerungs leitungen (nicht abgebildet) des Typs DI4 gesteuert. Um jedoch diese Verzögerungsleitungen des Typs DI4 bei Prüfungen, bei denen u.U. Signal 198 aktiviert wird, als Treiberkonkurrenz-Steuerungseingänge verwenden zu können, müssen diese DI4-Eingänge von den Eingangsanschlüssen der Multichip-Baugruppe aus unabhängig voneinander steuerbar sein. Deshalb ist der DI4-Eingang von Chip 140 an den als DI4-1 gekennzeichneten Eingangsanschluß der Multichip-Baugruppe 130 angeschlossen, während der DI4-Eingang von Chip 160 an einen als DI4-2 gekennzeichneten, separaten Eingangsanschluß angeschlossen ist.
Ein zweites alternatives Implementierungsverfahren erfordert einen modifizierten Regelsatz zu Zuordnung der einzelnen Off- Chip-Treiber für eine bestimmte Verzögerungsleitung Diese alternativen Regeln sind in Figur 10 zusammengefaßt. Figur 10 besteht aus einer Tabelle 200, in der zwei Datenkategorien zueinander ins Verhältnis gesetzt werden, nämlich der Verzögerungsleitungstyp 202 und der Typ der vom Off-Chip-Treiber gesteuerten Daten 204. Da die Kriterien für die Zuordnung der Verzögerungsleitungen je nachdem, ob der Chip sich in einer Ein- Chip-Baugruppe (SCM) oder einer Multichip-Baugruppe (MCM) befindet, leicht differieren, wurde der Typ der vom Off-Chip- Treiber gesteuerten Daten 204 in weitere Unterkategorien unterteilt, um zwischen den für Chips auf SCMs und für Chips auf MCMs geltenden Regeln zu unterscheiden. Da die Anforderungen für Chips auf SCMs mit den im Zusammenhang mit Figur 8 genannten und erläuterten identisch sind, werden sie im folgenden nicht weiter erwähnt.
Dieser modifizierte Zuordnungsregelsatz sieht drei unterschiedliche Kategorien (DI1, DI2, DI3) für Verzögerungsleitungen für Chips auf MCMs vor. Wie bei Figur 8 unterscheiden diese Regeln Treibersteuerungskategorien für Off- Chip-Treiber von Chips, die sich in Multichip-Baugruppen befinden, je nachdem, ob der entsprechende Off-Chip-Treiber an einen Baugruppen-Ausgangsanschluß, an einen oder mehrere Chip- Eingangsanschlüsse von anderen Chips auf der Multichip-Baugruppe oder sowohl an Baugruppenausgänge als auch Chip-Eingänge angeschlossen ist.
Wie im Schema von Figur 8 können LSSD-Datenausgangssignale gleichzeitig an Baugruppenausgänge und Chip-Eingänge angeschlossen werden. Alle LSSD-Datenausgangssignalen zugeordneten Off-Chip-Treiber, die an MCM- Datenausgangsanschlüsse angeschlossen sind und ebenfalls an andere Chip-Eingänge angeschlossen werden können, werden dem Verzögerungsleitungstyp DI1 zugeordnet. Im Gegensatz zum Klassifizierungsschema in Figur 8 erlaubt das Klassifizierungsschema von Figur 10 für Chips auf MCMs jedoch auch die Zuordnung dieser LSSD-Datenausgangssignalen zugeordneten Off-Chip-Treiber, die nicht an MCM- Dateneingangssignale, sondern stattdessen an andere Chip- Eingänge angeschlossen sind, und die auch an andere Chip- Datenausgangssignale angeschlossen werden können, zum Verzögerungsleitungstyp DI1. Dies ist tatsächlich das bevorzugte Anschlußverfahren für solche Datenausgangssignale und soll für alle Signale außer den im folgenden beschriebenen verwendet werden.
Ebenfalls wie im Schema von Figur 8 geht das Klassifizierungsschema für Chips auf MCMs in Figur 10 davon aus und erfordert, daß identische Beschränkungen für die Verbindungen zwischen LSSD-Testfunktionsausgangssignalen von Chips und ihren Verbindungen zu Ausgangsanschlüssen auf Multichip-Baugruppen und zu Eingangsanschlüssen von anderen Chips vorliegen. Folglich bestehen bei der Verwendung von Verzögerungsleitungen des Typs DI2 zur Steuerung aller Off-Chip- Treiber, die LSSD-Testfunktionsausgangssignalen zugeordnet sind, welche nur an MCM-Augangsanschlüsse angeschlossen sind, keine Unterschiede zu der in Figur 8 genannten Verwendung.
Außerdem werden Verzögerungsleitungen des Typs DI3 auf gleiche Weise für Chips auf MCMs verwendet, um alle Off-Chip-Treiber zu steuern, die LSSD-Testfunktionsausgangssignalen zugeordnet sind, welche nur an die anderen Chip-Eingangsanschlüsse angeschlossen sind. Im Gegensatz zu dem in Figur 8 geschilderten Fall erlaubt die Definition des Verzögerungsleitungstyps DI3 für Chips auf MCMs in Figur 10 auch, daß der Verzögerungsleitungstyp DI3 unter bestimmten Umständen optional zur Steuerung von Off-Chip- Treibern verwendet wird, die LSSD-Datenausgangssignalen zugeordnet sind, welche nur an die Dateneingangsanschlüsse von anderen Chips angeschlossen sind und weder an irgendeinen Ausgangsanschluß einer Multichip-Baugruppe noch an ein Ausgangssignal eines anderen Off-Chip-Treibers angeschlossen sind. Obwohl bei der eben genannten Einschränkung die Möglichkeit konkurrierender Treiber in solchen Netzen ausgeschlossen wird, sollte diese Möglichkeit mit Vorsicht angewandt werden und nur für eine kleine Anzahl solcher Datenausgangssignale. Diese Vorsicht ist eine Konsequenz der generellen Anforderung für den Einsatz des Verzögerungsleitungstyps DI3 beim Testen von Multichip- Baugruppen, da die Leitung normalerweise aktiv bleiben muß, um den Fluß der LSSD-Testfunktionssignale von einem Chip zum anderen zu ermöglichen, und nicht in aktiven und inaktiven Zustand umgeschaltet werden kann, um gleichzeitige Ausgangsschaltereignisse zu vermeiden
Figur 11 zeigt ein Entwurfsbeispiel für eine Multichip-Baugruppe 230, die die Anwendung der Zuordnungsregeln für Verzögerungsleitungen aus Figur 10 illustriert. Die Multichip- Baugruppe 230 enthält vier Chips 240, 250, 260 und 270. Die Kennzeichnungskonventionen für die Ein- und Ausgänge der einzelnen Blöcke stimmen mit den im Beispiel für Figur 9 genannten überein und werden deshalb hier nicht wiederholt. Ähnliche Elemente wie die in Figur 9 haben die gleichen letzten beiden Ziffern in ihren Referenznummern. Der Bindeblock 276 hat beispielsweise die gleiche Funktion wie der in Figur 9 vorkommende Bindeblock 176.
Die Chips 240, 250 und 260 entsprechen den Halbleiterchips 140, 150 und 160, die im Beispiel für Figur 9 dargestellt und erläutert wurden. Der Chip 270 ist im vorliegenden Beispiel jedoch ein RAM-Chip, dessen Verdrahtung für Testzwecke im folgenden beschrieben wird.
Figur 11 zeigt verschiedene Beispiele der Verbindungen, die aufgrund der in Figur 10 dargestellten Regeln möglich sind. Die folgenden Fälle sind im wesentlichen in Form und Funktion identisch mit den in Figur 9 beschriebenen Fällen: (1) die Steuerung mittels Verzögerungsleitungstyp DI1 (nicht abgebildet) der Off-Chip-Treiber (nicht abgebildet), die die Datenausgangssignale 288, 278, 288" von den Chips 240, 250 bzw. 260 an die Ausgangsanschlüsse der Multichip-Baugruppe 230 weiterleiten; (2) die Steuerung mittels Verzögerungsleitungstyp DI2 (nicht abgebildet) der Off-Chip-Treiber (nicht abgebildet), die die Testfunktionsausgangssignale 272, 272', 272" von den Chips 240, 250 bzw. 260 an die Ausgangsanschlüsse der Multichip- Baugruppe 230 weiterleiten; und (3) die Steuerung mittels Verzögerungsleitungstyp DI3 (nicht abgebildet) der Off-Chip- Treiber (nicht abgebildet), die die Testfunktionseingangssignale 274, 274' von den Chips 240 bzw. 260 an die Eingangsanschlüsse der Chips 250 bzw. 270 weiterleiten.
Die Ausgangssignale 288', 296 von den Chips 240 bzw. 250 sind Beispiele für Datenverbindungen, die bezüglich der in Figur 10 angegebenen Regeln im Vergleich zu den in Figur 8 angegebenen Regeln Unterschiede aufweisen. Die Signale 288', 296 zeigen Datensignalverbindungen von Chip 240 zu Chip 250 und von Chip 250 zu Chip 260, wobei das Signal in allen Fällen nicht gleichzeitig an einen Ausgangsanschluß der Multichip-Baugruppe 230 angeschlossen ist. Die Off-Chip-Treiber auf den Chips 240 und 250, die die Signale 288' und 296 liefern, werden immer noch mittels Verzögerungsleitungen (nicht abgebildet) des Typs DI1 gesteuert.
Das Ausgangssignal 298' von Chip 260 ist ein Beispiel für ein Datensignal, dessen angeschlossener Off-Chip-Treiber (nicht abgebildet) ordnungsgemäß von der Verzögerungsleitung des Typs DI3 (nicht abgebildet) gemäß dem Klassifizierungsschema von Figur 10 gesteuert wird. Das Signal 298' ist an die Adreß- oder Dateneingangsanschlüsse des RAM-Chips 270 angeschlossen, um einen kontinuierlichen Fluß von Dateneingangswerten von Chip 260 zu Chip 270 zu liefern, was besonders bei Einbrennbelastungsvorgängen wichtig ist. Bei der Anwendung dieses Verdrahtungsverfahrens wird der Chip 270 im Grunde so behandelt, als wäre er eine physikalische Fortsetzung von Chip 260. Dieses Verfahren kann besonders wünschenswert und nützlich sein, vorausgesetzt, daß die Gesamtzahl der von Signal 298' vorgenommenen Anschlüsse ausreichend gering ist, oder aber, daß die Position der zugehorigen Off-Chip-Treiberschaltungen auf Chip 260 dergestalt ist, daß es beim Umschalten all dieser Treiberschaltungen während Baugruppentests oder Einbrennverfahren nicht zu gleichzeiten Ausgangsschaltereignissen kommen kann.
Der Vollständigkeit halber sei schließlich erwähnt, daß die Ausgangssignale 297, 299 des RAM-Chips 270 als Datensignale gelten, weshalb ihre Ausgangssperrsteuerung als Typ DI1 bezeichnet wird. Die Gesamtzahl der Ausgangssignale von Chip 270 ist relativ gering, so daß von den Ausgangsschaltungen des genannten Chips möglichst kein gleichzeitiges Ausgangsschaltereignis ausgelöst wird. Folglich braucht die Sperrung des Typs DI1 auf Chip 270 keine verteilte Verzögerungsfunktion wie die in Figur beschriebene zu bieten. Da diese Sperre nur eine Funktion zur Vermeidung von Treiberkonkurrenzen bietet, ist sie in der Darstellung separat an den als DI1-2 bezeichneten Eingangsanschluß der Multichip- Baugruppe 230 angeschlossen, um diesen Gegensatz zum Eingangsanschluß DI1-1 der Baugruppe 230 zu betonen, die zur Vermeidung gleichzeitiger Ausgangsschaltereignisse während der Prüfung von Multichip-Baugruppen umgeschaltet werden können.
Der Betrieb von gemäß Figuren 7 und 9 konstruierten Verzögerungsleitungen für den Zweck der Umschaltsteuerung während verschiedener Chip- und Baugruppenprüfungen wird in Figur 12 zusammengefaßt. Figur 12 zeigt ein Verfahren zum Einsatz einer Vielzahl dieser Verzögerungsleitungen und stimmt entweder mit dem Verfahren der Off-Chip-Treiberzuordnung zu einer der in Figur 8 beschriebenen vier Verzögerungsleitungstypen oder mit dem alternativen Verfahren der Off-Chip-Treiberzuordnung zu einem der in Figur 10 beschriebenen drei Verzögerungsleitungstypen überein. Figur 12 besteht aus der Tabelle 300 mit drei Datenkategorien, nämlich dem Prüfungstyp, den geprüften Schaltungen und dem Verzögerungsleitungstyp.
Die Spalte mit dem Betriebstyp enthält fünf Einträge, die die Prüfungen beschreiben, die für verschiedene Steuersequenzen auf die Verzögerungsleitungstypen angewandt werden müssen. Der erste Eintrag betrifft die Scheibentests von Halbieiter-Chips. Der zweite Eintrag steht für Ein-Chip-Baugruppentests, was so zu verstehen ist, daß Einbrenntests darin eingeschlossen sind, bei denen die Ausgangsanschlüsse der Baugruppe bezüglich ihrer erwarteten Reaktionswerte überwacht werden. Der dritte Eintrag steht für Einbrennbelastungstests an Ein-Chip-Baugruppen, bei denen der Teststimulus zwar an die Eingangsanschlüsse der Baugruppe angelegt, aber keine Überwachung der Ausgangsreaktion durchgeführt wird. Der vierte Eintrag steht für Multichip- Baugruppentests, was so zu verstehen ist, daß Einbrenntests darin eingeschlossen sind, bei denen die Ausgangsanschlüsse der Baugruppe hinsichtlich ihrer erwarteten Reaktionswerte überwacht werden. Der fünfte und letzte Eintrag steht für Einbrennbelastungstests an Multichip-Baugruppen, bei denen zwar ein Teststimulus an die Eingangsanschlüsse der Baugruppe angelegt, aber keine Überwachung der Ausgangsreaktion durchgeführt wird.
In der Spalte für geprüfte Schaltungen werden die einzelnen Prüfungen, die in der Spalte Prüfungstyp beschrieben sind, weiter differenziert und in zwei Unterkategorien der Prüfungen unterteilt. Diese Unterscheidung wird insofern getroffen, als Abtastprüfungen und insbesondere LSSD-Verfahren viele Prüfungen ermöglichen, bei denen nur die Off-Chip-Treiber an die LSSD- Testfunktions-Ausgangsanschlüsse eines aktivierten Chips angeschlossen sind. Während dieser Prüfungen können alle anderen, an gewöhnliche Datenausgangsanschlüsse dieser Chips angeschlossene Off-Chip-Treiber einfach deaktiviert werden, um damit Probleme mit gleichzeitigem Ausgangsschalten oder Treiberkonkurrenz weiter zu begrenzen.
In jedem Fall ist die Schreibweise "I/SRLT SRL" so zu verstehen, daß damit die funktionellen Bauelemente gemeint sind, bei denen zuerst Teststimuluswerte an die SRLs (mittels Laden von SRLs) und dann an die Dateneingangsanschlüsse angelegt werden. Die Testreaktionswerte werden nur mittels SRLs (durch Herunterladen von SRLs) überwacht und nicht über die Datenausgangsanschlüsse des Elements.
Die Schreibweise "TDD/DOT" ist so zu verstehen, daß damit die Prüfung der funktionellen Bauelemente gemeint sind, bei denen die Off-Chip-Treiber der Datenausgänge aktiviert werden müsen, um entweder die erwarteten Testreaktionswerte an den entsprechenden Ausgangsanschlüssen zu überwachen, oder um die Signalwerte an die Dateneingangsanschlüsse eines anderen Chips zu übertragen.
In der Spalte Verzögerungsleitungstyp wird die erforderliche Prüfung der Verzögerungsleitungstypen DI1, DI2, DI3 und DI4 für jeden Prüfungstyp und für jede Unterkategone der geprüften Schaltungen beschrieben. In dieser Spalte erfolgt ein Eintrag zur Beschreibung der Funktion der einzelnen Verzögerungsleitungstypen bei den einzelnen Prüfungen und der Kategorie der geprüften Schaltungen. In dieser Spalte zeigt der Eintrag "0" an, daß die Eingangsanschlüsse des entsprechenden Verzögerungsleitungstyps mit dem Signaiwert versehen wurden, der zur Deaktivierung der an diese Verzögerungsleitungen angeschlossenen Off-Chip-Treiber erforderlich ist. Der Eintrag "1" zeigt an, daß die Eingangsanschlüsse des entsprechenden Verzögerungsleitungstyps mit dem Signaiwert versehen wurden, der erforderlich ist, um die selektive Aktivierung der an diese Verzögerungsleitungen angeschlossenen Off-Chip-Treiber zu ermöglichen, und zwar basierend auf der Testeingangsstimulierung der Systemaktivierungseingänge dieser Treiber. Der Eintrag "5", der für "Schalten" steht, gibt an, daß die Eingangsanschlüsse des entsprechenden Verzögerungsleitungstyps entweder auf den logischen Signaiwert 0 oder 1 umgeschaltet werden, je nach Erfordernis während der Ausführung einer erforderlichen Prüfung, um die Off-Chip-Treiber zur Vermeidung von Treiberkonkurrenzereignissen nach Bedarf zu deaktivieren oder selektiv zu aktiveren. Der Eintrag "P" für "getaktet" gibt an, daß die Eingangsanschlüsse des entsprechenden Verzögerungsleitungstyps während jedes Prüfzyklus auf die für den in Figur 2 dargestellten Treibersperreingang gezeigten Weise aktiviert und anschließend deaktiviert werden, um so die zeitlich versetzte Aktivierung und Deaktivierung der zugehörigen Off-Chip-Treiber zu ermöglichen und das Auftreten gleichzeitiger Ausgangsschaltereignisse zu vermeiden.
Während der Scheibentests werden die Eingangsanschlüsse der DI1- Verzögerungsleitungen auflogisch 0 gehalten, wenn Elemente geprüft werden, die mit SRL-Vorrichtungen geprüft werden können, und so werden die entsprechenden Off-Chip-Treiber deaktiviert. Wenn Tests durchgeführt werden, die die Aktivierung von Off- Chip-Treibern erfordern, um die Übertragung von Datensignalwerten zu ermöglichen, werden die Eingangsanschlüsse der DI1-Verzögerungsleitungen zur Steuerung gleichzeitiger Ausgangsschaltungen getaktet. Während der Scheibentests können die Eingangsanschlüsse der DI2-Verzögerungsleitungen entweder nach Bedarf geschaltet werden, um die erforderlichen Prüfungen durchzuführen, oder aber getaktet werden, um gleichzeitige Ausgangsschaltereignisse zu vermeiden. Insofern als die Gesamtzahl der LSSD-Testfunktions-Ausgangssignalen zugeordneten Off-Chip-Treiber normalerweise recht gering ist, geht von ihnen selbst in der Regel kein Risiko zur Erzeugung gleichzeitiger Ausgangsschaltereignisse aus. Während der Scheibentests hat der geprüfte Chip nur Eingangsanschlüsse für Verzögerungsleitungen der Typen DI3 oder DI4, wenn dieser Chip in einer Multichip- Baugruppe verwendet werden soll. In solchen Fällen werden DI3- Eingangsanschlüsse ebenso behandelt wie DI2-Eingangsanschlüsse, und DI4-Eingangsanschlüsse werden ebenso behandelt wie DI1- Eingangsanschlüsse.
Während der Prüfung von Ein-Chip-Baugruppen werden die Verzögerungsleitungen der Typen DI1 und DI2 ebenso behandelt wie oben im Zusammenhang mit Scheibentests beschrieben. Insofern als Verzögerungsleitungen der Typen DI3 und DI4 nur für Multichip- Baugruppen verwendet werden, gelten diese Einträge nicht für Ein-Chip-Baugruppentests.
Während Belastungsprüfungen an Ein-Chip-Baugruppen erfolgt keine Überwachung der Baugruppen-Ausgangswerte, weshalb die Eingangsanschlüsse für Verzögerungsleitungen der Typen DI1 und DI2 auf logisch 0 bleiben und damit alle Off-Chip- Treiberschaltungen deaktivieren und elektrisch von ihren Baugruppen-Ausgangsanschlüssen trennen, wodurch das Risiko von Treiberkonkurrenzereignisen mit anderen Baugruppen, die sich auf der gleichen Einbrennplatine befinden, vermieden wird und damit ermöglicht wird, die Ausgangsanschlüsse anderer Baugruppen auf der gleichen Einbrennplatine über die gleiche Verdrahtung gleichzeitig zu prüfen. Insofern als Verzögerungsleitungen der Typen DI3 und DI4 nur für Multichip-Baugruppen verwendet werden, gelten diese Einträge nicht für Belastungstests an Ein-Chip- Baugruppen.
Während der Prüfung von Multichip-Baugruppen werden die Chip- Eingangsanschlüsse für Verzögerungsleitungen der Typen DI1 und DI2 mit Baugruppeneingangsanschlüssen verdrahtet, die auf gleiche Weise behandelt werden, wie oben im Zusammenhang mit Scheibentests beschrieben. Die Chip-Eingangsanschlüsse für DI3- Verzögerungsleitungen brauchen nicht an Baugruppen- Eingangsanschlüsse angeschlossen zu werden, müssen aber u.U. an einen konstanten logischen Wert 1 angeschlossen werden, wie in den Beispielen für Multichip-Baugruppen in den Figuren 9 und 11 beschrieben wurde. Alternativ können die Chip-Eingangsanschlüsse für DI3-Verzögerungsleitungen an Baugruppen-Eingangsanschlüsse angeschlossen werden. In diesem Fall werden diese Eingangsanschlüsse nach Bedarf geschaltet, um alle erforderlichen Prüfungen durchzuführen. Wenn Muitichip- Baugruppen gemäß dem in Figur 8 beschriebenen Verfahren entwickelt werden, sind Chip-Eingangsanschiüsse für DI4- Verzögerungsleitungen vorhanden. Diese DI4-Verzögerungsieitungen müssen an die Baugruppen-Eingangsanschlüsse angeschlossen werden, und die genannten Anschlüsse werden nach Bedarf geschaltet, um die erforderlichen Prüfungen durchzuführen und insbesondere, um Treiberkonkurrenzereignisse zu vermeiden.
Während Belastungstests an Multichip-Baugruppen werden die Eingangsanschlüsse für Verzögerungsleitungen der Typen DI1 und DI2 auf die gleiche Weise behandelt, wie zuvor im Zusammenhang mit Belastungstests an Ein-Chip-Baugruppen beschrieben wurde. Baugruppen-Eingangsanschlüsse für Verzögerungsleitungen der Typen DI3 und DI4 werden auf gleiche Weise behandelt wie zuvor im Zusammenhang mit Multichip-Baugruppentests beschrieben wurde.
Logikentwurfsverfahren, bei denen im wesentlichen Schieberegister-Kippschaltungen (SRLs) mit Eingangs- und Ausgangsanschlüssen von Elementen verbunden werden, sind bereits bekannt und werden Bereichsabtastverfahren genannt. Eine Abtastgrenze, die somit die gesamte Chipiogik umkreist, die nicht anderweitig von SRLs begrenzt wird, ermöglicht somit, daß die gesamte Kombinationslogik mit Hilfe von LSSD-Verfahren zum Laden, Entladen und Takten wie zuvor im Zusammenhang mit Figur 1 beschrieben, aber ohne das Erfordernis, daß an die Eingangsanschlüsse mit solgenen zugehörigen SRLs Testeingangsstimuli angelegt werden und ohne das Erfordernis, daß die Testausgangsreaktion an den Ausgangsanschlüssen der Elemente mit diesen SRLs überwacht wird.
Die Figuren 13 und 14 zeigen das Bereichsabtastprinzip im Vergleich zum gewöhnlichen LSSD-Elemententwurf.
Figur 13 zeigt einen Block 500, der das in Figur 1 dargestellte LSSD-Element enthält, aber nur die Eingangs- und Ausgangsanschlüsse dieses Elements zeigt. Figur 14 zeigt den Block 500 mit den Bereichsabtast-SRLs 502, 504, 506, den Treibersperranschlüssen DI1 und DI2 und den Empfängern 514 und Treibern 516, 518 und 520. SRL 502 ist ein Bereichs-SRL für das Dateneingangssignal 5'. SRL 504 und SRL 506 sind Bereichs-SRLs für das Datenausgangssignal R'. Die SRLs 502, 504 und 506 stellen logische Bereiche für 500 dar und bieten 500 Stimulusund Beobachtungspunkte. DI1 steuert den Daten-Off-Chip-Treiber 516, und DI2 steuert die Testfunktions-Off-Chip-Treiber 518 und 520. 516, 518 und 520 sind Beispiele von Block 102, wie in Figur 78 dargestellt. In typischen Anwendungen gibt es eine Vielzahl von Blöcken 516, 518 und 520, die, wie in Figur 7A dargestellt, miteinander verbunden sind, wobei 516 einem Block 102 entspricht und die Blöcke 518 und 520 den Blöcken 102' entsprechen. In typischen Anwendungen übersteigt die Anzahl der Dateneingänge und Datenausgänge bei weitem die Anzahl der Testfunktions-Einund Ausgänge. Bei Chips, die für Multichip-Baugruppen vorgesehen sind, werden DI3 und DI4 auf gleiche Weise behandelt wie DI2 bzw. DI1.
Beim Bereichsabtasten gehört eine maximale Anzahl funktioneller Bauelemte zur Kategorie SRLTSRL, einer Unterkategone der Kategorie I/SRLTSRL, wie in Bezug auf Figur 12 beschrieben, die das Anlegen von Stimuluswerten an die Dateneingangsanschlüsse ausschließt, wie es in dieser Kategorie möglich ist. All diese Bauelemente können geprüft werden, indem DI1 auflogisch 0 gehalten wird und nur die Anschlüsse AUS' und T' überwacht werden, deren zugehörige Off-Chip-Treibersperre von einer DI2- Verzögerungsleitung gesteuert wird. In Figur 14 gehören 500, 502, 504, 506, 418 und 520 zur Kategorie SRLTSRL. Ebenso gehört beim Bereichabtasten eine minimale Anzahl funktioneller Bauelemente zur Kategorie TDO/DOT, deren zugehörige Off-Chip- Treibersperre von einer DI1-Verzögerungsleitung gesteuert wird. In Figur 14 ist 516 das einzige Element, das zu dieser Kategorie gehört.
Ein weiterer Vorteil von Anwendungsbeispielen, die Bereichsabtast-Entwurfsverfahren anwenden, besteht darin, daß die in Figur 3 dargestellte Prüfzyklusdauer bei der großen Mehrzahl der Prüfzyklen weiter reduziert wird, wie in Figur 15 gezeigt wird. Figur 3 zeigt die Prüfzyklusdauer, die aus der Verwendung von den in Figur 2 dargestellten Verzögerungsleitungen resultiert, wenn sie für die in Figur 1 dargestellten Elemente angewandt werden. Figur 15 zeigt die Prüfzyklusdauer, aus der weitere Verbesserungen hervorgehen, die gemäß der vorliegenden Erfindung (Figur 7) beim Prüfen von den in Figur 14 dargestellten LSSD-Bereichsabtastelementen realisiert werden können. Bei Figur 15A ist zu beachten, daß im Vergleich zur der in Figur 3 gezeigten Zyklusdauer eine deutliche Verbesserung erzielt wurde und das Umschalten des Eingangs zur Treibersperrsteuerung 26 bei der gesamten Prüfzyklusdauer keinen dominanten Faktor mehr darstellt. In Figur 15B wird eine weitere Verbesserung der Prüfzyklusdauer gezeigt, da der DI2-Eingang während des gesamten Zyklus aktiv gehalten wird und die Ausgänge ohne DI2-Schaltverzögerung abgetastet werden können.
Die Überwachung der Datenausgangsanschlüsse bezüglich der erwarteten Signalreaktion erfordert eine Prüfzykluszeit ähnlich der von Figur 3, aber die Auswirkung auf die Prüfzyklusdauer ist geringer, da nicht alle Komponententreiber von DI1 gesteuert werden und diese Verzögerung proportional zur Anzahl der Ausgänge erfolgt.
Beim Prüfen von Multichip-Baugruppen ergibt sich aus der vorliegenden Erfindung ein weiterer Vorteil, wenn Bereichsabtastverfahren eingesetzt werden. Bei Chip-an-Chip- Verbindungstests ist die Anzahl von Prüfzyklen, bei denen DI4 geschaltet wird, minimiert, da die Komplexität der Logik, die den Chip-an-Chip-Datenverbindungen zugeordnet ist, sehr vereinfacht wird und so auch die Anzahl der erforderlichen Prüfmuster auf ein Minimum begrenzt wird.
Weitere Vorteile dieser Erfindung ergeben sich auf der EDV- System- oder Subsystemebene, im folgenden System genannt. Wenn Komponenten in einem System SRLs enthalten, gehört das LSSD- Laden und -Entladen, ähnlich den im Zusammenhang mit Figur 1 beschriebenen Vorgängen, auch während des normalen Systembetriebs zu den wichtigen Arbeitsschritten. Wie bei den verschiedenen Prüfmodi haben das LSSD-Laden und -Entladen, gleichzeitige Ausgangsschaltereignisse, Treiberkonkurrenzereignisse und lange Abtastzyklen potentiell negative Auswirkungen auf das System. Wenn gemäß den Prinzipien der vorliegenden Erfindung mehrere Verzögerungsleitungen zur Treibersperre vorhanden sind, werden während des LSSD-Ladens und -Entladens die Datentreiber gesperrt und die Testfunktionsausgänge aktiviert. Damit werden die potentiell negativen Auswirkungen auf die gleiche Weise minimiert wie es zuvor im Zusammenhang mit Chips beschrieben wurde.

Claims

1. Ein Verfahren zur Herstellung von Elementen mit integrierten Schaltungen, die über eine erste Reihe von Off-Chip-Treiberbauelementen (102) und eine zweite Reihe von Off-Chip-Treiberbauelementen (102') verfügen, wobei die genannten Bauelemente einem Systementwurf entsprechen, der solche Elemente in Zellen zur Verbindung mit einem gewünschten Schaltungsentwurf vorsieht und folgende Schritte umfaßt:

In Verbindung mit den einzelnen genannten Off-Chip- Treiberbauelementen (102, 102') Bereitstellung von separaten Sperrmittein, mit denen die genannten Elemente als Reaktion auf ein Sperrsignal geperrt werden, und die sich in der Zelle befinden, in der der zugehörige Off-Chip- Treiber (102, 102') enthalten ist;

in Verbindung mit den einzelnen genannten Sperrmitteln Bereitstellung von separaten Verzögerungsmitteln (104, 104') zum Empfangen und Verzögern eines Sperrsignals und zur Übertragung des genannten Sperrsignals an die zugehörigen Sperrmittel, dadurch, daß sich das genannte Verzögerungsmittel (104, 104') in der Zelle befindet, in der das zugehörige Sperrmittel enthalten ist;

Verbindung der genannten Verzögerungsmittel (104), die zur ersten Reihe der Off-Chip-Treibereiemente (102) gehören, so daß diese Verzögerungsmittel seriell in einer ersten Verzögerungsleitung (110) miteinander verbunden werden; und Verbindung der genannten Verzögerungsmittel (104'), die zur zweiten Reihe der Off-Chip-Treiberelemente (102') gehören, so daß diese Verzögerungsmittel seriell in einer zweiten Verzögerungsleitung (112) miteinander verbunden werden; so können während Prüfungen oder anderer Anwendungen des genannten Bauelements Sperrsignale selektiv an die erste und zweite Verzögerungsleitung angelegt werden (110, 112), um gleichzeitige Treiberschaltungen zu minimieren und damit auch die Schaltverzögerung zu minimieren, die mit den genannten Verzögerungsleitungen verbunden ist.

2. Das Verfahren gemäß Anspruch 1, wobei der genannte Schritt zur Bereitstellung der Verzögerungsmittel (104, 104') durchgeführt wird, indem eine Vielzahl von Umkehrschaltungen seriell damit verbunden wird.

3. Das Verfahren gemäß Anspruch 1 oder 2,

das darüber hinaus den Schritt enthält, die genannten Elemente mit Schieberegister-Kippschaltungen auszustatten, um die von den genannten Elementen mit integrierten Schaltungen ausgegebenen Prüf und Datensignale seriell abzufragen; und

bei dem der genannte Schritt zur Bereitstellung einer ersten Reihe von Off-Chip-Treiberbauelementen (102) durchgeführt wird, indem die erste Reihe von Off-Chip- Treiberbauelementen (102) mit den Ausgaben der genannten Schieberegister-Kippschaltungen versehen wird.

4. Ein Element mit integrierten Schaltungen, das eine erste Reihe (110) von Off-Chip-Treiberbauelementen (108) und eine zweite Reihe (112) von Off-Chip-Treiberbauelementen (108) enthält, wobei die Bauelemente in Zellen angeordnet werden, die gemäß einem gewünschten Schaltungsentwurf miteinander verbunden werden und folgende Mittel enthalten:

separate Sperrmittel (106) für jedes der Off-Chip- Treiberbauelemente (108) zum Sperren der genannten Elemente (108) als Reaktion auf ein Sperrsignal, wobei sich jedes der genannten separaten Sperrmittel in der Zelle befindet, die den zugehörigen Off-Chip-Treiber enthält;

separate Verzögerungsmittel (104, 104') für jedes der genannten Sperrmittel (106) zum Empfangen und Verzögern von Sperrsignalen und zur Übertragung des genannten Sperrsignais an das zugehörige Sperrmittel (106), wobei sich das genannte separate Verzögerungsmittel in der Zelle befindet, die das zugehörige Sperrmittel enthält;

die genannten Verzögerungsmittel (104) zusammen mit der genannten ersten Reihe von Off-Chip-Treiberelementen (108), die so miteinander verbunden sind, daß die Verzögerungsmittel (104) seriell in einer ersten Verzögerungsleitung (110) miteinander verbunden sind; und

die genannten Verzögerungsmitel (104') zusammen mit der genannten zweiten Reihe von Off-Chip-Treiberelementen (108), die so miteinander verbunden sind, daß die Verzögerungsmittel (114') seriell in einer zweiten Verzögerungsleitung (112) miteinander verbunden sind;

so, daß während Prüf oder anderer Vorgänger des genannten Bauelements selektiv Sperrsignale an die erste (110) und zweite (112) Verzögerungsleitung angelegt werden können, um gleichzeitige Treiberschaltungen zu minimieren und damit auch die Schaltverzögerung zu minimieren, die mit den genannten Verzögerungsleitungen (110, 112) verbunden ist.

5. Das Element gemäß Anspruch 4, bei dem die genannten Verzögerungsmittel (104, 104') aus einer Vielzahl von seriell miteinander verbundenen Umkehrschaltungen bestehen.

6. Das Element gemäß Anspruch 4 oder 5,

das außerdem eine Reihe von Schieberegister-Kippschaltungen (502, 504, 506) enthält, mit denen Prüf und Datensignale seriell als Ausgabe der genannten Bauelemente abgefragt werden; und

das die erste Reihe der Off-Chip-Treiberbauelemente zusammen mit den Ausgaben der genannten Schieberegister Kippschaltungen (502, 504, 506) enthält.

7. Ein Verfahren zum Testen von Elementen mit integrierten Schaltungen, die über Eingangs- und Ausgangsanschlüsse sowie funktionelle logische Bauelemente zur Durchführung logischer Operationen an daran als Eingaben angelegten Signalen verfügen, und das folgende Schritte umfaßt:

Bereitstellung einer ersten Reihe von Off-Chip- Treiberbauelementen (102);

zusammen mit den einzelnen genannten Off-Chip- Treiberbauelementen (102, 102') Bereitstellung separater Sperrmittel zum Sperren der genannten Elemente als Reaktion auf ein Sperrsignal, wobei sich das Sperrmittel in der Zelle befindet, in der der zugehörige Off-Chip-Treiber (102, 102') enthalten ist;

zusammen mit den einzelnen genannten Sperrmitteln Bereitstellung separater Verzögerungsmittel (104, 104') zum Empfangen und Verzögern von Sperrsignalen und zum Bereitstellen der Sperrsignale für die zugehörigen Sperrmittel, dadurch daß die genannten Sperrmittel (104, 104') sich in der Zelle befinden, in der die zugehörigen Sperrmittel enthalten sind;

Verbindung der genannten Verzögerungsmittel (104) zusammenmit der genannten ersten Reihe von Off-Chip- Treiberelementen (102) so, daß diese Verzögerungsmittel seriell in einer ersten Verzögerungsleitung (110) miteinander verbunden sind;

Verbindung der genannten Verzögerungsmittel (104') zusammen mit der genannten zweiten Reihe von Off-Chip- Treiberelementen (102') so, daß diese Verzögerungsmittel seriell in einer zweiten Verzögerungsleitung (112) miteinander verbunden sind; Anlegen von Prüfeingangssignalen an die genannten Eingangsanschlüsse, einschließlich Datensignale und Taktsignale; und

selektives Anlegen von Sperrsignalen an die genannte erste und zweite Verzögerungsleitung (110, 112) bei gleichzeitiger Kontrolle der ausgewählten Ausgangsanschlüsse des genannten Elements, um gleichzeitige Treiberschaltungen zu minimieren und damit auch die Verzögerung beim Prüfen zu minimieren, die mit den genannten Verzögerungsleitungen verbunden ist (110, 112).

8. Das Verfahren gemäß Anspruch 7, das außerdem den Schritt enthält, die genannten Elemente mit Schieberegister- Kippschaltungen (502, 504, 506) zu versehen, um die genannten Elemente seriell auf Prüf- und Datensignale als Ausgaben der genannten Bauelemente abzufragen, wobei die erste Reihe von Off-Chip-Treiberbaueiementen (102) mit den genannten Schieberegister-Kippschaltungen (502, 503, 506) versehen wird.

9. Das Verfahren gemäß Anspruch 7, wobei die genannte Prüfung an einem oder mehreren der auf einer einzelnen Baugruppe montierten Elemente mit integrierten Schaltungen durchgeführt wird und wobei der genannte Schritt zur Bereitstellung der ersten Reihe von Off-Chip- Treiberbauelementen (102) dadurch durchgeführt wird, daß die genannten Treiberbauelemente nur für Ausgaben zur Verfügung stehen, die als Ausgaben der genannten Baugruppe beabsichtigt sind.

10. Das Verfahren gemäß Anspruch 7, wobei die genannte Prüfung an einem oder mehreren dieser auf einer einzelnen Baugruppe montierten Elemente mit integrierten Schaltungen durchgeführt wird, und das außerdem den folgenden Schritt umfaßt:

Bereitstellung von Schieberegister-Kippschaltungen (502, 504, 506) für die genannten Elemente zum seriellen Abfragen von Prüf- und Datensignalen als Ausgaben von den genannten Elementen;

wobei der genannte Schritt der Bereitstellung der ersten Reihe von Off-Chip-Treiberbauelementen mit einem ersten Schritt zur Bereitstellung der genannten Treiberbauelemente nur für Ausgaben durchgeführt wird, die erforderlich sind, um diese Ausgaben von den genannten Schieberegister Kippschaltungen (502, 504, 506) abzurufen, die auch für die Ausgaben der genannten Baugruppe gedacht sind.

11. Das Verfahren gemäß Anspruch 10, wobei der genannte Schritt zur Bereitstellung der genannten Reihe von Off-Chip- Treiberbauelementen (102') mit einem zweiten Schritt zur Bereitstellung der genannten Treiberbauelemente nur für die Ausgaben der genannten Baugruppe durchgeführt wird, die nicht über Treiberelemente verfügen, die mit dem genannten ersten Schritt zugeordnet wurden.

12. Das Verfahren gemäß Anspruch ii, wobei die genannte Baugruppe neben einer Vielzahl von Elementen mit integrierten Schaltungen außerdem den Schritt umfaßt, eine dritte Reihe von Off-Chip-Treiberbauelementen nur für die Ausgaben bereitszustellen, die als Eingaben fur ein Element oder mehrere Elemente der genannten Baugruppe gedacht sind;

und

wobei die genannten Schritte zur Bereitstellung separater Sperrmittel außerdem den Schritt umfassen, diese separaten Sperrmittel zusammen mit der genannten Reihe von Off-Chip- Treiberbauelementen bereitzustellen.