DE69017367T2

DE69017367T2 - Schaltung zur Prüfbarkeit.

Info

Publication number: DE69017367T2
Application number: DE69017367T
Authority: DE
Inventors: Toshiyuki Yaguchi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-11-28
Filing date: 1990-11-26
Publication date: 1995-07-27
Anticipated expiration: 2010-11-27
Also published as: EP0430128A2; EP0430128B1; KR910010695A; JPH03167487A; US5159263A; KR930010386B1; EP0430128A3; JPH07113655B2; DE69017367D1

Description

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine in einem LSI- System vorgesehene Testschaltung und im besonderen auf den Aufbau einer Testschaltung in einem LSI-System, das so ausgebildet ist, daß mehrere Hauptmodule auf mehrere Nebenmodule des Systems zugreifen.

Beschreibung des Stands der Technik

Wird ein Betriebstest in einem LSI-System durchgeführt, das so aufgebaut ist, daß mehrere Hauptmodule - zum Beispiel Zentraleinheiten (CPU) oder Direktzugriffspeichersteuerungen (DGMAC) - mit einem gemeinsamen Bus verbunden sind, um auf mehrere Nebenmodule zuzugreifen, so müssen Testdaten in jedem Nebenmodul (z.B. einem RAM-Speicher als Speicherelement), das von jedem der Hauptmodule abhängt, gesetzt oder gelesen werden.
Gewöhnlich wird ein Parallel-Scan-Verfahren oder ein Serien- Scan-Verfahren als Testverfahren bei Logikschaltungen eingesetzt.
Im allgemeinen werden im Parallel-Scan-Verfahren Adressen einzelner Module einer Logikschaltung, zum Beispiel von Speicherschaltungen, als Testdaten ausgewählt, um den Betriebstest der Logikschaltungen durchzuführen.
Jedoch muß bei einer derartigen Vorgehensweise eine Testschaltung (z.B. Adreßbusse, Datenbusse und Auswahlvorrichtungen, die nur für den Betriebstest benützt werden) für jedes der Module vorgesehen werden. Die Größe des LSI-Systems wird demnach unnötig erhöht.
Andererseits wird das Serien-Scan-Verfahren für Betriebstests in Hauptmodulen eingesetzt beispielsweise von Flip-Flops und dergleichen. Bei diesem Verfahren ist der Schaltungsumfang für den Betriebstest niedriger als beim Parallel-Scan- Verfahren, jedoch ist die Testzeit höher als bei letzterem. Dieses Problem wird merklich, wenn der Integrationsgrad bei LSI-Systemen groß wird.
Hinsichtlich der erforderlichen Testzeit ist das Parallel- Scan-Verfahren dem Serien-Scan-Verfahren überlegen. Andererseits weist das Parallel-Scan-Verfahren gegenüber dem Serien-Scan-Verfahren den Nachteil auf, daß es eine umfangreiche Testschaltung erfordert.

Zusammenfassung der Erfindung

Eine Aufgabe besteht im Bereitstellen einer Testschaltung in einem LSI-System mit relativ kleiner Schaltungsgröße, die in der rage ist, Betriebstests mit hohem Wirkungsgrad durchzuführen.
Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß in einem LSI-System eine Testschaltung mit den Merkmalen des Anspruchs 1 bereitgestellt wird.
Bevorzugte Ausführungen sind in den abhängigen Ansprüchen angegeben.
Insbesondere wird bei der erfindungsgemäßen Testschaltung die Übertragung von Bestätigungssignalen von den Anpaßmitteln zu dem ersten Hauptmodul im Testmodus unterbunden. Dann werden die Bestätigungssignale, die von den Anpaßmitteln an diejenigen Hauptmodule zu übertragen sind, die nicht dem ersten Hauptmodul entsprechen, durch Maskierungsmittel maskiert. Danach folgt das anfängliche Setzen von Testdaten in dem Speicherabschnitt des ersten Hauptmoduls mittels der Eingabe- und/Ausgabemittel. Als nächstes wird das System durch normale Betriebsmittel betrieben, so daß die Testdaten in den Nebenmodulen gesetzt werden bzw. aus diesen ausgelesen werden. Hierdurch wird der Test des Schreibzugriffs vollständig abgeschlossen.
Zusätzlich befindet sich das System beim Test des Lesezugriffs wiederum im Testmodus, und anschließend werden die in den Nebenmodulen gespeicherten Daten ausgelesen, um den Lesezugriff abzuschließen.
Insgesamt ist es möglich eine Zunahme der Schaltungsgröße eines mit mehreren Hauptmodulen und mehreren Nebenmodulen aufgebauten LSI-Systems zu vermeiden, da sich die erfindungsgemäße Testschaltung mit kleinen Schaltungsumfang realisieren läßt, und die für den Testbetrieb erforderliche Zeitdauer läßt sich herabsetzen. Somit lassen sich Tests mit hohem Wirkungsgrad durchführen.
Diese und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich noch deutlicher aus der nachfolgenden Beschreibung einer bevorzugten Ausführung in Zusammenhang mit den beigefügten Zeichnungen.

Kurze Beschreibung der Zeichnungen

Figur 1 zeigt ein schematisches Konstruktionsschaltbild eines LSI-Systems mit mehreren Logikschaltungen;
Figur 2 zeigt ein schematisches Konstruktionsschaltbild, in dem ein Fall dargestellt wird, in dem eine erfindungsgemäße Testschaltung in einem LSI-System, wie es in Figur 1 gezeigt ist, vorgesehen ist;
Figur 3A zeigt ein Flußdiagramm zur Erläuterung eines Schreibzugriffs der Testschaltung des in Figur 2 gezeigten LST-Systems im Testmodus; und
Figur 3B zeigt ein Flußdiagramm zum Erläutern eines Lesezugriffs der Testschaltung des in Figur 2 gezeigten LSI-Systems im Testmodus.

Detaillierte Beschreibung der Ausführung

Im folgenden wird eine bevorzuge Ausführung der erfindungsgemäßen Testschaltung unter Bezug auf die Zeichnungen erläutert.
Unwesentlich ist, daß in der Ausführung der Aufbau von Logikschaltungen beispielhaft für ein LSI-System erläutert wird.
Figur 1 zeigt ein schematisches Konstruktionsschaltbild des LSI-Systems mit mehreren Logikschaltungen. Die Testschaltung ist nicht im LSI-System enthalten.
In dieser Zeichnung beziehen sich die Bezugszeichen 1 und 2 auf ein erstes und ein zweites Hauptmodul, 3 bezeichnet einen Busarbiter als Anpaßmittel mittels dem entschieden wird, welches der Hauptmodule 1 und 2 den gemeinsamen Bus 40 benützt, und weiterhin bezeichnen 4 und 5 Nebenmodule. Beispielsweise wird beim Betrieb des Hauptmoduls 1 sobald ein Anforderungssignal REQ1 von diesem Hauptmodul 1 an den Busarbiter 3 abgegeben wird ein Bestätigungssignal ACK1 von dem Busarbiter 3 an das Hauptmodul 1 abgegeben. Als nächstes beginnt der normale Eingabe- und Ausgabebetrieb zwischen dem Hauptmodul 1 und dem Nebenmodul 4 über den gemeinsamen Bus 40. Hinsichtlich des Betriebs des Hauptmoduls 2 wird bei Abgabe eines Anforderungssignals REQ2 von dem Hauptmodul 2 zu den Busarbiter 3 ein Bestätigungssignal ACK 2 von dem Busarbiter 3 an das Hauptmodul 2 abgegeben. Anschließend beginnt der normale Eingabe- und Ausgabebetrieb zwischen dem Hauptmodul 2 und dem Nebenmodul 5 über den gemeinsamen Bus 40.
Als nächstes wird eine erfindungsgemäße Ausführung der Testschaltung beschrieben.Zur Vereinfachung der Erklärung ist ein Fall beschrieben, in dem die erfindungsgemäße Testschaltung in einem LSI-System mit mehreren Logikschaltungen gemäß Figur 1 ausgebildet ist. Wie die nachfolgende Erklärung zeigt, umfaßt der dargestellte Fall gemäß Figur 2 zweifellos alle wesentlichen Konstruktionselemente der vorliegenden Erfindung.
Figur 2 zeigt ein Konstruktionsschaltbild zum Darstellen eines Falls, in dem die Testschaltung einer Ausführung der vorliegenden Erfindung in einem LSI-System, wie es in Figur 1 gezeigt ist, mit einbezogen ist.
In Figur 2 zeigen die Bezugszeichen 1 und 2 jeweils ein erstes und ein zweites Hauptmodul, zum Beispiel eine CPU oder DMAC. Figur 3 bezeichnet einen Busarbiter als Anpaßmittel mittels dem entschieden wird, welches der Hauptmodule 1 und 2 den gemeinsamen Bus 40 nützt. Ferner bezeichnen 4 und 5 Nebenmodule, zum Beispiel einen RAM-Speicher. In den Nebenmodulen 4 und 5 sind Speicherabschnitte 4a und 4b zum Speichern von Daten enthalten.
Das Hauptmodul 1 weist eine Zustandsmaschine 20 auf, und eine Busschnittstelle 24 ist als Speicherabschnitt ausgebildet. Die Zustandsmaschine 20 enthält ein Befehlsregister (IR) 22 zum Speichern von Befehlen. Die Busschnittstelle 24 enthält ein Datenregister (DR) 26 und ein Adressenregister (AR) 28. Im Hauptmodul 1 sind als Speicherabschnitt insbesondere IR22, DR26 und AR28 vorgesehen.
In einer derartigen Logikschaltung mit dem oben erläuterten Aufbau ist eine Ausführung der Testschaltung mit dem nachfolgend beschriebenen Aufbau vorgesehen. Insbesondere ist als wesentliches Element der Testschaltung eine Testmodussteuerleitung LT zum Umschalten des Betriebsmodus der Logikschaltung in einen Testmodus mit der Zustandsmaschine 20 des ersten Hauptmoduls 1 über einen Inverter 11 und eine ODER-Schaltung 10 verbunden. Eine Normalbetriebsmodus-Steuerleitung LS zum Umschalten des Betriebsmodus der Logikschaltung in einen normalen Betriebsmodus ist mit der Zustandsmaschine 20 des ersten Hauptmoduls 1 über die ODER Schaltung 10 verbunden.
Ferner ist ein Dreistufen-Puffer 16 zum Unterbrechen der Übertragung von Bestätigungssignalen, die von dem Busarbiter 3 an das Hauptmodul 1 im Testmodus zu übertragen sind, in einer Steuerleitung LACK1 vorgesehen. Der Dreistufen-Puffer 16 unterliegt im Testmodus einer Dreistufen-Steuerung durch einen Inverter 12. Der Ausgangsanschluß eines Dreistufen- Puffers 15 zum Steuern der Signalübertragung von dem Hauptmodul 1 zu den Nebenmodulen 1 und 2 ist mit der Steuerleitung LACK1 verbunden. Entsprechend wird im Testmodus ein Bestätigungssignal von dem Hauptmodul 1 abgegeben, dann an einen Bestätigungssignal-Eingangsanschluß des Speicherabschnitts 4a über den Dreistufen-Puffer 15, die Steuerleitung LACK1 und eine Steuerleitung L2 übertragen, ebenso wie an einen Bestätigungssignal-Eingangsanschluß des Speicherabschnitts 5a über die Steuerleitung L2, eine Auswahlvorrichtung 14 und eine Steuerleitung L3.
Am Rande sei bemerkt, daß der Betrieb der Auswahlvorrichtung 14 durch den Inverter 13 gesteuert wird. Insbesondere im Testmodus wählt die Auswahlvorrichtung 14 ein Bestätigungssignal des Hauptmoduls 1 aus. Im Betriebsmodus wählt die Auswahlvorrichtung 14 ein Bestätigungssignal des Busarbiters 3 aus und gibt das Signal an das Nebenmodul 5 ab.
Weiterhin wird der Betrieb eines UND-Gatters 17 durch den Inverter 13 gesteuert. Im Testmodus wird das von Busarbiter 3 abgegebene Bestätigungssignal von dem durch den Inverter 13 gesteuerten UND-Gatter maskiert, so daß das Signal nicht an das Hauptmodul 2 übertragen wird.
Insbesondere enthalten in der Ausnehmung die Bestätigungsmittel die Dreistufen-Puffer 15 und 16, den Inverter 12 und die Auswahlvorrichtung 14.
Das Maskierungsmittel wird aus dem UND-Gatter 17 und dem Inverter 13 gebildet.
Weiterhin enthält das Eingabe-/Ausgabemittel eine Test-I/O- Bus L1.
Ferner enthält das Schaltmittel zum Umschalten zwischen dem Normalbetrieb und dem Testbetrieb die Normalsteuerleitung LS, den Inverter 11, die Testmodusste uerleitung LT und die ODER- Schaltung 10.
Nachfolgend soll ein den Testbetrieb zugrundeliegendes Verfahren für die Testschaltung gemäß der Ausführung mit dem oben erwähnten Aufbau erläutert werden.
Die Figuren 3a und 3b zeigen Flußdiagramme, die jeweils den Ablauf des Testverfahrens zeigen. Insbesondere zeigt die Figur 3a ein Flußdiagramm zum Erläutern eines Schreibzugriffs auf die Speicherabschnitte 4a und 5a, und die Figur 3b zeigt ein Flußdiagramm zum Erlautern eines Lesezugriffs auf die Speicherabschnitte 4a und 5a.
Als erstes wird ein Datenschreibtest für die Speicherabschnitte 4a und 5a beschrieben.
Bei der Testmodussteuerleitung LT wird TMOD auf den 1-Pegel gesetzt. Zu diesem Zeitpunkt ist SICLK auf dem 0-Pegel. Hierdurch wird der normale Betrieb der Logikschaltung unterbrochen und der Betriebsmodus geht in den Testmodus über. Im Testmodus befinden sich der Dreistufen-Puffer 16, das UND-Gatter 17, die Auswahlvorrichtung 14 und das Hauptmodul 2 durch den Dreistufen-Puffer 15 und die Inverter 12 und 13 im Testmodus.
Das Hauptmodul 1 wird über den Inverter 11 und das ODER- Gatter 10 in den Testmodus gesetzt. Weiterhin befinden sich die Nebenmodule 4 und 5 jeweils im Testmodus durch die Eingabe von Bestätigungssignalen, die von dem Hauptmodul 1 über die Steuerleitungen L2 und L3 abgegeben werden. Weiterhin wird die Übertragung von Bestätigungssignalen von dem Busarbiter 3 zu dem ersten Hauptmodul 1 durch den Dreistufen-Puffer 16 unterdrückt. Ferner wird das Bestätigungssignal, das von dem Busarbiter 3 an andere Hauptmodule als das Hauptmodul 1 zu übertragen ist, also in dieser Ausführung an das Hauptmodul 2, durch das UND-Gatter 17 maskiert (Schritt S1).
In dieser Situation werden die Steuerdaten auf dem gemeinsamen Bus (Schreibbefehle für den gemeinsamen Bus 40) gemäß dem IR22-Register durch die Test-I/O-Steuerleitung L1 gesetzt (Schritt S2).
Anschließend werden die Andressen der Speicherabschnitte 4a und 5a der Nebenmodule 4 und 5 in AR28 durch die Test-IO- Steuerleitung L1 geschrieben (Schritt S3).
Nachfolgend werden Daten in DR26 durch die Test-I/O- Steuerleitung L1 geschrieben (Schritt S4).
Abschließend wird SICLK auf den 1-Pegel durch die Normalbetriebssteuerleitung LS gesetzt. Als Ergebnis sind das Hauptmodul 1 und die Speicherabschnitte 4a, 5a der Nebenmodule 4, 5 jeweils im Normalbetriebsmodus gesetzt, und Bestätigungssignale werden über den Dreistufen-Puffer 15, die Steuerleitungen LACK1 und L2, die Auswahlvorrichtung 14 und die Steuerleitung L3 an die Speicherabschnitte 4a und 5a übertragen.
Hiernach werden die Testdaten in DR26 über den gemeinsamen Bus 40 in den Speicherabschnitt geschrieben, der durch den in AR28 eingetragenen Adresswert bestimmt ist. Dann ist der Schreibtest beendet (Schritt S5).
Als nächstes wird ein Lesetest für Daten aus den Speicherabschnitten 4a und 5b erklärt.
TMOD wird mittels der Testmodussteuerleitung LT auf den 1-Pegel gesetzt, so daß der Testbetriebsmodus gesetzt ist. Hierdurch wird der Normalbetrieb unterbrochen. Da die Vorgehensweise mit derjenigen beim oben erläuterten Schreibtest übereinstimmt, wird hier auf die Erklärung verzichtet (Schritt S10).
Dann werden die Steuerdaten auf dem gemeinsamen Bus (Lesebefehle von dem gemeinsamen Bus 40) gemäß IR22 mittels der I/O-Steuerleitung L1 gesetzt (Schritt S11). Hiernach werden die Adressen der zu lesenden und im Speicherabschnitt 4a oder 5a gespeicherten Daten in AR28 mittels der Tests I/O- Steuerleitung L1 gesetzt (Schritt S12).
Anschließend wird SICLK auf 1-Pegel mittels der Normalbetriebssteuerleitung LS gesetzt. Anschließend wird der Speicherabschnitt, der durch die in AR28 gespeicherte Andresse bestimmt ist, in den Normalbetriebsmodus versetzt. Hierdurch werden die Daten des Speicherabschnitts, der durch die Adresse AR28 bestimmt ist, über den gemeinsamen Bus 40 in DR26 eingelesen (Schritt S13).
Abschließend werden die Daten aus DR26 über die Test-I/O- Steuerleitung L1 gelesen. Dann ist der Lesetestbetrieb beendet (Schritt S14).
In dieser Weise wird der Testmodusbetrieb abgeschlossen. Besonders besteht gemäß dieser Ausführung in einer Logikschaltung, die mit mehreren Hauptmodulen und mehreren Nebenmodulen aufgebaut ist, die Möglichkeit, für jedes der Hauptmodule und der durch dieses betriebene Nebenmodul eine Testschaltung vorzusehen. Entsprechend läßt sich der Aufbau der Logikschaltung gegenüber der üblichen Vorgehensweise vereinfachen, bei der eine Testschaltung für jedes Modul vorzusehen ist.
Weiterhin läßt sich im Hinblick auf den Testbetrieb ein höherer Wirkungsgrad erreichen, da die Eingabe- und Ausgabe von Testdaten nur mittels dem Hauptmodul 1 als Zentrum durchgeführt wird.
Ferner läßt sich die Ausführung, obgleich sie als Logikschaltung eines LSI-Systems beschrieben wurde, ebenso auf Multiprozessorsysteme mit einem gemeinsamen Bus und Pipeline-Betriebssysteme zum Ausführen von Matrixoperationen anwenden.
Die Bezugszeichen in den Ansprüchen dienen dem besseren Verständnis und begrenzen nicht den Schutzbereich.

Claims

1. Testschaltung in einem LSI-System, das wenigstens zwei Hauptmodule (1, 2) aufweist, mit einer Zustandsmaschine, mehrere zu testende Nebenmodule (4, 5) mit einem Speicherabschnitt, einem gemeinsamen Bus (40) zum Verbinden der Hauptmodule (1, 2) mit den Nebenmodulen (4, 5) und Busarbitrierungsmitteln (3) zum Koordinieren des Zugriffs auf den gemeinsamen Bus, enthaltend:

- Testmodussetzmittel (12, 14, 15, 16) zum Unterdrücken der Übertragung eines Bestätigungssignals, das von dem Busarbitrierungsmittel (3) zu einem ersten einen Testbetrieb im Testmodus steuernden Hauptmodul (1) zu übertragen ist, die im Testmodus ein von dem ersten Hauptmodul (1) erzeugtes Bestätigungssignal an sich und die Nebenmodule (4, 5) weiterleiten;

- Maskierungsmittel (13, 17) zum Maskieren des Bestätigungssignals im Testmodus, das von dem Busarbitrierungsmittel (3) zu wenigstens einem anderen Hauptmodul (2) zu übertragen ist, das sich von dem ersten Hauptmodul (1) unterscheidet;

- Eingabe/Ausgabemittel (L1) zum Durchführen eines anfänglichen Setzvorgangs in einem Speicherabschnitt (22, 26, 28) des ersten Hauptmoduls (1) und zum Lesen von Daten aus dem Speicherabschnitt (22, 26, 28) im Testmodus; und

- normale Betriebsmittel (10, 11, LS, LT) zum Setzen des ersten Hauptmoduls (1) und der Nebenmodule (4, 5) im normalen Betriebsmodus.

2. Testschaltung nach Anspruch 1, in der das Testmodussetzmittel (12, 14, 15, 16) zwei Dreistufen- Puffer (15, 16) enthält, die zwischen dem Busarbitrierungsmittel (3) und dem ersten Hauptmodul (1) vorgesehen sind, sowie eine Auswahlvorrichtung (14), wobei der eine (15) der Dreistufen-Puffer (15, 16) im Testmodus die von dem Busarbitrierungsmittel (3) für das erste Hauptmodul (1) erzeugten Bestätigungssignale unterdrückt und der andere Dreistufen-Puffer (16) das von dem ersten Hauptmodul (1) erzeugte Bestätigungssignal an sich und an die Nebenmodule (4, 5) über die Auswahlvorrichtung (14) im Testmodus weiterleitet.

3. Testschaltung nach Anspruch 1, in der das Maskierungsmittel (13, 17) ein UND-Gatter (17) enthält, wobei die Eingangsanschlüsse des UND-Gatters (17) zum Übertragen eines einem Testmodus entsprechenden Zustands an eine Steuerleitung (Lt) und zum Übertragen des von dem Busarbitrierungsmittel (3) an wenigstens ein anderes Hauptmodul (2) abgegebenen Bestätigungssignales an eine Steuerleitung angeschlossen sind und weiterhin der Ausgangsanschluß des UND-Gatters (17) mit wenigstens einem zweiten Hauptmodul (2), das nicht mit dem ersten Hauptmodul (1) übereinstimmt, verbunden ist.

4. Testschaltung nach Anspruch 1, in dem die Normalbetriebsmittel (10, 11, LS, LT) eine Normalbetriebsmodussteuerleitung (LS) zum Festlegen des Beginns eines Normalbetriebsmodus enthalten und eine Leitung zur Eingabe eines durch einen Inverter (11) gebildeten invertierten Pegels einer Testmodussteuerleitung (LT) zum Festlegen des Beginns des Testmodus, wobei die Leitungen mit einem Eingang eines ODER-Gatters (10) verbunden sind.

5. Testschaltung gemäß Anspruch 1, in der das Busarbitrierungsmittel (3) Anforderungssignale (REQ1, REQ2) zum Anfordern des gemeinsamen Busses (40) empfängt, die von dem ersten Hauptmodul (1) und wenigstens einem zweiten Hauptmodul (2) übertragen werden, und das Bestätigungssignal (ACK1, ACK2) abgibt, um den Einsatz des gemeinsamen Busses (40) im Normalbetriebsmodus zu ermöglichen.

6. Verfahren zum Testen eines LSI-Systems nach Anspruch 1, das folgende Schritte aufweist:

- Setzen eines Testmodus auf einen aktiven Pegel;

- Freigabe des Zugriffs auf den gemeinsamen Bus (40) nur für das erste Hauptmodul (1) von den Hauptmodulen (1, 2) durch Ausblenden der von dem Arbitrierungsmittel (3) ausgehenden Bestätigungssignale (ACK1, ACK2);

- Weiterleiten eines Bestätigungssignals, das von dem ersten Hauptmodul (1) erzeugt wird, an dieses selbst und an die Nebenmodule (4, 5);

-Eintragen von Steuer- und Adressdaten des auf dem gemeinsamen Bus für die Nebenmodule in einem Speicherabschnitt (22, 26, 28) des ersten Hauptmoduls (1) mittels des Eingabe/Ausgabemittels (L1);

- Setzen des ersten Hauptmoduls (1) und der Nebenmodule (4, 5) in einen normalen Betriebsmodus; und

Testen der Nebenmodule durch Schreiben und Lesen der Nebenmodule von dem ersten Hauptmodul.