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Die Erfindung bezieht sich auf eine Einrichtung in einem
(selbstüberwachenden) Datenverarbeitungssystem zur
Systeminitialisierung und -rückstellung.
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In Datenverarbeitungssystemen sind gezielte
Systeminitialisierungen und -rückstellungen notwendig, um nur die Information
rückzustellen oder zu löschen, die für die folgende Operation
nicht erforderlich ist, z. B. zum Protokollieren oder
Verarbeiten von Fehlerdaten, zur Fehlerkorrektur, zum Wiederholen
einer unterbrochenen Operation im Fall eines sporadischen
Fehlers oder zur Wartung.
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Im IBM Technical Disclosure Bulletin, Bd. 28, Nr. 6, November
1985, Seite 2635, wird ein "Hardware Reset of LSSD (Level
Sensitive Scan Design) Logic Chip During System Operation (Fixed
Reset)" beschrieben. Eine logische Korrekturroutine stellt die
Speicher zurück, die am Ende einer speziellen Operation mit
fehlerhaften Status zurückgelassen werden. Da bei einer LSSD-
Logik auf jedes Speicherelement über seine Suchzeichenfolge
zugegriffen werden kann, ist es möglich, ein Speicherelement
rückzustellen oder den Zustand eines LSSD-Moduls zu
rekonfigurieren, um eine extrem komplexe Korrekturroutine für logische
Probleme beim logischen Entwurf zu berichtigen.
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Die Speicherelemente sind in einem Abtastring angeordnet, die
alle durch eine durchlaufende Bereinigungsoperation rückgestellt
werden können, indem am Anfang des Abtastrings eine logische O
eingegeben wird.
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In aktuellen Datenverarbeitungssystemen mit Serviceprozessoren,
die auf sie zugeschnitten sind, können abhängig vom speziellen
Maschinenzustand (z. B. Einschalten, Fehler, Laden) durch
Mikroprogramme, die sich in einem zugehörigen Serviceprozessor
befinden, über entsprechende Serviceschnittstellen
Systeminitialisierungen und -rücksteilungen in Teilbereichen der Zentraleinheit
(CPU) durchgeführt werden.
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Wie bereits oben erwähnt, sind die selektiven und vom
Maschinenzustand abhängigen Initialisierungen/Rückstellungen notwendig,
um nur solche Information rückzustellen oder zu löschen, die für
die folgende Operation nicht benötigt wird oder die sich als
Grundlage für die Weiterverarbeitung in einem bekannten und
definierten Anfangszustand befinden muß.
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Bei Datenverarbeitungssystemen ohne einen darauf abgestellten
Serviceprozessor und ohne darauf abgestellte Servicesysteme, die
sich von Systemen mit geringen Kosten unterscheiden, bei denen
die Systeminitialisierung und -rückstellung durchgeführt wird,
indem der Hauptschalter ein- und ausgeschaltet wird, und eine
allgemeine Rückstellung bewirkt, müssen besondere Maßnahmen
ergriffen werden.
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Es ist daher eine Aufgabe der Erfindung, eine Lösung für
selektive (situationsabhängige) Systeminitialisierungs- und
-rückstellungsvorgänge in Datenverarbeitungssystemen vorzustellen.
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Entsprechend wird eine Einrichtung in einem selbstüberwachenden
Datenverarbeitungssystem zur Systeminitialisierung und
-rückstellung durch das Setzen der Prozessorspeicherelemente, die die
internen Prozessorzustände darstellen, auf einen Anfangszustand
("1" oder "0") vorgestellt, die gekennzeichnet ist durch eine
Initialisierung oder Rückstellung der in einzelnen
Rückstellbereichen S, I, F angeordneten Prozessorspeicherelemente
(SRL1 . . . SRLv), wobei die Initialisierung/Rückstellung in einer
gestaffelten Weise durchgeführt wird, d. h. nur F oder F+I oder
F+I+S, wobei in jedem Bereich eine Gruppe von Speicherelementen
zusammengestellt wird, die vor einem Prozessorstart
initialisiert/rückgestellt werden müssen und die von dem Grund für eine
solche Systeminitialisierung oder -rückstellung, z. B.
Einschalten, abhängen, wobei die Rückstellbereiche so aufgereiht werden,
daß F von I gefolgt wird, dem S folgt.
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Weitere Merkmale und vorteilhafte Ausführungsbeispiele können
den Unteransprüchen entnommen werden.
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Die oben beschriebenen Merkmale führen zu dem Vorteil einer
effektiven Handhabung der Systeminitialisierung und -rückstellung
in einem elektronischen Datenverarbeitungssystem.
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Ein vollständiges Verständnis der vorliegenden Erfindung mag
erreicht werden, indem auf die anliegenden Abbildungen Bezug
genommen wird, von denen
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Fig. 1 ein schematisches Blockdiagramm ist, das den
allgemeinen Aufbau eines Datenverarbeitungssystems zeigt, das
die Umgebung für die Erfindung darstellt;
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Fig. 2 ein Blockdiagramm des Rückstellaufbaus ist;
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Fig. 3 und 4 Blockdiagramme sind, die die für die
Systeminitialisierung und -rückstellung notwendige Schaltung gemäß
der Erfindung zeigen, und
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Fig. 5 ein Impulsdiagramm der Signale ist, die die
Einrichtungen aus Fig. 3 und 4 zur Durchführung der
Systeminitialisierung und -rückstellung steuern.
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Nun wird auf Fig. 1 Bezug genommen, die ein Blockdiagramm eines
gewöhnlichen Datenverarbeitungssystems zeigt, das verschiedene
komplexe Komponenten besitzt, die durch Busse miteinander
verbunden sind. Wie die Abbildung zeigt, gibt es keinen
dazugehörigen
Serviceprozessor, der die Verarbeitungseinheit (ZE) 1 zur
Abwicklung von Einschaltfolgen, des Programmladens oder der
Protokollierung, Analyse und Behebung von Fehlern unterstützt.
Ein Prozessorbus 10 verbindet die zentrale Steuerkomponente, die
Verarbeitungseinheit 1, über eine
Cache/Hauptspeichersteuereinheit (Cache STG/SP-STG) 3/5 und einen Hauptspeicherbus (HS-Bus)
13 mit dem Hauptspeicher (HS) 4. Der Prozessorbus 10 verbindet
den Prozessor auch mit einem optionalen Gleitkommaprozessor 8
und wenigstens mit einem E/A-Bus-Adapter 7. Der E/A-Bus-Adapter
verbindet den Prozessorbus 10 über einen Eingabe/Ausgabe-Bus
(E/A-Bus) 9 mit verschiedenen Eingabe/Ausgabe-Geräten (E/A GER)
und weiteren Komponenten wie Kommunikationsadaptern (KOMM) usw . .
Der E/A-Bus-Adapter 7 ist darüber hinaus dazu ausgelegt,
verschiedenen Steuer- und Überwachungskomponenten an das System
anzuschließen, wie ein Benutzer-Entwicklungspult BE-P, eine
batteriebetriebene Uhr für die Tageszeit TZ, eine nur
leseberechtigte Speichereinheit ROM, ein Operatorpult OPP, eine
Leistungssteuerung LNG-STG oder zwei Zusatzgeräte ZUGER. Ein
Steuerspeicher (STG-SP) 2, der die Steuerprogramme enthält, ist
über einen separaten Steuerspeicherbus 11 mit der ZE verbunden.
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Die Systemtakterzeugung und -verteilung ist auf einem Taktchip
(TAKT) 6 zentralisiert, der mehradrige Verbindungen 14 zu fast
allen Systemkomponenten hat. Als Beispiel werden in der
folgenden Beschreibung für die Zentraleinheit 1 drei
Initialisierungs/Rückstellbereiche definiert. Jedoch kann jede andere
vernünftige Zahl von Rückstellbereichen benutzt werden. Beim folgenden
Rückstellkonzept, das drei Bereiche aus verketteten
Schieberegisterspeicherelementen (Speicherelemente) voraussetzt, die
benutzt werden, um den Systementwurf in Übereinstimmung mit den
Regeln des pegelsensitiven Abtastentwurfs (LSSD-Regeln) zu
implementieren, werden die Speicherelemente stoßartig oder
wellenförmig rückgesetzt. Die Regeln des pegelsensitiven
Abtastentwurfs sind in dem Artikel "A logic design structure for LSI
testability" von E. B. Aichelberger, Proceedings of the Design
Automation Conference Nr. 14, 20.-22. Juni 1977, New Orleans,
Louisiana, S. 462-468 beschrieben.
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Die drei Rückstellbereiche werden nun wie folgt definiert:
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- Der S-Bereich (Einschalt-Rückstellbereich) schließt alle
Schieberegisterspeicherelemente (SRL) des Systems ein, mit
Ausnahme derjenigen, die dazu dienen, Speicherfelder zu
bilden.
- Der I-Bereich (System-Rückstellbereich) umfaßt alle SRLs,
die als Anzeigespeicherelemente (Prüfanzeigen) benutzt
werden. Allerdings sind Speicherelemente, die Teil der
Wartungs- und/oder Serviceschaltung sind, nicht enthalten.
Beispielsweise werden ein
Mikrobefehlsadressen-Vergleichsregister und die entsprechenden Stop-Schaltungen des ZE-
Chips 1 nicht rückgestellt. Dies bietet die Möglichkeit, die
Rückstellfunktionen des Systems unter Bedingungen zu prüfen
und zu untersuchen, die in diesen Registern festgelegt sind.
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Die im folgenden aufgelisteten Funktionen, die manuell vom
Bediener aufgerufen werden, zwingen das System zu Rückstell-
Operationen:
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Urladen der Mikrobefehle (IML, Initial Micro Code Loading),
Systemrückstellung (mit/ohne Löschen des Speichers) und
Laden des Systemprogramms (mit/ohne Löschen des Speichers,
IPL).
- Der F-Bereich faßt die Funktionsspeicherelemente zusammen
(Prüf-Rückstellbereich). Dieser Bereich schließt nur die
SRLs der ZE ein, die in einen fehlerfreien Zustand
rückgestellt werden müssen, bevor die ZE wieder gestartet wird,
um ein Mikroprogramm zur Fehlerbehandlung auszuführen.
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Um einen unkontrollierten Betrieb oder nicht planmäßiges
Verhalten einer ZE zu vermeiden, werden Selbstüberwachungstätigkeiten,
die auf Prüfinformation basieren, die in Prüfschaltungen oder
Prüfern enthalten ist, nie unterdrückt (kein Überspringen von
Prüf-Stops), was der Grundsatz einer Philosophie der "immer
heißen Prüfer" ist. Durch eine selektive Rückstellung von
Prozessorelementen, die für einen Neustart spezieller Mikroprogramme
erforderlich sind, überleben die Fehleranzeigen und Fehlerstati,
die "Fehlerbilder" bilden, die Rückstelloperation und können von
folgenden Mikroprogrammen, die auch durch die Prüfvorrichtungen
überwacht werden, angesprochen und verarbeitet werden.
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Die Rückstellsteuerung (RS) 20, wie sie in Fig. 3 abgebildet
ist, befindet sich auf dem Taktchip 6. Mit der
Rückstellsteuerung 20 sind alle Rückstellanforderungsleitungen RAL verbunden,
auf denen die Signale eine vollständige oder teilweise
Systeminitialisierung oder -rückstellung auslösen können. Die Signale
von oben nach unten auf der linken Seite von Fig. 3 sind das
"Einschalt-Rückstellungs"-Signal ER, das "Mikrobefehl-Urladen"-
Signal IML, das "Systemrückstellung Löschen"-Signal SRLÖ, das
"Systemrückstellung Normal"-Signal SRN, das "Laden
Löschen"-Signal LLÖ und das "Laden Normal"-Signal LN. Diese Signale werden
später ausführlicher erklärt werden.
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Die Rückstelloperationen, wie sie in Fig. 2 gezeigt werden, sind
systemspezifisch und auf dem Hardwareentwurf und
architektonischen Erfordernissen aufgebaut.
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Diese Rückstelloperationen können in einer Reihe angeordnet
werden, die der Tiefe ihrer Löschwirkung entspricht, die sie auf
die Hardware- und logischen Bereiche im Datenverarbeitungssystem
haben. Der am weitesten gehende Löschvorgang
(Einschalt-Rückstellung) kann wie allgemeine Vorgänge betrachtet werden, die
durch eine Folge von einzelnen Rückstellvorgängen unterstützt
werden. Die weiteren Rückstellvorgänge beziehen weniger Teile
des logischen Bestandes ein, was bedeutet, daß mehr Information
in ihrem ursprünglichen Zustand belassen wird.
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Das Systemrückstellung-Löschen-Signal SRLÖ, das
Systemrückstellung-Normal-Signal SRN, das Laden-Löschen-Signal LLÖ und das
Laden-Normal-Signal LN führen zum Rückstellen der Speicherelemente
des I- und F-Bereichs.
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Eine Prüf-Rückstellung PRR führt zum Rückstellen der
Speicherelemente des F-Bereichs.
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Die gegebenen Rückstellfunktionen können alternativ über eine
Einheit-Unterstützungsschnittstelle (USI, unit support
interface) für Fernsteuerzwecke aktiviert werden.
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Die Rückstellsteuerung 20 hat einen Satz von Ausgabeleitungen 21
bis 24 zur Übermittlung verschiedener Steuersignale zum
Prozessorchip 1, zum Gleitkommaprozessor 8, zur Speichersteuerung 5
und zu anderen Chips, die in einem Computersystem enthalten sein
können, für das in Fig. 1 ein Beispiel gezeigt wird.
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Die Ausgabeleitung 21 wird benutzt, um die Information zur
Rückstellbedingung, drei Bits parallel, zum Prozessorchip 1 zu
übertragen. Die Ausgabeleitungen 22 und 23 verteilen die gemeinsamen
Taktsignale, den Schiebetakt A (STK A) und den Schiebetakt B
(STK B), an die verschiedenen Chips. Während der Schiebetakt A
die Master-Speicherelemente steuert, steuert der Schiebetakt B
die Slave-Speicherelemente der verketteten
Schieberegisterspeicherelemente SRL.
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Die Rückstellbereich werden darüber hinaus durch eine
zweiadrige Leitung 24 gesteuert, die die Rückstellsteuerung 20 mit
den verschiedenen Chips mit Ausnahme des Prozessorchips 1
verbindet. Die vier verschiedenen Zustände dieser zwei Leitungen
sind ausreichend, um die drei gegebenen Rückstellbereiche
auszuwählen (S-, I-, F-, I-F; und nur F-) und einen
"Nicht-Rückstellen"-Zustand
anzuzeigen. Die Ausgabeleitung 21 besteht aus
drei Adern und ist so in der Lage, 8 verschiedene Zustände
auszudrücken. Dies sind die 7 verschiedenen Rückstellursachen und
ein "Nicht-Rückstellen"-Zustand. Die 7 Rückstellzustände werden
in zweifacher Weise benutzt: 1) Sie benennen die drei
Rückstellbereiche und zusätzlich zur zweiadrigen Ausgabeleitung 24
liefern sie 2) die Rückstellursachen im einzelnen. Die
Rückstellursachen sind in den sogenannten
Rückstell-Anzeige-Speicherelementen enthalten, die nur von einem Mikrobefehl der
Fehlerbehandlungsroutinen abgetastet (gelesen) werden können. Die
Information, die in all diesen Rückstell-Anzeige-Speicherelementen
gespeichert ist, erlaubt eine detaillierte Analyse des Grundes
oder der Ursache für das Rückstellen eines Systems und kann
später zur Steuerung des Mikroprogramms nach dem Neustart des
Computersystems benutzt werden.
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Die Ausgabeleitung 21 erstreckt sich nur zu dem Chip, der die
Logik liefert, die notwendig ist, um durch Mikrobefehle auf die
Rückstellinformation zuzugreifen, welches in diesem speziellen
Fall der ZE-Chip ist.
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Die Rückstellsteuerung 20 im Taktchip 6 wird darüber hinaus
durch Prüf-Rückstell-Signale gesteuert, die durch fehlerhafte
Chips aktiviert werden. Die Prüf-Rückstell-Signale werden durch
sogenannte Stopleitungen 14 übertragen, die in EP-A-0 342 261
näher erläutert werden.
TABELLE
SCHLÜSSEl oder SIGNAL RÜCKST.-BED. BIT: SIF-RÜCKST. BIT RÜCKST.-BEREICH Einschalt-Rückst. IML Systemrückst. Löschen Systemrückst. Normal Laden Löschen Laden Normal Prüf-Rückst. Nicht Rückst.
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Obige Tabelle gibt einen Überblick über die Bitkombinationen,
die den Code aus drei Bits für die Rückstellbedingung bilden,
der auf der Leitung 21 Übermittelt wird, die Bitkombinationen
für den aus zwei Bits bestehenden Bereichsrückstellcode, der auf
der Leitung 24 übermittelt wird, und die Bereiche, die
rückgestellt werden, was von den verschiedenen Eingangssignalen an der
Rückstellsteuerung 20 abhängt, die auf der RAL-Leitung ankommen.
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Wie Fig. 4 zeigt, wird auf der Empfängerseite die direkte
Dekodierung der Signale auf der Leitung 24 benutzt, um den
Schiebetakt A (STK A) mit den Master-Speicherelementen der
Schieberegisterspeicherelemente SRL1 . . . SRLn, SRL1 . . . SRLt, SRL1 . . . SRLv
der entsprechenden Rückstellbereiche F, I, S zu verbinden. Der
Schiebetakt B (SKT B) ist dauernd mit den
Slave-Speicherelementen der Schieberegisterspeicherelemente verbunden. Die
Dekodierung der SIF-Rückstellbits auf Leitung 24 wird durch die UND-
Gatter 31-34 und das ODER-Gatter 32 ausgeführt. Wenn zum
Beispiel
nur der Rückstellbereich F rückgestellt werden soll, muß
die SIF-Rückstellbitkombination "01" an die Leitung 24 angelegt
werden. Die invertierte Bitkombination auf Leitung 24 wird auch
an das UND-Gatter 30 gegeben, zusammen mit einer seriellen
Dateneingabe. Das Ausgangssignal des UND-Gatters 30 ist in jedem
Fall eine binäre Null, mit Ausnahme bei einer Codekombination
"00", die aber eine Bedingung zum Nicht-Rückstellen darstellt,
wie der Tabelle entnommen werden kann. Mit einer binären Null am
Eingang der SRL-Kette 35 und den Impulsen der Schiebetakte A und
B pflanzt sich die binäre Null durch alle Stufen des
Rückstellbereichs F der Schieberegisterkette 35 fort, wodurch alle Stufen
auf Null rückgestellt werden.
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Eine Fortpflanzung über den F-Bereich hinaus ist nicht möglich,
da die Koinzidenzbedingung nur für das UND-Gatter 31 erfüllt
ist, und so wird der Schiebetakt A nur über die Leitung 22a zu
den Master-Speicherelementen des F-Bereichs übertragen.
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Wenn die Rückstellbereiche F und I nicht rückgestellt werden
sollen, z. B. im Fall von "Laden Normal" (SIF-Rückstellcode
"10"), wird das UND-Gatter 33 zusätzlich freigegeben, so daß die
Impulse des Schiebetaktes A über die Leitung 22b zu den Master-
Speicherelementen des I-Bereichs übertragen werden. Die binäre
Null, die sich bereits durch den F-Bereich ausgebreitet hat,
pflanzt sich weiter durch den I-Bereich fort.
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Bei der "Einschalt-Rückstellung" (SIF-Rückstellcode "11") sind
alle drei UND-Gatter 31, 33 und 34 aktiviert, so daß die
Schiebetakt-A-Impulse über die Leitungen 22a, 22b und 22c zu allen
Master-Speicherelementen der Schieberegisterkette 35 geleitet
werden.
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Jetzt pflanzt sich die binäre Null bis ans Ende der
Schieberegisterkette fort.
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Das Impulsdiagramm und das Rückstellschema für die
Speicherelemente der Schieberegisterkette 35, die in Fig. 5 dargestellt
sind, zeigen genauer, wie das System betrieben wird. Die ersten
zwei Linien am oberen Ende von Fig. 5 zeigen die Impulse des
Schiebetaktes A, die an den Master-Speicherelementen liegen, und
des Schiebetaktes B für die Slave-Speicherelemente der
Schieberegisterspeicherelemente in der Schieberegisterkette 35.
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Linie drei zeigt eine Situation, in der eine
Rückstellanforderung, z. B. "Systemrückstellung Löschen" (SRLÖ), auf der Leitung
RAL eingegangen ist. Bei der Anstiegsflanke des nächsten
Schiebetaktes A werden die Rückstell-Anzeige-Speicherelemente
gesetzt, wie es Linie 4 zeigt. Die funktionalen Takte, die auch an
den Schieberegisterspeicherelementen liegen und nicht gezeigt
sind, werden mit der Anstiegsflanke des nächsten Schiebetaktes B
(Linie 5) gestoppt.
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Der Code für die Rückstellbedingung auf Leitung 21 und der SIF-
Rückstellcode auf Leitung 42 sind mit der Anstiegsflanke des
nächsten Schiebetaktes B (Linien 6 und 7) verfügbar. Nach einer
natürlichen Verzögerung, von der Schaltungsverzögerung
verursacht, sind die Auswahlsignale zum Rückstellen der Bereiche I
und F verfügbar, wie die Linien 8 und 9 in Fig. 5 zeigen, wie
auch die erzwungene Null am Eingang der Schieberegisterkette 35
(Linie 10).
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Linie 11 zeigt den Impuls des durchgeschalteten Schiebetaktes A,
der auf den Leitungen 22a und 22b verfügbar ist.
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Der untere Teil von Fig. 5 zeigt die Fortpflanzung der Null
durch die Speicherelemente LT1 bis LT2048, die in diesem
Beispiel die Schieberegisterkette bilden. Auf jeder
Schieberegisterstufe wird die Null von ihrem Master-Speicherelement M zu
ihrem Slave-Speicherelement S übertragen. Am Ende der
Fortpflanzung sind alle Speicherelemente bzw. Stufen auf Null
rückgestellt.
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Die maximale Länge einer Rückstellkette in einem gegebenen
System bestimmt die obere Zählgrenze des Zählers 40, der in der
Rückstellsteuerung 20 lokalisiert ist. Der Zähler wird in enger
Beziehung zu den Schieberegisterimpulsen inkrementiert, und sein
Stand wird an den Vergleichsoperator 38 übermittelt. Das
Register 39 wird benutzt, um einen Wert zu speichern, der gleich
einer bevorzugten oder ausgewählten Zahl von Schieberegisterstufen
ist, die eine Kette bilden, und der im vorliegenden Beispiel
gleich der Zahl 2048 ist. Der Vergleichsoperator 38 stellt fest,
wenn die Situation eintritt, daß der aktuelle Zählerstand des
Zählers 40 gleich der bevorzugten Maximallänge der Kette ist,
deren Wert im Register 39 gespeichert ist. In diesem Fall
wechselt das Ausgangssignal des Vergleichsoperators 38 von einer
binären Eins auf Null, so daß die Übertragungsgatter 36a und b
die SIF-Dekodierung nicht mehr auf den Leitungen 22x und 22y
übertragen (Dekodierung 0 = keine Rückstellung). Dies beendet
die Fortpflanzung der Null.
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Wäre der maximale Zählerstand kleiner als die Zahl der
Speicherelemente in der Kette, würde die Fortpflanzung der Null
aufhören, bevor das Ende der Kette erreicht wäre, wobei einige
Speicherelemente in einem undefinierten Zustand belassen würden.
Größere Zählerstände haben keinen nachteiligen Einfluß, da die
Fortpflanzung der Null am Ende der Kette aufhört.
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Abhängig vom logischen Entwurf der Prozessorschaltung kann
gefordert sein, daß der Rückstellzustand eines bestimmten,
einzelnen Speicherelementes innerhalb der Kette die entgegengesetzte
Form annimmt, das heißt eine binäre Eins. Diese besonderen,
einzelnen Speicherelemente brauchen an ihrem Eingang und Ausgang
eine Inverterstufe (doppelte Inversion). Eine weitere,
wirtschaftlichere Lösung besteht darin, einfach die "nicht
Q"-Ausgabe des vorangehenden Speicherelementes zu benutzen, sowie des
einzelnen Speicherelementes, wenn die folgende
Schieberegisterstufe einen Null-Rückstellzustand erfordert.
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Wie weiter in Fig. 4 gezeigt wird, erzeugt das UND-Gatter 30 die
binäre Null für die Fortpflanzung. Wann immer die Bits des SIF-
Rückstellcodes auf der Leitung 24 von Null verschieden sind,
wird am Eingang D1 der Kette 35 eine binäre Null erzwungen,
unabhängig davon, welcher Pegel auf der seriellen
Dateneingangsleitung 22z geliefert wird, die in einem
Nicht-Rückstellen-Zustand die seriellen Eingabedaten an den Ketteneingang D1
liefert.