JPH0746120B2 - テスト容易化回路及びテスト方法 - Google Patents
テスト容易化回路及びテスト方法Info
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- JPH0746120B2 JPH0746120B2 JP61050407A JP5040786A JPH0746120B2 JP H0746120 B2 JPH0746120 B2 JP H0746120B2 JP 61050407 A JP61050407 A JP 61050407A JP 5040786 A JP5040786 A JP 5040786A JP H0746120 B2 JPH0746120 B2 JP H0746120B2
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- Japan
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- gate
- input
- output
- circuit
- circuit module
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明はテスト容易化された集積回路に関する。
（従来の技術） 回路の大規模化とともに階層化による設計の容易化が試
みられているが、テストの階層化は、そのままでは出来
ないためテストデータ作成が開発のネックになる場合が
出はじめた。また既開発のチップを含む、より大規模な
回路を作る場合が増えているが、この場合階層設計によ
り既開発チップの設計データは再利用できるが、テスト
データは再利用できない。
みられているが、テストの階層化は、そのままでは出来
ないためテストデータ作成が開発のネックになる場合が
出はじめた。また既開発のチップを含む、より大規模な
回路を作る場合が増えているが、この場合階層設計によ
り既開発チップの設計データは再利用できるが、テスト
データは再利用できない。
（発明が解決しようとする問題点） 既開発チップのテストデータを再利用するためには、テ
ストの階層化を可能にするような系統的方法が必要であ
る。階層なテストが可能になればテストデータの再利用
も含めてテストデータの作成が容易になるばかりでなく
不良解析も階層的に出来るため不良個所の同定が容易に
なる。
ストの階層化を可能にするような系統的方法が必要であ
る。階層なテストが可能になればテストデータの再利用
も含めてテストデータの作成が容易になるばかりでなく
不良解析も階層的に出来るため不良個所の同定が容易に
なる。
従って本発明は、テストデータの再利用が可能で、選択
的、優先的な回路モジュールのテストができるテスト容
易化回路及びテスト方法を提供する事を目的とする。
的、優先的な回路モジュールのテストができるテスト容
易化回路及びテスト方法を提供する事を目的とする。
（問題点を解決するための手段） テストの階層化を可能にするためにはモジュール別のテ
ストを全ての階層について可能にする手段が必要であ
る。
ストを全ての階層について可能にする手段が必要であ
る。
第２図はモジュールがM1〜M5の下位モジュールから構成
されている場合であり、P1,P4,P5,P8がモジュール外か
らの入力端子、P2,P3,P6,P7がモジュール外への出力端
子になっている。モジュール別のテストとはP1〜P7のモ
ジュール端子を使用してM1〜M5の下位モジュールを個別
にテストすることを意味する。そのために下位モジュー
ルM1〜M5の入出力に第３図のようにバッファゲートを挿
入する。
されている場合であり、P1,P4,P5,P8がモジュール外か
らの入力端子、P2,P3,P6,P7がモジュール外への出力端
子になっている。モジュール別のテストとはP1〜P7のモ
ジュール端子を使用してM1〜M5の下位モジュールを個別
にテストすることを意味する。そのために下位モジュー
ルM1〜M5の入出力に第３図のようにバッファゲートを挿
入する。
さらに、モジュール内で閉じた配線はバッファゲートを
介してモジュール端子に接続する。接続すべきモジュー
ル端子はモジュール別テストの障害にならないように選
択する。即ち問題のバッファゲートが属する下位モジュ
ール以下の下位モジュールからのモジュール端子に接続
する。第３図ではモジュール端子の選択の一例が示して
ある。
介してモジュール端子に接続する。接続すべきモジュー
ル端子はモジュール別テストの障害にならないように選
択する。即ち問題のバッファゲートが属する下位モジュ
ール以下の下位モジュールからのモジュール端子に接続
する。第３図ではモジュール端子の選択の一例が示して
ある。
通常動作モードとモジュール別テストモードはバッファ
ゲートの導通、非導通により選択する。バッファゲート
の制御信号は以下で詳述するように外部端子の増加を出
来るだけ抑えるためにフリップフロップの出力を用い
る。
ゲートの導通、非導通により選択する。バッファゲート
の制御信号は以下で詳述するように外部端子の増加を出
来るだけ抑えるためにフリップフロップの出力を用い
る。
（作用） 第３図におけるバッファゲートの制御信号の通常動作モ
ードと下位モジュール別テストモードおよび下位モジュ
ール間結線テストモードにおける値を表１に示す。表１
では導通状態を“1",非導通状態を“0"としてある。第
２図のモジュールを下位モジュールとするような上位の
モジュールにおいても同じ方法を繰返すことによりテス
トの階層化が可能になる。
ードと下位モジュール別テストモードおよび下位モジュ
ール間結線テストモードにおける値を表１に示す。表１
では導通状態を“1",非導通状態を“0"としてある。第
２図のモジュールを下位モジュールとするような上位の
モジュールにおいても同じ方法を繰返すことによりテス
トの階層化が可能になる。
（実施例） 第１図ではチップはモジュールM1,M2,M3から構成されて
おり、P1〜P6,SI,SOは外部端子（外部ノード）である。
本来の動作は第４図に対応して示した。従ってP1は回路
モジュールM1の出力側ノード、P2はM1の入力側ノード、
P3,P4は夫々M2の入力，出力側ノード、P5,P6は夫々M3の
入力，出力側ノードである。
おり、P1〜P6,SI,SOは外部端子（外部ノード）である。
本来の動作は第４図に対応して示した。従ってP1は回路
モジュールM1の出力側ノード、P2はM1の入力側ノード、
P3,P4は夫々M2の入力，出力側ノード、P5,P6は夫々M3の
入力，出力側ノードである。
また、この他にバッファゲートがある。M1について代表
して述べれば次の通りである。即ちP1,P2には介挿バッ
ファゲート11,12が設けられている。バッファゲートは
第４図に示したように信号方向にこのゲートがONの時、
信号伝達する様設けられている。M1とM2を結ぶ部分につ
いてはM1の出力側に介挿バッファゲート13が、M1とM3を
結ぶ部分についてはM1の入力側に介挿バッファ14が設け
られている。
して述べれば次の通りである。即ちP1,P2には介挿バッ
ファゲート11,12が設けられている。バッファゲートは
第４図に示したように信号方向にこのゲートがONの時、
信号伝達する様設けられている。M1とM2を結ぶ部分につ
いてはM1の出力側に介挿バッファゲート13が、M1とM3を
結ぶ部分についてはM1の入力側に介挿バッファ14が設け
られている。
また、M1とM2を結ぶ部分について見ると、介挿バッファ
ゲート13とM2側の介挿バッファゲート15との相互配線16
に、入力用バッファゲート17及び出力用バッファゲート
18が設けられている。またM1とM3間側にも入力用バッフ
ァゲート19と出力用バッファゲート20が設けられてい
る。M1のテストにはP1,P2と、M1−M2線、M1−M3線が必
要であり従って出力用バッファゲート18はM2の外部ノー
ドP4に、また入力用バッファゲート19はM3の外部ノード
P5に接続されている。
ゲート13とM2側の介挿バッファゲート15との相互配線16
に、入力用バッファゲート17及び出力用バッファゲート
18が設けられている。またM1とM3間側にも入力用バッフ
ァゲート19と出力用バッファゲート20が設けられてい
る。M1のテストにはP1,P2と、M1−M2線、M1−M3線が必
要であり従って出力用バッファゲート18はM2の外部ノー
ドP4に、また入力用バッファゲート19はM3の外部ノード
P5に接続されている。
さて、M1の介挿ゲート11〜14はM1のテスト時に同時に活
性化するものであり、そのゲート制御端子は、フリップ
フロップF4の出力端子Ｑに共通接続されている。一方、
入力用、出力用バッファゲート19,18はフリップフロッ
プF3の方の出力端子Ｑに電気的に共通接続されている。
各フリップフロップは直列接続され、SIをデータイン、
SOをデータアウトとするシフトレジスタを構成してお
り、フリップフロップF1〜F6はそれがF4のように介挿ゲ
ート用であればセット端子S,F3のように入力用、出力用
バッファゲート用であればリセット端子Ｒが設けられて
いる。ＲはＲ同志、ＳはＳ同志の接続配線を有している
（図示しない）。また、フリップフロップにはクロック
端子Ｃが設けられている。従ってテストモード時にシフ
トレジスタにより回路モジュールのテストを行なったの
ち、通常動作時には入力用，出力用バッファゲートをOF
F、介挿バッファゲートをONとするために、Ｒに“0"入
力、Ｓに“1"入力を一括書込みできるようになってい
る。これは、通常動作での各バッファゲートの状態は一
義的であるのに対し、テストモードでは種々の値を取り
得るためその効率化を図ったものである。尚、Ｄはフリ
ップフロップのデータ入力端子である。
性化するものであり、そのゲート制御端子は、フリップ
フロップF4の出力端子Ｑに共通接続されている。一方、
入力用、出力用バッファゲート19,18はフリップフロッ
プF3の方の出力端子Ｑに電気的に共通接続されている。
各フリップフロップは直列接続され、SIをデータイン、
SOをデータアウトとするシフトレジスタを構成してお
り、フリップフロップF1〜F6はそれがF4のように介挿ゲ
ート用であればセット端子S,F3のように入力用、出力用
バッファゲート用であればリセット端子Ｒが設けられて
いる。ＲはＲ同志、ＳはＳ同志の接続配線を有している
（図示しない）。また、フリップフロップにはクロック
端子Ｃが設けられている。従ってテストモード時にシフ
トレジスタにより回路モジュールのテストを行なったの
ち、通常動作時には入力用，出力用バッファゲートをOF
F、介挿バッファゲートをONとするために、Ｒに“0"入
力、Ｓに“1"入力を一括書込みできるようになってい
る。これは、通常動作での各バッファゲートの状態は一
義的であるのに対し、テストモードでは種々の値を取り
得るためその効率化を図ったものである。尚、Ｄはフリ
ップフロップのデータ入力端子である。
次にテスト動作の説明を行なう。
先ず、モジュールM1が新規に設計されたものであるとし
て説明する。
て説明する。
テスト前に予めシフトレジスタの動作確認をする。まず
セット信号を入れる。即ち、S,Rを動作させ、F1〜F6に
“1"“0"を夫々書込む。そしてセット信号を切りクロッ
ク信号を入れてシフトレジスタ動作をさせ、SOから正し
い値が出てくることを確認する。次にSIからテストを入
力し、通常のシフトレジスタ動作を行なってSOから出力
しシフトレジスタ全体の動作確認をする。そしてM1のテ
ストに入る。
セット信号を入れる。即ち、S,Rを動作させ、F1〜F6に
“1"“0"を夫々書込む。そしてセット信号を切りクロッ
ク信号を入れてシフトレジスタ動作をさせ、SOから正し
い値が出てくることを確認する。次にSIからテストを入
力し、通常のシフトレジスタ動作を行なってSOから出力
しシフトレジスタ全体の動作確認をする。そしてM1のテ
ストに入る。
まずSIからシフトインすることによりフリップフロップ
の状態を設定する。F3とF4に“1"を入れる訳である。こ
れにより夫々のＱ端子に“1"が立つ。従ってM1に属する
バッファゲート11〜14,18,19はONとなる。他のバッファ
ゲートはOFFとされる。
の状態を設定する。F3とF4に“1"を入れる訳である。こ
れにより夫々のＱ端子に“1"が立つ。従ってM1に属する
バッファゲート11〜14,18,19はONとなる。他のバッファ
ゲートはOFFとされる。
そして外部入力ノードP2,P5からデータを入力し、P1,P4
からM1の動作結果を出力する。M1のテスト終了後、M2は
ここでは、既存の回路であるのでスキップする。M3は新
設計の回路であるのでM1と同様にテストする。こうして
M1,M3の不良を解析が可能となる。M2は既存の回路モジ
ュールなので過去に作ったテストデータで最後にテスト
する。これによりM1〜M3の動作の確認が出来た。
からM1の動作結果を出力する。M1のテスト終了後、M2は
ここでは、既存の回路であるのでスキップする。M3は新
設計の回路であるのでM1と同様にテストする。こうして
M1,M3の不良を解析が可能となる。M2は既存の回路モジ
ュールなので過去に作ったテストデータで最後にテスト
する。これによりM1〜M3の動作の確認が出来た。
次に、所望により相互配線の確認を行なう。例えばバッ
ファゲート13,15間の配線16に対しては、M1のテストで
述べたと同様に、入力用バッファゲート17,出力用バッ
ファゲート18のみをONとし、外部ノードP2,P4を用いて
導通テストを行なう。
ファゲート13,15間の配線16に対しては、M1のテストで
述べたと同様に、入力用バッファゲート17,出力用バッ
ファゲート18のみをONとし、外部ノードP2,P4を用いて
導通テストを行なう。
表２に種々のテスト動作についてフリップフロップF1〜
F6、使用外部ノードP1〜P6の関係を示す。
F6、使用外部ノードP1〜P6の関係を示す。
テストが終って通常動作を行なわせる際は、セット端子
S,リセット端子Ｒにより介挿バッファゲートをON、入力
用，出力用バッファゲートをOFFとする。この例ではF1,
F4,F6がONF2,F3,F5がOFFとなる。
S,リセット端子Ｒにより介挿バッファゲートをON、入力
用，出力用バッファゲートをOFFとする。この例ではF1,
F4,F6がONF2,F3,F5がOFFとなる。
この実施例では２階層であったが、実際には多階層にわ
たる事が多い。即ち第１図の全体回路が回路モジュール
M1〜M3に対応する訳である。このような多階層の時、第
１図における外部ノードは最上位の回路の外部ノードに
導出させる必要がある。例えば、上述して来たような全
体回路が最上位の回路の中でM1に相当しているとしよ
う。そのような時、最下位モジュールのテストは、その
外ノードがP1に接続されるようバッファゲート11〜14,1
8,19のみを活性化し、モジュールの外部ノードを最上位
の回路の外部ノードに接続すればよい訳である。
たる事が多い。即ち第１図の全体回路が回路モジュール
M1〜M3に対応する訳である。このような多階層の時、第
１図における外部ノードは最上位の回路の外部ノードに
導出させる必要がある。例えば、上述して来たような全
体回路が最上位の回路の中でM1に相当しているとしよ
う。そのような時、最下位モジュールのテストは、その
外ノードがP1に接続されるようバッファゲート11〜14,1
8,19のみを活性化し、モジュールの外部ノードを最上位
の回路の外部ノードに接続すればよい訳である。
この様に多階層にわたる場合、中位のブロックを先ずテ
ストし、不良のあったブロックについてその中の回路モ
ジュールを夫々チェックして行く事が可能である。
ストし、不良のあったブロックについてその中の回路モ
ジュールを夫々チェックして行く事が可能である。
上記の方法により、モジュールのテストは下位モジュー
ル別テストと下位モジュール間の接続テストに帰着する
ことが出来、テストデータの再利用も含めてテストデー
タの作成が容易になるばかりでなく、不良個所の同定が
容易になる。
ル別テストと下位モジュール間の接続テストに帰着する
ことが出来、テストデータの再利用も含めてテストデー
タの作成が容易になるばかりでなく、不良個所の同定が
容易になる。
第１図はこの発明の実施例の回路図、第２図はこの発明
の概念を示すために使用する回路例のブロック図、第３
図は第２図の回路をテスト容易化する手段を示す回路
図、第４図は第１図の回路に対する通常動作での等価回
路図である。
の概念を示すために使用する回路例のブロック図、第３
図は第２図の回路をテスト容易化する手段を示す回路
図、第４図は第１図の回路に対する通常動作での等価回
路図である。
Claims (13)
- 【請求項１】回路モジュール間を接続すると共に所定の
回路モジュールから外部ノードが引出されて構成される
上位回路と、各回路モジュールの入出力部に夫々設けら
れた介挿ゲートと、介挿ゲート間の配線に、この相互配
線を一端として設けられた入力用ゲート及び出力用ゲー
トと、入力用ゲートの入力端子を前記相互配線の出力側
回路モジュールに属さない回路モジュールの入力用外部
ノードに接続する手段と、前記出力用ゲートの出力端子
を前記相互配線の入力側回路モジュールに属さない回路
モジュールの出力用外部ノードに接続する手段と、各介
挿ゲート、入力用、出力用ゲートの制御端子に設けられ
た書換え可能な記憶手段とを備えたことを特徴とするテ
スト容易化回路。 - 【請求項２】記憶手段がフリップフロップであることを
特徴とする前記特許請求の範囲第１項記載のテスト容易
化回路。 - 【請求項３】フリップフロップが直列接続されてシフト
レジスタを構成してなることを特徴とする前記特許請求
の範囲第２項記載のテスト容易化回路。 - 【請求項４】各フリップフロップに介挿ゲートか入力
用、出力用ゲートかに対応してセット端子あるいはリセ
ット端子が設けられていることを特徴とする前記特許請
求の範囲第３項記載のテスト容易化回路。 - 【請求項５】同じ回路モジュールに属する介挿ゲートが
同一の記憶手段により制御されることを特徴とする前記
特許請求の範囲第１項記載のテスト容易化回路。 - 【請求項６】同じ回路モジュールに属する入力用ゲート
と出力用ゲートが同一の記憶手段により制御されること
を特徴とする前記特許請求の範囲第１項記載のテスト容
易化回路。 - 【請求項７】同じ回路モジュールに属する介挿ゲートを
共通に制御する記憶手段とは別に、この回路モジュール
に属する入力用、出力用ゲートを共通に制御する記憶手
段を設けたことを特徴とする前記特許請求の範囲第１項
記載のテスト容易化回路。 - 【請求項８】各ゲートはバッファゲートであることを特
徴とする前記特許請求の範囲第１項記載のテスト容易化
回路。 - 【請求項９】回路モジュール間を接続すると共に所定の
回路モジュールから外部ノードが引出されて構成される
上位回路と、各回路モジュールの入出力部に夫々設けら
れた介挿ゲートと介挿ゲート間の配線に、この相互配線
を一端として設けられた入力用ゲート及び出力用ゲート
と、入力用ゲートの入力端子を前記相互配線の出力側回
路モジュールに属さない回路モジュールの入力用外部ノ
ードに接続する手段と、前記出力用ゲートの出力端子を
前記相互配線の入力側回路モジュールに属さない回路モ
ジュールの出力用外部ノードに接続する手段と、前記介
挿ゲート、入力用、出力用ゲートの制御端子に書換え可
能な記憶手段とを具備し、所定の回路モジュールをテス
トする際にはこの回路モジュールに直接接続された介挿
ゲート及びこの介挿ゲートを介して前記回路モジュール
に接続された入力用及び出力用ゲートの制御端子に前記
記憶手段の制御データを入力し前記介挿ゲート及び前記
入力用及び出力用ゲートを活性化後、所定の入力外部の
ノードからテストデータを前記入力用ゲートを介して前
記回路モジュールに入力し、前記回路モジュールの動作
結果を前記出力用ゲートを介して前記出力用外部ノード
に出力すると共に回路モジュール間の相互配線をテスト
する際にはこのテストすべき相互配線に接続された介挿
ゲート間に存在する入力用及び出力用ゲートを活性化
後、所定の入力用外部ノードからテストデータを入力用
ゲートを介して配線に入力し出力用ゲートを介して出力
用外部ノードへ出力することを特徴とするテスト方法。 - 【請求項１０】各介挿ゲート、入力用、出力用ゲートの
制御端子に設けられた書換え可能な記憶手段はフリップ
フロップからなり、各シフトレジスタを直接接続してシ
フトレジスタを構成し、各フリップフロップにはその制
御対象が介挿ゲートであるか入力用、出力用ゲートであ
るかによってセット端子またはリセット端子を設け、テ
スト時にはシフトレジスタ動作によって各ゲートに対す
る制御データを入力し、回路の通常動作時には前記セッ
ト端子、リセット端子を一括制御して介挿ゲートのみを
活性化するようにしたことを特徴とする前記特許請求の
範囲第９項記載のテスト方法。 - 【請求項１１】予め、セット端子、リセット端子からフ
リップフロップにデータ入力し、これをスキャンアウト
し、次いでシフトレジスタにデータをスキャンイン、ス
キャンアウトしてシフトレジスタのテストを行うことを
特徴とする前記特許請求の範囲第10項記載のテスト方
法。 - 【請求項１２】新規に設計した回路モジュールを選択的
あるいは優先的にテストすることを特徴とする前記特許
請求の範囲第９項記載のテスト方法。 - 【請求項１３】前記上位回路を回路モジュールとする更
に上位の回路が同様な基準で構成され、最下位の回路モ
ジュールのテストの際にはその上位回路の外部ノードに
更に接続されている介挿ゲートあるいは介挿ゲートと入
力用ゲート、あるいは介挿ゲートと出力用ゲートを介し
て前記更に上位の回路モジュールの外部ノードすなわち
再上位の回路の外部ノードを用いてテストを行うことを
特徴とする前記特許請求の範囲第９項記載のテスト方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050407A JPH0746120B2 (ja) | 1986-03-10 | 1986-03-10 | テスト容易化回路及びテスト方法 |
| US06/947,092 US4802163A (en) | 1986-03-10 | 1986-12-29 | Test-facilitating circuit and testing method |
| DE3701663A DE3701663C2 (de) | 1986-03-10 | 1987-01-21 | Schaltung zur Erleichterung der Prüfung einer Schaltungsanordnung höherer Ordnung und Prüfverfahren für eine solche Schaltungsanordnugn |
| KR1019870002116A KR900002579B1 (ko) | 1986-03-10 | 1987-03-10 | 테스트용이화회로 및 테스트방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050407A JPH0746120B2 (ja) | 1986-03-10 | 1986-03-10 | テスト容易化回路及びテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62207977A JPS62207977A (ja) | 1987-09-12 |
| JPH0746120B2 true JPH0746120B2 (ja) | 1995-05-17 |
Family
ID=12858011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61050407A Expired - Lifetime JPH0746120B2 (ja) | 1986-03-10 | 1986-03-10 | テスト容易化回路及びテスト方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4802163A (ja) |
| JP (1) | JPH0746120B2 (ja) |
| KR (1) | KR900002579B1 (ja) |
| DE (1) | DE3701663C2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0827330B2 (ja) * | 1987-09-21 | 1996-03-21 | 松下電器産業株式会社 | 集積回路のテスト方法 |
| US4922492A (en) * | 1988-05-13 | 1990-05-01 | National Semiconductor Corp. | Architecture and device for testable mixed analog and digital VLSI circuits |
| US6304987B1 (en) * | 1995-06-07 | 2001-10-16 | Texas Instruments Incorporated | Integrated test circuit |
| DE68928837T2 (de) * | 1988-09-07 | 1999-05-12 | Texas Instruments Inc | Prüf-Puffer/Register |
| JP2505032B2 (ja) * | 1988-10-21 | 1996-06-05 | 三菱電機株式会社 | 半導体集積回路 |
| US5483518A (en) | 1992-06-17 | 1996-01-09 | Texas Instruments Incorporated | Addressable shadow port and protocol for serial bus networks |
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