TECHNISCHES GEBIET DER ERFINDUNG
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Die vorliegende Erfindung bezieht sich allgemein auf eine
Speichervorrichtung, wie sie in dem Oberbegriff des Anspruches
1 definiert ist.
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In der DE-A-3 447 722 ist eine Speichervorrichtung dieses Typs
offenbart, die einen verteilten Decodierer verwendet.
HINTERGRUND DER ERFINDUNG
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Industrielle Anwender dynamischer Schreib-Lese-Speicher
(DRAMs) fordern einen immer schnelleren Zeitablauf und immer
geringere Stromspezifikationen. Um diesen Spezifikationen zu
genügen, müssen die Entwickler DRAMs in der Weise entwickeln,
daß immer schneller und gleichzeitig unter Verwendung von
weniger Strom aus den DRAM-Speicherzellen gelesen und in diese
geschrieben werden kann. Dies erfordert, verbesserte Verfahren
zum Ansteuern von DRAM-Wortleitungen auf Vdd während des
Vorladungsabschnitts des Lesezyklus und zum Urladen dieser
DRAM-Wortleitungen auf mehr als Vdd während des aktiven
Wiederherstellungsabschnitts des Zyklus zu entdecken. Diese
Funktionen sind ein wesentlicher Teil der Länge eines aktiven
Zyklus.
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Eine ausgewählte Zeilenleitung wird unter Verwendung eines von
einem herkömmlicherweise in einem Peripheriebereich des Chips
gelegenen Ansteuer-/Urladesignalgenerators gesendeten
Ansteuer-/Urladesignals für das Lesen angesteuert und für die aktive
Wiederherstellungsfunktion urgeladen. Eine zunehmende
Bedeutung wird dem Decodierungspfad dieses Ansteuer-/Urladesignals
von dem Ansteuer-/Urladegenerator zu den aktiven Wortleitungen
beigemessen. Falls dieser Decodierungspfad zu resistiv oder
kapazitiv ist, geschieht das Ansteuern und Urladen der
Wortleitungen
zu langsam. Außerdem verbraucht die Vorrichtung,
falls der Ansteuer-/Urladesignalpfad zu stark kapazitiv ist,
zu viel Strom.
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Um die Nachteile des derzeitigen
Ansteuer-/Urladesignaldecodierungssystems aufzuzeigen, werden zwei Beispiele
beschrieben. In einem Paar herkömmlicher 64 K- und 256 K-DRAM-Entwürfe
wird ein Ansteuer-/Urladegenerator bereitgestellt. Dessen
Ausgangssignal wird unter Verwendung von Übergabegates in zwei
gesonderte globale Signalleitungen (d.h. in Signalleitungen,
die sich über die gesamte Matrix erstrecken) aufgespalten. In
irgendeinem gegebenen Zyklus muß deshalb nur eine der
aufgespaltenen Leitungen aktiv sein. Um die richtigen Wortleitungen
anzusteuern und zu urladen, ist dann jede der aufgespaltenen
Leitungen an eine Hälfte aller Wortleitungstreiber oder
-decodierer in dem DRAM angeschlossen. Die Zeilendecodierer
werden durch Adressierungssignale ausgewählt. Daher "sieht"
das eine Master-Ansteuer-/Urladesignal in irgendeinem
gegebenen Zyklus die parasitäre Kapazität einer Hälfte aller
Wortleitungstreiber auf dem gesamten Chip, die an ihn
angeschlossen sind, zuzüglich der parasitären Kapazität zweier
Zusatzdecodierungsübergabegates. Um jede decodierte Wortleitung zu
erreichen, muß das Ansteuer-/Urladesignal zusätzlich zu der
dadurch erzeugten relativ großen Kapazitätsmenge den
Widerstand eines Übergabegates und eines Wortleitungstreibers
durchlaufen.
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Gemäß einem anderen in 256 K- und 1 M-CMOS-DRAMs verwendeten
herkömmlichen Entwurf werden vier Ansteuer-/Urladegeneratoren
mit vier gesonderten globalen Ansteuer-/Urladesignalleitungen
bereitgestellt. Während irgendeines gegebenen Zyklus ist nur
eine dieser Signalleitungen aktiv. Jede
Ansteuer-/Urladesignalleitung ist direkt an ein Viertel aller
Wortleitungstreiber auf dem Chip angeschlossen. Die gemäß diesem Verfahren
verwendeten vier Generatoren benötigen auf dem Chip mehr Platz
als ein großer Signalgenerator. Weiter wird jede der vier
Ansteuer-/Urladesignalleitungen mit einem Viertel der
parasitären
Kapazität der Wortleitungstreiber des gesamten Chips
stark belastet. Um jede Wortleitung zu erreichen, muß jedes
Ansteuer-/Urladesignal weiterhin durch den Widerstand eines
Wortleitungstreibers laufen.
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Die obigen herkömmlichen
Ansteuer-/Urladesignaldecodierungslösungen erfordern, daß das Ansteuer-/Urladesignal einen
unerwünscht hohen Betrag parasitärer Kapazität "sieht" und
verlangsamen daher die Zykluszeiten. Die Bedeutung des
Minimierens dieser Kapazität wächst mit zunehmender
Zyklusgeschwindigkeit, kleineren Spannungsdifferenzen und größeren
Matrixgrößen, wie sie für den 4 M-DRAM gefordert werden. Es
ist daher ein Bedarf an einem
Ansteuer-/Urladesignaldecodierungsschema entstanden, das zu verbesserten Eigenschaften der
parasitären Kapazität führt.
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Das durch die Erfindung zu lösende Problem ist die Schaffung
eines Decodierungssystems mit einer verbesserten Eigenschaft
der parasitären Kapazität.
ZUSAMMENFASSUNG DER ERFINDUNG
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Gemäß der Erfindung wird das obengenannte Problem durch eine
Speichervorrichtung gelöst, die die kennzeichnenden Merkmale
des Anspruchs 1 besitzt. Sie beruht auf der Schaffung lokaler
Vordecodierer, d. h. Vordecodierer, die zu den
Decodiererabschnitten direkt benachbart liegen.
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Ein Hauptvorteil der Erfindung ist die Verringerung der Anzahl
der Zeilenleitungsdecodierer, die das
Hauptansteuer-/Urladesignal "sieht". In einem 4 M-DRAM-Entwurf gemäß der Erfindung
sieht das Hauptansteuer-/Urladesignal die parasitäre Kapazität
von nur 4/128 der Wortleitungstreiber des gesamten Chips
zuzüglich der Kapazität zusätzlicher 128
Vordecodierungsübergabegates. Damit die Anstiegszeit der Wortleitungen etwa mit
der Anstiegszeit bei Verwendung der früheren 256 K- und 1 M-
CMOS-Verfahren übereinstimmt, ist jedoch jedes der
zusätzlichen
128 Vordecodierungsübergabegates um etwa das Vierfache
größer als jeder Wortleitungstreiber. Es wird daher
abgeschätzt, daß die parasitäre Kapazität auf der Ansteuer-
/Urladeleitung in einem gegebenen Zyklus gemäß der Erfindung
etwa nur einem Zehntel der parasitären Kapazität der
Wortleitungstreiber des gesamten Chips entspricht. Dies erlaubt ein
schnelleres Ansteuern der Wortleitungen und dies gleichzeitig
bei einem geringeren Stromverbrauch.
KURZBESCHREIBUNG DER ZEICHNUNG
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Weitere Aspekte der Erfindung und deren Vorteile werden
deutlich durch die folgende ausführliche Beschreibung in
Verbindung mit der Zeichnung, in der:
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Fig. 1 ein Teil-Prinzipplanentwurf ist, der einen Vier-
Megabit-DRAM-Entwurf gemäß der Erfindung zeigt;
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Fig. 2 ein vereinfachter Schaltplanentwurf eines kleinen Teils
des in Fig. 1 gezeigten DRAMs ist;
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Fig. 3 ein ausführlicher Stromlaufplan eines einzelnen
Vordecodierers gemäß der Erfindung ist; und
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Fig. 4 ein ausführlicher Stromlaufplan eines einzelnen
Decodierers gemäß der Erfindung ist.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
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Zunächst ist in Fig. 1 allgemein bei 10 ein Entwurf eines
dynamischen Schreib-Lese-Speicherchips (DRAM-Chips) gezeigt.
Der besondere gezeigte Entwurf betrifft einen Vier-Megabit-
DRAM. Der Chip 10 enthält einen allgemein mit 12 bezeichneten
Zellenmatrixbereich und ein Paar dem Zellenmatrixbereich 12
benachbarter End-Peripheriebereiche 14 und 16.
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In der gezeigten Ausführung sind in dem Peripheriebereich 14
ein Zeilenfaktorsignalgenerator 18 (RF) und ein
Ansteuer-/Urladesignalgenerator 20 (RLXH) ausgebildet. Die Größe und die
Positionierung der Signalgeneratoren 18 und 20 sind lediglich
schematisch gezeigt. Der Ansteuer-/Urladesignalgenerator 20
besitzt einen Ausgang, der an eine
Ansteuer-/Urladesignalgeneratorleitung 22 angeschlossen ist, die in der Mitte des
Matrixbereichs 12 hinunterläuft. Der
Zeilenfaktorsignalgenerator 18 besitzt mehrere Zeilenfaktorsignalleitungen 24
(schematisch gezeigt; in einer tatsächlichen Ausführung gibt
es zwanzig solcher Leitungen 24), die ebenfalls in der Mitte
des Matrixbereichs 12 in der Weise hinunterlaufen, daß sie zu
der Ansteuer-/Urladesignalleitung 22 im wesentlichen parallel
sind.
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Der Matrixbereich 12 enthält mehrere in Zeilen und Spalten
angeordnete DRAM-Speicherzellenmatrizen 26. In der gezeigten
Ausführung sind zweiunddreißig Matrizen 26 in sechzehn Zeilen
und zwei Spalten angeordnet, wobei jede Matrix 128 K
Speicherzellen besitzt. Es sind lediglich die ersten fünf und die
letzten vier Zeilen gezeigt, die im Entwurf ähnlichen
restlichen sieben Mittelzeilen sind durch gestrichelte
Fortsetzungszeilen gezeigt. Die Matrizen 26 sind in einer vertikalen
oder Spaltenrichtung durch jeweils einen von mehreren
Leseverstärkern 28 und in einer Zeilen- oder horizontalen Richtung
durch einen allgemein mit 30 bezeichneten vertikalen Abstand
getrennt voneinander angeordnet.
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Der vertikale Abstand 30 wird teilweise von mehreren
Zeilendecodiererabschnitten 32 eingenommen. Der Entwurf der Matrizen
26, der Leseverstärker 28 und der Zeilendecodiererabschnitte
32 läßt mehrere "Löcher" 34, die zum Anordnen der
Vordecodierer und der unten beschriebenen Zeilenredundanzdecodierer
verwendet werden. Die Ansteuer-/Urladesignalleitung 22 und die
Zeilenfaktorsignalleitungen 24 werden zweckmäßig innerhalb des
vertikalen Raums 30 längs des Chips hinuntergeleitet.
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In Fig. 2 ist ein kleines Detail des in Fig. 1 gezeigten
Entwurfs gezeigt. Die für die Anordnung der Zellenmatrizen 26,
der Leseverstärker 28, der Decodiererabschnitte 32 und der
Vordecodierer und der unten beschriebenen
Zeilenredundanzdecodierer vorgesehenen Bereiche sind durch Strichlinien
bezeichnet. Die Zeilendecodiererabschnitte 32 sind
vorzugsweise paarweise Rücken an Rücken angeordnet und erstrecken sich
über den vertikalen Abstand 30 von einer Zellenmatrix 26a in
der rechten Spalte zu der entgegengesetzten Zellenmatrix 26b
in der linken Spalte. Die gezeigte Ausführung enthält in jedem
Zeilendecodiererabschnitt 32 zweiunddreißig Zeilendecodierer,
wobei ein solcher Zeilendecodierer mit 36 bezeichnet und von
einer gestrichelten Einschließung umgeben ist. Jeder
Zeilendecodierer 36 kann in der Weise betrieben werden, daß er die
Ansteuer-/Urladesignalleitung auf zwei von acht Wortleitungen
decodiert, wobei vier Wortleitungen in der Zellenmatrix 26a
angeordnet sind und die anderen vier Wortleitungen in der
Zellenmatrix 26b angeordnet sind. Zwei dieser Wortleitungen
sind bei 38a, 38b gezeigt.
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Ein Vordecodierer 40 ist vorzugsweise in der Weise angeordnet,
daß er einem jeweiligen Decodiererabschnitt 32 benachbart ist.
Die Vordecodierer 40 sind in der Weise angeordnet, daß sie
zumindest einen Teil des von den "Löchern" 34 geschaffenen
Raums verwenden. Weiter ist jeder Decodiererabschnitt 32 mit
einem Zeilenredundanzdecodierer 42 versehen, der vorzugsweise
in einem zu einem jeweiligen Vordecodierer 40 benachbarten
Bereich angeordnet ist.
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Um den Widerstand zu minimieren, ist die
Ansteuer-/Urladesignalgeneratorleitung (RLXH-Generatorleitung) 22 durch einen
relativ breiten Leiterstreifen aus dem zweiten Metall
ausgebildet und läuft vorzugsweise in der Mitte des vertikalen
Abstands 30 hinunter. Wie durch die Anschlußpunkte an der
Leitung 22 schematisch gezeigt, ist die Leitung 22 an jeden
Zeilenredundanzdecodierer 42 und an jeden Vordecodierer 40
entlang der Länge des Chips angeschlossen.
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Die Zeilenfaktorsignalleitungen (RF-Signalleitungen) 24 sind
allgemein parallel zu der RLXH-Signalleitung 22 geleitet. Jede
der zwanzig Zeilenfaktorsignalleitungen 24 ist an jeden
Zeilenredundanzdecodierer 42 angeschlossen, jedoch sind nur
ausgewählte Zeilenfaktorsignalleitungen 24 an irgendeinen
Vordecodierer 40 und an irgendeinen Decodierer 36
angeschlossen. Die Zeilenfaktorsignalleitungen 24 sind gemäß einem
genauer in Verbindung mit den Fig. 3 und 4 beschriebenen
Decodierungsschema an einen besonderen Vordecodierer 40 oder
an einen besonderen Decodierer 36 angeschlossen.
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Mehrere Vordecodiererleitungen 44 gehen vom Innern des
Vordecodierers 40 aus und sind allgemein parallel zu den
Zeilenfaktorsignalleitungen 24 angeordnet. Die Vordecodiererleitungen
44 sind vorzugsweise in dem zweiten Metall ausgebildet, in dem
sie parallel zu den Zeilenfaktorleitungen 24 sind, und (in
dieser schematischen Darstellung nicht gezeigt) in dem ersten
Metall, wenn sie parallel zu diesen verlaufen. In einem
jeweiligen Decodiererabschnitt 32 schneidet jede
Vordecodiererleitung 44 jeden Decodierer 36 und ist an diesen
angeschlossen. In der gezeigten Ausführung gibt es vier
Vordecodiererausgangsleitungen 44, und die auf diesen übertragenen
Signale heißen RDD0, RDD1, RDD2 und RDD3 (siehe Fig. 3).
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In der gezeigten Ausführung kann jeder
Zeilenredundanzdecodierer 42 in der Weise betrieben werden, daß er das Ansteuer-
/Urladesignal auf zwei ausgewählte der vier redundanten
Zeilenleitungen 46 decodiert. Um wie gefordert bis zu zwei Paare
regulärer Zeilenleitungen 38 zu ersetzen, werden vier
redundante Zeilenleitungen 46 bereitgestellt. Das hier erwähnte
Zeilenredundanzschema ist genauer in der gleichzeitig
anhängigen Anmeldung mit der lfd. Nr. (Aktenzeichen des
Anwalts: 12989) beschrieben.
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In Fig. 3 ist ein ausführlicher Stromlaufplan eines der
Vordecodierer 40 gezeigt. Mehrere ausgewählte Zeilenfaktorleitungen
24 sind als Eingänge an die Vordecodiererschaltung 40
angeschlossen, und ihre Identität verändert sich gemäß einem
vorbestimmten Decodierungsschema. Die Zeilenfaktorleitungen
RF0-RF3 sind an jeweilige Eingänge von vier NAND-Gattern 50-56
angeschlossen. Die Zeilenfaktorsignalleitungen RF0-RF3 sind an
jede Vordecodiererschaltung 40 auf dem Chip angeschlossen.
Andererseits verändert sich die Identität dreier anderer
Zeilenfaktorsignaleingangsleitungen RFI, RFJ und RFK gemäß der
besonderen Vordecodiererschaltung 40, an die sie angeschlossen
sind. Die untenstehende Tabelle liefert die Identität von RFI,
RFJ und RFK gemäß der Kardinalzahl des jeweiligen
Vordecodierers 40.
TABELLE I
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Daher stellen sieben Zeilenfaktorsignalleitungen eine
Verbindung zu den Eingängen jedes Vordecodierers 40 her, während die
verbleibenden dreizehn dies nicht tun.
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Ein Vordecodierersignalausgangs-Vorladungssignal RDPC ist an
ein Gate 58 eines P-Kanal-Transistors 60 angeschlossen. Der
Strompfad des Transistors 60 verbindet eine Spannungsquelle
(Vdd) selektiv mit einem Knoten 62. Der Strompfad eines
anderen P-Kanal-Transistors 64 kann außerdem in der Weise
betrieben werden, daß er Vdd mit dem Knoten 62 verbindet.
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Der Drain eines N-Kanal-Transistors 66 ist an den Knoten 62
angeschlossen, während eine von dessen Sources an den Drain
eines weiteren N-Kanal-Transistors 68 angeschlossen ist. Die
Source des N-Kanal-Transistors 68 ist an einen Knoten 70
angeschlossen, der seinerseits an die Drains zweier N-Kanal-
Transistoren 72 und 74 angeschlossen ist. Die Sources der N-
Kanal-Transistoren 72 und 74 sind an die Masse oder an Vss
angeschlossen. Die Zeilenfaktorsignalleitung RFK ist an das
Gate des Transistors 68 angeschlossen. Das Gate des
Transistors 72 ist an die Signalleitung RFI angeschlossen, während
das Gate des Transistors 74 an die Signalleitung RFJ
angeschlossen ist. Das Gate des Transistors 66 ist an eine
Zeilenredundanzfreigabesignalleitung RREN angeschlossen.
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Der Knoten 62 dient als der Eingang zu einem Inverter 76. Der
Ausgang des Inverters 76 ist an einen Knoten 78 angeschlossen,
der seinerseits an das Gate des P-Kanal-Transistors 64
rückgeschlossen ist. Der Knoten 78 ist ebenfalls an zwei Eingänge
der NAND-Gatter 50-56 angeschlossen.
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Die Ausgänge der NAND-Gatter 50-56 sind an jeweilige Knoten
80, 82, 84 und 86 angeschlossen. Jeder Knoten 80-86 ist an
einen Eingang eines jeweiligen Inverters 88-94 angeschlossen.
Der Ausgang jedes Inverters 88-94 ist an die Source eines
jeweiligen Transistors 96-102 mit großem Übergabegate
angeschlossen. Ein Gate jedes Übergabegatetransistors 96-102 ist
an Vdd angeschlossen.
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Die Source jedes Übergabegatetransistors 96, 98, 100 und 102
ist an das Gate eines jeweiligen N-Kanal-Transistors 104, 106,
108 oder 110 angeschlossen. Die Sources jedes der Transistoren
104-110 sind an die Ansteuer-/Urladesignalleitung 22 (RLXH)
angeschlossen. Die Drains der Transistoren 104-110 sind an
jeweilige Knoten 112, 114, 116 und 118 angeschlossen. Jeder
Knoten 112-118 ist an die Source eines jeweiligen
Erdungstransistors 120, 122, 124 oder 126 angeschlossen. Die Drains
der Erdungstransistoren 120-126 sind an die Masse oder an Vss
angeschlossen. Die Gates jedes Transistors 120-126 sind durch
jeweilige Leitungen 128-134 an jeweilige Knoten 80-86
rückgeschlossen. Jeder Knoten 112-118 ist an eine jeweilige
Vordecodiererausgangsleitung RDD0-RDD3 angeschlossen.
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Nunmehr in Fig. 4 ist ein ausführlicher Stromlaufplan einer
Decodiererschaltung 36 gezeigt. Die Decodiererschaltung 36
wird durch hohe Zustände dreier Zeilenfaktorsignale
freigegeben, die an den jeweiligen Gates von Freigabetransistoren
142, 144 und 146 in der Mitte von Fig. 3 erscheinen. Die mit
dem Gate des Transistors 142 verbundene RF-Leitung 24 wird aus
einer der Leitungen RF4 bis RF7 ausgewählt. Ähnlich wird die
an das Gate des Transistors 144 angeschlossene
RF-Signalleitung aus RF8 bis RF11 ausgewählt, und die mit dem Gate des
Transistors 146 verbundene Zeilenfaktorsignalleitung 24 wird
aus RF12 bis RF15 ausgewählt. Die Auswahl, welche dieser
Leitungen mit einer besonderen Decodiererschaltung 36
verbunden ist, verändert sich gemäß der Identität der besonderen
Decodiererschaltung 36 innerhalb des Decodiererabschnitts 32
(Fig. 2). Auf diese Weise kann innerhalb irgendeines
Decodiererabschnitts 32 einer der zweiunddreißig Decodierer
ausgewählt werden.
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An das Gate eines P-Kanal-Transistors 148 ist eine
Zeilendecodierervorladungs-Signalleitung RDPC angeschlossen. Der
Strompfad des Transistors 148 verbindet eine Spannungsversorgung
Vdd mit einem Knoten 150. Der Knoten 150 ist an die Eingänge
des linken und des rechten Inverters 152 und 154
angeschlossen. Der Ausgang des Inverters 154 ist an einen Knoten
156 angeschlossen, der seinerseits an das Gate eines P-Kanal-
Transistors 158 rückgeschlossen ist. Der Strompfad des
Transistors 158 schließt eine Spannungsversorgung Vdd an den Knoten
150 an. Der Knoten 150 ist durch Leitungen 160 und 162 an
einen Knoten 164 angeschlossen und ist weiter durch Leitungen
160 und 166 an einen Knoten 168 angeschlossen. Der Knoten 150
ist durch die Strompfade von Auswahltransistoren 142, 144 und
146 selektiv mit Vss oder mit der Masse verbunden.
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Der Ausgangsknoten 156 des rechten Inverters ist an die
Sources jedes von vier Übergabetransistoren 170, 172, 174 und 176
angeschlossen. Die Drains der Transistoren 170-176 sind
ihrerseits jeweils an Leitungen 178, 180, 182 und 184
angeschlossen. Die Leitungen 178-184 sind ihrerseits an die Gates
jeweiliger sich selbst urladender Decodierungstransistoren 186,
188, 190 und 192 angeschlossen.
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Der Knoten 164 ist an das Gate jedes von vier
Zeilenleitungserdungstransistoren 194, 196, 198 und 200 angeschlossen. Die
Erdungstransistoren 194-200 können in der Weise betrieben
werden, daß sie jeweilige Wortleitungsknoten 202, 204, 206 und
208 mit der Masse verbinden. Jeder Zeilenleitungsknoten
202-208 ist an eine jeweilige Zeilenleitung ROWL0R, ROWL1R,
ROWL2R oder ROWL3R der rechten Matrix angeschlossen.
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Die Decodierungsschaltungsanordnung für die linke Matrix
ähnelt der für die rechte Matrix. Ein Ausgangsknoten 210 des
linken Inverters 152 ist an die Source jedes von mehreren
Übergabegatetransistoren 212, 214, 216 und 218 angeschlossen.
Der Drain jedes der Übergabegatetransistoren 212-218 ist an
ein Gate eines jeweiligen sich selbst urladenden
Decodierungstransistors 220, 222, 224 oder 226 angeschlossen. Der
Strompfad jedes Decodierungstransistors 220-226 verbindet eine
jeweilige Vordecodiererausgangsleitung RDD0-RDD3 mit einem
jeweiligen Zeilenleitungsknoten 228, 230, 232 oder 234 der
linken Matrix. Die Zeilenleitungen ROWL0L, ROWL1L, ROWL2L und
ROWL3L der linken Matrix sind an die jeweiligen
Zeilenleitungsknoten 28-234 der linken Matrix angeschlossen.
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Das Decodieren eines Ansteuer-/Urladesignals auf ausgewählte
linke und rechte Zeilenleitungen geschieht wie folgt. Wieder
in Fig. 1 werden durch den Zeilenfaktorsignalgenerator 18 in
dem Peripheriebereich 14 mehrere Zeilenfaktorsignale erzeugt.
Diese laufen durch ausgewählte Zeilenfaktorleitungen 24 zu
jedem Decodierer und Vordecodierer auf dem Chip 10. Hohe
Zeilenfaktorsignalzustände werden auf einer der Leitungen RF0-
RF3, auf einer der Leitungen RF4-RF7, auf einer der Leitungen
RF8-RF11, auf einer der Leitungen RF12-RF15 und auf einer der
Leitungen von RF16-19 erzeugt. Wie nun in Fig. 3 und in der
oben angegebenen Tabelle I gezeigt, sind entweder die RFI oder
die RFJ gewisser ausgewählter Vordecodiererschaltungen 40
eingeschaltet, so daß entweder das Gate des Transistors 72
oder das Gate des Transistors 74 eingeschaltet ist.
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Unter vorübergehendem Rückgriff auf Fig. 1 ist die Architektur
des gezeigten DRAM in vier Quadranten aufgeteilt, und das
Decodierungsschema wirkt in der Weise, daß aus den acht
Vordecodierern in dem Quadranten ein Vordecodierer für jeden
Quadranten ausgewählt wird. Ein DRAM gemäß der Erfindung könnte
auch in Hälften, Oktanten oder irgendwelche anderen Teile
aufgeteilt werden, die einen ganzzahligen Quotienten der
Gesamtzahl der Vordecodierer enthalten.
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In Fig. 3 bedeutet das, daß für die ausgewählten Vordecodierer
RFK und ein RFI oder RFJ in dem hohen Zustand sind, während
die verbleibenden sieben der acht Vordecodierer in dem
Quadranten diese Freigabekombination nicht haben. Um das Sperren
des gesamten Vordecodierers zu verhindern, muß das Signal
RREN ebenfalls hoch sein. Schließlich muß das
Vorladungssignal RDPC hoch gehen, um den P-Kanal-Transistor 58
auszuschalten, so daß der Knoten 62 tief gezogen werden kann. In
jedem der ausgewählten Vordecodierer 40 wird der tiefe Zustand
des Knotens 62 auf einen hohen Zustand auf dem Knoten 78
invertiert, der seinerseits jedes der NAND-Gatter 50-56
freigibt. Nur eines der Zeilenfaktorsignale RF0-RF3 ist hoch,
während der Rest tief ist. Ein ausgewählter der NAND-
Gatterausgangsknoten 80-86, z. B. der Knoten 82, ist daher
tief. Der tiefe Zustand auf dem Knoten 82 wird durch den
Inverter 90 in einen hohen Zustand auf dem Drain des
Transistors 98 invertiert. Der Transistor 98 kann in der Weise
betrieben werden, daß er diesen hohen Zustand abzüglich eines
Abfalls Vt auf das Gate des jeweiligen Decodierungstransistors
106 überträgt.
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Unter kurzem Rückgriff auf Fig. 1 wird ein Treibersignal RLXH
auf der Ansteuer-/Urladesignalleitung 22 von dem
Peripheriebereich 14 nach unten in den Zellenmatrixbereich 12 gesendet.
Wieder in Fig. 3 urlädt der (in diesem Beispiel)
eingeschaltete Decodierungstransistor 106 sein Gate selbst auf mehr als
Vdd + Vt', während sowohl der Knoten RLXH als auch der Knoten
114 ansteigt, was erlaubt, daß auf dem Knoten 114 ein volles
Vdd erscheint, das seinerseits auf die
Vordecodiererausgangsleitung RDD1 ausgegeben wird.
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Nun in Fig. 4 erscheint RDD1 an dem Drain sowohl des linken
Decodierungstransistors 222 als auch des rechten
Decodierungstransistors 188. Für die von dem RF-Signalgenerator 18
(Fig. 1) entlang des Chips hinuntergesendeten RF-Signale ist
in jedem Decodierungsabschnitt 32 auf dem Chip einer von
zweiunddreißig Decodierern 36 ausgewählt. Die Kombination des
Auswählens eines von acht Vordecodierern 40 in jedem
Quadranten, einer RDD-Leitung von vier RDD-Leitungen pro
Vordecodierer 40 und eines Decodierers 36 von zweiunddreißig Decodierern
36 (Fig. 2) pro Vordecodierer 40 bedeutet, daß pro Quadrant
nur zwei Zeilenleitungen aktiv sind. Da die parasitäre
Kapazität der restlichen einhundertzweiundneunzig
Decodierungstransistoren der zweiunddreißig Decodierer 36 durch die nicht
ausgewählten Teile der ausgewählten Vordecodierer 40, anders
gesagt, die drei nicht aktiven Leitungen RDD, abgedeckt wird,
sieht das RLXH-Ansteuer-/Urladesignal außerdem die parasitäre
Kapazität von nur vierundsechzig Decodierungstransistoren der
zweiunddreißig Decodierer 36 pro Quadrant. Die gesamte
parasitäre Kapazität der anderen Decodierungstransistoren in dem
Quadranten wird vor dem RLXH-Ansteuer-/Urladesignal durch die
nicht ausgewählten Vordecodierer 40 in dem Quadranten
abgedeckt.
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Ein tiefer Zustand auf dem Decodiererauswahlknoten 150 in
einem ausgewählten Decodierer 36 (Fig. 4) wird durch die
Inverter 152 und 154 invertiert und erscheint deshalb als
hoher Zustand auf den Knoten 156 und 210. Um die Gates der
rechten Decodierungstransistoren 186-192 und der linken
Decodierungstransistoren 220-226 zu betätigen, werden die hohen
Zustände auf den Knoten 156 und 210 durch die Transistoren
170, 172, 174, 176, 212, 214, 216 und 218 übergeben. Da die
Gates der Transistoren 186-192 und 220-226 auf Vdd - Vt
geladen sind, führt dies jedoch zu einem Abfall Vt über die
Transistoren 170-176 und 212-218. Der hohe Zustand des
Inverterausgangsknotens 156 schaltet auch den Vorladungstransistor
158 aus. Der Vorladungstransistor 148 wird durch einen hohen
Zustand von RDPC ausgeschaltet.
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In dem Fall der nicht ausgewählten Decodierer 36 ist der
Zustand des Knotens 150 hoch. Dieser hohe Zustand wird den
Gates jedes der rechten und linken
Zeilenleitungsentladungstransistoren 194, 196, 198, 200, 240, 242, 244 und 246
durch Leitungen 160, 162 und 166 mitgeteilt. Die rechten
Zeilenleitungsknoten 202-208 und die linken
Zeilenleitungsknoten 228-234 bleiben deshalb entladen.
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Unter der Annahme, daß der Knoten 150 hoch ist, wird jedoch
jeder der Strompfade der Transistoren 186-192 und 220-226 in
der Weise betätigt, daß er einen auf irgendeiner der
Vordecodiererausgangsleitungen RDD0-RDD3 erscheinenden hohen Zustand
zu einer geeigneten Menge rechter und linker Zeilenleitungen
sendet. Bei Durchführung des Beispiels, daß RDD1 hoch ist und
daß RDD0, RDD2 und RDD3 tief sind, wird das hohe Signal RDD1
durch den Strompfad der Transistoren 188 und 222 auf jeweilige
linke und rechte Zeilenleitungsknoten 230 und 204 gesendet,
die die Gates der Transistoren 188 und 222 auf mindestens
Vdd + Vt' selbst urladen und keinerlei Abfall Vt über die
Transistoren 188 und 222 zulassen. Die Übertragungsleitungen
ROWL1R und ROWL1L werden dabei durch das Ansteuersignal RLXH
angesteuert. Derselbe durch die Decodierung der
Vordecodiererschaltung
40 (Fig. 3) und der Decodiererschaltung 36 (Fig. 4)
hergestellte Strompfad wird für das durch den Ansteuer-
/Urladegenerator nachfolgend während eines aktiven
Wiederherstellungsabschnitts des DRAM-Zyklus zu ROWL1R und ROWL1L
gesendete Urladesignal verwendet.
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Zusammenfassend wird ein Zweistufendecodierungsschema
offenbart, das für alle bis auf wenige Decodierungsschaltungen
verhindert, daß das Ansteuer-/Urladesignal deren parasitäre
Kapazität "sieht". Da die Vordecodiererschaltungen lokal auf
dem Chip angeordnet sind, kann eine globale
Ansteuer-/Urladesignalleitung ohne übermäßige Leistungsdissipation verwendet
werden.
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Während in der obigen ausführlichen Beschreibung eine
zweckmäßige Ausführung und deren Vorteile beschrieben worden sind,
ist die Erfindung nicht durch diese, sondern nur durch den
Umfang der beigefügten Ansprüche beschränkt.