DE68920699T2

DE68920699T2 - Speicherzelle und Leseschaltung.

Info

Publication number: DE68920699T2
Application number: DE68920699T
Authority: DE
Inventors: James William Dawson; Panagiotis Andrew Phillips
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-10-31
Filing date: 1989-09-26
Publication date: 1995-06-29
Anticipated expiration: 2009-09-27
Also published as: JPH02130795A; DE68920699D1; EP0367703A3; EP0367703A2; EP0367703B1; US4995001A; JP2594648B2

Description

Die Erfindung betrifft eine statische, komplett in CMOS aufgebaute Speicherzelle aus über Kreuz verschalteten Transistoren, welche für die Bitleitung eine zusätzliche Treiber/Trennstufe besitzt, die als CMOS-Inverter ausgeführt, zwischen einen Zellenknoten und einen Leseauswahl-Transistor geschaltet ist.

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft eine Speicherzelle und im besonderen eine Einzel-Bit-, Dual-Port-Zelle und eine Leseschaltung mit einem Anschluß zur Verwendung zusammen mit einer oder mehreren solcher Zellen. Die Zelle kann in einer Ausführungsform in einer statischen Speichermatrix mit wahlfreiem Zugriff (RAM) verwendet werden, und kann in BICMOS-Technologie (d.h. sowohl mit Bipolartransistoren als auch CMOS- oder NMOS-Feldeffekttransistoren (FET)) in einer integrierten Schaltung implementiert werden. Es werden ebenfalls verschiedene alternative Ausführungsformen offenbart.
Statische CMOS RAM-Zellen sind wohlbekannt. Eine typische Zelle, die dem Stand der Technik entspricht, ist in Form eines Blockschaltbildes in Fig. 1 dargestellt. Ein solches Bauelement umfaßt typischerweise eine Bitspeichereinheit 10, die zum Lesen beziehungsweise Schreiben der Daten an Durch-Schalt- oder Übertragungsbauelemente 12 und 14 angeschlossen ist. Das Schreib-Durchschaltbauelement 12, das an den Eingang 11 der Speichereinheit 10 angeschlossen ist, gestattet es, beim Empfang eines Signals, wie beispielsweise eines Schreibfreigabe- oder Wortschreibsignals, das über die Wort-Schreibleitung (WWL - write word line) gesendet wird, die Daten von einer Bit-Schreibleitung (WBL - write bit line) 16 in die Speichereinheit einzuschreiben. Das Datensignal ist typischerweise ein binäres Signal (logisch "1" oder "0"), das durch einen logischen LOW-Signalpegel oder HIGH-Signalpegel auf der Bit-Schreibleitung 16 repräsentiert wird. Eine Leseoperation wird ausgeführt, wenn ein Lesefreigabe- oder Wortlesesignal über die Wort-Leseleitung (RWL - read word line) 22 gesendet wird, welche das Lesen-Durchschaltbauelement 14 aktiviert, um das Auslesen der Speichereinheit 10 über den Ausgang 13 und das Durchschaltbauelement 14 auf Bit-Leseleitung (RBL - read bit line) 18 zu ermöglichen. Die Zelle von Fig. 1 arbeitet folglich als Dual-Port-Speicherzelle, deren erstes Port das Bit-Schreibleitung-/Wort-Schreibleitungspaar ist und deren zweites Port das Bit-Leseleitung-/Wort-Leseleitungspaar ist.
In Fig. 2 wird eine spezifische Schaltungsimplementierung einer dem Stand der Technik entsprechenden Zelle gezeigt. Eine solche Zelle, die allgemein als "6-Bauelemente-Zelle" bekannt ist, umfast sechs FETs, in der Abbildung speziell die Transistoren 24, 26, 28, 30, 32 und 34. Dieser Schaltungstyp wird beispielsweise in den U.S.-Patenten Nr. 4 580 245, 4 638 461, 4 644 500 und im IBM Technical Disclosure Bulletin, Bd. 31, Nr. 1, Juni 1988 auf Seite 291 offenbart und eine ähnliche Zelle wird in dem IBM Technical Disclosure Bulletin, Bd. 17, Nr. 11, April 1975 auf Seite 3338 offenbart.
Das Hauptmerkmal einer solchen Zelle ist eine Bitspeichereinheit, die aus einem Flip-Flop oder Latch besteht. Das Flip-Flop wird aus vier FETs in einer doppelten, über Kreuz verschalteten Inverteranordnung gebildet, speziell die Bauelemente 24, 26, 28 und 30. Transistor 24 ist typischerweise vom entgegengesetzten Leitfähigkeitstyp wie Transistor 26, und Transistor 28 ist typischerweise vom entgegengesetzten Leitfähigkeitstyp wie Transistor 30. Beispielsweise sind die Transistoren 24 und 28 normalerweise P-Kanal-FETs (PFET), und die Transistoren 26 und 30 sind normalerweise N-Kanal-FETs (NFET). Die Source-Drain-Strompfade der Transistoren 24 und 26 sind zwischen einer Spannungsquelle Vc 31 und einem Masseanschluß 33 in Reihe geschaltet. Genauso sind die Source-Drain-Strompfade der Transistoren 28 und 30 zwischen die Spannungsquelle 31 und den Masseanschluß 33 in Reihe geschaltet. Die Gates der Transistoren 24 und 26 sind miteinander verbunden, und die Gates der Transistoren 28 und 30 sind genauso miteinander verbunden. Eine Verbindung von den Gates der Transistoren 28 und 30 zum Verbindungspunkt der Source- Drain-Strompfade der Transistoren 24 und 26 bildet einen ersten internen Knoten 25 der Zelle, und eine Verbindung von den Gates der Transistoren 24 und 26 zum Verbindungspunkt der Source- Drain-Strompfade der Transistoren 28 und 30 bildet einen zweiten internen Knoten 29.
Der erste interne Knoten 25, der über den Source-Drain-Strompfad des Schreib-Durchschalttransistors 32 an die Bit-Schreibleitung 16 angeschlossen ist, ist der Eingang (zum Schreiben) der Speichereinheit 10. Transistor 32 wird durch ein Freigabesignal gesteuert, das über die Wort-Schreibleitung 20 an sein Gate angelegt wird, um die Übertragung der Daten von Leitung 16 in das Flip-Flop zu ermöglichen, wobei diese es in einen der beiden bistabilen Zustände versetzen. Eine analoge Anordnung gibt es am Ausgang der Leseseite des Bauelementes. Der zweite interne Knoten 29 ist über den Source-Drain-Strompfad des Lese-Durchschalttransistors 34 an die Bit-Leseleitung 18 angeschlossen. Das Lesen wird durchgeführt, indem ein Freigabesignal über die Wort- Leseleitung 22 an das Gate des Transistors 34 angelegt wird.
Wenn die dem Stand der Technik entsprechende Zelle von Fig. 2 auch die grundlegenden Datenlese- und Datenschreibfunktionen mit zwei Ports ausführen kann, so ergeben sich doch beim Betrieb dieses Bauelementes hin und wieder Problemsituationen. Ein Problem besteht darin, daß sowohl die Schreiboperation als auch die Leseoperation eine Veränderung des Spannungspegels auf der zugeordneten Bitleitung erfordert. Zum Beispiel erfordert das Lesen einer "1", daß die Spannung auf der Bit-Leseleitung 18 nach oben oder nach unten gezogen wird. Wenn man diese Aufgabe nur dem Durchschalttransistor 34 überläßt, kann dies zu einer Verzögerung führen, da Transistor 34 ein FET ist, der typischerweise keine hohen Ströme steuern oder schnell schalten kann. Die Verzögerung nimmt noch zu, wenn mehrere Zellen an dieselbe Bitleitung angeschlossen werden, wodurch die kapazitive Last vergrößert wird, die überwunden werden muß. Der Spannungshub auf der Bit-Leseleitung 18 wird ebenfalls begrenzt.
Ein anderes die Zelle von Fig. 2 betreffendes Problem besteht darin, daß die in dem Flip-Flop gespeicherten Daten manchmal durch die Leseoperation selbst zerstört werden. Die Aktivierung des Durchschalttransistors 34 durch das Freigabesignal von der Wort-Leseleitung 22 gibt manchmal einen Strompfad für einen durch das Datensignal bewirkten Strom oder für andere Streuströme von der Datenleitung 18 über den Transistor 34 in das oder aus dem Flip-Flop-Bauelement heraus frei, wobei diese Ströme groß genug sein können, um entweder den Zustand der Zelle zu verändern und somit die Daten zu zerstören oder um die Arbeitsweise der Zelle zu verlangsamen. Die Größe des Transistors 34 ist bezüglich der Größe der Flip-Flop-Bauelemente kritisch. Wenn die richtigen Größenverhältnisse des Transistors 34 nicht beachtet werden, ist die Zelle für "Zerstörungsprobleme" anfällig.
EP-A-229 317 beschreibt ein Signalwandlersystem, welches eine Flip-Flop-Speicherzelle und erste und zweite FETs umfaßt, wobei deren Source-Drain-Strompfade zwischen Masse und eine Bitleitung in Reihe geschaltet sind, wobei das Gate des ersten FETs an einen Ausgangsanschluß der Flip-Flop-Speicherzelle angeschlossen ist und wobei das Gate des zweiten FETs an eine Wortleitung angeschlossen ist.

Zusammenfassung der Erfindung

Die vorliegende Erfindung hat das Ziel, die oben erwähnten Nachteile zu überwinden und eine Speicherzelle bereitzustellen, deren Information extrem schnell gelesen werden kann und die beim Lesen eine sehr geringe Anfälligkeit für Zerstörungsprobleme aufweist. Es werden verschiedene alternative Ausführungsformen offenbart, einschließlich einer Zelle mit einseitiger Leseschaltung mit Bitleitungstrennung und einem schnellen Bitleitungstreiber; eine Zelle mit zwei Leseports; eine Zelle mit Lese-Differenzausgang; eine Leseschaltung für ein gesamtes Zellenfeld und eine kontinuierlich lesbare Zelle. Die Ausführungsformen können in BICMOS-Technologie implementiert werden.
Gemäß eines ersten Gesichtspunktes umfaßt die vorliegende Erfindung
eine Speichereinheit zum Speichern eines Datensignals,
ein Durchschaltbauelement und ein Durchschalt-/Trennbauelement, wobei jedes einen Signalpfad und einen Steueranschluß besitzt, wobei der Steueranschluß des Durchschaltbauelementes an eine Freigabeleitung angeschlossen ist und wobei der Steueranschluß des Durchschalt-/Trennbauelementes an einen Ausgangsanschluß der Speichereinheit angeschlossen ist,
und die Erfindung ist dadurch gekennzeichnet, daß:
die Signalpfade des Durchschaltbauelementes und des Durchschalt- /Trennbauelementes in Reihe zwischen einen Steuerknoten und eine Leseleitung geschaltet sind und
daß sie weiterhin einen Treiber umfaßt, dessen Signalpfad zwischen der Leseleitung und einem Knoten mit konstantem Pegel liegt und der einen Steueranschluß besitzt, welcher an den Steuerknoten angeschlossen ist, wobei er so verschaltet ist, daß er ein Lesesignal erzeugt, das dem Datensignal proportional ist und in Abhängigkeit von einem Freigabesignal auf der Freigabeleitung auf der Leseleitung bereitgestellt wird.
Gemäß eines zweiten Gesichtspunkts umfaßt die vorliegende Erfindung eine Speichervorrichtung, umfassend:
eine gemeinsame Bit-Leseleitung;
eine Anzahl Wort-Leseleitungen;
eine Anzahl Einzel-Bit-Speichereinheiten, von denen jede einen Ausgang besitzt, der mit dem Gateanschluß eines ersten Feldeffekttransistors (FET) verbunden ist, welcher dieser Speichereinheit zugeordnet ist, wobei dieser erste FET ein Durchschalt-/Trennbauelement darstellt, dessen Source-Drain-Strompfad auf einer Seite mit einer Seite des Source-Drain-Strompfades eines zweiten FETs verschaltet ist, welcher ebenfalls der Speichereinheit zugeordnet ist und die andere Strompfadseite des ersten FETs ist an die gemeinsame Bit-Leseleitung angeschlossen und wobei der Gateanschluß des zweiten FETs an eine spezielle Wort-Leseleitung angeschlossen ist;
und die Speichervorrichtung ist dadurch gekennzeichnet, daß:
der Source-Drain-Strompfad jedes ersten FETs an der anderen Seite an eine gemeinsame Steuerleitung angeschlossen ist,
sie einen Bipolartransistor umfaßt, der ein Treiberbauelement für eine gemeinsame Bitleitung darstellt, wobei dessen Kollektor an die gemeinsame Bit-Leseleitung angeschlossen ist, wobei dessen Emitter an Masse angeschlossen ist und wobei dessen Basis an die gemeinsame Steuerleitung angeschlossen ist und daß
sie einen FET umfaßt, der ein Impedanzelement darstellt, wobei dessen Source-Drain-Strompfad zwischen die gemeinsame Steuerleitung und Masse geschaltet ist und wobei dessen Gate an die gemeinsame Bit-Leseleitung angeschlossen ist.
Andere Variationen und Ausführungsformen der Erfindung werden ebenfalls offenbart und werden in der unten stehenden detaillierten Beschreibung vollständiger besprochen.

Kurze Beschreibung der Zeichnungen

Um die weitere Beschreibung der Erfindung zu erleichtern werden die folgenden Zeichnungen bereitgestellt, in denen:
Fig. 1 ein Blockschaltbild einer typischen statischen Einzel-Bit Dual-Port-RAM-Zelle ist, die dem Stand der Technik entspricht.
Fig. 2 ein schematischer Schaltplan einer dem Stand der Technik entsprechenden typischen Implementierung der Speicherzelle von Fig. 1 ist.
Fig. 3 ein Blockschaltbild einer Ausführungsform der vorliegenden Erfindung ist.
Fig. 4 ein schematischer Schaltplan einer Ausführungsform von Fig. 3 ist.
Fig. 5 ein schematischer Schaltplan einer alternativen Ausführungsform von Fig. 3 ist.
Fig. 6 ein schematischer Schaltplan einer Ausführungsform der Erfindung ist, in der zwei der Leseschaltungen von Fig. 4 verwendet werden, um eine Zelle mit zwei Leseports zu bilden.
Fig. 7 ein Blockschaltbild einer Ausführungsform der vorliegenden Erfindung ist, in welcher die Leseschaltung mit mehr als einer Speicherzelle zusammen verwendet wird.
Fig. 8 ein schematischer Schaltplan einer Ausführungsform von Fig. 7 ist.
Fig. 9 ein Blockschaltbild einer alternativen Ausführungsform der Zelle der vorliegenden Erfindung ist.
Fig. 10 ein schematischer Schaltplan einer Ausführungsform von Fig. 9 ist.
Fig. 11 ein Blockschaltbild einer weiteren alternativen Ausführungsform der Erfindung ist, in welcher die Möglichkeit besteht, daß die Zelle kontinuierlich gelesen oder verriegelt werden kann.
Fig. 12 ein schematischer Schaltplan einer Ausführungsform von Fig. 11 ist.
Fig. 13 ein Zeitablaufdiagramm einer Leseoperation der Ausführungsform von Fig. 4 ist.
Fig. 14 ein Zeitablaufdiagramm einer Leseoperation der Ausführungsform von Fig. 10 ist.
Fig. 15 ein Zeitablaufdiagramm einer Schreiboperation von "HIGH" auf "LOW" der Ausführungsform von Fig. 4 ist.
Fig. 16 ein Zeitablaufdiagramm einer Schreiboperation von "LOW" auf "HIGH" der Ausführungsform von Fig. 4 ist.

Detaillierte Beschreibung der bevorzugten Ausführungsformen

Wir beziehen uns jetzt auf Fig.3. Darin wird ein funktionelles Blockschaltbild einer Ausführungsform der vorliegenden Erfindung gezeigt. Die vorliegende Erfindung ist jedoch nicht auf diese spezielle Anordnung oder die Anordnungen, die in irgend einer anderen Zeichnung dargestellt werden, begrenzt.
In Fig. 3 ist zu sehen, daß eine Speichereinheit 10 zum Speichern von Daten, wie beispielsweise von einzelnen Bits, bereitgestellt wird. Die Speichereinheit 10, die ein Flip-Flop umfassen kann, besitzt einen Eingang 11 zum Schreiben, welcher an ein Ende eines Signalpfades eines Durchschaltbauelementes 12 angeschlossen ist. Das andere Ende dieses Signalpfades ist an eine Bit-Schreibleitung 16 angeschlossen, und der Signalpfad wird durch Signale auf einer Wort-Schreibleitung (WWL - word write line) 20 gesteuert. Die Information (die beispielsweise durch einen HIGH- oder LOW-Pegel des Signals repräsentiert wird), die auf der Bit-Schreibleitung anliegt, kann durch das Durchschaltbauelement 12 in Abhängigkeit von einem Schreibfreigabesignal (Wortauswahl), welches über die Wort-Schreibleitung 20 an den Steueranschluß des Durchschaltbauelementes 12 gesendet wird, zur Speichereinheit 10 durchgeschaltet werden.
Die vorliegende Erfindung kann auch in Verbindung mit einem Festwertspeicher (ROM) verwendet werden. In dem Fall sind die Bauelemente 11, 12, 16 und 20 nicht vorhanden, oder sie können vorhanden sein, sind aber nicht in Betrieb.
Ein Merkmal der vorliegenden Erfindung ist die Leseschaltung, die allgemein durch die Bauelemente 40, 42, 44 und 46 von Fig. 3 dargestellt wird. Der Lese- oder Ausgangsanschluß 13 der Speichereinheit 10 ist an einen Steueranschluß eines Durchschalt/Trennbauelementes 40 angeschlossen. Das Durchschalt-/Trennbauelement 40 hat ebenfalls einen Signalpfad, der mit dem Signalpfad eines zweiten Durchschaltbauelementes 42 in Reihe geschaltet ist. Das Durchschaltbauelement 42 ist dann nachfolgend über seinen Signalpfad an eine Bit-Leseleitung (RBL) 18 angeschlossen und wird durch Signale von einer Wort-Leseleitung (RWL) 22 gesteuert, die auf einen Steueranschluß des Bauelementes 42 gegeben werden. Der Signalpfad des Durchschalt-/Trennbauelementes 40 ist weiterhin an einen Steuerknoten 45 angeschlossen und dann über eine Impedanz 46 an einen Knoten mit konstantem Pegel 33, der auf Masse oder irgend einer anderen konstanten Signalquelle oder einer Senke liegen kann, wie beispielsweise an einem Spannungsanschluß oder einer Energieversorgung. Das Bauelement 44 ist ein Treiber für die Leseleitung, der einen Signalpfad besitzt, der zwischen die Bit-Leseleitung 18 und den Knoten mit konstantem Pegel 33 geschaltet ist sowie einen Steueranschluß, der an den Steuerknoten 45 angeschlossen ist.
Die Hauptfunktion des Durchschaltbauelementes 42 besteht darin, eine Leseoperation der Speichereinheit 10 zu ermöglichen, die derart abläuft, daß ein Lesefreigabesignal (Wortauswahl) über die Wort-Leseleitung 22 an den Steueranschluß des Durchschaltbauelementes 42 angelegt wird. Das Durchschaltbauelement 42 wird nicht benötigt, wenn eine kontinuierliche Lese- oder Verriegelungsfunktion gewünscht wird. In einem solchen Fall kann das Bauelement 42 durch einen Signalpfad ersetzt werden, der das Durchschalt-/Trennbauelement 40 direkt mit der Bit-Leseleitung 18 verbindet.
Das Durchschalt-/Trennbauelement 40 hat, wie der Name sagt, zwei Funktionen. Es fungiert zusammen mit dem Durchschaltbauelement 42 als Durchschaltbauelement, um das Lesen der Daten zu ermöglichen und es realisiert eine Trennung zwischen der Speichereinheit 10 und der Bit-Leseleitung 18, um zu verhindern, daß Lese- oder Streusignale von der Bitleitung 18 auf die Speichereinheit 10 wirken und die gespeicherten Daten in einer solchen Einheit negativ beeinflussen.
Eine Hauptaufgabe des Leseleitungstreibers 44 besteht darin, einen schnellen Übergang der Signalpegel auf der Bit-Leseleitung 18 zu bewirken, der stattfindet, wenn zu Beginn einer Leseoperation der Signalpegel in der Speichereinheit 10 auf einem anderen Pegel liegt als der Standby-Signalpegel auf der Bit-Leseleitung 18. Für eine Hochgeschwindigkeits-Speicheroperation sollte der Signalpegel auf der Bit-Leseleitung 18 so schnell wie möglich von einem LOW-Pegel auf einen HIGH-Pegel oder umgekehrt übergehen, ohne daß Störungen auf die Daten in der Speichereinheit 10 zurückwirken. Diese Pegeländerung wird durch einen Leseverstärker (nicht dargestellt) beim Lesen der Daten erfaßt.
Eine Hauptaufgabe der Impedanz 46 besteht darin, zu verhindern, daß der Steueranschluß des Leseleitungstreibers 44 zwischen den Speicherzyklen schwimmt, so daß der Treiber nicht zu falschen Zeitpunkten während eines Speicherzyklus eingeschaltet wird. Die Impedanz 46 wird jedoch nicht benötigt, wenn der Steueranschluß des Treibers nicht anfällig gegen "Schwimmeffekte" ist.
In den Fig. 4 und 5 sind bevorzugte Schaltungsimplementierungen der Zelle von Fig. 3 dargestellt. In Fig. 4 besteht die Speichereinheit 10, mit Strichlinien eingerahmt, aus vier Transistoren, vorzugsweise FETs, wie auch in der dem Stand der Technik entsprechenden Zelle von Fig. 2. Die Transistoren 24 und 28 sind vorzugsweise PFETs, obwohl stattdessen auch Widerstände verwendet werden könnten. Die Transistoren 26 und 30 sind vorzugsweise NFETs. Intern werden diese Transistoren durch eine Spannung zwischen dem Spannungsanschluß Vc 31 und Masse mit Energie versorgt. Der interne Knoten 25 bildet den Eingang zum Schreiben und ebenfalls den Ausgang zum Lesen. Alternativ dazu kann der interne Knoten 29 den Ausgang bilden. Die Differenzspannung über diesen beiden internen Knoten ist gleich Vc minus Masse, was der maximal möglichen Differenzspannung entspricht.
Das Durchschaltbauelement 12 umfaßt in der bevorzugten Ausführungsform von Fig. 4 einen NFET 32, dessen Source-Drain-Strompfad zwischen den internen Knoten 25 und die Bit-Schreibleitung 16 geschaltet ist. Der Sourceanschluß des Transistors 32 wird vorzugsweise an den internen Knoten 25 angeschlossen, und der Drainanschluß des Transistors 32 wird vorzugsweise an die Bit- Schreibleitung 16 angeschlossen. Der Gateanschluß des Transistors 32 repräsentiert dessen Steueranschluß und ist an die Wort-Schreibleitung 20 angeschlossen.
Die Leseschaltung der vorliegenden Erfindung wird vorzugsweise mittels vier Transistoren implementiert, speziell aus zwei NFETs 50 und 52, einem Bipolartransistor 54 und einem NFET 56, um eine einseitige Leseschaltung zu bilden. Der Transistor 50 bildet das Durchschalt-/Trennbauelement 40 von Fig. 3 und der Transistor 52 ist das Durchschaltbauelement 42 von Fig. 3. Die Source-Drain- Strompfade der Transistoren 50 und 52 sind zwischen die Bit-Leseleitung 18 und den Steuerknoten 45 wie dargestellt in Reihe geschaltet. In einer bevorzugten Ausführungsform ist der Sourceanschluß des Transistors 50 an den Knoten 45 angeschlossen, der Drainanschluß dieses Transistors ist mit dem Sourceanschluß des Transistors 52 verbunden, und der Drainanschluß des Transistors 52 ist an die Bit-Leseleitung 18 angeschlossen. Der Gateanschluß des Transistors 50 ist an den internen Knoten 25 der Speichereinheit 10 angeschlossen, und der Gateanschluß des Transistors 52 ist an die Wort-Leseleitung 22 angeschlossen. Der Transistor 52 könnte entfernt (über seinen Source-Drain-Strompfad kurzgeschlossen) werden, wenn eine kontinuierliche Lese- oder Verriegelungsfunktion gewünscht wird.
Der Leseleitungstreiber 44 (Fig. 3) umfaßt in der bevorzugten Ausführungsform von Fig. 4 einen Bipolartransistor 54, vorzugsweise einen NPN-Transistor. Der Kollektoranschluß dieses Transistors wird vorzugsweise an die Bit-Leseleitung 18 angeschlossen, der Emitteranschluß wird an den Knoten mit konstantem Pegel (welcher in dieser Ausführungsform Masse ist) angeschlossen, und der Basisanschluß ist an den Steuerknoten 45 angeschlossen.
Die Impedanz 46 (Fig. 3) umfaßt in der bevorzugten Ausführungsform von Fig. 4 einen NFET, obwohl auch ein Widerstand stattdessen verwendet werden könnte. Wenn ein NFET verwendet wird, wird dessen Source-Drain-Strompfad zwischen den Steuerknoten 45 und Masse (der Sourceanschluß wird vorzugsweise auf Masse gelegt) geschaltet, und der Gateanschluß wird an die Bit-Leseleitung angeschlossen.
In Fig. 5 wird eine alternative Ausführungsform der Schaltung von Fig. 4 gezeigt. Fig. 5 ist mit Fig. 4 identisch, mit der Ausnahme, daß das Gate des Transistors 50 an den internen Knoten 29 der Speichereinheit 10 angeschlossen wird, anstatt an den internen Knoten 25, wie in Fig. 4 dargestellt. Die Leseoperation der Speicherzelle wird jetzt unter besonderer Bezugnahme auf Fig. 5 beschrieben werden. Wir nehmen zuerst an, daß eine logische "0" im vorhergehenden in der Speichereinheit 10 gespeichert worden war. Um diesen 0-Pegel zu lesen, wird die Bit-Leseleitung 18 normalerweise auf einen HIGH-Pegel "vorgeladen". (Eine Schaltungsanordnung zum Vorladen kann beispielsweise durch einen Widerstand zwischen dem Spannungsquellenanschluß Vc 31 und der Bit- Leseleitung 18 bereitgestellt werden, wobei noch ein Schalter an die Zeitablaufsteuerung des Speichers angeschlossen wird). Wenn eine 0 in der Speichereinheit 10 gespeichert wird, befindet sich der interne Knoten 29 auf HIGH-Pegel und der interne Knoten 25 liegt auf LOW-Pegel.
Das Lesen der Daten wird durch ein über die Wort-Leseleitung 22 an das Gate des Transistors 52 gesendetes Signal freigegeben. Wenn dieses Bauelement einschaltet, stellt der Transistor 52 einen leitenden Signalpfad zwischen der Bit-Leseleitung 18 und Transistor 50 bereit. Weil der interne Knoten auf HIGH liegt und an das Gate des Transistors 50 angeschlossen ist, ist Transistor 50 ebenfalls leitend. Wenn beide Bauelemente 50 und 52 leitend sind, ist ein vollständiger Strompfad zwischen der Bit-Leseleitung 18 und dem Steuerknoten 45 und dann zur Basis des Bipolartransistors 54 hergestellt. Die Basis des Transistors 54 befand sich zu Beginn auf einem LOW-Pegel, weil Transistor 56 vorher eingeschaltet war und aufgrund des HIGH-Signals von der Bit-Leseleitung 18, das auf das Gate des Transistor 56 wirkt, Masse durchgeschaltet hat.
Sobald der Bipolartransistor 54 einschaltet und leitend wird, fällt die Spannung am Kollektor schnell nach Masse ab und infolgedessen wird die Spannung auf der Bit-Leseleitung nach unten auf Masse gezogen. Ein Leseverstärker (nicht dargestellt), der an die Bit-Leseleitung 18 angeschlossen ist, erfaßt die Spannungsänderung auf der Bit-Leseleitung von HIGH auf LOW und interpretiert diese als das Lesen einer 0 aus der Speicherzelle. Der Transistor 56 ist im Vergleich zu den anderen Transistoren klein und kann die Basis des Transistors 54 nicht auf LOW halten, wenn die Transistoren 50 und 52 leitend sind. Der Zweck des Transistors 56 besteht darin, zu verhindern, daß die Basis von Transistor 54 auf einen Pegel über Masse "schwimmt", wenn die Transistoren 50 und 52 ausgeschaltet sind (d.h., wenn sich die Zelle im Standby oder Schreibmodus befindet). Wenn der Transistor 54 mit einer nicht-schwimmenden Basis oder einem anderen Mechanismus zum Verhindern eines falschen Einschaltens ausgerüstet ist, dann ist der Transistor 56 nicht erforderlich.
Wir nehmen jetzt an, daß eine logische "1" in der Speichereinheit 10 von Fig. 5 gespeichert worden ist und es wird gewünscht, dieses Datensignal zu lesen. Der interne Knoten 29 wird einen logischen LOW-Signalpegel führen, und der interne Knoten 25 wird in diesem Fall einen logischen HIGH-Signalpegel führen. Wenn Knoten 29 "LOW" ist, kann der Transistor 50 nicht einschalten, selbst wenn Transistor 52 durch ein Freigabesignal an seinem Gate von der Wort-Leseleitung 22 eingeschaltet ist. Folglich wird der Steuerknoten 45 auf einem LOW-Spannungspegel verbleiben und wird damit auch die Basis von Transistor 54 auf LOW halten, was verhindert, daß die Basis-Emitter-Strecke von Transistor 54 leitend wird. Die Bit-Leseleitung war vorher wie vorstehend auch auf HIGH vorgeladen. Weil der Transistor 54 bei einem Lesesignal gesperrt ist, verbleibt die Bit-Leseleitung auf HIGH, und durch denselben Leseverstärker (nicht dargestellt) wird eine "1" gelesen. Die oben beschriebenen Leseoperationen können getaktet oder ungetaktet ausgeführt werden.
Die Arbeitsweise der Schaltung von Fig. 4 ist dieselbe wie die der Schaltung von Fig. 5, mit der Ausnahme, daß die Daten auf der Bit-Leseleitung 18 bezüglich der Bit-Leseleitung 18 von Fig. 5 invertiert sind. Fig. 4 hat ebenfalls eine kürzere Schreibzeit als Fig. 5.
Ein Vorteil, der durch die Schaltungen der Fig. 4 und 5 gegenüber der dem Stand der Technik entsprechenden Schaltung von Fig. 2 erreicht wird, besteht darin, daß die in der Speichereinheit 10 gespeicherten Daten bei einer Leseoperation, die über die Bit-Leseleitung 18 und die zugeordneten Schaltungsbauelemente 50, 52, 54 und 56 ausgeführt wird, viel weniger zerstörungsgefährdet sind. Der Transistor 50 schafft eine Art Trennung zwischen der Bit-Leseleitung 18 und der Speichereinheit 10, da nur sehr geringe Leckströme zwischen dem Source-Drain-Strompfad und dem Gateanschluß des Transistors 50 auftreten können. Damit ist es für Signale von der Bit-Leseleitung 18 sehr schwierig, die Daten in der Speichereinheit 10 durch Rückwirkung über das Gate des Transistors 50 zu verändern.
Ein zusätzliches, wesentliches Merkmal der vorliegenden Erfindung ist die hohe Schaltgeschwindigkeit und die Möglichkeit des Bipolartransistors 54, große Ströme zu steuern. Weil Bipolartransistoren im allgemeinen schneller ein- und ausschalten als FETs vergleichbarer Größe, erlaubt die Verwendung eines Bipolartransistors in dieser speziellen Schaltungsanordnung in der Leseschaltung extrem kurze Schaltzeiten der Bit-Leseleitung 18 (d.h., Übergangszeiten von LOW-Pegel auf HIGH-Pegel und umgekehrt). Es können ebenfalls im Vergleich zur Speichereinheit 10 größere Spannungs- und Strompegel verarbeitet werden. Bipolartransistoren sind jedoch im allgemeinen größer und benötigen mehr Leistung als FETs, und somit ist es oftmals nicht wünschenswert, die gesamte Speicherzelle nur mit Bipolartransistoren aufzubauen. Die Verwendung von nur einem Bipolartransistor zum Schalten der Bitleitung bei gleichzeitiger weiterer Verwendung von CMOS-Bauelementen für die Speichereinheit 10 erreicht das Ziel kurzer Schaltzeiten, während die sehr geringe Größe der Zelle auf einem integrierten Schaltkreischip erhalten bleibt. Die Zelle zieht außerdem weniger Strom als es eine komplett bipolare Zelle.
Ein anderes Merkmal der Erfindung ist die Verwendung einer Impedanz, speziell des Transistors 56, zum Aufrechthalten eines LOW- Pegels an der Basis des Transistors 54 während Standby-Operationen. Ohne daß Transistor 56 die Basis des Transistors 54 auf Masse zieht, könnte die Basis des Transistors 54 "schwimmen" oder vom Steuerknoten 45 her unvorhersehbaren Spannungspegeln ausgesetzt sein. Solche schwimmenden Pegel könnten sich in manchen Fällen derart auswirken, daß der Transistor 54 leitend wird und nachfolgend ein falsches Informationsbit auf die Bit-Leseleitung 18 und möglicherweise zurück in die Speichereinheit 10 gesendet wird. Transistor 56 könnte stattdessen ein Widerstand oder eine Tmpedanz anderen Typs sein, die ausreicht, um die Basis des Transistors 54 auf oder in der Nähe von Masse zu halten, wenn die Zelle nicht gelesen wird.
Ein anderes beachtenswertes Merkmal der Zelle von Fig. 4 ist die spezielle Anordnung der internen Knoten 25 und 29 der Speichereinheit 10. Im speziellen wird der interne Knoten 25 als Ausgangsknoten verwendet (d.h., angeschlossen an das Gate von Transistor 50), wogegen in Fig. 5 der interne Knoten 29 als Ausgangsknoten verwendet wird. Diese Anordnung gestattet es, daß die Zelle von Fig. 4 wesentlich schneller beschrieben wird als die Zelle von Fig. 5. Sie bewirkt ebenfalls, daß das Datensignal auf der Bit-Leseleitung 18 von Fig. 4 bezüglich derselben Leitung von Fig. 5 invertiert ist.
Wenn auch die Zellen der Fig. 4 und 5 Implementierungen der Erfindung in Form von einseitig zu lesenden Dual-Port-Zellen zeigen, so sind andere Implementierungen ebenfalls möglich. Zum Beispiel zeigt Fig. 6 eine 3-Port-Zelle, die ein Schreibport und zwei Leseports hat, wobei jedes Leseport eine Leseschaltung besitzt ("A" oder "B"), die der Schaltung von Fig. 4 gleicht. Es werden zwei separate Wort-Leseleitungen 22A, 22B und zwei separate Bit-Leseleitungen 18A, 18B bereitgestellt, eine für jedes Port. Beide Ports sind an den internen Knoten 25 oder, wenn gewünscht, an den internen Knoten 29 angeschlossen. Dies erlaubt den Zugriff auf dieselben Daten von zwei oder mehr unabhängigen Ports aus. Eine ähnliche Anordnung ist für das Schreiben der Daten möglich. An den internen Knoten 25 könnte eine Vielzahl Ports zum Schreiben angeschlossen werden.
Eine andere mögliche Implementierung der Erfindung besteht innerhalb einer Differenz-Leseschaltung. Zum Beispiel wird die Zelle von Fig. 6 eine Dual-Port-Zelle mit einer Differenzschaltung zum Lesen, wenn ein geeigneter Leseverstärker an die beiden Bit-Leseleitungen 18A und 18B angeschlossen wird und wenn die Schaltung von Fig. 6 so verändert wird, daß die Leseschaltung "B" mit dem internen Knoten 29 anstatt mit dem internen Knoten 25 verbunden wird und Wort-Leseleitung 22B mit Wort-Leseleitung 22A verbunden wird.
Noch ein anderes Merkmal der vorliegenden Erfindung besteht darin, daß die Leseschaltung mit dem bipolaren Treibertransistor mit mehr als einer Speicherzelle zusammen verwendet werden kann. Wir beziehen uns jetzt auf das Blockschaltbild von Fig. 7. Darin wird eine Vielzahl Speicherzellen gezeigt, die beispielsweise eine Spalte oder eine Matrix von Zellen bilden. Jede Zelle besteht aus einer Speichereinheit 10, die über den Ausgang 13 an ein Durchschalt-/Trennbauelement 40 angeschlossen ist, welches nachfolgend an ein Durchschaltbauelement 42 angeschlossen ist. Dies in einer Weise, die der in Fig. 3 gezeigten gleicht.
In Fig. 8 wird eine spezifische Ausführungsform der Schaltung von Fig. 7 dargestellt. Es ist lehrreich, Fig. 8 mit den Fig. 4 und 5 zu vergleichen. Bei der Schaltungsanordnung der Fig. 7 und 8 ist es nicht erforderlich, einen Leseleitungstreiber 44 und eine Impedanz 46 in jede Zelle einzubeziehen, wie dies in den Schaltungen der Fig. 3 bis 5 getan wird. Stattdessen können ein einzelner Treiber und eine einzelne Impedanz verwendet werden, um eine gesamte Spalte Zellen zu lesen. Wie in Fig. 7 dargestellt, sind alle Gates der Durchschalt-/Trennbauelemente 40, 40' usw., die ihren entsprechenden Speichereinheiten 10, 10' usw. zugeordnet sind, über eine gemeinsame Steuerleitung 47 an einen einzelnen Steuerknoten 45 angeschlossen. Genauso sind alle Gates der Durchschaltbauelemente 42, 42' usw. an eine einzelne gemeinsame Bit-Leseleitung 18 angeschlossen.
Auf diese Art und Weise kann der Leseleitungstreiber 44 die Bit- Leseleitung 18 treiben, wenn irgendeine Speichereinheit von ihrem zugeordneten Durchschalt-/Trennbauelement ein Datensignal über die Leitung 47 an den Steuerknoten 45 sendet. Es wird auch nur eine Impedanz benötigt, um den Steueranschluß des Treibers 44 am schwimmen zu hindern. Treiber 44 und Impedanz 46, die eine gemeinsame Leseschaltung bilden, sind auf dieselbe Art und Weise wie in Fig. 3 dargestellt an die Bit-Leseleitung 18 und den Knoten mit konstantem Pegel 33 angeschlossen. Der einzige Unterschied besteht darin, daß eine Vielzahl Leitungen den Knoten 45 und die Bitleitung 18 speisen.
Die Arbeitsweise der Schaltung von Fig. 7 gleicht der Arbeitsweise der Schaltung von Fig. 3, mit der Ausnahme, daß, weil mehrere Speicherzellen auf eine Leseleitung arbeiten, jede Speicherzelle vorzugsweise ihre eigene separate Wort-Leseleitung 22, 22' usw. hat, um eine individuelle Adressierung der Zellen zu ermöglichen.
Ein Vorteil, der durch die Schaltungen der Fig. 7 und 8 bereitgestellt wird, besteht darin, daß pro Speicherzelle weniger Bauelemente erforderlich sind. Im besonderen wird, wie in Fig. 8 dargestellt, nicht für jede Zelle ein separater Bipolartransistor 54 benötigt. Dies gestattet nicht nur kleinere Zellen auf einem integrierten Schaltkreischip herzustellen, sondern verringert auch die Kapazität der Bit-Leseleitung 18. Weil die kollektorkapazität eines Bipolartransistors relativ groß ist, wird die gesamte Leitungskapazität um so kleiner, je weniger Kollektoren an die Bit-Leseleitung 18 angeschlossen sind und um so schneller kann die Schaltgeschwindigkeit der Leitung und damit die Leseoperation werden.
Die Leseschaltungsanordnung der Fig. 7 und 8 wird bevorzugt, wenn nur wenige Speicherzellen an dieselbe Bit-Leseleitung 18 angeschlossen werden und die Schaltungsanordnung der Fig. 3 und 4 wird bevorzugt, wenn viele Zellen an die Bit-Leseleitung angeschlossen werden. Der genaue Punkt, an dem der Entwurf der Fig. 7 und 8 dem Entwurf der Fig. 3 und 4 vorgezogen wird, hängt von mehreren Faktoren ab, u.a. vom Typ des Herstellungsprozesses, der für die Herstellung der Transistoren der Speicherzellen benutzt wird, von der Kapazität der Zellenverbindungen und Leitungen, von Kollektor- und Basiskapazitäten des Bipolartransistors 54, von der Sourcekapazität der Transistoren 50 und 50', von der Größe der einzelnen Speicherzellentransistoren und von anderen.
Die in den Fig. 9 und 10 dargestellte Zelle ist noch eine weitere Ausführungsform der vorliegenden Erfindung. Beim Vergleich von Fig. 9 mit Fig. 3 wird ersichtlich, daß für beide Zellen dieselben Bauelemente verwendet werden, jedoch in einer etwas anderen Anordnung. in Fig. 9 sind sowohl Durchschaltbauelement 42 als auch Leseleitungstreiber 44 mit dem einen konstanten Pegel führenden Anschluß Vc verbunden, anstatt mit der Bit-Leseleitung 18, wie in Fig. 3. Der andere Signalanschluß des Leseleitungstreibers 44 ist jedoch wie im vorstehenden an die Bit-Leseleitung 18 angeschlossen, und das Durchschalt-/Trennbauelement 40 und die Impedanz 46 sind ebenfalls auf dieselbe Weise verschaltet.
In Fig. 10 wird ersichtlich, daß der Hauptunterschied zwischen dieser Ausführungsform und der spezifischen Ausführungsform von Fig. 4 darin besteht, daß in Fig. 10 der Bipolartransistor 54 über den Emitter an die Bit-Leseleitung 18 angeschlossen ist, anstatt einer Kollektorankopplung an diese Leitung, wie in den Fig. 4 und 5 dargestellt. Das ermöglicht, daß der Bipolartransistor 54 als Pull-up-Treiber an der Bit-Leseleitung 18 arbeitet, anstatt als Pull-down-Treiber, wie in den Fig. 4 und 5. Anders ausgedrückt, im Betrieb bewirkt der Transistors 54, daß der Signalpegel auf der Bit-Leseleitung 18 von LOW auf HIGH übergeht (HIGH ist gleich Vc), wenn Transistor 54 einschaltet. Folglich ist ein Vorladen der Bit-Leseleitung auf einen HIGH-Pegel nicht erforderlich.
Ein anderer Unterschied zwischen Fig. 10 und den Fig. 4 und 5 besteht darin, daß in Fig. 10 das Gate des Transistors 56 an die Wort-Leseleitung 22 angeschlossen ist, anstatt an die Bit-Leseleitung, wie in den Fig. 4 und 5. Zusätzlich sind die Transistoren 60 und 62 von Fig. 10, welche dem Durchschalt-/Trennbauelement 40 und dem Durchschaltbauelement 42 von Fig. 9 entsprechen, von einem anderen Typ als die analogen Transistoren 50 und 52 der Fig. 4 und 5. Im speziellen umfassen die Transistoren 60 und 62 in der bevorzugten Ausführungsform von Fig. 10 PFETs, anstatt NFETs in den bevorzugten Ausführungsformen der Fig. 4 und 5. Folglich kann die Zelle gelesen werden, wenn die Wort-Leseleitung 22 LOW ist.
Neben den oben erwähnten Unterschieden bleiben jedoch viele Ähnlichkeiten bestehen. Zum Beispiel könnte Transistor 62 entfernt (über den Source-Drain-Strompfad kurzgeschlossen) werden, wenn eine kontinuierliche Lese- oder Verriegelungsoperation gewünscht wird. Dies entspricht analog dem Entfernen des Transistors 52 in Fig. 4, was im vorhergehenden beschrieben wurde. Zusätzlich könnte eine zweite Leseschaltung an den Knoten 25 angeschlossen werden, um eine Zelle mit zwei Leseports zu bilden oder an Knoten 29, um eine Differenzleseschaltung für die Zelle zu bilden; in gleicher Weise, wie in Fig. 6 dargestellt.
Die Arbeitsweise der Schaltung von Fig. 10 gleicht der Arbeitsweise der Schaltungen der Fig. 4 und 5, mit der Ausnahme, daß eine Leseoperation mit einem LOW-Pegel-Signal auf der Wort-Leseleitung 22 beginnt, anstatt mit einem HIGH-Pegel-Signal, wie in den Fig. 4 und 5 und daß die Bit-Leseleitung 18 vor dem Lesen nicht auf einen HIGH-Pegel vorgeladen sein muß.
Ein Vorteil von Fig. 10 liegt darin, daß der Bipolartransistor 54 über seinen Emitter an die Bit-Leseleitung angeschlossen ist. Weil der Emitter eines typischen Bipolartransistors im allgemeinen eine kleinere Kapazität hat als der Kollektor eines Bipolartransistors, erzeugt eine Emitterkopplung eine kleinere kapazitive Last für die Bit-Leseleitung. Das erlaubt, daß die Bit-Leseleitung schneller von LOW auf HIGH oder umgekehrt umgeschaltet werden kann, als in dem Fall, wenn der Bipolartransistor über den Kollektor angeschlossen wird. Die Gesamtschaltgeschwindigkeit der Zelle hängt jedoch auch von den Kennwerten der Transistoren 60 und 62 ab.
In Fig. 11 wird noch eine andere Ausführungsform der Erfindung gezeigt. Diese Schaltung gleicht in gewisser Weise der Schaltung von Fig. 3, mit den Ausnahmen, daß das Durchschaltbauelement 42 entfernt (ersetzt durch eine Leitung) worden ist und daß ein zweiter Treiber 48 hinzugefügt wurde. Das Entfernen des Durchschaltbauelementes 42 gestattet es, daß eine kontinuierliche Leseoperation ausgeführt wird, was bewirkt, daß die Zelle als Latch arbeitet. Der Anschluß 20A könnte ein Taktsignal zum Schreiben empfangen. Das Hinzufügen des zweiten Treibers 48 gestattet es, eine schnelle Pull-up-Operation zum Treiben der Bit- Leseleitung 18 einzusetzen. In Fig. 12 wird eine spezielle Implementierung der Schaltung von Fig. 11 gezeigt, wobei ein zweiter Bipolartransistor 64 den zweiten Treiber 48 von Fig. 11 bildet. In dieser Schaltung dient der Transistor 50 sowohl als Durchschalt-/Trennbauelement als auch als Bauelement zum Verhindern, daß der Transistor 54 in Sättigung geht.
Um das Verständnis der Arbeitsweise einiger der verschiedenen Ausführungsformen zu unterstützen, werden in den Fig. 13 bis 16 Zeitverläufe von Antwortfunktionen dargestellt. Fig. 13 zeigt den Spannungsverlauf über der Zeit für verschiedene Punkte der Schaltung von Fig. 4 während einer "Lese 0" Operation. VRWL ist das Spannungssignal "Lesefreigabe", das über die Wort-Leseleitung an das Gate des Transistors 52 gesendet wird. V&sub4;&sub9; ist die Spannung am Knoten 49 der Schaltung, V&sub4;&sub5; ist die Spannung am Steuerknoten 45 und VRBL ist die Spannung auf der Bit-Leseleitung 18. Zum Zeitpunkt t = 0 wird angenommen, daß eine "0" in der Speichereinheit 10 gespeichert ist, was bedeutet, das der interne Knoten 25 "HIGH" ist und VRBL ebenfalls "HIGH" ist (vorgeladen worden ist). Wenn VRWL auf "HIGH" geht, werden V&sub4;&sub9; und V&sub4;&sub5; ebenfalls schnell auf "HIGH" gehen, was anzeigt, daß die Transistoren 52 und 50 schnell eingeschaltet werden. VRBL wird dann, wie dargestellt, durch den Transistor 54 schnell auf "LOW" gezogen, was anzeigt, daß eine "0" erfaßt wurde. Es ist ersichtlich, daß die Leseoperation sehr schnell vollendet wurde, noch bevor VRWL sich stabilisiert hat.
Fig. 14 zeigt das Spannung-Zeit-Diagramm der Schaltung von Fig. 10 während einer "Lese 1" Operation. Hier ist VRBL zu Beginn "LOW" (die Bit-Leseleitung 18 ist nicht vorgeladen worden), und es wird ein VRWL"HIGH"-"LOW"-Übergang gesendet, um das Lesen zu beginnen. Es ist ersichtlich, daß VRBL schnell auf "HIGH" übergeht, um das Lesen durchzuführen.
Fig. 15 zeigt das Spannung-Zeit-Diagramm der Schaltung von Fig. 4 während einer "Schreibe 0" Operation. Es wird angenommen, daß die Zelle anfänglich eine "1" speichert, was bedeutet, daß die Spannung an internen Knoten 25 (V&sub2;&sub5;) "HIGH" ist und daß die Spannung am internen Knoten 29 (V&sub2;&sub9;) "LOW" ist. Es ist ersichtlich, daß sowohl V&sub2;&sub5; als auch V&sub2;&sub9; sehr schnelle Übergänge in entgegengesetzte Richtungen ausführen, was bedeutet, daß die Speichereinheit 10 in Abhängigkeit von einem "Schreibfreigabe" Signal (VWWL), das über die Wort-Schreibleitung 20 an das Gate des Transistors 32 gesendet wird, ihren Zustand geändert hat. (Bit- Schreibleitung 16 war in diesem Fall zu Beginn auf "HIGH" vorgeladen worden.)
Fig. 16 zeigt das Spannung-Zeit-Diagramm der Schaltung von Fig. 4 während einer "Schreibe 1" Operation. Die Zelle hat zu Beginn eine "1" gespeichert. Es ist wiederum ersichtlich, daß eine sehr kurze Schaltzeit (und folglich Schreibzeit) bei dieser Zelle erreicht wird.
Wenn auch die Erfindung im speziellen mit Bezug auf bevorzugte Ausführungsformen derselben dargestellt und beschrieben worden ist, so ist es für den Fachmann verständlich, daß darin verschiedene Änderungen in Form und Detail durchgeführt werden können, ohne daß dadurch das Gebiet der Erfindung verlassen wird. Beispielsweise könnten die NFET-Transistoren in den Ausführungsformen durch PFET-Transistoren ersetzt werden, und der Bipolartransistor 54 könnte anstatt eines NPN-Typs ein PNP-Typ sein, wenn die Transistoren 50, 52 und 56 durch PFETs ersetzt werden. Die Erfindung könnte beispielsweise auch in anderen Speichertypen, wie optischen oder elektro-optischen Speichern Anwendung finden, in welchem Fall dann die hierin bezeichneten "Signale" Lichtimpulse anstatt Spannungspegel sein könnten.

Claims

1. Speicherzelle umfassend:

eine Speichereinheit (10) zum Speichern eines Datensignals,

ein Durchschaltbauelement (42) und ein Durchschalt-/Trennbauelement (40), jedes einen Signalpfad und einen Steueranschluß besitzend, wobei der Steueranschluß (22) des Durchschaltbauelementes (42) an eine Freigabeleitung (RWL) angeschlossen ist und wobei der Steueranschluß (13) des Durchschalt-/Trennbauelementes (40) an einen Ausgangsanschluß (13) der Speichereinheit (10) angeschlossen ist,

dadurch gekennzeichnet, daß:

die Signalpfade des Durchschaltbauelementes (42) und des Durchschalt-/Trennbauelementes (40) in Reihe zwischen einen Steuerknoten (45) und eine Leseleitung (RBL) geschaltet sind und

daß sie weiterhin einen Treiber (44) umfaßt, dessen Signalpfad zwischen der Leseleitung (RBL) und einem Knoten mit konstantem Pegel (33) liegt und der einen Steueranschluß besitzt, welcher an den Steuerknoten (45) angeschlossen ist, wobei er so verschaltet ist, daß er ein Lesesignal erzeugt, das dem Datensignal proportional ist und in Abhängigkeit von einem Freigabesignal auf der Freigabeleitung auf der Leseleitung bereitgestellt wird.

2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Speichereinheit (10) ein Flip-Flop umfaßt, das aus zwei über Kreuz verschalteten Invertern gebildet wird, wobei jeder Inverter zwei Feldeffekttransistoren (FETs) umfaßt.

3. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß der Steueranschluß des Treibers (44) durch die Basis eines Bipolartransistors (54) gebildet wird und daß der Signalpfad des Treibers den Strompfad zwischen Kollektor und Emitter des Bipolartransistors (54) umfaßt, wobei der Kollektor an die Leseleitung (RBL) angeschlossen ist und wobei der Emitter an den Knoten mit konstantem Pegel (33) angeschlossen wird.

4. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß eine Impedanz (46) zwischen den Steuerknoten (45) und den Knoten mit konstantem Pegel geschaltet ist.

5. Speicherzelle nach Anspruch 4, dadurch gekennzeichnet, daß die Impedanz (46) einen FET (56) umfaßt, wobei dessen Source-Drain-Strompfad zwischen den Steuerknoten (45) und den Knoten mit konstantem Pegel geschaltet ist und wobei dessen Gate an die Leseleitung (RBL) angeschlossen ist.

6. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Leseleitung, bevor ein Freigabesignal an die Freigabeleitung angelegt wird, auf einen Signalpegel vorgeladen wird, der sich von dem Pegel an dem Knoten mit konstantem Pegel unterscheidet.

7. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß sie weiterhin enthält:

ein zweites Durchschaltbauelement (52B) und ein zweites Durchschalt-/Trennbauelement (50B), jedes einen Signalpfad und einen Steueranschluß besitzend, wobei deren Signalpfade in Reihe zwischen einen zweiten Steuerknoten (45B) und eine zweite Leseleitung (RBLB) geschaltet sind, wobei der Steueranschluß des zweiten Durchschaltbauelementes (52B) an eine zweite Freigabeleitung (RWLB) angeschlossen ist und wobei der Steueranschluß des zweiten Durchschalt-/Trennbauelementes (50B) an den Ausgangsanschluß (13) der Speichereinheit (10) angeschlossen ist; und

einen zweiten Treiber (54B), dessen Signalpfad zwischen der zweiten Leseleitung und dem Knoten mit konstantem Pegel liegt und der einen Steueranschluß besitzt, welcher an den zweiten Steuerknoten angeschlossen ist, wobei er so verschaltet ist, daß er ein Lesesignal erzeugt, das dem Datensignal proportional ist und in Abhängigkeit von einem zweiten Freigabesignal auf der zweiten Freigabeleitung auf der zweiten Leseleitung bereitgestellt wird;

um eine zweite unabhängige Leseschaltung und ein unabhängiges Port für die Speichereinheit zu bilden.

8. Eine Einzel-Bit Dual-Port BICMOS statische RAM-Speicherzelle nach Anspruch 4, dadurch gekennzeichnet, daß

sie eine Wort-Schreibleitung (WWL) und eine Bit-Schreibleitung (WBL) umfaßt;

die Freigabe- und Leseleitungen eine Wort-Leseleitung (RWL) beziehungsweise eine Bit-Leseleitung (RBL) darstellen;

die Speichereinheit (10) zwei über Kreuz verschaltete Inverter umfaßt, der erste Inverter umfaßt erste und zweite Feldeffekttransistoren entgegengesetzten Typs, wobei der Source-Drain-Strompfad des ersten FETs (24) zwischen eine Spannungsquelle (31) und einen ersten internen Knoten (25) geschaltet ist, wobei der Source-Drain-Strompfad des zweiten FETs (26) zwischen den ersten internen Knoten (25) und Masse geschaltet ist und wobei die Gateanschlüsse des ersten und zweiten FETs miteinander und mit einem zweiten internen Knoten (29) verbunden sind und der zweite Inverter dritte und vierte FETs entgegengesetzten Typs umfaßt, wobei der Source-Drain-Strompfad des dritten FETs (28) zwischen die Spannungsquelle (31) und den zweiten internen Knoten (29) geschaltet ist, wobei der Source-Drain-Strompfad des vierten FETs (30) zwischen den zweiten internen Knoten (29) und Masse geschaltet ist und wobei die Gateanschlüsse des dritten und vierten FETs miteinander und mit dem ersten internen Knoten (25) verbunden sind;

sie ein Schreiben-Durchschaltbauelement umfaßt, das einen fünften FET (32) enthält, wobei der Source-Drain-Strompfad dieses Bauelementes zwischen die Bit-Schreibleitung (WBL) und den ersten internen Knoten (25) geschaltet ist und wobei dessen Gateanschluß an die Wort-Schreibleitung (WWL) angeschlossen ist;

das Durchschaltbauelement (42) beziehungsweise das Durchschalt-/Trennbauelement (40) sechste (52) und siebente (50) FETs umfassen, wobei deren Source-Drain-Strompfade in Reihe zwischen die Bit-Leseleitung (RBL) und den zweiten Steuerknoten (45) geschaltet sind, wobei der Gateanschluß des sechsten FETs (52) an die Wort-Leseleitung (RWL) angeschlossen ist und wobei der Gateanschluß des siebenten FETs (50) an den ersten internen Knoten (25 angeschlossen ist;

die Impedanz (46) einen achten FET (56) umfaßt, dessen Source-Drain-Strompfad zwischen den Steuerknoten (45) und Masse geschaltet ist und dessen Gateanschluß an die Bit- Leseleitung (RBL) angeschlossen ist; und

der Treiber (44) einen Bipolartransistor (54) umfaßt, dessen Kollektor an die Bit-Leseleitung (RBL) angeschlossen ist, dessen Emitter mit Masse verbunden ist und dessen Basis an den Steuerknoten (45) angeschlossen ist.

9. Speicherzelle nach Anspruch 8, dadurch gekennzeichnet, daß der Gateanschluß des siebenten FETs (50) an den zweiten internen Knoten (29) und nicht an den ersten internen Knoten (25) angeschlossen ist.

10. Speicherzelle nach Anspruch 8, dadurch gekennzeichnet, daß sie weiterhin enthält:

eine zweite Bit-Leseleitung (RBLB) und eine zweite Wort- Leseleitung (RWLB);

ein zweites Durchschaltbauelement und ein zweites Durchschalt-/Trennbauelement, umfassend neunte (52B) und zehnte (50B) FETs, wobei deren Source-Drain-Strompfade zwischen der zweiten Bit-Leseleitung (RBLB) und einem zweiten Steuerknoten (45B) in Reihe geschaltet sind, wobei der Gateanschluß des neunten FETs (52B) an die zweite Wort-Leseleitung (RWLB) angeschlossen ist und wobei der Gateanschluß des zehnten FETs (50B) an den zweiten internen Knoten (29) angeschlossen ist;

eine zweite Impedanz, die einen elften FET (56B) umfaßt, dessen Source-Drain-Strompfad zwischen den zweiten Steuerknoten (45B) und Masse geschaltet ist und dessen Gateanschluß an die zweite Bit-Leseleitung (RBLB) angeschlossen ist; und

einen zweiten Treiber, der einen zweiten Bipolartransistor (54B) umfaßt, dessen Kollektor an die zweite Bit-Leseleitung (RBLB) angeschlossen ist, dessen Emitter an Masse angeschlossen ist und dessen Basis an den zweiten Steuerknoten (45B) angeschlossen ist;

um eine Speicherzelle zu bilden, bei der ein Differenzsignal ausgelesen werden kann.

11. Speichervorrichtung umfassend:

eine gemeinsame Bit-Leseleitung (RBL);

eine Anzahl Wort-Leseleitungen (RWL, RWL');

eine Anzahl Einzel-Bit-Speichereinheiten (10, 10'), von denen jede einen Ausgang (13, 13') besitzt, der mit dem Gateanschluß eines ersten Feldeffekttransistors (FET) (50, 50') verbunden ist, welcher dieser Speichereinheit zugeordnet ist, wobei dieser erste FET ein Durchschalt-/Trennbauelement umfaßt, dessen Source-Drain-Strompfad auf einer Seite mit einer Seite des Source-Drain-Strompfades eines zweiten FETs (52, 52') verschaltet ist und dessen andere Strompfadseite an die gemeinsame Bit-Leseleitung (RBL) angeschlossen ist, und wobei der Gateanschluß des zweiten FETs an eine spezielle Wort-Leseleitung (RWL, RWL') angeschlossen ist;

dadurch gekennzeichnet, daß:

der Source-Drain-Strompfad jedes ersten FETs (50, 50') mit der anderen Seite an eine gemeinsame Steuerleitung (47) angeschlossen ist,

sie einen Bipolartransistor (54) umfaßt, der ein Treiberbauelement für eine gemeinsame Bitleitung darstellt, wobei dessen Kollektor an die gemeinsame Bit-Leseleitung (RBL) angeschlossen ist, wobei dessen Emitter an Masse angeschlossen ist und wobei dessen Basis an die gemeinsame Steuerleitung (47) angeschlossen ist und daß

sie einen FET (56) umfaßt, der ein Impedanzelemente darstellt, wobei dessen Source-Drain-Strompfad zwischen die gemeinsame Steuerleitung (47) und Masse geschaltet ist und wobei dessen Gate an die gemeinsame Bit-Leseleitung angeschlossen ist.