JPH02130795A - 記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は記憶セルに関するもので、さらに詳しくは、１
つまたは複数のセル用の単一ビット、デュアル・ポート
・セル及び片側読取り回路に関するものである。ある実
施例では、このセルは静的ランタム・アクセス記憶装置
（ＲＡＭ）アレイに使用され、集積回路上でＢＩＣＭＯ
８技術（すなわち、バイポーラ・トランジスタと０ＭＯ
８またはＮＭＯ８電界効果トランジスタ（ＦＥＴ）を有
するもの）によって実施できる。いくつかの代替実施例
も開示する。

Ｂ、従来技術 静的ＲＡＭ　　０ＭＯ８記憶セルはよく知られている。

第２図に、−数的な従来技術によるセルの構成図を示す
。このような装置は一般に、それぞれデータ書込みと読
取りを行なうためにバス装置または転送装置Ｅ１２及び
１４に結合された記憶セルすなわち記憶装置１０によっ
て構成される。記憶装置１０の入力側１１に結合された
書込みバス装置１２により、書込みビット線（ＷＢＬ）
１６上のデータは、書込みワード線（ＷＷＬ）２０を経
て送られる書込み許可信号や書込みワード信号などの信
号を受は取ったとき、記憶装置に書き込まれる。このデ
ータは一般に、書込みビット線１６上で低信号レベルま
たは高信号レベルで表される２進信号（論理″１″また
は０″）である。

読取り動作は、読取り許可信号または読取りワード信号
が読取りワード線（ＲＷＬ）２２を経て送られて、読取
りバス装置１４を活動化させ、記憶装置工０からその出
力側１３とバス装ｆｉｔ１４を介して読取りビット線（
ＲＢＬ）１８にデータを読み出すときに、実行される。

したがって、第２図のセルはデュアルφポート場メモリ
拳セルトシて動作し、第１のポートは書込みビット線と
書込みワード線の対であり、第２のポートは読取りビッ
ト線と読取りワード線の対である。

第３図に、第２図の従来技術によるセルの特定回路の実
施態様を示す。一般に″６デバイス・セル”として知ら
れるこのようなセルは、６個のトランジスタ、具体的に
は図の２４．２６．２８．３０．３２．３４で構成され
ている。この形式の回路は、たとえば米国特許第４５８
０２４５号明細書、第４８３８４８１号明細書、第４８
４４５００号明細書、及びＩＢＭテクニカル・ディスク
ロージ＋’プルテン、Ｖｏｌ、３Ｌ　Ｎｏ、１．１９８
８年６月、ｐ、２９１に開示され、またこれと類似のセ
ルが、ＩＢＭテクニカル・ディスクロージ＋”ブルテ’
、Ｖｏ　１．１７、Ｎｏ、１１．１９７５年４月、’ｐ
、３３３８　　に開示されている。

このセルの主な特色は、フリップ・フロップまたはラッ
チで構成されるビット記憶装置である。

フリップ・フロップは４つのＦＥＴ、具体的には２４．
２Ｂ、２Ｂ、３０によって２重交差結合インバータ構成
となっている。トランジスタ２４は一般に、トランジス
タ２６とは逆の導電型で、トランジスタ２８は一般に、
トランジスタ３０とは逆の導電型である。たとえば、ト
ランジスタ２４と２８は通常Ｐ型ＦＥＴ　（ＰＦＥＴ）
であり、トランジスタ２６と３０は通常Ｎ型ＦＥＴ（Ｎ
ＦＥＴ）である。トランジスタ２４と２６のソース・ド
レイン電流経路は、互いに直列に電圧源Ｖｃ３１と接地
端子３３の間に結合されている。同様にトランジスタ２
８と３０のソース・ドレイン電流経路は、互いに直列に
電圧源Ｖｃ３１と接地端子３３の間に結合されている。

トランジスタ２４と２８のゲートは互いに結合され、同
様にトランジスタ２８と３０のゲートも互いに結合され
ている。

トランジスタ２８と３０のゲートからトランジスタ２４
と２６のソース・ドレイン電流経路の交差部への接続が
、セルの第１の内部ノード２５を形成し、トランジスタ
２４と２６のゲートからトランジスタ２８と３０のソー
ス・ドレイン電流経路の交差部への接続が、セルの第２
の内部ノード２９を形成する。

記憶装置１０の入力側（書込み用）は、書込みバス・ト
ランジスタ３２のソース・ドレイン電流経路を介して書
込みビット線１６に結合されている第１の内部ノード２
５である。トランジスタ３２は、書込みワード線２０を
経てそのゲートに供給される許可信号によって制御され
、フ’Ｊ−／ブ・フロップを２つの双安定状態のうちの
１つにして、線１６上のデータをフリップ・フロップに
流れさせる。装置の出力側または読取り側にも同様な配
置が設けられている。第２の内部ノード２９は、読取り
バス・トランジスタ３４のソース・ドレイン電流経路を
介して読取りビット線１８に結合されている。読取りは
、許可信号を読取りワード線２２を経てトランジスタ３
４のゲートに送ることによって実行される。

Ｃ０発明が解決しようとする問題点 第３図の従来技術によるセルは２ボ一ト方式で基本的デ
ータ読取り及びデータ書込み機能を実行するが、この装
置を動作する際に時々問題が発生する。問題の１つは、
書込み動作と読取り動作のどちらにも適切なビット線上
で電圧レベルの変化が必要なことである。たとえば、”
１″の読取りには読取りビット線１８上の電圧の「引上
げ」または「引下げ」が必要である。バス・トランジス
タ３４だけがこの動作に係わる場合、トランジスタ３４
はＦＥＴであるために一般に大きな電流の処理や迅速な
切替えができないので、遅延が発生する。この遅延は、
複数のセルが同じビット線に接続される場合に増加し、
したがって克服すべき容量性負荷が増大する。また、読
取りビット線１８上の電圧の変動も制限される。

第３図のセルに関するもう１つの問題は、フリップ・フ
ロップに記憶されたデータが読取り動作自体によって時
々妨害されることである。時には、読取りワード線２２
上の許可信号によるバス・トランジスタ３４の活動化に
よって、読取りビット線１８上のデータ電流またはその
他のスプリアス電流がトランジスタ３４を通ってフリッ
プ・フロップ装置に流れ込み、またはそこから流れ出す
可能性があり、その電流は、セルの状態を変えてデータ
を破壊し、またはセルの作動速度を低下させるのに十分
なほど強い場合がある。トランジスタ３４の大きさはフ
リップ・フロップ装置の大きさにとって決定的に重要で
ある。トランジスタ３４に対する正しい寸法限界が守ら
れない場合は、セルの妨害の問題が発生する恐れがある
。

本発明の意図は、上述の欠点を矯正し、非常に速い情報
読取りが可能でかつ読取り妨害問題の影響を受は難い記
憶セルを提供することにある。

Ｄ１問題点を解決するための手段 本発明の一実施例（第１図、第４図）では、記憶回路は
読取り線（１８）と制御ノード（４５）との間に直列に
接続されたバス装置（４２，５２）及びバス／分離装置
（４０，５０）を有する。バス装置の制御端子は許可線
（２２）に接続され、バス／分離装置の制御端子は記憶
セルに接続される。読取り線と基準電圧（３３）との間
にはドライバ（４４，５４）が接続され、その制御端子
は制御ノードに接続される。ドライバは、バス装置及び
バス／分離装置が導通した時導通し、読取り線に高速読
取り信号を発生する。

本発明の別の実施例（第８図、第１０図）では、バス装
置（４２，８２）は読取り線ではなく供給電圧（３１）
に接続され、ドライバ（４４，５４）は供給電圧（３１
）と読取り線（１８）の間に接続され、上記一実施例の
場合と反対極性に読取り線を駆動する。

本発明のさらに別の実施例（第１１図、第１２図）では
、バス装置が省略され、第２のドライバ（４８，６４）
が用いられ、第１のドライバ（４４，５４）と第２のド
ライバの組合せにより読取り線が駆動される。

Ｅ、実施例 第１図に、本発明の一実施例の機能構成図を示す。しか
しながら本発明は、この特定の構成や別の図面に示した
構成に限定されるものではない。

第１図で、単一ビットなどのデータを記憶するため、記
憶装置１０が設けられている。記憶装置１０はフリップ
・フロップを含むことができ、バス装置１２の信号経路
の一端に結合された書込み用の入力側１１を有する。こ
の信号経路の他端は書込みビット線１６に結合され、信
号経路は書込みワード線（ＷＷＬ）２０上の信号によっ
て制御される。書込みビット線１６上に存在する（たと
えば、高レベルまたは低レベルの信号によって表される
）情報は、書込みワード線２０を経てバス装置１２の制
御端子に送られる書込み許可（ワード選択）信号に応答
して、バス装置１２を通って記憶装置１０にゲートされ
る。

本発明は、読取り専用記憶装置（ＲＯＭ）と接続して使
用することもでき、その場合にはエレメント１１．１２
．１８．２０は存在する必要がなく、また存在しても動
作させなくともよい。

本発明の特徴は、第１図のエレメント４０．４２．４４
．４８によって一般的に示される読取り回路である。記
憶装置１０の読取りまたは出力端子１３は、バス／分離
装置４０の制御端子に結合される。バス／分離装置４０
も、第２のバス装置４２の信号経路と直列に結合された
信号経路を膏する。バス装置４２は、その信号経路を介
して読取りビット線（ＲＢＬ）１８に結合され、読取り
ワード線（ＲＷＬ）２２の入力側から装置４２の制御端
子へ向かう信号によって制御される。バス／分離装置４
０の信号経路はさらに制御ノード４５に結合され、次い
でインピーダンス４６を介して接地可能な一定信号ノー
ド３３、または電源の電圧端子などの他のいずれかの一
定信号供給源またはシンクに結合される。エレメント４
４は、読取りビット線１８と一定信号ノード３３の間に
結合された信号経路と制御ノード４５に結合された制御
端子とを有する読取り線ドライバである。

バス装置４２の主要機能は、バス装置４２の制御端子に
読取りワード線２２を介して供給される読取り許可（ワ
ード選択）信号を用いて、記憶装置１０からの読取り動
作を行なわせることである。

連続読取りまたはラッチ機能が望ましい場合は、バス装
置４２は必要でない。この場合、装置４２の代わりに、
バス／分離装置４０を読取りビット線１８に直接接続す
る信号経路を使用してもよい。

バス／分離装置４０はその名が意味するように、２つの
機能を有する。すなわち、バス装置４２と共にデータの
読取りを開始させるバス装置として働き、また記憶装置
１０と読取りビット線１８の間を分離して、読取りビッ
ト線１８から読み取った信号または漂遊信号が、記憶装
置１０に入ってこの装置に記憶されたデータに悪影響を
与えることを防止する。

読取り線ドライバ４４の主目的は、読込み動作の開始時
に記憶装置１０中の信号レベルが読取りビット線１８上
の待機信号レベルと異なるレベルにある場合に、読取り
ビット線１８上の信号レベルを迅速に遷移させることで
ある。高速記憶動作゛のためには、読取りビット線１８
上の信号レベルが、記憶装置１０中のデータを妨害する
ことなく、低レベルから高レベルへまたはその逆にでき
るだけ速く移動する必要がある。このレベルの変化がセ
ンス増幅器（図示せず）によって感知され、データが読
み取られる。

インピーダンス４８の主要機能は、読取り線ドライバ４
４の制御端子が記憶サイクル間で「フロート」するのを
防止して、ドライバが記憶サイクル中の誤った時間にオ
ンにならないようにすることである。しかし、ドライバ
４４の制御端子が「フローティング」問題の影響を受け
ない場合には、インピーダンス４６は不要である。

第３図のセルの好ましい回路実施態様を第４図と第５図
に示す。第４図では、点線で示した記憶装置１０は、第
２図の従来技術と同様に、４つのトランジスタ、好まし
くはＦＥＴから構成される。

トランジスタ２４と２８は、抵抗器でもよいが、ＰＦＥ
Ｔが好ましい。トランジスタ２６と３０はＮＦＥＴであ
ることが好ましい。これらのトランジスタへの内部電力
は、電圧端子Ｖｃ３１と大地の間の電圧によって供給さ
れる。内部ノード２５は書込み用の入力を形成し、読取
り用の出力も形成する。別法として、内部ノード２９が
出力を形成することもできる。これらの２つの内部ノー
ドの差電圧は最高で（Ｖ、−接地電圧）である。

第４図の好ましい実施例のバス装置１２は、内部ノード
２５と書込みビット線１８の間に結合されたソース・ド
レイン電流経路を持つＮＦＥＴ３２を含む。トランジス
タ３２のソース端子を内部ノード２５に結合し、トラン
ジスタ３２のドレイン端子を書込みビット線１θに結合
することが好ましい。トランジスタ３２のゲート端子は
制御端子を含み、それは書込みワード線２０に結合され
ている。

本発明の読取り回路は、１つの片側読取り回路を形成す
るために、４つのトランジスタ、具体的には２つのＮＦ
ＥＴ５０．５２．１つのＮＰＮ型バイポーラ・トランジ
スタ５４、及び１つのＮＦＥＴ５０を用いて実施するこ
とが好ましい。トランジスタ５０は第１図のバス／分離
装置４０を構成し、トランジスタ５２は第１図のバス装
置４２を構成する。図のように、トランジスタ５０と５
２のソース・ドレイン電流経路は、読取りビット線１８
と制御ノード４５の間で互いに直列に結合されている。

好ましい実施例では、トランジスタ５０のソース端子は
ノード４５に結合され、このトランジスタのドレイン端
子はトランジスタ５２のソース端子に結合され、トラン
ジスタ５２のドレイン端子は読取りビット線１８に結合
されている。トランジスタ５０のゲート端子は記憶装置
１０の内部ノード２５に結合され、トランジスタ５２の
ゲート端子は読取りワード線２２に結合されている。連
続読取りまたはラッチ機能が望ましい場合には、トラン
ジスタ５２は取り除く（そのソース・ドレイン電流経路
を短絡する）こともできる。

第４図の好ましい実施例の読取りビット線ドライバ４４
（第１図）は、好ましくはＮＰＮ型のバイポーラ・トラ
ンジスタ５４を含む。このトランジスタのコレクタ端子
は読取りビット線１８に結合することが好ましく、エミ
ヅタ端子は一定信号ノード３３（この実施例では接地さ
れている）に結合され、ベース端子は制御ノード４５に
結合されている。

インピーダンス４８（第１図）は、抵抗器を代わりに使
用してもよいが、第４図の好ましい実施例ではＮＦＥＴ
を含む。ＮＦＥＴを使用する場合、ソース・ドレイン電
流経路は制御ノード４５と大地（好ましくは接地したソ
ース端子）の間に結合され、ゲート端子は読取りビット
線に結合されている。

第４図の回路の代替実施例を第５図に示す。

第５図は、トランジスタ５０のゲートが、第４図のよう
に内部ノード２５ではなく記憶装置１０の内部ノード２
９に接続されていること以外は、第４図と同じである。

次に、特に第５図を参照して、第１図の記憶セルの読取
り動作について説明する。まず、論理ｎ　Ｏｎがあらか
じめ記憶装置１０に記憶されていると仮定する。このＯ
レベルを読み出すために、読取りビット線１８を通常高
レベルに「プリチャージ」する。（プリチャージ回路は
、たとえば、記憶装置のタイミング回路に結合された、
スイッチが電圧端子Ｖｃ３１と読取りピッ＋線１８の間
に結合された抵抗性負荷によって実施できる。）記憶装
置１０に０が記憶されると、内部ノード２９は高レベル
となり、内部ノード２５は低レベルとなる。

０データの読取りは、読取りワード線２２を介してトラ
ンジスタ５２のゲートに送られる信号によって開始され
る。デバイス５２がオンになると、トランジスタ５２は
読取りビット線１８とトランジスタ５０の間に信号導通
経路をもたらす。内部ノード２９は高レベルであり、ト
ランジスタ５０のゲートに結合されているので、トラン
ジスタ５０も導通する。両方のデバイス５０．５２が導
通状態になると、読取りビット線１８と制御ノード４５
の間に、次いでバイポーラ・トランジスタ５４のベース
に向かう電流経路が確立される。トランジスタ５６は以
前からオンであり、読取りビット線１８からトランジス
タ５６のゲートに送られる高レベル信号によって接地端
子３３に通じていタノで、トランジスタ５４のベースは
最初は低レベルにあった。

バイポーラ拳トランジスタ５４がオンになって導通する
とすぐ、コレクタの電圧は急速に接地レベルに向かって
低下し、従って読取りビット線１８上の電圧を急速に接
地レベルに引き下げる。読取りビット線１８に結合され
たセンスアンプ（図示せず）が読取りビット線１８上の
電圧の高レベルから低レベルへの変化を感知して、これ
を記憶セルからＯが読み取られたものと解釈する。トラ
ンジスタ５６は他のトランジスタに比べて小さく、トラ
ンジスタ５０．５２が導通状態にあるときは、トランジ
スタ５４のベースを低レベルに保持することはできない
。トランジスタ５６の目的は、トランジスタ５０または
５２がオフのとき（すなわち、セルが待機モードまたは
書込みモードにあるとき）、トランジスタ５４のベース
が接地レベルよ・り高いレベルに「フロート」するのを
防止することである。トランジスタ５４に非フローティ
ング・ベースまたは誤ってオンになるのを防止するため
の他の機構が設けられている場合は、トランジスタ５６
は必要でない。

ここで、第５図の記憶装置１０に論理？１１＋’ｌが記
憶されており、このデータを読み取りたいものと仮定す
る。この場合、内部ノード２９は低信号レベルを示し、
内部ノード２５は高信号レベルを示すことになる。ノー
ド２９が「低」レベルの場合、トランジスタ５２がその
ゲートで読取りワード線２２から許可信号を受は取って
オンになったときでも、トランジスタ５０はオンになら
ない。

このため、制御ノード４５は低電圧レベルにとどまり、
トランジスタ５４のベースをも低電圧に保って、トラン
ジスタ５４がそのコレクタ・エミッタ電流経路に沿って
導通するのを防止する。読取りビット線１８は前と同様
に以前から高レベルにプリチャージされている。トラン
ジスタ５４は読取り信号で導通しないので、読取りビッ
ト線１８は高レベルのままであり、”１′がセンス増幅
器（図示せず）によって読み取られる。上述の読取り動
作はクロック式でも非クロック式でもよい。

第４図の回路の動作は、読取りビット線１８上のデータ
が第５図の読取りビット線１８に対して反転されている
以外は、第５図の回路の動作と同じである。また第４図
における書込み時間は第５図の場合よりも速い。

第３図の従来技術による回路に優る第４図及び第５図の
回路の利点は、記憶装置１０に記憶されたデータが、読
取りビット線１８とその付属回路（エレメント５０，５
２．５４．５８）上で行なわれる読取り動作によって妨
害を非常に受は難いことである。トランジスタ５０は、
読取りビット線１８と記憶装置１０の間である種の分離
を行ない、ソース−ドレイン電流経路とトランジスタ５
０のゲート端子の間の漏洩電流は非常に少ない。

このため、読取りビット線１８上の信号がトランジスタ
５０のゲートを通って戻って記憶装置１０内のデータを
変更することが困難である。

本発明のもう１つの重要な特色は、バイポーラ・トラン
ジスタ５４の速い切替え速度と高い電流処理能力である
。一般にバイポーラ・トランジスタ５４は同等の大きさ
のＦＥＴよりもはるかに高速でオン・オフ切替を行なう
ので、読取り回路におけるこの特定構成でバイポーラ−
トランジスタを使用することにより、読取りビット線１
８について極めて速い切替え時間（すなわち、低レベル
から高レベルの及びその逆の遷移）が可能となる。

記憶装置ｔｉｏにおけるレベルよりも高い電圧レベル及
び電流レベルも処理可能である。しかし、般にバイポー
ラ・トランジスタはＦＥＴより大きく、またより多くの
電力を必要とするため、バイポーラ・トランジスタのみ
で記憶セル回路全体を構成するのは多くの場合望ましく
ない。したがって、記憶装置１０には引き続き０ＭＯ８
装置を使用し、ビット線切替え用に１つだけバイポーラ
・トランジスタを使用すると、集積回路チップ上でセル
を非常に小さく保ちながら、かつ高速切替え時間を得る
という目標が達成される。またこのセルは、全バイポー
ラ・トランジスタのセルによって引き出されるよりも少
ない全電流を引き出すことができる。

本発明のもう１つの特色は、インピーダンスを使用する
ことであり、具体的に言うと、待機動作中にトランジス
タ５６を使ってトランジスタ５４のベースを低レベルに
維持することである。トランジスタ５６でトランジスタ
５４のベースを大地と結合しないと、トランジスタ５４
はそのベースで、制御ノード４５からの「フロートする
」または予測不能の電圧レベルを受ける可能性がある。

このようなフローティング・レベルによって、トランジ
スタ５４が導通して、誤情報ビットを読取リピット線１
８に送り、恐らくはそれを記憶装置１０にも戻すことが
あり得る。トランジスタ５６の代わりに、セルが読み取
られないとき、トランジスタ５４のベースを接地レベル
またはそれに近いレベルに維持するのに充分な抵抗器ま
たは別の種類のインピーダンスを使ってもよい。

第４図のセルのもう１つの目立った特色は、記憶装置１
０の内部ノード２５と２９の特別な配置である。具体的
には、内部ノード２５は出力ノードとして使用され（す
なわち、トランジスタ５０のゲートに結合され）、一方
策５図では、内部ノード２９が出力ノードとして使用さ
れる。この構成によって、第４図のセルは第５図のセル
よりもかなり速い書込みが可能になる。またそれによっ
て、第４図の読取りビット線１８上のデータ信号が第５
図の読取りビット線１８上のデータ信号に対して反転さ
れる。

第４図と第５図のセルは本発明の２ポート片側読取りセ
ルの形の実施態様を示すが、他の実施態様も可能である
。たとえば第６図は、１つの書込みボートと２つの読取
りボートを宵し、各読取りボートからそれぞれ第４図の
読取り回路と類似の読取り回路（”Ａ”またはＢ″）を
有するという、３ボート・セルを示す。読取りワード線
２２Ａと読取りビット線１８Ａ１及び別の読取りワード
線２２Ｂと読取りビット線１８Ｂが、それぞれ各ボート
に設けられている。両ポートは望むならば内部ノード２
５または、２９に接続される。こうすると、２以上の独
立したボートから同じデータにアクセスできるようにな
る。データの書込みについても同様な配置が可能であり
、複数のボートを書込みのため内部ノード２５に接続す
ることができる。

本発明で可能なもう１つの実施態様は差動読取り回路に
ある。たとえば、読取り回路”Ｂ“を内部ノード２５の
代わりに内部ノード２９に接続し、読取りワード線２２
Ｂを読取りワード線２２Ａに接続するように第６図を変
更すると、適正なセンス増幅器が両読取りビット線１８
Ａ１１８Ｂに接続されていると仮定して、このセルは差
動読取り能力を有する２ポート・セルとなる。

本発明のさらに別の特色は、バイポーラ・ドライバ・ト
ランジスタを有する読取り回路が複数の記憶セルと共に
使用できることである。第７図の構成図に、たとえば１
列のセルまたは１つのセル・アレイを構成する複数の記
憶セルを示す。各セルは、第１図に示したものと同様に
、出力側１３を介してバス／分離装置４０に結合された
記憶装置１０から成り、バス／分離装置４０はバス装置
４２に結合されている。

第７図の詳しい回路実施例を第８図に示す。第８図を第
４図及び第５図と比較すればよく分かる。

第７図と第８図の回路構成では、第３図ないし第５図の
回路のように、すべてのセルに読取り線ドライバ４４と
インピーダンス４６を設ける必要はない。その代わりに
、１つのドライバと１つのインピーダンスを使って１セ
ル列全体を読み取ることができる。第７図に示すように
、記憶装置１０．１０′などにそれぞれ関連するすべて
のバス／分離装置４０．４０”などは、共通制御線４７
を介して単一の制御ノード４５に結合される。同様に、
すべてのバス・ゲート４２．４２°などは単一の共通読
取りビット線１８に結合される。

このようにして、いずれかの記憶装置がデータ信号を、
関連するバス／分離装置から線４７を経て制御ノード４
５に伝送する場合、読取り線ドライバ４４は読取りビッ
ト線１８を駆動する。ドライバ４４の制御端子がフロー
トするのを防止するのに、１つのインピーダンス４６だ
けでよい。共通の読取り回路を形成するドライバ４４と
インピーダンス４６は、第１図のものと同様に、読取り
ビット線１８及び共通一定信号ノード３３に結合され、
複数の線がノード４５とビット線１８に入ってくる点の
みが異なる。

第７図の回路の動作は、読取り線ごとに複数の記憶セル
が設けられているために、各記憶セルはセルが個別にア
ドレスできるように個別の読取りワード線２２．２２’
などを有することが好ましい意思外は、第１図の回路の
動作と同様である。

第７図と第８図の回路による利点は、記憶セル当りの必
要装置数がより少ないことである。具体的には、第８図
に示すように、別々のバイポーラ・トランジスタ５４が
各セルごとに必要ではない。

このため、集積回路チップ上に作成されるセルをより小
型にすることができるだけでなく、読取りビット線１８
上のキャパシタンスも減少する。バイポーラ・トランジ
スタのコレクタのキャパシタンスは比較的高いので、読
取りビット線１８に結合されるコレクタが少ないほど、
全線キャパシタンスは低くなり、かつ線の切替え速度は
速り、シたがって読取り動作が速くできる。

第７図と第８図の読取り回路の配置は、同じ読取りビッ
ト線１８に少数の記憶セルが結合される場合に好ましく
、また第１図と第４図の回路配置は、読取りビット線１
８に多数の記憶セルが結合される場合に好ましい。第７
図と第８図の設計が第１図と第４図の設計よりも望まし
くなる点は、記憶セル・トランジスタに使用される製造
工程の種類、セル接続部品と線のキャパシタンス、バイ
ポーラ・トランジスタ５４のコレクタとベースのキャパ
シタンス、トランジスタ５０と５０“のソースのキャパ
シタンス、個々の記憶セル・トランジスタの大きさなど
を含めて、いくつかの要素に依有する。

本発明のさらに別の実施例は、第９図と第１０図に示す
セルである。第９図を第１図と比較すると、同じエレメ
ントが両方のセルに使用されているが、配置がわずかに
異なっていることが分かる。

第９図では、バス装置４２と読取り線ドライバ４４はそ
れぞれ一定信号端子Ｖｅ３１に結合されているが、第１
図では読取りビット線１８に結合されている。しかし、
読取り線ドライバの他の信号端子は、以前と同様に読取
りビット線１８に結合され、バス／分離装置４０とイン
ピーダンス４６も同じように結合されている。

第１０図の実施例と第４図の実施例の主な相違点は、第
１０図ではバイポーラ・トランジスタ５４が読取りビッ
ト線１８にエミッタ結合されているのに対し、第４図及
び第５図ではその線にコレクタ結合されていることであ
る。このため、バイポーラ・トランジスタ５４は、第４
図と第５図におけるようなプルダウン・ドライバではな
く、読取りビット線１８用のプルアップ・ドライバとし
て働く。すなわち、動作の際にバイポーラ・トランジス
タ５４は、オンになったとき、読取りビット線１８上の
信号レベルを低レベルから高レベル（Ｖ、と同じ高さ）
に移動させる。したがって、読取りビット線を高レベル
に事前充電する必要はない。

第１０図と第４図、第５図のもう１つの相違点は、第１
０図では、トランジスタ５６のゲートが、第４図、第５
図のように読取りビット線１８にではなく、読取りワー
ド線２２に結合されていることである。さらに、第９図
のバス／分離装置４０とバス装置４２に相当する第１０
図のトランジスタ８０と６２は、第４図、第５図のアナ
ログ・トランジスタ５０と６２とは形式が異なっている
。

具体的には、トランジスタ８０と６２は第１０図の好ま
しい実施態様ではＰＦＥＴを構成しているが、第４図、
第５図の好ましい実施態様ではＮＦＥＴを構成している
。したがって、読取りワード線２２が低レベルのときに
セルを読み取ることができる。

ただし、上述の相違点とは別に多くの類似点がある。た
とえば、連続読取りまたはラッチ機能が望ましい場合に
、トランジスタ６２を前述のように第４図でトランジス
タ５２を除去したのと同様に除去する（そのソース・ド
レイン電流通路で短絡させる）ことができる。さらに、
第６図の場合と同様に第２の読取り回路をノード２５に
接続して、２重読取りボート・セルを形式し、あるいは
ノード２９に接続して差動読取りセルを形成することが
できる。

第１０図の回路の動作は、読取り動作が第４図、第５図
のように高レベル信号ではなく、読取りワード線２２上
の低レベル信号によって開始され、読取りビット線１８
を読取りの前に高レベルに事前充電する必要はない意思
外は、第４図の回路の動作と同様である。

第１０図の利点は、バイポーラ・トランジスタ５４が読
取りビット線１８にエミッタ結合されていることである
。代表的なバイポーラ・トランジスタのエミッタは一般
にバイポーラ・トランジスタのコレクタよりキャパシタ
ンスが低いため、エミッタ結合すると読取りビット線上
のキャパシタンス負荷がより小さくなる。このため、読
取りビット線は、バイポーラ・トランジスタをコレクタ
結合した場合より速く高レベルから低レベルにまたはそ
の逆に切り替えることができる。ただし、セルの全切替
え時間はトランジスタ６０と６２の特性にも依有する。

本発明のもう１つの代替実施例を第１１図に示す。この
回路は、バス装置４２を除去しく線で置き換えて）第２
のドライバ４８を加えた意思外は、第１図の回路と幾分
類似している。バス装置４２を除去したことによって、
連続読取り動作が可能となり、セルがラッチとして機能
するようになる。

端子２ＯＡは書込みのためにクロック信号を受ける。第
２ドライバ４８の追加によって、高速ブツシュ・プル動
作を使って読取りビット線１８を駆動することがで可能
になる。第１１図のセルの特定の回路実施例を第１２図
に示す。この場合、第２のバイポーラ・トランジスタ６
４が第１１図の第２のドライバ４８を構成する。この回
路では、トランジスタ５０はバス／分離装置として、ま
たトランジスタ５４の飽和を防止するための装置として
機能する。

種々の実施例の動作を理解する助けとして、第１３図な
いし第１６図に時間応答図を示す。第１３図は、「読取
りＯ」動作中の第４図の回路の各点の電圧の経時変化を
示す。■□、は読取りワード線２２を経てトランジスタ
５２のゲートに送られる「読取り許可」電圧信号、ｖ４
９は回路のノード４９の電圧、Ｖ４５は制御ノード４５
の電圧、ＶＲＢＬは書込みビット線１８上の電圧である
。時間１＝０で、記憶装置１０に０”が記憶さている、
すなわち内部ノード２５は「高」レベルであり、ＶＲＥ
ＩＬも「高」である（事前充電されている）と仮定する
。ＶＲｗＬが「高」レベルになると、Ｖ４９とＶ４６も
急速に「高」レベルとなり、トランジスタ５２と５０が
急速にオンになることを示す。次にＶＲＢＬがトランジ
スタ５４によって、図示のように急速に「低」に引き下
げられ、Ｏ″が感知されたことを示す。ＶｌｌｌｗＬ、
が安定化する前に読取り動作が極めて迅速に実施された
ことが分かる。

第１４図は、「読取り１」動作中の第１０図の回路の電
圧の経時変化を示す。この場合、ＶＲＢＬは最初は「低
」レベルであり（読取りビット線１８が事前充電されて
いない）、読取りを開始するためにＶＲｗＬが「高」レ
ベルから「低」レベルになる。ＶＲＢＬが迅速に「高」
になって、読取りを実行することが分かる。

第１５図は、「書込み０」動作中の第４図の回路の電圧
の経時変化を示す。セルは最初″１°′を記憶しており
、すなわち、内部ノード２５の電圧Ｖ２５は「高」レベ
ルであり、内部ノード２９の電圧Ｖ２９は「低」レベル
であると仮定する１ｌＶ２６とＶ２９は共に反対方向に
非常に速く遷移し、すなわち書込みワード線２０を介し
てトランジスタ３２のゲートに送られる「書込み許可」
信号ＶｖｗＬに応答して、記憶装置１０が状態を変えた
ことが分かる。（この場合、書込みビット線１６は最初
に「高」レベルに事前充電されている。）第１６図は、
「書込み１」動作中の第４図の回路の電圧の経時変化を
示す。セルは最初″Ｏｎを記憶している。この場合も、
このセルについて非常に速い切替え（したがって書込み
）時間が実現されることが分かる。

本発明をその好ましい実施例に関して詳しく説明したが
、当業者なら、理解できるように、本発明の精神と範囲
から逸脱することなく、形式と内容に様々な変更を加え
ることができる。たとえば各実施例のＮＦＥＴ　）ラン
ジスタの代わりに、わずかの変更または変更なしでＰＦ
ＥＴ）ランジスタを使用することができ、またその逆も
可能であり、トランジスタ５０．５２．５ＢをＰＦＥＴ
に変えた場合には、バイポーラ・トランジスタ５４はＮ
ＰＮ型の代わりにＰＮＰ型になる。本発明は、たとえば
、本明細書で参照した「信号」として電圧レベルの代わ
りに光パルスを使用した光学的または電気光学的記憶装
置など、他の種類の記憶装置にも適用することができる
。

１０発明の効果 本発明によれば、動作が高速でありかつ記憶データが読
取り動作によって影響を受けない記憶装置を実現するこ
とができる。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成図である。 第２図は、代表的な従来技術による単一ビット・デュア
ル・ポート静的ＲＡＭセルの構成図である。 第３図は、第２図の記憶セルの代表的な従来技術による
実施態様の概略回路図である。 第４図は、第１図の実施例の概略回路図である。 第５図は、第１図の代替実施例の概略回路図である。 第６図は、第４図の読取り回路を２個使って２つの読取
りポートをもつ１つのセルを形成する、本発明の実施例
の概略回路図である。 第７図は、読取り回路が複数の記憶セルと共に使用され
る、本発明の実施例の構成図である。 第８図は、第７図の実施例の概略回路図である。 第９図は、本発明のセルの代替実施例の構成図である。 第１０図は、第９図の実施例の概略回路図である。 第１１図は、セルが連続読取りまたはラッチ動作が可能
な、本発明の別の代替実施例の構成図である。 第１２図は、第１１図の実施例の概略回路図である。 第１３図は、第４図の実施例における読取り動作のタイ
ミング図である。 第１４図は、第１０図の実施例における読取り動作のタ
イミング図である。 第１５図は、第４図の実施例における「高」レベルから
「低」レベルへの書込み動作のタイミング図である。 第１６図は、第４図の実施例における「低」レベルから
「高」レベルへの書込み動作のタイミング図である。 載 第８図 第１０図 第１２図

Claims (3)

【特許請求の範囲】
1. （１）データ信号を記憶する記憶セルと、 一方の信号路端子が読取り線に接続され、制御端子が許
   可線に接続されたバス装置と、 上記バス装置の他方の信号路端子と制御ノードとの間に
   接続され、制御端子が上記記憶セルに接続されたバス／
   分離装置と、 その信号路が上記読取り線と基準電圧との間に接続され
   、制御端子が上記制御ノードに接続され、上記バス装置
   及びバス／分離装置の導通に応答して上記読取り線に読
   取り信号を発生するドライバと を有する記憶回路。
2. （２）データ信号を記憶する記憶セルと、 一方の信号路端子が供給電圧に接続され、制御端子が許
   可線に接続されたバス装置と、 上記バス装置の他方の信号路端子と制御ノードとの間に
   接続され、制御端子が上記記憶セルに接続されたバス／
   分離装置と、 その信号路が上記供給電圧と上記読取り線との間に接続
   され、上記バス装置及びバス／分離装置の導通に応答し
   て上記読取り線に読取り信号を発生するドライバと を有する記憶回路。
3. （３）データ信号を記憶する記憶セルと、 その信号路が読取り線と制御ノードとの間に接続され、
   制御端子が上記記憶セルに接続されたバス／分離装置と
   、 その信号路が供給電圧と上記読取り線との間に接続され
   、制御端子が上記記憶セルに接続された第１のドライバ
   と、 その信号路が上記読取り線と基準電圧との間に接続され
   、制御端子が上記制御ノードに接続され、上記バス／分
   離装置及び上記第１のドライバの導通に応答して上記読
   取り線に読取り信号を発生する第２のドライバと を有する記憶回路。