JPH02130795A - 記憶回路 - Google Patents
記憶回路Info
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- JPH02130795A JPH02130795A JP1242396A JP24239689A JPH02130795A JP H02130795 A JPH02130795 A JP H02130795A JP 1242396 A JP1242396 A JP 1242396A JP 24239689 A JP24239689 A JP 24239689A JP H02130795 A JPH02130795 A JP H02130795A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
-
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は記憶セルに関するもので、さらに詳しくは、1
つまたは複数のセル用の単一ビット、デュアル・ポート
・セル及び片側読取り回路に関するものである。ある実
施例では、このセルは静的ランタム・アクセス記憶装置
(RAM)アレイに使用され、集積回路上でBICMO
8技術(すなわち、バイポーラ・トランジスタと0MO
8またはNMO8電界効果トランジスタ(FET)を有
するもの)によって実施できる。いくつかの代替実施例
も開示する。
つまたは複数のセル用の単一ビット、デュアル・ポート
・セル及び片側読取り回路に関するものである。ある実
施例では、このセルは静的ランタム・アクセス記憶装置
(RAM)アレイに使用され、集積回路上でBICMO
8技術(すなわち、バイポーラ・トランジスタと0MO
8またはNMO8電界効果トランジスタ(FET)を有
するもの)によって実施できる。いくつかの代替実施例
も開示する。
B、従来技術
静的RAM 0MO8記憶セルはよく知られている。
第2図に、−数的な従来技術によるセルの構成図を示す
。このような装置は一般に、それぞれデータ書込みと読
取りを行なうためにバス装置または転送装置E12及び
14に結合された記憶セルすなわち記憶装置10によっ
て構成される。記憶装置10の入力側11に結合された
書込みバス装置12により、書込みビット線(WBL)
16上のデータは、書込みワード線(WWL)20を経
て送られる書込み許可信号や書込みワード信号などの信
号を受は取ったとき、記憶装置に書き込まれる。このデ
ータは一般に、書込みビット線16上で低信号レベルま
たは高信号レベルで表される2進信号(論理″1″また
は0″)である。
。このような装置は一般に、それぞれデータ書込みと読
取りを行なうためにバス装置または転送装置E12及び
14に結合された記憶セルすなわち記憶装置10によっ
て構成される。記憶装置10の入力側11に結合された
書込みバス装置12により、書込みビット線(WBL)
16上のデータは、書込みワード線(WWL)20を経
て送られる書込み許可信号や書込みワード信号などの信
号を受は取ったとき、記憶装置に書き込まれる。このデ
ータは一般に、書込みビット線16上で低信号レベルま
たは高信号レベルで表される2進信号(論理″1″また
は0″)である。
読取り動作は、読取り許可信号または読取りワード信号
が読取りワード線(RWL)22を経て送られて、読取
りバス装置14を活動化させ、記憶装置工0からその出
力側13とバス装fit14を介して読取りビット線(
RBL)18にデータを読み出すときに、実行される。
が読取りワード線(RWL)22を経て送られて、読取
りバス装置14を活動化させ、記憶装置工0からその出
力側13とバス装fit14を介して読取りビット線(
RBL)18にデータを読み出すときに、実行される。
したがって、第2図のセルはデュアルφポート場メモリ
拳セルトシて動作し、第1のポートは書込みビット線と
書込みワード線の対であり、第2のポートは読取りビッ
ト線と読取りワード線の対である。
拳セルトシて動作し、第1のポートは書込みビット線と
書込みワード線の対であり、第2のポートは読取りビッ
ト線と読取りワード線の対である。
第3図に、第2図の従来技術によるセルの特定回路の実
施態様を示す。一般に″6デバイス・セル”として知ら
れるこのようなセルは、6個のトランジスタ、具体的に
は図の24.26.28.30.32.34で構成され
ている。この形式の回路は、たとえば米国特許第458
0245号明細書、第4838481号明細書、第48
44500号明細書、及びIBMテクニカル・ディスク
ロージ+’プルテン、Vol、3L No、1.198
8年6月、p、291に開示され、またこれと類似のセ
ルが、IBMテクニカル・ディスクロージ+”ブルテ’
、Vo 1.17、No、11.1975年4月、’p
、3338 に開示されている。
施態様を示す。一般に″6デバイス・セル”として知ら
れるこのようなセルは、6個のトランジスタ、具体的に
は図の24.26.28.30.32.34で構成され
ている。この形式の回路は、たとえば米国特許第458
0245号明細書、第4838481号明細書、第48
44500号明細書、及びIBMテクニカル・ディスク
ロージ+’プルテン、Vol、3L No、1.198
8年6月、p、291に開示され、またこれと類似のセ
ルが、IBMテクニカル・ディスクロージ+”ブルテ’
、Vo 1.17、No、11.1975年4月、’p
、3338 に開示されている。
このセルの主な特色は、フリップ・フロップまたはラッ
チで構成されるビット記憶装置である。
チで構成されるビット記憶装置である。
フリップ・フロップは4つのFET、具体的には24.
2B、2B、30によって2重交差結合インバータ構成
となっている。トランジスタ24は一般に、トランジス
タ26とは逆の導電型で、トランジスタ28は一般に、
トランジスタ30とは逆の導電型である。たとえば、ト
ランジスタ24と28は通常P型FET (PFET)
であり、トランジスタ26と30は通常N型FET(N
FET)である。トランジスタ24と26のソース・ド
レイン電流経路は、互いに直列に電圧源Vc31と接地
端子33の間に結合されている。同様にトランジスタ2
8と30のソース・ドレイン電流経路は、互いに直列に
電圧源Vc31と接地端子33の間に結合されている。
2B、2B、30によって2重交差結合インバータ構成
となっている。トランジスタ24は一般に、トランジス
タ26とは逆の導電型で、トランジスタ28は一般に、
トランジスタ30とは逆の導電型である。たとえば、ト
ランジスタ24と28は通常P型FET (PFET)
であり、トランジスタ26と30は通常N型FET(N
FET)である。トランジスタ24と26のソース・ド
レイン電流経路は、互いに直列に電圧源Vc31と接地
端子33の間に結合されている。同様にトランジスタ2
8と30のソース・ドレイン電流経路は、互いに直列に
電圧源Vc31と接地端子33の間に結合されている。
トランジスタ24と28のゲートは互いに結合され、同
様にトランジスタ28と30のゲートも互いに結合され
ている。
様にトランジスタ28と30のゲートも互いに結合され
ている。
トランジスタ28と30のゲートからトランジスタ24
と26のソース・ドレイン電流経路の交差部への接続が
、セルの第1の内部ノード25を形成し、トランジスタ
24と26のゲートからトランジスタ28と30のソー
ス・ドレイン電流経路の交差部への接続が、セルの第2
の内部ノード29を形成する。
と26のソース・ドレイン電流経路の交差部への接続が
、セルの第1の内部ノード25を形成し、トランジスタ
24と26のゲートからトランジスタ28と30のソー
ス・ドレイン電流経路の交差部への接続が、セルの第2
の内部ノード29を形成する。
記憶装置10の入力側(書込み用)は、書込みバス・ト
ランジスタ32のソース・ドレイン電流経路を介して書
込みビット線16に結合されている第1の内部ノード2
5である。トランジスタ32は、書込みワード線20を
経てそのゲートに供給される許可信号によって制御され
、フ’J−/ブ・フロップを2つの双安定状態のうちの
1つにして、線16上のデータをフリップ・フロップに
流れさせる。装置の出力側または読取り側にも同様な配
置が設けられている。第2の内部ノード29は、読取り
バス・トランジスタ34のソース・ドレイン電流経路を
介して読取りビット線18に結合されている。読取りは
、許可信号を読取りワード線22を経てトランジスタ3
4のゲートに送ることによって実行される。
ランジスタ32のソース・ドレイン電流経路を介して書
込みビット線16に結合されている第1の内部ノード2
5である。トランジスタ32は、書込みワード線20を
経てそのゲートに供給される許可信号によって制御され
、フ’J−/ブ・フロップを2つの双安定状態のうちの
1つにして、線16上のデータをフリップ・フロップに
流れさせる。装置の出力側または読取り側にも同様な配
置が設けられている。第2の内部ノード29は、読取り
バス・トランジスタ34のソース・ドレイン電流経路を
介して読取りビット線18に結合されている。読取りは
、許可信号を読取りワード線22を経てトランジスタ3
4のゲートに送ることによって実行される。
C0発明が解決しようとする問題点
第3図の従来技術によるセルは2ボ一ト方式で基本的デ
ータ読取り及びデータ書込み機能を実行するが、この装
置を動作する際に時々問題が発生する。問題の1つは、
書込み動作と読取り動作のどちらにも適切なビット線上
で電圧レベルの変化が必要なことである。たとえば、”
1″の読取りには読取りビット線18上の電圧の「引上
げ」または「引下げ」が必要である。バス・トランジス
タ34だけがこの動作に係わる場合、トランジスタ34
はFETであるために一般に大きな電流の処理や迅速な
切替えができないので、遅延が発生する。この遅延は、
複数のセルが同じビット線に接続される場合に増加し、
したがって克服すべき容量性負荷が増大する。また、読
取りビット線18上の電圧の変動も制限される。
ータ読取り及びデータ書込み機能を実行するが、この装
置を動作する際に時々問題が発生する。問題の1つは、
書込み動作と読取り動作のどちらにも適切なビット線上
で電圧レベルの変化が必要なことである。たとえば、”
1″の読取りには読取りビット線18上の電圧の「引上
げ」または「引下げ」が必要である。バス・トランジス
タ34だけがこの動作に係わる場合、トランジスタ34
はFETであるために一般に大きな電流の処理や迅速な
切替えができないので、遅延が発生する。この遅延は、
複数のセルが同じビット線に接続される場合に増加し、
したがって克服すべき容量性負荷が増大する。また、読
取りビット線18上の電圧の変動も制限される。
第3図のセルに関するもう1つの問題は、フリップ・フ
ロップに記憶されたデータが読取り動作自体によって時
々妨害されることである。時には、読取りワード線22
上の許可信号によるバス・トランジスタ34の活動化に
よって、読取りビット線18上のデータ電流またはその
他のスプリアス電流がトランジスタ34を通ってフリッ
プ・フロップ装置に流れ込み、またはそこから流れ出す
可能性があり、その電流は、セルの状態を変えてデータ
を破壊し、またはセルの作動速度を低下させるのに十分
なほど強い場合がある。トランジスタ34の大きさはフ
リップ・フロップ装置の大きさにとって決定的に重要で
ある。トランジスタ34に対する正しい寸法限界が守ら
れない場合は、セルの妨害の問題が発生する恐れがある
。
ロップに記憶されたデータが読取り動作自体によって時
々妨害されることである。時には、読取りワード線22
上の許可信号によるバス・トランジスタ34の活動化に
よって、読取りビット線18上のデータ電流またはその
他のスプリアス電流がトランジスタ34を通ってフリッ
プ・フロップ装置に流れ込み、またはそこから流れ出す
可能性があり、その電流は、セルの状態を変えてデータ
を破壊し、またはセルの作動速度を低下させるのに十分
なほど強い場合がある。トランジスタ34の大きさはフ
リップ・フロップ装置の大きさにとって決定的に重要で
ある。トランジスタ34に対する正しい寸法限界が守ら
れない場合は、セルの妨害の問題が発生する恐れがある
。
本発明の意図は、上述の欠点を矯正し、非常に速い情報
読取りが可能でかつ読取り妨害問題の影響を受は難い記
憶セルを提供することにある。
読取りが可能でかつ読取り妨害問題の影響を受は難い記
憶セルを提供することにある。
D1問題点を解決するための手段
本発明の一実施例(第1図、第4図)では、記憶回路は
読取り線(18)と制御ノード(45)との間に直列に
接続されたバス装置(42,52)及びバス/分離装置
(40,50)を有する。バス装置の制御端子は許可線
(22)に接続され、バス/分離装置の制御端子は記憶
セルに接続される。読取り線と基準電圧(33)との間
にはドライバ(44,54)が接続され、その制御端子
は制御ノードに接続される。ドライバは、バス装置及び
バス/分離装置が導通した時導通し、読取り線に高速読
取り信号を発生する。
読取り線(18)と制御ノード(45)との間に直列に
接続されたバス装置(42,52)及びバス/分離装置
(40,50)を有する。バス装置の制御端子は許可線
(22)に接続され、バス/分離装置の制御端子は記憶
セルに接続される。読取り線と基準電圧(33)との間
にはドライバ(44,54)が接続され、その制御端子
は制御ノードに接続される。ドライバは、バス装置及び
バス/分離装置が導通した時導通し、読取り線に高速読
取り信号を発生する。
本発明の別の実施例(第8図、第10図)では、バス装
置(42,82)は読取り線ではなく供給電圧(31)
に接続され、ドライバ(44,54)は供給電圧(31
)と読取り線(18)の間に接続され、上記一実施例の
場合と反対極性に読取り線を駆動する。
置(42,82)は読取り線ではなく供給電圧(31)
に接続され、ドライバ(44,54)は供給電圧(31
)と読取り線(18)の間に接続され、上記一実施例の
場合と反対極性に読取り線を駆動する。
本発明のさらに別の実施例(第11図、第12図)では
、バス装置が省略され、第2のドライバ(48,64)
が用いられ、第1のドライバ(44,54)と第2のド
ライバの組合せにより読取り線が駆動される。
、バス装置が省略され、第2のドライバ(48,64)
が用いられ、第1のドライバ(44,54)と第2のド
ライバの組合せにより読取り線が駆動される。
E、実施例
第1図に、本発明の一実施例の機能構成図を示す。しか
しながら本発明は、この特定の構成や別の図面に示した
構成に限定されるものではない。
しながら本発明は、この特定の構成や別の図面に示した
構成に限定されるものではない。
第1図で、単一ビットなどのデータを記憶するため、記
憶装置10が設けられている。記憶装置10はフリップ
・フロップを含むことができ、バス装置12の信号経路
の一端に結合された書込み用の入力側11を有する。こ
の信号経路の他端は書込みビット線16に結合され、信
号経路は書込みワード線(WWL)20上の信号によっ
て制御される。書込みビット線16上に存在する(たと
えば、高レベルまたは低レベルの信号によって表される
)情報は、書込みワード線20を経てバス装置12の制
御端子に送られる書込み許可(ワード選択)信号に応答
して、バス装置12を通って記憶装置10にゲートされ
る。
憶装置10が設けられている。記憶装置10はフリップ
・フロップを含むことができ、バス装置12の信号経路
の一端に結合された書込み用の入力側11を有する。こ
の信号経路の他端は書込みビット線16に結合され、信
号経路は書込みワード線(WWL)20上の信号によっ
て制御される。書込みビット線16上に存在する(たと
えば、高レベルまたは低レベルの信号によって表される
)情報は、書込みワード線20を経てバス装置12の制
御端子に送られる書込み許可(ワード選択)信号に応答
して、バス装置12を通って記憶装置10にゲートされ
る。
本発明は、読取り専用記憶装置(ROM)と接続して使
用することもでき、その場合にはエレメント11.12
.18.20は存在する必要がなく、また存在しても動
作させなくともよい。
用することもでき、その場合にはエレメント11.12
.18.20は存在する必要がなく、また存在しても動
作させなくともよい。
本発明の特徴は、第1図のエレメント40.42.44
.48によって一般的に示される読取り回路である。記
憶装置10の読取りまたは出力端子13は、バス/分離
装置40の制御端子に結合される。バス/分離装置40
も、第2のバス装置42の信号経路と直列に結合された
信号経路を膏する。バス装置42は、その信号経路を介
して読取りビット線(RBL)18に結合され、読取り
ワード線(RWL)22の入力側から装置42の制御端
子へ向かう信号によって制御される。バス/分離装置4
0の信号経路はさらに制御ノード45に結合され、次い
でインピーダンス46を介して接地可能な一定信号ノー
ド33、または電源の電圧端子などの他のいずれかの一
定信号供給源またはシンクに結合される。エレメント4
4は、読取りビット線18と一定信号ノード33の間に
結合された信号経路と制御ノード45に結合された制御
端子とを有する読取り線ドライバである。
.48によって一般的に示される読取り回路である。記
憶装置10の読取りまたは出力端子13は、バス/分離
装置40の制御端子に結合される。バス/分離装置40
も、第2のバス装置42の信号経路と直列に結合された
信号経路を膏する。バス装置42は、その信号経路を介
して読取りビット線(RBL)18に結合され、読取り
ワード線(RWL)22の入力側から装置42の制御端
子へ向かう信号によって制御される。バス/分離装置4
0の信号経路はさらに制御ノード45に結合され、次い
でインピーダンス46を介して接地可能な一定信号ノー
ド33、または電源の電圧端子などの他のいずれかの一
定信号供給源またはシンクに結合される。エレメント4
4は、読取りビット線18と一定信号ノード33の間に
結合された信号経路と制御ノード45に結合された制御
端子とを有する読取り線ドライバである。
バス装置42の主要機能は、バス装置42の制御端子に
読取りワード線22を介して供給される読取り許可(ワ
ード選択)信号を用いて、記憶装置10からの読取り動
作を行なわせることである。
読取りワード線22を介して供給される読取り許可(ワ
ード選択)信号を用いて、記憶装置10からの読取り動
作を行なわせることである。
連続読取りまたはラッチ機能が望ましい場合は、バス装
置42は必要でない。この場合、装置42の代わりに、
バス/分離装置40を読取りビット線18に直接接続す
る信号経路を使用してもよい。
置42は必要でない。この場合、装置42の代わりに、
バス/分離装置40を読取りビット線18に直接接続す
る信号経路を使用してもよい。
バス/分離装置40はその名が意味するように、2つの
機能を有する。すなわち、バス装置42と共にデータの
読取りを開始させるバス装置として働き、また記憶装置
10と読取りビット線18の間を分離して、読取りビッ
ト線18から読み取った信号または漂遊信号が、記憶装
置10に入ってこの装置に記憶されたデータに悪影響を
与えることを防止する。
機能を有する。すなわち、バス装置42と共にデータの
読取りを開始させるバス装置として働き、また記憶装置
10と読取りビット線18の間を分離して、読取りビッ
ト線18から読み取った信号または漂遊信号が、記憶装
置10に入ってこの装置に記憶されたデータに悪影響を
与えることを防止する。
読取り線ドライバ44の主目的は、読込み動作の開始時
に記憶装置10中の信号レベルが読取りビット線18上
の待機信号レベルと異なるレベルにある場合に、読取り
ビット線18上の信号レベルを迅速に遷移させることで
ある。高速記憶動作゛のためには、読取りビット線18
上の信号レベルが、記憶装置10中のデータを妨害する
ことなく、低レベルから高レベルへまたはその逆にでき
るだけ速く移動する必要がある。このレベルの変化がセ
ンス増幅器(図示せず)によって感知され、データが読
み取られる。
に記憶装置10中の信号レベルが読取りビット線18上
の待機信号レベルと異なるレベルにある場合に、読取り
ビット線18上の信号レベルを迅速に遷移させることで
ある。高速記憶動作゛のためには、読取りビット線18
上の信号レベルが、記憶装置10中のデータを妨害する
ことなく、低レベルから高レベルへまたはその逆にでき
るだけ速く移動する必要がある。このレベルの変化がセ
ンス増幅器(図示せず)によって感知され、データが読
み取られる。
インピーダンス48の主要機能は、読取り線ドライバ4
4の制御端子が記憶サイクル間で「フロート」するのを
防止して、ドライバが記憶サイクル中の誤った時間にオ
ンにならないようにすることである。しかし、ドライバ
44の制御端子が「フローティング」問題の影響を受け
ない場合には、インピーダンス46は不要である。
4の制御端子が記憶サイクル間で「フロート」するのを
防止して、ドライバが記憶サイクル中の誤った時間にオ
ンにならないようにすることである。しかし、ドライバ
44の制御端子が「フローティング」問題の影響を受け
ない場合には、インピーダンス46は不要である。
第3図のセルの好ましい回路実施態様を第4図と第5図
に示す。第4図では、点線で示した記憶装置10は、第
2図の従来技術と同様に、4つのトランジスタ、好まし
くはFETから構成される。
に示す。第4図では、点線で示した記憶装置10は、第
2図の従来技術と同様に、4つのトランジスタ、好まし
くはFETから構成される。
トランジスタ24と28は、抵抗器でもよいが、PFE
Tが好ましい。トランジスタ26と30はNFETであ
ることが好ましい。これらのトランジスタへの内部電力
は、電圧端子Vc31と大地の間の電圧によって供給さ
れる。内部ノード25は書込み用の入力を形成し、読取
り用の出力も形成する。別法として、内部ノード29が
出力を形成することもできる。これらの2つの内部ノー
ドの差電圧は最高で(V、−接地電圧)である。
Tが好ましい。トランジスタ26と30はNFETであ
ることが好ましい。これらのトランジスタへの内部電力
は、電圧端子Vc31と大地の間の電圧によって供給さ
れる。内部ノード25は書込み用の入力を形成し、読取
り用の出力も形成する。別法として、内部ノード29が
出力を形成することもできる。これらの2つの内部ノー
ドの差電圧は最高で(V、−接地電圧)である。
第4図の好ましい実施例のバス装置12は、内部ノード
25と書込みビット線18の間に結合されたソース・ド
レイン電流経路を持つNFET32を含む。トランジス
タ32のソース端子を内部ノード25に結合し、トラン
ジスタ32のドレイン端子を書込みビット線1θに結合
することが好ましい。トランジスタ32のゲート端子は
制御端子を含み、それは書込みワード線20に結合され
ている。
25と書込みビット線18の間に結合されたソース・ド
レイン電流経路を持つNFET32を含む。トランジス
タ32のソース端子を内部ノード25に結合し、トラン
ジスタ32のドレイン端子を書込みビット線1θに結合
することが好ましい。トランジスタ32のゲート端子は
制御端子を含み、それは書込みワード線20に結合され
ている。
本発明の読取り回路は、1つの片側読取り回路を形成す
るために、4つのトランジスタ、具体的には2つのNF
ET50.52.1つのNPN型バイポーラ・トランジ
スタ54、及び1つのNFET50を用いて実施するこ
とが好ましい。トランジスタ50は第1図のバス/分離
装置40を構成し、トランジスタ52は第1図のバス装
置42を構成する。図のように、トランジスタ50と5
2のソース・ドレイン電流経路は、読取りビット線18
と制御ノード45の間で互いに直列に結合されている。
るために、4つのトランジスタ、具体的には2つのNF
ET50.52.1つのNPN型バイポーラ・トランジ
スタ54、及び1つのNFET50を用いて実施するこ
とが好ましい。トランジスタ50は第1図のバス/分離
装置40を構成し、トランジスタ52は第1図のバス装
置42を構成する。図のように、トランジスタ50と5
2のソース・ドレイン電流経路は、読取りビット線18
と制御ノード45の間で互いに直列に結合されている。
好ましい実施例では、トランジスタ50のソース端子は
ノード45に結合され、このトランジスタのドレイン端
子はトランジスタ52のソース端子に結合され、トラン
ジスタ52のドレイン端子は読取りビット線18に結合
されている。トランジスタ50のゲート端子は記憶装置
10の内部ノード25に結合され、トランジスタ52の
ゲート端子は読取りワード線22に結合されている。連
続読取りまたはラッチ機能が望ましい場合には、トラン
ジスタ52は取り除く(そのソース・ドレイン電流経路
を短絡する)こともできる。
ノード45に結合され、このトランジスタのドレイン端
子はトランジスタ52のソース端子に結合され、トラン
ジスタ52のドレイン端子は読取りビット線18に結合
されている。トランジスタ50のゲート端子は記憶装置
10の内部ノード25に結合され、トランジスタ52の
ゲート端子は読取りワード線22に結合されている。連
続読取りまたはラッチ機能が望ましい場合には、トラン
ジスタ52は取り除く(そのソース・ドレイン電流経路
を短絡する)こともできる。
第4図の好ましい実施例の読取りビット線ドライバ44
(第1図)は、好ましくはNPN型のバイポーラ・トラ
ンジスタ54を含む。このトランジスタのコレクタ端子
は読取りビット線18に結合することが好ましく、エミ
ヅタ端子は一定信号ノード33(この実施例では接地さ
れている)に結合され、ベース端子は制御ノード45に
結合されている。
(第1図)は、好ましくはNPN型のバイポーラ・トラ
ンジスタ54を含む。このトランジスタのコレクタ端子
は読取りビット線18に結合することが好ましく、エミ
ヅタ端子は一定信号ノード33(この実施例では接地さ
れている)に結合され、ベース端子は制御ノード45に
結合されている。
インピーダンス48(第1図)は、抵抗器を代わりに使
用してもよいが、第4図の好ましい実施例ではNFET
を含む。NFETを使用する場合、ソース・ドレイン電
流経路は制御ノード45と大地(好ましくは接地したソ
ース端子)の間に結合され、ゲート端子は読取りビット
線に結合されている。
用してもよいが、第4図の好ましい実施例ではNFET
を含む。NFETを使用する場合、ソース・ドレイン電
流経路は制御ノード45と大地(好ましくは接地したソ
ース端子)の間に結合され、ゲート端子は読取りビット
線に結合されている。
第4図の回路の代替実施例を第5図に示す。
第5図は、トランジスタ50のゲートが、第4図のよう
に内部ノード25ではなく記憶装置10の内部ノード2
9に接続されていること以外は、第4図と同じである。
に内部ノード25ではなく記憶装置10の内部ノード2
9に接続されていること以外は、第4図と同じである。
次に、特に第5図を参照して、第1図の記憶セルの読取
り動作について説明する。まず、論理n Onがあらか
じめ記憶装置10に記憶されていると仮定する。このO
レベルを読み出すために、読取りビット線18を通常高
レベルに「プリチャージ」する。(プリチャージ回路は
、たとえば、記憶装置のタイミング回路に結合された、
スイッチが電圧端子Vc31と読取りピッ+線18の間
に結合された抵抗性負荷によって実施できる。)記憶装
置10に0が記憶されると、内部ノード29は高レベル
となり、内部ノード25は低レベルとなる。
り動作について説明する。まず、論理n Onがあらか
じめ記憶装置10に記憶されていると仮定する。このO
レベルを読み出すために、読取りビット線18を通常高
レベルに「プリチャージ」する。(プリチャージ回路は
、たとえば、記憶装置のタイミング回路に結合された、
スイッチが電圧端子Vc31と読取りピッ+線18の間
に結合された抵抗性負荷によって実施できる。)記憶装
置10に0が記憶されると、内部ノード29は高レベル
となり、内部ノード25は低レベルとなる。
0データの読取りは、読取りワード線22を介してトラ
ンジスタ52のゲートに送られる信号によって開始され
る。デバイス52がオンになると、トランジスタ52は
読取りビット線18とトランジスタ50の間に信号導通
経路をもたらす。内部ノード29は高レベルであり、ト
ランジスタ50のゲートに結合されているので、トラン
ジスタ50も導通する。両方のデバイス50.52が導
通状態になると、読取りビット線18と制御ノード45
の間に、次いでバイポーラ・トランジスタ54のベース
に向かう電流経路が確立される。トランジスタ56は以
前からオンであり、読取りビット線18からトランジス
タ56のゲートに送られる高レベル信号によって接地端
子33に通じていタノで、トランジスタ54のベースは
最初は低レベルにあった。
ンジスタ52のゲートに送られる信号によって開始され
る。デバイス52がオンになると、トランジスタ52は
読取りビット線18とトランジスタ50の間に信号導通
経路をもたらす。内部ノード29は高レベルであり、ト
ランジスタ50のゲートに結合されているので、トラン
ジスタ50も導通する。両方のデバイス50.52が導
通状態になると、読取りビット線18と制御ノード45
の間に、次いでバイポーラ・トランジスタ54のベース
に向かう電流経路が確立される。トランジスタ56は以
前からオンであり、読取りビット線18からトランジス
タ56のゲートに送られる高レベル信号によって接地端
子33に通じていタノで、トランジスタ54のベースは
最初は低レベルにあった。
バイポーラ拳トランジスタ54がオンになって導通する
とすぐ、コレクタの電圧は急速に接地レベルに向かって
低下し、従って読取りビット線18上の電圧を急速に接
地レベルに引き下げる。読取りビット線18に結合され
たセンスアンプ(図示せず)が読取りビット線18上の
電圧の高レベルから低レベルへの変化を感知して、これ
を記憶セルからOが読み取られたものと解釈する。トラ
ンジスタ56は他のトランジスタに比べて小さく、トラ
ンジスタ50.52が導通状態にあるときは、トランジ
スタ54のベースを低レベルに保持することはできない
。トランジスタ56の目的は、トランジスタ50または
52がオフのとき(すなわち、セルが待機モードまたは
書込みモードにあるとき)、トランジスタ54のベース
が接地レベルよ・り高いレベルに「フロート」するのを
防止することである。トランジスタ54に非フローティ
ング・ベースまたは誤ってオンになるのを防止するため
の他の機構が設けられている場合は、トランジスタ56
は必要でない。
とすぐ、コレクタの電圧は急速に接地レベルに向かって
低下し、従って読取りビット線18上の電圧を急速に接
地レベルに引き下げる。読取りビット線18に結合され
たセンスアンプ(図示せず)が読取りビット線18上の
電圧の高レベルから低レベルへの変化を感知して、これ
を記憶セルからOが読み取られたものと解釈する。トラ
ンジスタ56は他のトランジスタに比べて小さく、トラ
ンジスタ50.52が導通状態にあるときは、トランジ
スタ54のベースを低レベルに保持することはできない
。トランジスタ56の目的は、トランジスタ50または
52がオフのとき(すなわち、セルが待機モードまたは
書込みモードにあるとき)、トランジスタ54のベース
が接地レベルよ・り高いレベルに「フロート」するのを
防止することである。トランジスタ54に非フローティ
ング・ベースまたは誤ってオンになるのを防止するため
の他の機構が設けられている場合は、トランジスタ56
は必要でない。
ここで、第5図の記憶装置10に論理?11+’lが記
憶されており、このデータを読み取りたいものと仮定す
る。この場合、内部ノード29は低信号レベルを示し、
内部ノード25は高信号レベルを示すことになる。ノー
ド29が「低」レベルの場合、トランジスタ52がその
ゲートで読取りワード線22から許可信号を受は取って
オンになったときでも、トランジスタ50はオンになら
ない。
憶されており、このデータを読み取りたいものと仮定す
る。この場合、内部ノード29は低信号レベルを示し、
内部ノード25は高信号レベルを示すことになる。ノー
ド29が「低」レベルの場合、トランジスタ52がその
ゲートで読取りワード線22から許可信号を受は取って
オンになったときでも、トランジスタ50はオンになら
ない。
このため、制御ノード45は低電圧レベルにとどまり、
トランジスタ54のベースをも低電圧に保って、トラン
ジスタ54がそのコレクタ・エミッタ電流経路に沿って
導通するのを防止する。読取りビット線18は前と同様
に以前から高レベルにプリチャージされている。トラン
ジスタ54は読取り信号で導通しないので、読取りビッ
ト線18は高レベルのままであり、”1′がセンス増幅
器(図示せず)によって読み取られる。上述の読取り動
作はクロック式でも非クロック式でもよい。
トランジスタ54のベースをも低電圧に保って、トラン
ジスタ54がそのコレクタ・エミッタ電流経路に沿って
導通するのを防止する。読取りビット線18は前と同様
に以前から高レベルにプリチャージされている。トラン
ジスタ54は読取り信号で導通しないので、読取りビッ
ト線18は高レベルのままであり、”1′がセンス増幅
器(図示せず)によって読み取られる。上述の読取り動
作はクロック式でも非クロック式でもよい。
第4図の回路の動作は、読取りビット線18上のデータ
が第5図の読取りビット線18に対して反転されている
以外は、第5図の回路の動作と同じである。また第4図
における書込み時間は第5図の場合よりも速い。
が第5図の読取りビット線18に対して反転されている
以外は、第5図の回路の動作と同じである。また第4図
における書込み時間は第5図の場合よりも速い。
第3図の従来技術による回路に優る第4図及び第5図の
回路の利点は、記憶装置10に記憶されたデータが、読
取りビット線18とその付属回路(エレメント50,5
2.54.58)上で行なわれる読取り動作によって妨
害を非常に受は難いことである。トランジスタ50は、
読取りビット線18と記憶装置10の間である種の分離
を行ない、ソース−ドレイン電流経路とトランジスタ5
0のゲート端子の間の漏洩電流は非常に少ない。
回路の利点は、記憶装置10に記憶されたデータが、読
取りビット線18とその付属回路(エレメント50,5
2.54.58)上で行なわれる読取り動作によって妨
害を非常に受は難いことである。トランジスタ50は、
読取りビット線18と記憶装置10の間である種の分離
を行ない、ソース−ドレイン電流経路とトランジスタ5
0のゲート端子の間の漏洩電流は非常に少ない。
このため、読取りビット線18上の信号がトランジスタ
50のゲートを通って戻って記憶装置10内のデータを
変更することが困難である。
50のゲートを通って戻って記憶装置10内のデータを
変更することが困難である。
本発明のもう1つの重要な特色は、バイポーラ・トラン
ジスタ54の速い切替え速度と高い電流処理能力である
。一般にバイポーラ・トランジスタ54は同等の大きさ
のFETよりもはるかに高速でオン・オフ切替を行なう
ので、読取り回路におけるこの特定構成でバイポーラ−
トランジスタを使用することにより、読取りビット線1
8について極めて速い切替え時間(すなわち、低レベル
から高レベルの及びその逆の遷移)が可能となる。
ジスタ54の速い切替え速度と高い電流処理能力である
。一般にバイポーラ・トランジスタ54は同等の大きさ
のFETよりもはるかに高速でオン・オフ切替を行なう
ので、読取り回路におけるこの特定構成でバイポーラ−
トランジスタを使用することにより、読取りビット線1
8について極めて速い切替え時間(すなわち、低レベル
から高レベルの及びその逆の遷移)が可能となる。
記憶装置tioにおけるレベルよりも高い電圧レベル及
び電流レベルも処理可能である。しかし、般にバイポー
ラ・トランジスタはFETより大きく、またより多くの
電力を必要とするため、バイポーラ・トランジスタのみ
で記憶セル回路全体を構成するのは多くの場合望ましく
ない。したがって、記憶装置10には引き続き0MO8
装置を使用し、ビット線切替え用に1つだけバイポーラ
・トランジスタを使用すると、集積回路チップ上でセル
を非常に小さく保ちながら、かつ高速切替え時間を得る
という目標が達成される。またこのセルは、全バイポー
ラ・トランジスタのセルによって引き出されるよりも少
ない全電流を引き出すことができる。
び電流レベルも処理可能である。しかし、般にバイポー
ラ・トランジスタはFETより大きく、またより多くの
電力を必要とするため、バイポーラ・トランジスタのみ
で記憶セル回路全体を構成するのは多くの場合望ましく
ない。したがって、記憶装置10には引き続き0MO8
装置を使用し、ビット線切替え用に1つだけバイポーラ
・トランジスタを使用すると、集積回路チップ上でセル
を非常に小さく保ちながら、かつ高速切替え時間を得る
という目標が達成される。またこのセルは、全バイポー
ラ・トランジスタのセルによって引き出されるよりも少
ない全電流を引き出すことができる。
本発明のもう1つの特色は、インピーダンスを使用する
ことであり、具体的に言うと、待機動作中にトランジス
タ56を使ってトランジスタ54のベースを低レベルに
維持することである。トランジスタ56でトランジスタ
54のベースを大地と結合しないと、トランジスタ54
はそのベースで、制御ノード45からの「フロートする
」または予測不能の電圧レベルを受ける可能性がある。
ことであり、具体的に言うと、待機動作中にトランジス
タ56を使ってトランジスタ54のベースを低レベルに
維持することである。トランジスタ56でトランジスタ
54のベースを大地と結合しないと、トランジスタ54
はそのベースで、制御ノード45からの「フロートする
」または予測不能の電圧レベルを受ける可能性がある。
このようなフローティング・レベルによって、トランジ
スタ54が導通して、誤情報ビットを読取リピット線1
8に送り、恐らくはそれを記憶装置10にも戻すことが
あり得る。トランジスタ56の代わりに、セルが読み取
られないとき、トランジスタ54のベースを接地レベル
またはそれに近いレベルに維持するのに充分な抵抗器ま
たは別の種類のインピーダンスを使ってもよい。
スタ54が導通して、誤情報ビットを読取リピット線1
8に送り、恐らくはそれを記憶装置10にも戻すことが
あり得る。トランジスタ56の代わりに、セルが読み取
られないとき、トランジスタ54のベースを接地レベル
またはそれに近いレベルに維持するのに充分な抵抗器ま
たは別の種類のインピーダンスを使ってもよい。
第4図のセルのもう1つの目立った特色は、記憶装置1
0の内部ノード25と29の特別な配置である。具体的
には、内部ノード25は出力ノードとして使用され(す
なわち、トランジスタ50のゲートに結合され)、一方
策5図では、内部ノード29が出力ノードとして使用さ
れる。この構成によって、第4図のセルは第5図のセル
よりもかなり速い書込みが可能になる。またそれによっ
て、第4図の読取りビット線18上のデータ信号が第5
図の読取りビット線18上のデータ信号に対して反転さ
れる。
0の内部ノード25と29の特別な配置である。具体的
には、内部ノード25は出力ノードとして使用され(す
なわち、トランジスタ50のゲートに結合され)、一方
策5図では、内部ノード29が出力ノードとして使用さ
れる。この構成によって、第4図のセルは第5図のセル
よりもかなり速い書込みが可能になる。またそれによっ
て、第4図の読取りビット線18上のデータ信号が第5
図の読取りビット線18上のデータ信号に対して反転さ
れる。
第4図と第5図のセルは本発明の2ポート片側読取りセ
ルの形の実施態様を示すが、他の実施態様も可能である
。たとえば第6図は、1つの書込みボートと2つの読取
りボートを宵し、各読取りボートからそれぞれ第4図の
読取り回路と類似の読取り回路(”A”またはB″)を
有するという、3ボート・セルを示す。読取りワード線
22Aと読取りビット線18A1及び別の読取りワード
線22Bと読取りビット線18Bが、それぞれ各ボート
に設けられている。両ポートは望むならば内部ノード2
5または、29に接続される。こうすると、2以上の独
立したボートから同じデータにアクセスできるようにな
る。データの書込みについても同様な配置が可能であり
、複数のボートを書込みのため内部ノード25に接続す
ることができる。
ルの形の実施態様を示すが、他の実施態様も可能である
。たとえば第6図は、1つの書込みボートと2つの読取
りボートを宵し、各読取りボートからそれぞれ第4図の
読取り回路と類似の読取り回路(”A”またはB″)を
有するという、3ボート・セルを示す。読取りワード線
22Aと読取りビット線18A1及び別の読取りワード
線22Bと読取りビット線18Bが、それぞれ各ボート
に設けられている。両ポートは望むならば内部ノード2
5または、29に接続される。こうすると、2以上の独
立したボートから同じデータにアクセスできるようにな
る。データの書込みについても同様な配置が可能であり
、複数のボートを書込みのため内部ノード25に接続す
ることができる。
本発明で可能なもう1つの実施態様は差動読取り回路に
ある。たとえば、読取り回路”B“を内部ノード25の
代わりに内部ノード29に接続し、読取りワード線22
Bを読取りワード線22Aに接続するように第6図を変
更すると、適正なセンス増幅器が両読取りビット線18
A118Bに接続されていると仮定して、このセルは差
動読取り能力を有する2ポート・セルとなる。
ある。たとえば、読取り回路”B“を内部ノード25の
代わりに内部ノード29に接続し、読取りワード線22
Bを読取りワード線22Aに接続するように第6図を変
更すると、適正なセンス増幅器が両読取りビット線18
A118Bに接続されていると仮定して、このセルは差
動読取り能力を有する2ポート・セルとなる。
本発明のさらに別の特色は、バイポーラ・ドライバ・ト
ランジスタを有する読取り回路が複数の記憶セルと共に
使用できることである。第7図の構成図に、たとえば1
列のセルまたは1つのセル・アレイを構成する複数の記
憶セルを示す。各セルは、第1図に示したものと同様に
、出力側13を介してバス/分離装置40に結合された
記憶装置10から成り、バス/分離装置40はバス装置
42に結合されている。
ランジスタを有する読取り回路が複数の記憶セルと共に
使用できることである。第7図の構成図に、たとえば1
列のセルまたは1つのセル・アレイを構成する複数の記
憶セルを示す。各セルは、第1図に示したものと同様に
、出力側13を介してバス/分離装置40に結合された
記憶装置10から成り、バス/分離装置40はバス装置
42に結合されている。
第7図の詳しい回路実施例を第8図に示す。第8図を第
4図及び第5図と比較すればよく分かる。
4図及び第5図と比較すればよく分かる。
第7図と第8図の回路構成では、第3図ないし第5図の
回路のように、すべてのセルに読取り線ドライバ44と
インピーダンス46を設ける必要はない。その代わりに
、1つのドライバと1つのインピーダンスを使って1セ
ル列全体を読み取ることができる。第7図に示すように
、記憶装置10.10′などにそれぞれ関連するすべて
のバス/分離装置40.40”などは、共通制御線47
を介して単一の制御ノード45に結合される。同様に、
すべてのバス・ゲート42.42°などは単一の共通読
取りビット線18に結合される。
回路のように、すべてのセルに読取り線ドライバ44と
インピーダンス46を設ける必要はない。その代わりに
、1つのドライバと1つのインピーダンスを使って1セ
ル列全体を読み取ることができる。第7図に示すように
、記憶装置10.10′などにそれぞれ関連するすべて
のバス/分離装置40.40”などは、共通制御線47
を介して単一の制御ノード45に結合される。同様に、
すべてのバス・ゲート42.42°などは単一の共通読
取りビット線18に結合される。
このようにして、いずれかの記憶装置がデータ信号を、
関連するバス/分離装置から線47を経て制御ノード4
5に伝送する場合、読取り線ドライバ44は読取りビッ
ト線18を駆動する。ドライバ44の制御端子がフロー
トするのを防止するのに、1つのインピーダンス46だ
けでよい。共通の読取り回路を形成するドライバ44と
インピーダンス46は、第1図のものと同様に、読取り
ビット線18及び共通一定信号ノード33に結合され、
複数の線がノード45とビット線18に入ってくる点の
みが異なる。
関連するバス/分離装置から線47を経て制御ノード4
5に伝送する場合、読取り線ドライバ44は読取りビッ
ト線18を駆動する。ドライバ44の制御端子がフロー
トするのを防止するのに、1つのインピーダンス46だ
けでよい。共通の読取り回路を形成するドライバ44と
インピーダンス46は、第1図のものと同様に、読取り
ビット線18及び共通一定信号ノード33に結合され、
複数の線がノード45とビット線18に入ってくる点の
みが異なる。
第7図の回路の動作は、読取り線ごとに複数の記憶セル
が設けられているために、各記憶セルはセルが個別にア
ドレスできるように個別の読取りワード線22.22’
などを有することが好ましい意思外は、第1図の回路の
動作と同様である。
が設けられているために、各記憶セルはセルが個別にア
ドレスできるように個別の読取りワード線22.22’
などを有することが好ましい意思外は、第1図の回路の
動作と同様である。
第7図と第8図の回路による利点は、記憶セル当りの必
要装置数がより少ないことである。具体的には、第8図
に示すように、別々のバイポーラ・トランジスタ54が
各セルごとに必要ではない。
要装置数がより少ないことである。具体的には、第8図
に示すように、別々のバイポーラ・トランジスタ54が
各セルごとに必要ではない。
このため、集積回路チップ上に作成されるセルをより小
型にすることができるだけでなく、読取りビット線18
上のキャパシタンスも減少する。バイポーラ・トランジ
スタのコレクタのキャパシタンスは比較的高いので、読
取りビット線18に結合されるコレクタが少ないほど、
全線キャパシタンスは低くなり、かつ線の切替え速度は
速り、シたがって読取り動作が速くできる。
型にすることができるだけでなく、読取りビット線18
上のキャパシタンスも減少する。バイポーラ・トランジ
スタのコレクタのキャパシタンスは比較的高いので、読
取りビット線18に結合されるコレクタが少ないほど、
全線キャパシタンスは低くなり、かつ線の切替え速度は
速り、シたがって読取り動作が速くできる。
第7図と第8図の読取り回路の配置は、同じ読取りビッ
ト線18に少数の記憶セルが結合される場合に好ましく
、また第1図と第4図の回路配置は、読取りビット線1
8に多数の記憶セルが結合される場合に好ましい。第7
図と第8図の設計が第1図と第4図の設計よりも望まし
くなる点は、記憶セル・トランジスタに使用される製造
工程の種類、セル接続部品と線のキャパシタンス、バイ
ポーラ・トランジスタ54のコレクタとベースのキャパ
シタンス、トランジスタ50と50“のソースのキャパ
シタンス、個々の記憶セル・トランジスタの大きさなど
を含めて、いくつかの要素に依有する。
ト線18に少数の記憶セルが結合される場合に好ましく
、また第1図と第4図の回路配置は、読取りビット線1
8に多数の記憶セルが結合される場合に好ましい。第7
図と第8図の設計が第1図と第4図の設計よりも望まし
くなる点は、記憶セル・トランジスタに使用される製造
工程の種類、セル接続部品と線のキャパシタンス、バイ
ポーラ・トランジスタ54のコレクタとベースのキャパ
シタンス、トランジスタ50と50“のソースのキャパ
シタンス、個々の記憶セル・トランジスタの大きさなど
を含めて、いくつかの要素に依有する。
本発明のさらに別の実施例は、第9図と第10図に示す
セルである。第9図を第1図と比較すると、同じエレメ
ントが両方のセルに使用されているが、配置がわずかに
異なっていることが分かる。
セルである。第9図を第1図と比較すると、同じエレメ
ントが両方のセルに使用されているが、配置がわずかに
異なっていることが分かる。
第9図では、バス装置42と読取り線ドライバ44はそ
れぞれ一定信号端子Ve31に結合されているが、第1
図では読取りビット線18に結合されている。しかし、
読取り線ドライバの他の信号端子は、以前と同様に読取
りビット線18に結合され、バス/分離装置40とイン
ピーダンス46も同じように結合されている。
れぞれ一定信号端子Ve31に結合されているが、第1
図では読取りビット線18に結合されている。しかし、
読取り線ドライバの他の信号端子は、以前と同様に読取
りビット線18に結合され、バス/分離装置40とイン
ピーダンス46も同じように結合されている。
第10図の実施例と第4図の実施例の主な相違点は、第
10図ではバイポーラ・トランジスタ54が読取りビッ
ト線18にエミッタ結合されているのに対し、第4図及
び第5図ではその線にコレクタ結合されていることであ
る。このため、バイポーラ・トランジスタ54は、第4
図と第5図におけるようなプルダウン・ドライバではな
く、読取りビット線18用のプルアップ・ドライバとし
て働く。すなわち、動作の際にバイポーラ・トランジス
タ54は、オンになったとき、読取りビット線18上の
信号レベルを低レベルから高レベル(V、と同じ高さ)
に移動させる。したがって、読取りビット線を高レベル
に事前充電する必要はない。
10図ではバイポーラ・トランジスタ54が読取りビッ
ト線18にエミッタ結合されているのに対し、第4図及
び第5図ではその線にコレクタ結合されていることであ
る。このため、バイポーラ・トランジスタ54は、第4
図と第5図におけるようなプルダウン・ドライバではな
く、読取りビット線18用のプルアップ・ドライバとし
て働く。すなわち、動作の際にバイポーラ・トランジス
タ54は、オンになったとき、読取りビット線18上の
信号レベルを低レベルから高レベル(V、と同じ高さ)
に移動させる。したがって、読取りビット線を高レベル
に事前充電する必要はない。
第10図と第4図、第5図のもう1つの相違点は、第1
0図では、トランジスタ56のゲートが、第4図、第5
図のように読取りビット線18にではなく、読取りワー
ド線22に結合されていることである。さらに、第9図
のバス/分離装置40とバス装置42に相当する第10
図のトランジスタ80と62は、第4図、第5図のアナ
ログ・トランジスタ50と62とは形式が異なっている
。
0図では、トランジスタ56のゲートが、第4図、第5
図のように読取りビット線18にではなく、読取りワー
ド線22に結合されていることである。さらに、第9図
のバス/分離装置40とバス装置42に相当する第10
図のトランジスタ80と62は、第4図、第5図のアナ
ログ・トランジスタ50と62とは形式が異なっている
。
具体的には、トランジスタ80と62は第10図の好ま
しい実施態様ではPFETを構成しているが、第4図、
第5図の好ましい実施態様ではNFETを構成している
。したがって、読取りワード線22が低レベルのときに
セルを読み取ることができる。
しい実施態様ではPFETを構成しているが、第4図、
第5図の好ましい実施態様ではNFETを構成している
。したがって、読取りワード線22が低レベルのときに
セルを読み取ることができる。
ただし、上述の相違点とは別に多くの類似点がある。た
とえば、連続読取りまたはラッチ機能が望ましい場合に
、トランジスタ62を前述のように第4図でトランジス
タ52を除去したのと同様に除去する(そのソース・ド
レイン電流通路で短絡させる)ことができる。さらに、
第6図の場合と同様に第2の読取り回路をノード25に
接続して、2重読取りボート・セルを形式し、あるいは
ノード29に接続して差動読取りセルを形成することが
できる。
とえば、連続読取りまたはラッチ機能が望ましい場合に
、トランジスタ62を前述のように第4図でトランジス
タ52を除去したのと同様に除去する(そのソース・ド
レイン電流通路で短絡させる)ことができる。さらに、
第6図の場合と同様に第2の読取り回路をノード25に
接続して、2重読取りボート・セルを形式し、あるいは
ノード29に接続して差動読取りセルを形成することが
できる。
第10図の回路の動作は、読取り動作が第4図、第5図
のように高レベル信号ではなく、読取りワード線22上
の低レベル信号によって開始され、読取りビット線18
を読取りの前に高レベルに事前充電する必要はない意思
外は、第4図の回路の動作と同様である。
のように高レベル信号ではなく、読取りワード線22上
の低レベル信号によって開始され、読取りビット線18
を読取りの前に高レベルに事前充電する必要はない意思
外は、第4図の回路の動作と同様である。
第10図の利点は、バイポーラ・トランジスタ54が読
取りビット線18にエミッタ結合されていることである
。代表的なバイポーラ・トランジスタのエミッタは一般
にバイポーラ・トランジスタのコレクタよりキャパシタ
ンスが低いため、エミッタ結合すると読取りビット線上
のキャパシタンス負荷がより小さくなる。このため、読
取りビット線は、バイポーラ・トランジスタをコレクタ
結合した場合より速く高レベルから低レベルにまたはそ
の逆に切り替えることができる。ただし、セルの全切替
え時間はトランジスタ60と62の特性にも依有する。
取りビット線18にエミッタ結合されていることである
。代表的なバイポーラ・トランジスタのエミッタは一般
にバイポーラ・トランジスタのコレクタよりキャパシタ
ンスが低いため、エミッタ結合すると読取りビット線上
のキャパシタンス負荷がより小さくなる。このため、読
取りビット線は、バイポーラ・トランジスタをコレクタ
結合した場合より速く高レベルから低レベルにまたはそ
の逆に切り替えることができる。ただし、セルの全切替
え時間はトランジスタ60と62の特性にも依有する。
本発明のもう1つの代替実施例を第11図に示す。この
回路は、バス装置42を除去しく線で置き換えて)第2
のドライバ48を加えた意思外は、第1図の回路と幾分
類似している。バス装置42を除去したことによって、
連続読取り動作が可能となり、セルがラッチとして機能
するようになる。
回路は、バス装置42を除去しく線で置き換えて)第2
のドライバ48を加えた意思外は、第1図の回路と幾分
類似している。バス装置42を除去したことによって、
連続読取り動作が可能となり、セルがラッチとして機能
するようになる。
端子2OAは書込みのためにクロック信号を受ける。第
2ドライバ48の追加によって、高速ブツシュ・プル動
作を使って読取りビット線18を駆動することがで可能
になる。第11図のセルの特定の回路実施例を第12図
に示す。この場合、第2のバイポーラ・トランジスタ6
4が第11図の第2のドライバ48を構成する。この回
路では、トランジスタ50はバス/分離装置として、ま
たトランジスタ54の飽和を防止するための装置として
機能する。
2ドライバ48の追加によって、高速ブツシュ・プル動
作を使って読取りビット線18を駆動することがで可能
になる。第11図のセルの特定の回路実施例を第12図
に示す。この場合、第2のバイポーラ・トランジスタ6
4が第11図の第2のドライバ48を構成する。この回
路では、トランジスタ50はバス/分離装置として、ま
たトランジスタ54の飽和を防止するための装置として
機能する。
種々の実施例の動作を理解する助けとして、第13図な
いし第16図に時間応答図を示す。第13図は、「読取
りO」動作中の第4図の回路の各点の電圧の経時変化を
示す。■□、は読取りワード線22を経てトランジスタ
52のゲートに送られる「読取り許可」電圧信号、v4
9は回路のノード49の電圧、V45は制御ノード45
の電圧、VRBLは書込みビット線18上の電圧である
。時間1=0で、記憶装置10に0”が記憶さている、
すなわち内部ノード25は「高」レベルであり、VRE
ILも「高」である(事前充電されている)と仮定する
。VRwLが「高」レベルになると、V49とV46も
急速に「高」レベルとなり、トランジスタ52と50が
急速にオンになることを示す。次にVRBLがトランジ
スタ54によって、図示のように急速に「低」に引き下
げられ、O″が感知されたことを示す。VlllwL、
が安定化する前に読取り動作が極めて迅速に実施された
ことが分かる。
いし第16図に時間応答図を示す。第13図は、「読取
りO」動作中の第4図の回路の各点の電圧の経時変化を
示す。■□、は読取りワード線22を経てトランジスタ
52のゲートに送られる「読取り許可」電圧信号、v4
9は回路のノード49の電圧、V45は制御ノード45
の電圧、VRBLは書込みビット線18上の電圧である
。時間1=0で、記憶装置10に0”が記憶さている、
すなわち内部ノード25は「高」レベルであり、VRE
ILも「高」である(事前充電されている)と仮定する
。VRwLが「高」レベルになると、V49とV46も
急速に「高」レベルとなり、トランジスタ52と50が
急速にオンになることを示す。次にVRBLがトランジ
スタ54によって、図示のように急速に「低」に引き下
げられ、O″が感知されたことを示す。VlllwL、
が安定化する前に読取り動作が極めて迅速に実施された
ことが分かる。
第14図は、「読取り1」動作中の第10図の回路の電
圧の経時変化を示す。この場合、VRBLは最初は「低
」レベルであり(読取りビット線18が事前充電されて
いない)、読取りを開始するためにVRwLが「高」レ
ベルから「低」レベルになる。VRBLが迅速に「高」
になって、読取りを実行することが分かる。
圧の経時変化を示す。この場合、VRBLは最初は「低
」レベルであり(読取りビット線18が事前充電されて
いない)、読取りを開始するためにVRwLが「高」レ
ベルから「低」レベルになる。VRBLが迅速に「高」
になって、読取りを実行することが分かる。
第15図は、「書込み0」動作中の第4図の回路の電圧
の経時変化を示す。セルは最初″1°′を記憶しており
、すなわち、内部ノード25の電圧V25は「高」レベ
ルであり、内部ノード29の電圧V29は「低」レベル
であると仮定する1lV26とV29は共に反対方向に
非常に速く遷移し、すなわち書込みワード線20を介し
てトランジスタ32のゲートに送られる「書込み許可」
信号VvwLに応答して、記憶装置10が状態を変えた
ことが分かる。(この場合、書込みビット線16は最初
に「高」レベルに事前充電されている。)第16図は、
「書込み1」動作中の第4図の回路の電圧の経時変化を
示す。セルは最初″Onを記憶している。この場合も、
このセルについて非常に速い切替え(したがって書込み
)時間が実現されることが分かる。
の経時変化を示す。セルは最初″1°′を記憶しており
、すなわち、内部ノード25の電圧V25は「高」レベ
ルであり、内部ノード29の電圧V29は「低」レベル
であると仮定する1lV26とV29は共に反対方向に
非常に速く遷移し、すなわち書込みワード線20を介し
てトランジスタ32のゲートに送られる「書込み許可」
信号VvwLに応答して、記憶装置10が状態を変えた
ことが分かる。(この場合、書込みビット線16は最初
に「高」レベルに事前充電されている。)第16図は、
「書込み1」動作中の第4図の回路の電圧の経時変化を
示す。セルは最初″Onを記憶している。この場合も、
このセルについて非常に速い切替え(したがって書込み
)時間が実現されることが分かる。
本発明をその好ましい実施例に関して詳しく説明したが
、当業者なら、理解できるように、本発明の精神と範囲
から逸脱することなく、形式と内容に様々な変更を加え
ることができる。たとえば各実施例のNFET )ラン
ジスタの代わりに、わずかの変更または変更なしでPF
ET)ランジスタを使用することができ、またその逆も
可能であり、トランジスタ50.52.5BをPFET
に変えた場合には、バイポーラ・トランジスタ54はN
PN型の代わりにPNP型になる。本発明は、たとえば
、本明細書で参照した「信号」として電圧レベルの代わ
りに光パルスを使用した光学的または電気光学的記憶装
置など、他の種類の記憶装置にも適用することができる
。
、当業者なら、理解できるように、本発明の精神と範囲
から逸脱することなく、形式と内容に様々な変更を加え
ることができる。たとえば各実施例のNFET )ラン
ジスタの代わりに、わずかの変更または変更なしでPF
ET)ランジスタを使用することができ、またその逆も
可能であり、トランジスタ50.52.5BをPFET
に変えた場合には、バイポーラ・トランジスタ54はN
PN型の代わりにPNP型になる。本発明は、たとえば
、本明細書で参照した「信号」として電圧レベルの代わ
りに光パルスを使用した光学的または電気光学的記憶装
置など、他の種類の記憶装置にも適用することができる
。
10発明の効果
本発明によれば、動作が高速でありかつ記憶データが読
取り動作によって影響を受けない記憶装置を実現するこ
とができる。
取り動作によって影響を受けない記憶装置を実現するこ
とができる。
第1図は、本発明の一実施例の構成図である。
第2図は、代表的な従来技術による単一ビット・デュア
ル・ポート静的RAMセルの構成図である。 第3図は、第2図の記憶セルの代表的な従来技術による
実施態様の概略回路図である。 第4図は、第1図の実施例の概略回路図である。 第5図は、第1図の代替実施例の概略回路図である。 第6図は、第4図の読取り回路を2個使って2つの読取
りポートをもつ1つのセルを形成する、本発明の実施例
の概略回路図である。 第7図は、読取り回路が複数の記憶セルと共に使用され
る、本発明の実施例の構成図である。 第8図は、第7図の実施例の概略回路図である。 第9図は、本発明のセルの代替実施例の構成図である。 第10図は、第9図の実施例の概略回路図である。 第11図は、セルが連続読取りまたはラッチ動作が可能
な、本発明の別の代替実施例の構成図である。 第12図は、第11図の実施例の概略回路図である。 第13図は、第4図の実施例における読取り動作のタイ
ミング図である。 第14図は、第10図の実施例における読取り動作のタ
イミング図である。 第15図は、第4図の実施例における「高」レベルから
「低」レベルへの書込み動作のタイミング図である。 第16図は、第4図の実施例における「低」レベルから
「高」レベルへの書込み動作のタイミング図である。 載 第8図 第10図 第12図
ル・ポート静的RAMセルの構成図である。 第3図は、第2図の記憶セルの代表的な従来技術による
実施態様の概略回路図である。 第4図は、第1図の実施例の概略回路図である。 第5図は、第1図の代替実施例の概略回路図である。 第6図は、第4図の読取り回路を2個使って2つの読取
りポートをもつ1つのセルを形成する、本発明の実施例
の概略回路図である。 第7図は、読取り回路が複数の記憶セルと共に使用され
る、本発明の実施例の構成図である。 第8図は、第7図の実施例の概略回路図である。 第9図は、本発明のセルの代替実施例の構成図である。 第10図は、第9図の実施例の概略回路図である。 第11図は、セルが連続読取りまたはラッチ動作が可能
な、本発明の別の代替実施例の構成図である。 第12図は、第11図の実施例の概略回路図である。 第13図は、第4図の実施例における読取り動作のタイ
ミング図である。 第14図は、第10図の実施例における読取り動作のタ
イミング図である。 第15図は、第4図の実施例における「高」レベルから
「低」レベルへの書込み動作のタイミング図である。 第16図は、第4図の実施例における「低」レベルから
「高」レベルへの書込み動作のタイミング図である。 載 第8図 第10図 第12図
Claims (3)
- (1)データ信号を記憶する記憶セルと、 一方の信号路端子が読取り線に接続され、制御端子が許
可線に接続されたバス装置と、 上記バス装置の他方の信号路端子と制御ノードとの間に
接続され、制御端子が上記記憶セルに接続されたバス/
分離装置と、 その信号路が上記読取り線と基準電圧との間に接続され
、制御端子が上記制御ノードに接続され、上記バス装置
及びバス/分離装置の導通に応答して上記読取り線に読
取り信号を発生するドライバと を有する記憶回路。 - (2)データ信号を記憶する記憶セルと、 一方の信号路端子が供給電圧に接続され、制御端子が許
可線に接続されたバス装置と、 上記バス装置の他方の信号路端子と制御ノードとの間に
接続され、制御端子が上記記憶セルに接続されたバス/
分離装置と、 その信号路が上記供給電圧と上記読取り線との間に接続
され、上記バス装置及びバス/分離装置の導通に応答し
て上記読取り線に読取り信号を発生するドライバと を有する記憶回路。 - (3)データ信号を記憶する記憶セルと、 その信号路が読取り線と制御ノードとの間に接続され、
制御端子が上記記憶セルに接続されたバス/分離装置と
、 その信号路が供給電圧と上記読取り線との間に接続され
、制御端子が上記記憶セルに接続された第1のドライバ
と、 その信号路が上記読取り線と基準電圧との間に接続され
、制御端子が上記制御ノードに接続され、上記バス/分
離装置及び上記第1のドライバの導通に応答して上記読
取り線に読取り信号を発生する第2のドライバと を有する記憶回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/265,075 US4995001A (en) | 1988-10-31 | 1988-10-31 | Memory cell and read circuit |
US265075 | 1988-10-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02130795A true JPH02130795A (ja) | 1990-05-18 |
JP2594648B2 JP2594648B2 (ja) | 1997-03-26 |
Family
ID=23008862
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1242396A Expired - Lifetime JP2594648B2 (ja) | 1988-10-31 | 1989-09-20 | 記憶回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4995001A (ja) |
EP (1) | EP0367703B1 (ja) |
JP (1) | JP2594648B2 (ja) |
DE (1) | DE68920699T2 (ja) |
Families Citing this family (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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