KR100560948B1

KR100560948B1 - 6 트랜지스터 듀얼 포트 에스램 셀

Info

Publication number: KR100560948B1
Application number: KR1020040022194A
Authority: KR
Inventors: 홍병일
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2004-03-31
Filing date: 2004-03-31
Publication date: 2006-03-14
Also published as: CN100514491C; US7116605B2; JP4907067B2; JP2005293814A; CN1677566A; KR20050097129A; US20050226084A1

Abstract

본 발명은 6개의 트랜지스터로 구성된 듀얼 포트 SRAM 셀을 제공하므로써, 셀의 사이즈를 줄이면서도 읽기와 쓰기가 충돌없이 동시에 가능하도록 한 SRAM(Static Random Access Memory) 셀을 제공하고자 하는 것으로, 이를 위한 본 발명의 SRAM 셀은 1개의 제1트랜지스터로 구성되어, 워드 라인의 제어 신호에 따라 비트 라인으로부터의 데이터 입력 신호를 입력하는 기입부; 3개의 트랜지스터로 구성되어 상기 기입부를 통해 외부로부터 입력된 데이터를 저장 유지하는 데이터저장부; 및 2개의 트랜지스터로 구성되어 커먼 라인의 제어 신호에 따라 상기 데이터저장부에 저장된 데이터를 출력하는 읽기부로 구성된 것을 특징으로 한다.

에스램, 듀얼, 포트, 6개 트랜지스터

Description

6 트랜지스터 듀얼 포트 에스램 셀{6 Transistor Dual Port SRAM Cell}

도 1은 6개의 트랜지스터로 구성된 6TR 싱글 포트 SRAM의 메모리 회로의 일반적인 구성을 도시한 도면,

도 2는 8개의 트랜지스터로 구성된 8TR 듀얼 포트 SRAM의 메모리 회로의 일반적인 구성을 도시한 도면,

도 3은 본 발명에 따라 제공되는 6개의 트랜지스터로 구성된 6TR 듀얼 포트 SRAM 메모리 회로의 구성을 도시한 도면,

도 4는 본 발명에 따라 구성되는 도 3의 메모리 회로의 회로 각 부분에 대한 신호 상태를 도시한 타이밍도이다.

<도면의 주요 부분에 대한 부호의 설명>

BL, BLX: 비트 라인

WL : 워드 라인

C : 커먼 라인

D : 데이터 라인

본 발명은 반도체 메모리 장치인 에스램(Static Random Access Memory: SRAM)의 단위 셀(Cell) 회로에 대한 것이며, 특히, 6개의 트랜지스터로 구성된 듀얼(Dual) 포트(Port) SRAM 셀에 대한 것이다.

일반적으로 SRAM은 DRAM(Dynamic Random Access Memory)과 대별되어 래치 타입의 셀을 사용하고 있기 때문에 별도의 리프레쉬가 필요하지 않은 장점을 갖으며, 통상적으로 셀 회로는 6개의 트랜지스터로 구성되는 6TR 싱글 포트 SRAM(6 Transistor Single Port SRAM)이 사용되고 있다.

한편, 램(RAM) 내장형 TFT LCD 드라이버는 크게 두가지 동작이 수행된다. 하나는 디스플레이하고자 하는 데이터를 램에 저장하는 라이트(Write) 동작이고 다른하나는 램에 저장되어 있는 데이터를 주기적으로 읽어내는 리드(Read) 동작이다. 램에서 주기적으로 출력된 데이터는 출력드라이버를 통해 출력되어 LCD 패널에 스캔(Scan)된다.

이와 같은 램(RAM) 내장형 TFT LCD 드라이버에는 통상적인 6TR 싱글 포트 SDRAM 셀을 적용하는 경우 스캔 동작을 위한 데이터 리드시에 라이트 동작과 충돌이 발생되게 되는 바, 이를 해결하기 위하여 듀얼 포트 에스램 셀을 사용하게 된다.

도 1은 6TR 싱글 포트 에스램 셀의 회로도이고, 도 2는 8TR 듀얼 포트 에스 램 셀에 대한 회로도이다.

도 1을 참조하면, 메모리 셀(100)은 워드라인(WL) 신호에 제어받아 셀의 저장노드(cellA, cellB)와 비트라인(BL, BLX)을 스위칭 연결하는 2개의 억세스트랜지스터(N02A, N02B)와, 저장노드(cellA, cellB) 사이에서 인버터 래치를 구성하는 4개의 트랜지스터(P00, O01, N00, N01)로 구성된다. 한쌍의 비트라인(BL, BLX)은 데이터의 입출력 경로이며, 워드라인(WL)은 입출력 제어를 위한 신호가 입력되는 경로이다.

정비트라인(BL)과 부비트라인(BLX)의 신호 레벨은 서로 상보관계에 있다. 즉, 하나가 하이(H)상태이면, 다른 하나는 로우(L)가 되는 것이 일반적이다. 그렇지만, SRAM의 값을 쓰거나 읽기 직전에는 SRAM의 동작 속도를 높이기 위해 두 신호의 레벨을 모두 하이(H) 또는 로우(L)로 하거나 또는 "VDD/2"과 같이 특정 레벨로 동일하게 만들어 주기도 한다.

SRAM 메모리 셀에서 쓰기(WRITE)나 읽기(READ) 동작 전후에서 정비트라인(BL) 및 부비트라인(BLX) 모두를 "VDD/2"로 만들어 주도록 한 경우에, SRAM 셀의 동작 과정은 다음과 같다.

데이터 값 하이(H)를 SRAM 메모리 셀에 기입한다고 할 때,

정비트라인(BL)과 부비트라인(BLX)을 "VDD/2"상태로 만들었다가, 정비트라인(BL)에는 하이(H)를 부비트라인(BLX)에는 로우(L) 값을 인가함으로써, SRAM에 쓰여질 값을 비트라인에 실리도록 한다. 그 후, 워드라인(WL)을 하이(H)로 인에이블시키면 정비트라인(BL) 및 부비트라인(BLX)의 값들은 각기 셀저장노드(cellA, cellB)로 입력된다.

트랜지스터(P00, N00) 및 트랜지스터(P01, N01)는 각기 쌍을 이루는 인버터 구조이므로 입력 노드의 값을 반전 출력하게 된다.

따라서, 정비트라인(BL)으로부터 데이터가 입력되어 억세스트랜지스터(N02A)를 통해 셀저장노드 cellA로 하이(H) 레벨 신호가 입력 되면, 그 입력 신호는 인버터(P00, N00)를 거치면서 반전 출력되고 셀저장노드 cellB는 로우(L) 레벨 상태로 된다.

마찬가지로, 부비트라인(BLX)으로부터 입력되어 트랜지스터(N02B)를 통해 셀저장노드 cellB로 로우(L) 레벨 신호가 입력되면, 그 입력 신호는 인버터(P01, N01)를 거치면서 반전 출력되고 셀저장노드 cellA는 하이(H) 레벨 상태로 된다.

따라서, 노드 cellA, 노드 cellB는 각각 하이(H), 로우(L) 상태를 안정적으로 유지하게 된다.

이 상태에서 워드 라인(WL)을 로우(L) 상태로 만들도록 하면, 정비트라인(BL) 및 부비트라인(BLX)으로부터 신호 레벨이 새로 인가되지 않더라도 인버터 래치에 의하여 노드 cellA 및 노드 cellB의 신호 레벨은 저장된 데이터 값으로서 안정적으로 유지된다.

SRAM 셀에 저장되어 있는 데이터를 읽어 내는 읽기(READ) 동작에서는, 워드 라인(WL)을 먼저 구동하여 워드라인을 하이(H) 상태로 한다. 이는 쓰기(WRITE) 동작에서와는 반대이다.

정비트라인(BL) 및 부비트라인(BLX)이 "VDD/2"인 상태에서 워드라인(WL)으로 하이(H) 레벨을 입력하면 노드 cellA, 노드 cellB에 저장되어 있던, 하이(H) 레벨 및 로우(L) 레벨 신호가 억세스트랜지스터 N02A 및 N02B를 통하여 각기 비트라인(BL) 및 비트라인(BLX)으로 출력된다. 이때, 비트라인(BL) 및 비트라인(BLX)의 신호 레벨은 각각 하이(H) 및 로우(L)로 읽혀지게 된다.

도 2에 도시한 8TR 듀얼 포트 SRAM 셀(110)은 4개의 N트랜지스터(N12A, N10, N11, N12B)와 4개의 PMOS 트랜지스터(P10, P11, P12, P13)로 구성된다.

기본 구성은 도 1에 도시한 6TR 싱글 포트 SRAM과 유사하며, 여기에 두개의 PMOS 트랜지스터(P12, P13)을 추가한 구조를 가진다. 추가된 2개의 트랜지스터는 싱글 포트 SRAM이 읽기(READ)와 쓰기(WRITE)를 동시에 할 수 없다는 단점을 극복하기 위한 것이다.

즉, 8TR 듀얼 포트 에스램(Dual Port SRAM) 셀(110)은 쓰기(WRITE) 동작시에는 디스플레이하고자 하는 데이터가 비트라인 쌍(BL/BLX)을 통해 셀 저장노드에 저장되고 읽기(READ) 동작시에는 저장된 데이터가 데이터라인(D)을 통해 출력된다. 따라서 도 1에 도시된 바와 같은 8 트랜지스터 듀얼 포트 에스램 셀(110)에서는 쓰기 동작을 위한 패스(Path)와 읽기 동작을 위한 패스가 분리되어 있으므로 쓰기 및 읽기 동작이 충돌없이 독립적으로 수행될 수 있다.

더 구체적으로 설명하면, 동작은 도 1의 싱글 포트 SRAM의 동작과 기본적으로 동일 원리에 기반하고 있다.

다만, PMOS 트랜지스터 P12, P13을 추가하고, 커먼라인(C)의 신호 제어에 의해 셀 저장노드의 데이터를 데이터라인(D)으로 출력한다. 디폴트 상태에서 데이터 라인(D)는 NMOS 트랜지스터로 구성되는 풀다운(Pull-Down) 트랜지스터 N14에 의해 로우(L)를 출력한다.

SRAM의 메모리 셀(110)에 대한 쓰기(WRITE) 동작은, 정비트라인(BL) 및 부비트라인(BLX)에 각각 하이(H) 및 로우(L) 레벨 데이터를 싣고 나서 워드 라인(WL)을 하이(H) 상태로 전환하여 NMOS 트랜지스터 N12A, N12B를 온(ON)시키는 것으로 이루어진다. 이때 노드 cellA, 노드 cellB는 각각 하이(H) 및 로우(L) 신호가 저장된다.

커먼 라인(C)에 로우(L) 레벨 신호를 입력함으로써, SRAM의 메모리 셀(110)에 저장된 데이터를 데이터 라인(D)을 통해 출력할 수 있다.

다만, 커먼 라인(C)에 신호를 입력하기에 앞서 풀다운 트랜지스터 N14를 온(ON)시켜 데이터 라인(D)을 로우(L) 레벨로 만들고, 다시 풀다운 트랜지스터 N14를 오프(OFF)시키는 동작이 선행된다.

커먼 라인(C)에 로우(L) 레벨 신호를 입력하면, 커먼라인 선택 트랜지스터 P13이 온(ON)되고, 그에 따라 노드 cellC의 신호를 데이터 라인(D)으로 출력할 수 있다.

노드 cellC의 데이터는 노드 cellB의 신호에 의해 결정되며, 노드 cellB에 저장된 신호가 로우(L)일 경우, 풀업트랜지스터 P12가 온(ON)되어 cellC 값은 하이(H)로 된다. 이 경우, 커먼 라인 선택 트랜지스터 P13을 온(ON)하면 하이(H) 신호가 데이터 라인(D)으로 출력된다.

정비트라인(BL) 및 부비트라인(BLX)에 각각 로우(L) 및 하이(H) 신호를 입력 하여 SRAM의 메모리 셀에 데이터 '0'을 쓰기(WRITE)한 경우, 노드 cellA 및 노드 cellB에는 각각 로우(L) 및 하이(H) 신호가 저장된다.

따라서, 커먼라인(C)과 트랜지스터 P12, P13을 통하여 노드 cellB의 값을 읽어내려는 경우, 트랜지스터 P12는 오프(OFF)이고 트랜지스터 P13은 온(ON)되므로 출력노드인 데이터 라인(D)은 풀다운 트랜지스터 N14에 의해 만들어진 로우(L) 레벨을 유지하게 되므로, 로우(L) 신호를 출력하게 된다.

한편, 도 2와 같은 구성의 SRAM은 도 1의 싱글 포트 SRAM에 비해 읽기(READ)와 쓰기(WRITE)가 동시에 수행할 수 있다는 장점이 있지만, 8개의 트랜지스터로 구성되어 있으므로 단위 셀의 사이즈가 크다는 단점이 있다. 결국, SRAM에는 수많은 셀들이 어레이를 이루고 있는 바, 이러한 SRAM을 내장하게 되는 램(RAM) 내장형 TFT LCD 드라이버 칩은 그 사이즈가 증가될 수 밖에 없다.

본 발명은 전술한 바와 같은 종래의 구성에서의 단점을 극복하기 위한 것으로서, 6개의 트랜지스터로 구성된 듀얼 포트 SRAM 셀을 제공하므로써, 셀의 사이즈를 줄이면서도 읽기와 쓰기가 충동없이 동시에 가능하도록 한 SRAM을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명은, 1개의 제1트랜지스터로 구성되어, 워 드 라인의 제어 신호에 따라 비트 라인으로부터의 데이터 입력 신호를 입력하는 기입부; 3개의 트랜지스터로 구성되어 상기 기입부를 통해 외부로부터 입력된 데이터를 저장 유지하는 데이터저장부; 및 2개의 트랜지스터로 구성되어 커먼 라인의 제어 신호에 따라 상기 데이터저장부에 저장된 데이터를 출력하는 읽기부로 구성된 것을 특징으로 하는 6 트랜지스터 듀얼 포트 에스램 셀을 제공한다.

바람직하게, 상기 기입부는 게이트가 워드라인에 연결되고 일측단이 단일의 비트라인에 접속되고 타측단이 상기 데이터저장부에 접속된 단일의 제1트랜지스터로 구성된 것을 특징으로 한다. 그리고, 상기 데이터 저장부는, 상기 제1트랜지스터의 타측단을 구성하는 제1노드에 게이트가 접속되고 제1전원전압단과 제2노드 사이에 소스-드레인 경로가 접속된 제2트랜지스터; 게이트가 상기 제2노드에 연결되고 상기 제1노드와 제2전원전압단 사이에 소스-드레인 경로가 접속된 제3트랜지스터; 게이트가 상기 제1노드에 연결되고 상기 제2노드와 제2전원전압단 사이에 소스-드레인 경로가 접속된 제4트랜지스터로 구성된 것을 특징으로 한다. 또한, 상기 읽기부는 게이트가 상기 제2노드에 접속되어 제3노드와 상기 제2전원전압단 사이에 소스-드레인 경로가 접속된 제5트랜지스터; 및 커먼라인(C)에 게이트가 접속되고 읽기데이터가 실리는 데이터라인(D)과 상기 제3노드 사이에 소스-드레인 경로가 접속된 제6트랜지스터로 구성된 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 본 발명에 따른 6 트랜지스터 듀얼 포트 SRAM 셀의 회로 구성 및 동작을 설명하도록 한다.

도 3은 본 발명에 따라 구성된 6TR 듀얼 포트 SRAM 셀의 회로 구성을 도시한 것이다.

도 3에 도시한 바와 같이, 본 발명에 따른 6TR 듀얼 포트 SRAM 셀(120)은 5개의 NMOS 트랜지스터(N20A, N20, N21, N22, N23)와 1개의 PMOS 트랜지스터(P21)로 구성된다.

도 1 및 도 2와 달리 비트라인은 단일의 비트라인(BL)으로서 비트 라인(BL)과 반전된 신호가 입력되는 부비트라인(BLX)은 생략된다.

메모리 셀의 선택은 워드라인(WL)을 통해 이루어지며, 비트 라인(BL)으로 데이터가 입력되어 셀에 저장된다. 저장된 데이터는 커먼 라인(C)으로 입력된 제어신호에 의해 데이터 라인(D)으로 출력된다.

구체적으로, 본 발명의 6TR 듀얼 포트 SRAM 셀(120)은 1개의 트랜지스터로 구성되어 워드라인(WL)의 신호에 제어받아 단일의 비트라인(BL)으로부터 데이터 신호를 입력받는 기입부(122)와, 3개 트랜지스터로 구성되어 상기 기입 트랜지스터(N20A)로부터 제공된 데이터 신호를 저장하는 데이터 저장부(124)와, 2개의 트랜지스터로 구성되어 커먼라인(C)의 신호에 제어받아 데이터 저장부(124)에 저장된 데이터를 출력하는 읽기부(128)로 구성된다.

기입부(122)는 게이트가 워드라인(WL)에 연결되고 일측단이 비트라인(BL)에 접속되고 타측단이 데이터저장부(124)에 접속된 NMOS트랜지스터(N20A)로 구성된다.

NMOS 트랜지스터(N20A)는 워드 라인(WL)의 신호에 따라 온/오프 되어 비트 라인의 신호를 입력하는 액세스 트랜지스터이다. 스위치 온(ON) 상태에서 비트 라 인(BL)의 신호가 메모리 셀 내부로 전달되며, 스위치 오프(OFF) 상태에서는 비트 라인과의 연결을 끊는다. 이 엑세스 트랜지스터는 도 1 및 도 2의 NMOS 트랜지스터(N02A, N12A)와 본질적으로 동일한 기능을 수행한다고 말할 수 있지만 단일의 트랜지스터로 셀을 구성하고 있다는 점에서 크게 다르다.

데이터 저장부(124)는 입력된 데이터를 저장/유지하는 기능을 하는 바, 이를 위해 NMOS트랜지스터(N20A)의 타측단을 구성하는 셀저장노드 Cell2A에 게이트가 접속되고 공급전원전압단(VCC)과 셀저장노드 Cell2B 사이에 소스-드레인 경로가 접속된 PMOS트랜지스터(P21)과, 게이트가 셀저장노드 Cell2B에 연결되고 셀저장노드 Cell2A와 접지전압단(VSS) 사이에 소스-드레인 경로가 접속된 NMOS트랜지스터(N20)과, 게이트가 셀저장노드 Cell2A에 연결되고 셀저장노드 Cell2B와 접지전압단(VSS) 사이에 소스-드레인 경로가 접속된 NMOS트랜지스터(N21)로 구성된다.

읽기부(128)는 게이트가 셀저장노드 cell2B에 접속되어 노드 Cell2C와 접지전압단 사이에 소스-드레인경로가 접속된 NMOS트랜지스터(N22)와 커먼라인(C)에 게이트가 접속되고 읽기데이터가 실리는 데이터라인(D)과 노드 Cell2C 사이에 소스-드레인 경로가 접속된 NMOS트랜지스터(N23)으로 구성된다.

데이터라인(D)을 풀업 구동하는 PMOS 트랜지스터(P24)는 SRAM 셀(120) 외부에 부가되는 것으로서, 도면에 도시되지는 않았지만 데이터 라인(D)은 어레이된 복수의 메모리셀의 각 읽기부에 공통 접속되어 있으며, 메모리셀어레이블록이 블록화되어 구분되는 경우 각 블록마다 하나씩 배치되게 된다.

이하, 도 3에 도시한 본 발명의 SRAM 셀에 대해서 작동 상태를 설명한다.

(1) "쓰기(WRITE)" 모드에서,

사용자가 하나의 SRAM 셀(120)에 하이(H) 또는 로우(L)의 1비트 데이터를 저장하고자 할 수 있다.

비트 라인(BL)의 입력핀을 통하여 SRAM 셀(120)에 "하이(H)" 신호를 기록하고자 할 때, 먼저 비트 라인(BL)의 입력핀을 통해 하이(H) 신호를 인가한다. 비트 라인(BL)에 하이(H) 신호가 안정적으로 셋업 된 후에, 워드 라인(WL)에 하이 신호가 입력되면, NMOS 트랜지스터(N20A)가 온(ON)으로 되어 비트 라인(BL)의 신호가 노드 cell2A로 출력된다. 그 결과, 노드 cell2A는 "하이(H)" 상태가 된다.

노드 cell2A가 "하이(H)" 상태일 때, PMOS 트랜지스터 P21은 오프(OFF)이고 NMOS 트랜지스터 N21은 온(ON) 상태가 된다. 이에 따라, 노드 cell2B는 "로우(L)" 상태로 되고 NMOS 트랜지스터 N20 역시 오프(OFF)가 된다. 이 결과, 워드 라인(WL)에 의해 트랜지스터 N20A를 오프(OFF)시켜도 노드 cell2A는 "하이(H)", 노드 cell2B는 "로우(L)"인 기록 상태를 유지하게 된다.

SRAM 메모리 셀(120)에 "로우(L)" 신호를 기록하고자 할 때에도 그 방법은 마찬가지이다. 먼저, 비트 라인(BL)에 로우(L) 신호를 인가시키고 워드 라인(WL)에 하이(H) 신호를 인가하면, 트랜지스터 N20A는 온(ON)되어 비트 라인(BL)의 신호가 노드 cell2A로 출력된다. 그 결과, 노드 cell2A는 "로우(L)" 상태가 된다.

노드 cell2A가 "로우(L)" 상태일 때, PMOS 트랜지스터 P21은 온(ON) 되고 NMOS 트랜지스터 N21은 오프(OFF) 상태가 된다. 이에 따라, 노드 cell2B는 "하이(H)" 상태가 되고, NMOS 트랜지스터 N20 역시 온(ON) 된다. 이 결과, 워드 라 인(WL)에 의해 트랜지스터 N20A를 오프(OFF)시켜도 노드 cell2A는 "로우(L)", 노드 cell2B는 "하이(H)"인 기록 상태를 유지하게 된다.

(2) "읽기(READ)" 모드에서,

SRAM 메모리 셀(120)의 노드 cell2A 및 노드 cell2B에 기록된 데이터는 2개의 NMOS 트랜지스터 N22, N23을 통해, 데이터 라인(D)으로 출력될 수 있다.

데이터 라인(D)은 PMOS 트랜지스터 P24에 의해 "하이(H)" 상태로 만들어진다. 데이터 라인(D)은 2개의 NMOS 트랜지스터 N22, N23이 모두 온(ON)일 때만 "로우(L)" 신호를 출력하며, 이들 NMOS 트랜지스터 N22, N23 중 적어도 하나가 오프(OFF) 상태이면, "하이(H)" 신호를 출력한다.

커먼 라인(C)은 메모리 셀(120)에 기록된 데이터를 출력하기 위한 출력 신호를 입력하기 위한 것이다. 커먼 라인(C)의 신호가 "하이(H)"일 때, 메모리 셀의 노드 cell2A의 데이터와 동일한 신호 레벨이 데이터 라인(D)에 출력된다.

구체적으로, 비트 라인(BL)의 신호 레벨이 "하이(H)"이고 이에 따라 노드 cell2A가 "하이(H)" 상태인 경우, 노드 cell2B는 "로우(L)" 상태이므로 NMOS 트랜지스터 N22는 오프(OFF)되고, 커먼 라인(C)에 "하이(H)" 신호가 입력되어 NMOS 트랜지스터 N23이 온(ON) 되었을 때 데이터 라인(D)으로는 "하이(H)" 신호가 출력된다.

마찬가지로, 비트 라인(BL)의 신호 레벨이 "로우(L)"이고 이에 따라 노드 cell2A가 "로우(L)" 상태인 경우, 노드 cell2B는 "하이(H)" 상태이므로 NMOS 트랜지스터 N22는 온(ON) 되고, 커먼 라인(C)에 "하이(H)" 신호가 입력되어 NMOS 트랜 지스터 N23이 온(ON) 되었을 때 데이터 라인(D)으로는 "로우(L)" 신호가 출력된다.

도 4는, 도 3의 본 발명에 따른 SRAM 메모리 셀 회로에 대한 시뮬레이션 결과로서, 회로의 각 부분에 대한 신호 파형을 도시한 타이밍 도이다.

신호 BL, WL, C 및 pull-up은 각각 도 3의 비트 라인(BL), 워드 라인(WL), 커먼 라인(C)의 제어 신호 및 PMOS 풀업 트랜지스터 P24의 제어 신호이다.

신호 Cell2A, Cell2B 및 Cell2C는 각각 도 3의 SRAM(120)의 내부 노드인 노드 cell2A, 노드 cell2B 및 노드 cell2C의 신호값이다.

또한, 신호 D는 SRAM 메모리 셀로부터 출력되는 데이터 라인(D)의 출력 데이터 신호이다.

SRAM 메모리 셀의 노드 cell2A 및 노드 cell2B로 비트 라인(BL)을 통해 데이터를 입력하는 경우를 설명한다.

도 4에 도시한 바와 같이, WL 신호가 "하이(H)"로 전환될 때마다, Cell2A 신호의 레벨은 BL 신호의 레벨과 동일한 레벨로 전환된다. 이는 워드 라인의 신호 제어에 따라 비트 라인(BL)의 신호가 노드 cell2A로 그대로 출력되는 것을 의미한다.

한편, Cell2B 신호는 Cell2A 신호와 언제나 레벨 반전된 모양을 가진다. 이는 도 3의 노드 cell2A와 노드 cell2B의 신호가 레벨 반전된다는 사실을 확인 시켜주는 것이다.

또한, WL 신호가 하이(H)에서 로우(L)로 전환되어도, Cell2A 및 Cell2B의 값은 바뀌지 않는다. 이는 도 3의 메모리 셀 회로에서 워드 라인(WL)의 신호값을 하이(H)에서 로우(L)로 변환하여 엑세스 트랜지스터인 NMOS트랜지스터 N20A를 오프(OFF)시키더라도, 메모리 셀의 노드 cell2A 및 노드 cell2B의 전위를 그대로 유지한다는 사실을 확인시켜 주는 것이다. 이로서, 도 3의 메모리 셀이 메모리로서의 기능을 훌륭하게 수행하고 있음을 알 수 있다.

SRAM 셀에 기록된 데이터를 읽을 때에는, 커먼 라인(C)으로 제어 신호 C를 입력하도록 한다.

한편, 신호 C를 통해 데이터를 읽기 전에, PMOS트랜지스터 P24로 입력되는 입력 신호 pull-up를 이용하여 데이터 라인(D)의 출력 데이터 신호 D를 "하이(H)" 상태로 풀업 시키도록 한다. 도 3에서 풀업 트랜지스터 P24는 로우(L)일 때 작동하므로, 풀업 신호 pull-up가 "로우(L)"로 될 때 데이터 라인(D)의 출력 데이터 신호 D는 "하이(H)"를 출력하게 된다.

풀업 신호 pull-up이 로우 출력되어 출력 데이터 신호 D가 "하이" 레벨로 풀업 되어 있을 때, SRAM 메모리 셀에 읽기(READ)신호인 제어 신호 C가 입력되면 메모리 셀에 기록된 기록 데이터를 데이터 라인(D)으로 출력할 수 있다.

도 4에서, Cell2A는 "하이(H)", Cell2B는 "로우(L)"를 유지하고 있는 상태에서, 제어 신호 C가 "하이(H)"로 전환되어 데이터 읽기를 명령하면, 데이터 라인(D)의 출력 신호값은 "하이(H)"를 출력하게 된다. 또한, Cell2A 신호는 "로우(L)", Cell2B 신호는 "하이(H)"를 유지하고 있는 상태에서, 제어 신호 C가 "하이(H)"로 전환되어 데이터 읽기를 명령하면, 데이터 라인(D)의 출력 신호값은 "로우(L)"를 출력하게 된다.

이와 같은 방법으로, 비트 라인(BL), 워드 라인(WL) 및 커먼 라인(C)의 신호 값인 BL, WL, C에 따라서, SRAM 메모리 셀의 내부 노드인 노드 cell2A, 노드 cell2B에 저장된 데이터인 Cell2A, Cell2B의 신호 레벨을 데이터 라인(D)의 출력 데이터 신호 D로 출력할 수 있는 것이다.

이상과 같이, 본 발명의 구성을 실시예를 중심으로 상세히 설명하였으나 본 발명은 전술한 실시예에 한정되지 않으며, 본 발명의 기술사상 범위 내에서 다양하게 변경 실시될 수 있을 것이다.

이상과 같은 구성의 본 발명을 제공함으로써, 종래의 6개의 MOS트랜지스터로 설계되는 싱글 포트 SRAM(도 1참고)의 집적도를 높일 수 있다는 장점과, 8개의 MOS트랜지스터로 설계되는 듀얼 포트 SRAM(도 2참고)의 읽기와 쓰기가 동시에 가능하다는 장점을 모두 가지는 6개의 MOS 트랜지스터를 이용한 듀얼 포트 SRAM을 제공할 수 있게 되었다.

Claims

1개의 제1트랜지스터로 구성되어, 워드 라인의 제어 신호에 따라 비트 라인으로부터의 데이터 입력 신호를 입력하는 기입부;

3개의 트랜지스터로 구성되어 상기 기입부를 통해 외부로부터 입력된 데이터를 저장 유지하는 데이터저장부; 및

2개의 트랜지스터로 구성되어 커먼 라인의 제어 신호에 따라 상기 데이터저장부에 저장된 데이터를 출력하는 읽기부

로 구성된 것을 특징으로 하는 6 트랜지스터 듀얼 포트 에스램 셀.

제1항에 있어서,

상기 기입부는 게이트가 워드라인에 연결되고 일측단이 단일의 비트라인에 접속되고 타측단이 상기 데이터저장부에 접속된 단일의 제1트랜지스터로 구성된 것을 특징으로 하는 6 트랜지스터 듀얼 포트 에스램 셀.

제2항에 있어서,

상기 데이터 저장부는,

상기 제1트랜지스터의 타측단을 구성하는 제1노드에 게이트가 접속되고 제1 전원전압단과 제2노드 사이에 소스-드레인 경로가 접속된 제2트랜지스터;

게이트가 상기 제2노드에 연결되고 상기 제1노드와 제2전원전압단 사이에 소스-드레인 경로가 접속된 제3트랜지스터;

게이트가 상기 제1노드에 연결되고 상기 제2노드와 제2전원전압단 사이에 소스-드레인 경로가 접속된 제4트랜지스터로 구성된 것을 특징으로 하는 6 트랜지스터 듀얼 포트 에스램 셀.

제3항에 있어서,

상기 읽기부는 게이트가 상기 제2노드에 접속되어 제3노드와 상기 제2전원전압단 사이에 소스-드레인 경로가 접속된 제5트랜지스터; 및

커먼라인(C)에 게이트가 접속되고 읽기데이터가 실리는 데이터라인(D)과 상기 제3노드 사이에 소스-드레인 경로가 접속된 제6트랜지스터로 구성된 것을 특징으로 하는 6 트랜지스터 듀얼 포트 에스램 셀.

제4항에 있어서,

상기 제1, 제3, 제4, 제5 및 제6 트랜지스터는 각각 NMOS트랜지스터이며, 상기 제2트랜지스터는 PMOS트랜지스터인 것을 특징으로 하는 6 트랜지스터 듀얼 포트 에스램 셀.

제4항에 있어서,

상기 데이터라인은 신호 출력 직전에 하이(H)레벨로 풀업되는 것을 특징으로 하는 6 트랜지스터 듀얼 포트 에스램 셀.

워드라인의 제어신호에 따라 비트라인으로부터의 데이터 입력 신호를 입력하는 제1트랜지스터로 구성된 기입부;

상기 제1트랜지스터의 출력단과 연결된 제1 노드와 게이트 입력단이 접속되고, 전원전압단과 제2 노드 사이에 접속된 제2트랜지스터와, 상기 제2 노드와 게이트 입력단이 접속되고, 상기 제1 노드와 접지전압단 사이에 접속되어 상기 제2 트랜지스터와 상호 상보되는 출력을 내보내는 제3 트랜지스터와, 상기 제1 노드와 게이트 입력단이 접속되고, 상기 제2 노드와 접지전압단 사이에 접속되어 상기 제2 트랜지스터와 상호 상보되는 출력을 내보내는 제4 트랜지스터로 구성된 데이터저장부; 및

게이트 입력단이 상기 제2노드에 연결되어 풀다운 작동하는 제5트랜지스터와, 커먼 라인에 의해 게이트가 구동되며 상기 제5트랜지스터와 출력단 사이에 접속되어 상기 커먼 라인의 신호에 따라 상기 제2노드와 반전된 신호를 출력하는 제6트랜지스터로 구성된 읽기부

로 구성되는 것을 특징으로 하는 6 트랜지스터 듀얼 포트 에스램 셀.

제7항에 있어서,

상기 제1트랜지스터, 제3트랜지스터, 제4트랜지스터, 제5트랜지스터 및 제6트랜지스터는 NMOS 트랜지스터이며, 제2트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 6 트랜지스터 듀얼 포트 에스램 셀.

제7항 또는 제8항에 있어서,

상기 제6트랜지스터의 출력단은 신호 출력 직전에 외부의 풀업 트랜지스터에 의해 하이(H) 레벨로 풀업 되는 것을 특징으로 하는 6 트랜지스터 듀얼 포트 에스램 셀.

6개의 트랜지스터로 구성되는 듀얼 포트 에스램 셀에 있어서,

워드 라인의 신호에 따라 비트 라인으로부터 입력 데이터가 입력되어 기록 유지되며, 커먼 라인의 신호에 따라 내부에 기록 유지되고 있는 데이터를 데이터라인을 통해 출력하도록,

상기 비트 라인으로부터의 입력 데이터가 유지되는 제1노드와,

제1노드의 입력 데이터와 반전된 상태로 신호 레벨이 유지되는 제2노드와,

상기 커먼 라인의 신호에 응답하여 상기 제1노드에 유지되는 입력 데이터와 동일한 신호 레벨이 되어, 이 신호를 출력 데이터로서 출력하는 제3노드를 포함하고 있는 것을 특징으로 하는 6 트랜지스터 듀얼 포트 에스램 셀.

제10항에 있어서,

상기 제1노드는 워드라인의 입력신호에 따라 비트 라인의 신호를 입력하는 제1트랜지스터의 출력단, 제2트랜지스터의 입력단, 제3트랜지스터의 게이트 입력단, 제4트랜지스터의 게이트 입력단에 공통 접속되며,

제2노드는 제2트랜지스터의 게이트 입력단, 제3트랜지스터의 입력단, 제4트랜지스터의 출력단 및 제5트랜지스터의 게이트 입력단에 공통 접속되는 것을 특징으로 하는 6 트랜지스터 듀얼 포트 에스램 셀.

제11항에 있어서,

상기 제1트랜지스터, 제2트랜지스터, 제3트랜지스터 및 제5트랜지스터는 NMOS 트랜지스터이며, 제4트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 6 트랜지스터 듀얼 포트 에스램 셀.

제10항 내지 제12항 중 어느 한 항에 있어서,

상기 제3노드는 제5트랜지스터의 입력단 및 커먼 라인의 신호에 의해 게이트 구동되는 제6트랜지스터에 공통 접속되는 것을 특징으로 하는 6 트랜지스터 듀얼 포트 에스램 셀.

제13항에 있어서,

상기 제6트랜지스터는 NMOS 트랜지스터로 구성되며, 그 출력단은 외부의 풀업 트랜지스터에 의해 신호 출력 직전에 하이(H) 레벨로 신호 레벨이 풀업 되는 것을 특징으로 하는 6 트랜지스터 듀얼 포트 에스램 셀.