DE3875450T2

DE3875450T2 - Cmos-verriegelungsschaltungen.

Info

Publication number: DE3875450T2
Application number: DE8888307656T
Authority: DE
Inventors: Walters, Jr
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1987-11-02
Filing date: 1988-08-18
Publication date: 1993-04-22
Anticipated expiration: 2008-08-19
Also published as: DE3875450D1; JPH01130618A; GR3006154T3; US4800300A; ES2035303T3; ATE81738T1; EP0315301A3; JP2733578B2; EP0315301A2; EP0315301B1

Description

Die Erfindung betrifft generell statische Halteschaltungen, die bei digitalen Logik-Systemen verwendet werden, und insbesondere betrifft sie eine verbesserte CMOS-Halteschaltung zur Verwendung als Teil einer IC- Schaltung, um größere Zuverlässigkeit des Betriebs und höhere Betriebsgeschwindigkeiten zu erzielen.
Es ist generell bekannt, daß in Mikroprozessorsystemen Speichereinheiten zum zeitweiligen Speichern digitaler Information erforderlich sind. Einer dieser Typen von Speichereinheiten ist als statische Halteschaltung bekannt.
Bei einem Anwendungsfall einer solchen statischen Halteschaltung sind ein Paar von Invertern, ein Feedback- Weg zur Verbindung des Ausgangs eines Inverters und ein CMOS-Transmissionsgatter vorgesehen. Das Transmissionsgatter kann aus einem N-Kanal-MOS-Transistor und einem P-Kanal-MOS-Transistor gebildet sein, deren gemeinsame Elektroden (Source- oder Drain-Abschlüsse) mit einer Vorlade/Lade-Datenleitung verbunden sind und bei denen die andere der gemeinsamen Elektroden mit einem Eingangs-Knotenpunkt eines Inverters verbunden ist. Das Transmissionsgatter ist als Reaktion auf ein Strobe- Signal betätigbar zum Übertragen von Daten von einer Datenleitung zu dem Eingangs-Knotenpunkt zum Halten. Ein Nachteil dieses Typs einer statischen Halteschaltung tritt auf, wenn ein Niedrigspannungs-Logik-Zustand gespeichert wird und ein floatender Logik-Zustand eingeschrieben wird, welcher einen Ladungsteilungseffekt zwischen den parasitären Kapazitäten verursacht, wodurch der Hochspannungspegel des Logik-Zustandes an dem Eingangs-Knotenpunkt reduziert wird. Folglich ergibt sich ein Problem beim Betrieb der Schaltung, wenn der Hochspannungspegel an dem Eingangs-Knotenpunkt den Auslösepunkt des Haltespeichers nicht erreicht. Je größer die Bemessung der Einrichtung in dem Haltespeicher ist, die zum Erreichen einer bestimmten Leistung erforderlich ist, desto größer ist die Reduzierung des Hochspannungspegels aufgrund dieses Ladungsteilungsphänomens.
Ein Artikel in Electronic Design, Jahrgang 33, Nr. 10, 2. Mai 1985, Seite 51-54, beschreibt eine CMOS-Halteschaltung als Teil einer CMOS-Flash-AD-Konverterzelle.
Ein IBM Technical Disclosure Bulletin, Jahrgang 24, Nr. 6, November 1981, Seite 3039-3940, beschreibt eine "FET-gegatterte Datenhalteschaltung", die als RAM-Zelle verwendet werden kann.
Somit wäre es wünschenswert, eine verbesserte CMOS- Halteschaltung zu schaffen, die das durch Ladungsteilungseffekte verursachte Absenken des Hochspannungspegels der Datenbusleitung beseitigt. Es wäre ferner nützlich, eine CMOS-Halteschaltung zu schaffen, die mit höheren Geschwindigkeiten arbeitet, um Logik-Verzögerungen zu reduzieren.
Dementsprechend wird in der vorliegenden Beschreibung eine verbesserte CMOS-Halteschaltung erläutert, die die Nachteile des Standes der Technik beseitigt.
Die verbesserte CMOS-Halteschaltung arbeitet mit höheren Geschwindigkeiten, um Logik-Verzögerungen auf ein Niveau zu verringern, welches geringer ist als das herkömmlicherweise erzielte.
Die verbesserte CMOS-Halteschaltung beseitigt das durch Ladungsteilungseffekte verursachte Absenken des Hochspannungspegels der Datenbusleitung.
Nach der Erfindung wird eine CMOS-Halteschaltung geschaffen, die aufweist:
einen P-Kanal-Vorladetransistor mit einer mit einem Versorgungspotential verbundenen Source, einem Gate und einem Drain;
einen P-Kanal-Treibertransistor mit einer Source, einem Gate und einem Drain;
einen N-Kanal-Treibertransistor mit einem mit dem Drain des P-Kanal-Treibertransistors verbundenen Drain, einem Gate und einer Source;
einem N-Kanal-Freigabetransistor mit einem mit der Source des N-Kanal-Treibertransistors verbundenen Drain, einem Gate und einer mit Massepotential verbundenen Source;
einer auf ein Wahr-Ladesignal und ein Komplementär- Ladesignal reagierenden Transmissionsgattereinrichtung und
einer auf die Wahr- und die Komplementär-Ladesignale sowie auf Wahr- und Komplementär-Datenausgangssignale reagierenden Ausgangstransistoreinrichtung zum Aufrechterhalten der Halteschaltung in einem von zwei Zuständen;
und die dadurch gekennzeichnet ist, daß der P-Kanal- Treibertransistor eine mit dem Versorgungspotential verbundene Source, ein mit dem Drain des P-Kanal-Vorladetransistors verbundenes Gate und ein mit einem Speicherknotenpunkt und einem Wahr-Datenausgangsanschluß verbundenes Drain aufweist;
daß das Gate des N-Kanal-Treibertransistors zum Empfang eines Komplementär-Dateneingangssignals mit einem ersten Eingangsanschluß verbunden ist,
daß das Gate des N-Kanal-Freigabetransistors ein Gate aufweist, das zum Empfang eines Wahr-Ladesignals mit einem zweiten Eingangsanschluß verbunden ist, und
daß die Transmissionsgattereinrichtung das Komplementär-Dateneingangssignal mit dem Gate des P-Kanal-Treibertransistors verbindet.
Die Zeichnungen haben lediglich exemplarischen Charakter.
Fig. 1 zeigt ein schematisches Schaltbild einer CMOS- Halteschaltung nach der Erfindung; und
Fig. 2 zeigt ein schematisches Schaltbild einer zweiten CMOS-Halteschaltung nach der Erfindung.
In Fig. 1 der Zeichnungen ist eine CMOS-Halteschaltung 10 gezeigt. Die CMOS-Halteschaltung 10 enthält einen P-Kanal-Vorladetransistor P1, einen P-Kanal-Treibertransistor P2, einen N-Kanal-Treibertransistor N1 und einen N-Kanal-Freigabetransistor N2. Der Vorladetransistor P1 ist über seine Source mit einer Versorgungsspannung oder einem Versorgungspotential VCC, das in der CMOS-Technologie typischerweise +5,0 Volt beträgt, über sein Gate mit dem Gate des Freigabetransistors N2 und über seinen Drain mit dem Gate des Treibertransistors P2 verbunden. Der Treibertransistor P2 ist ferner über seine Source mit dem Versorgungspotential VCC verbunden. Der Transistor P2 ist über seinen Drain mit dem Drain des Treibertransistors N1, mit dem Speicherknotenpunkt A an einem Ausgangsanschluß 12 und mit einem Eingang eines Inverters I verbunden. Der Ausgang des Inverters I ist mit einem Ausgangsanschluß 14 verbunden. Der Ausgangsanschluß 12 liefert ein Wahr-Datenausgangssignal Q, und der Ausgangsanschluß 14 liefert ein Komplementär-Datenausgangssignal Q. Der Treibertransistor N1 ist über sein Gate mit einem Eingangsanschluß 16 zum Empfangen eines Komplementär-Datensignals DATA verbunden. Dieses Datensignal DATA kommt von einer (nicht gezeigten) Komplementär-Vorlade/Entlade- Datenbusleitung, die normalerweise auf einen Logik- Zustand "1" (DATA=1 oder DATA=0) vorgeladen ist und auf einen Logik-Zustand "0" (DATA=0 oder DATA=1) entladen werden kann. Der Treibertransistor N1 ist über seine Source mit dem Drain des Freigabetransistors N2 verbunden. Der Freigabetransistor N2 ist ferner über sein Gate mit einem Eingangsanschluß 18 zum Empfangen eines Wahr-Ladesignals LOAD und über seinen Drain mit einem Massepotential verbunden.
-Die CMOS-Halteschaltung 10 enthält ferner ein herkömmliches CMOS-Transmissionsgatter TG, welches aus einem P-Kanal-MOS-Transistor und einem N-Kanal-MOS-Transistor gebildet ist. Das Transmissionsgatter TG weist eine Signaleingangsleitung 21, eine Signalausgangsleitung 22, eine Wahr-Steuerleitung 24 und eine Komplementär- Steuerleitung 26 auf. Die Signaleingangsleitung 21 ist über den Eingangsanschluß 16 mit dem Komplementär- Datensignal DATA verbunden, und die Signalausgangsleitung 22 ist mit dem Gate des Treibertransistors P2 verbunden. Die Wahr-Steuerleitung 24 ist über den Eingangsanschluß 18 mit der Gate-Elektrode des N-Kanal- MOS-Transistors des Gates TG und mit dem Wahr-Ladesignal LOAD verbunden. Die Komplementär-Steuerleitung 26 ist über einen Eingangsanschluß 20 mit der Gate-Elektrode des P-Kanal-MOS-Transistors des Gates TG und mit einem Komplementär-LOAD-Signal verbunden. Wenn sich das Wahr-Ladesignal LOAD auf einem logischen High- oder "1"-Pegel befindet und sich das Komplementär-Ladesignal LOAD auf einem logischen Low- oder "0"-Pegel befindet, wird das an die Signaleingangsleitung 21 angelegte Komplementär-Dateneingangssignal DATA an die Signalausgangsleitung 22 angelegt. Somit wird das Transmissionsgatter TG in den geschlossenen oder eingeschalteten Zustand versetzt. Wenn sich das Wahr-Ladesignal LOAD auf einem logischen Low-Pegel befindet und sich das Komplementär-Ladesignal LOAD auf einem logischen High- Pegel befindet, wird das an die Signaleingangsleitung 21 angelegte Komplementär-Datensignal DATA nicht an die Signalausgangsleitung 22 angelegt. Somit wird das Transmissionsgatter TG in den offenen oder ausgeschalteten Zustand versetzt.
Die CMOS-Halteschaltung 10 enthält ferner eine Ausgangstransistorhalteschaltungseinrichtung, die aus einem Paar von P-Kanal-Ausgangs-MOS-Transistoren P3,P4 und einem Paar von N-Kanal-Ausgangs-MOS-Transistoren N3,N4 besteht, die sämtlich in Reihe geschaltet sind. Der Transistor P3 ist über seine Source mit dem Versorgungspotential VCC, über sein Gate mit dem Ausgang des Inverters I und über seinen Drain mit der Source des Transistors P4 verbunden. Der Transistor P4 ist über sein Gate mit dem Gate des Transistors P2 verbunden. Der Transistor P4 ist über seinen Drain mit dem Drain des Transistors P2, mit dem Drain des Transistors N1, mit dem Ausgangsanschluß 12 und mit dem Drain des Transistors N3 an dem Speicherknotenpunkt A verbunden. Der Transistor N3 ist über sein Gate mit dem Eingangsanschluß 20 zum Empfangen des Komplementär-Ladesignals LOAD und über seine Source mit dem Drain des Transistors N4 verbunden. Der Transistor N4 ist über sein Gate mit dem Ausgang des Inverters I und über seine Source mit dem Massepotential verbunden.
Bevor die Arbeitsweise der CMOS-Halteschaltung 10 erläutert wird, erscheint es hilfreich, zu erkären, wie eigentlich die Wahr- und Komplementär-Datenausgangssignale Q und Q an den jeweiligen Ausgangsanschlüssen 12 und 14 gehalten werden und ihre ursprünglichen Zustände beibehalten, wenn sich das Wahr-Ladesignal LOAD auf einem logischen Low-Pegel (LOAD= 0) befindet und sich das Komplementär-Ladesignal LOAD auf einem logischen High-Pegel (LOAD=1) befindet. Zunächst wird angenommen, daß sich das Komplementär-Dateneingangssignal DATA auf einem logischen High-Pegel (DATA=1) befindet, das Wahr- Datenausgangssignal Q sich auf einem logischen Low- Pegel (Q=0) befindet und das Komplementär-Datenausgangssignal Q sich auf einem logischen High-Pegel (Q=1) befindet. Unter diesen Bedingungen wird das Transmissionsgatter TG ausgeschaltet; die Transistoren P1,P4, N1,N3 und N4 werden eingeschaltet; und die Transistoren P2,P3 und N2 werden ausgeschaltet. Somit wird das Wahr- Datenausgangssignal Q auf einem logischen Low-Pegel gehalten, da die Transistoren N3 und N4 beide eingeschaltet sind. Aufgrund des Inverters I wird das Komplementär-Datenausgangssignal Q auf einem logischen High- Pegel gehalten, wodurch der Transistor P3 abgeschaltet und der Transistor N4 eingeschaltet gehalten wird. Es ist ersichtlich, daß die Wahr- und die Komplementär- Datenausgangssignale selbst dann in ihren ursprünglichen Zuständen gehalten würden, wenn zugelassen würde, daß sich das Komplementär-Dateneingangssignal DATA auf einen logischen "0"-Pegel (DATA=0) entlädt. Dies hat lediglich den Effekt, daß der Transistor N1 ausgeschaltet wird, ändert jedoch nicht die Zustände der Wahr- und die Komplementär-Datenausgangssignale.
Bei noch auf logischem Low-Pegel befindlichem Wahr- Ladesignal LOAD wird nun angenommen, daß sich das Komplementär-Dateneingangssignal DATA wieder auf dem logischen High-Pegel (DATA=1) befindet, das Wahr-Datenausgangssignal Q sich jedoch auf dem logischen High-Pegel (Q=1) befindet und das Komplementär-Datenausgangssignal Q sich auf einem logischen Low-Pegel (Q=0) befindet. Unter diesen Bedingungen wird das Transmissionsgatter TG wieder ausgeschaltet; die Transistoren P1,P3,P4,N1 und N3 werden eingeschaltet; und die Transistoren P2,N2 und N4 werden ausgeschaltet. Somit wird das Wahr-Datenausgangssignal Q auf einem logischen High-Pegel gehalten, da die Ausgangstransistoren P3 und P4 beide eingeschaltet sind. Aufgrund des Inverters I wird das Komplementär-Datenausgangssignal Q auf einem logischen Low-Pegel gehalten, wodurch der Transistor P3 eingeschaltet und der Transistor N4 ausgeschaltet gehalten wird. Wiederum ist ersichtlich, daß die Wahr- und die Komplementär-Datenausgangssignale selbst dann in ihren ursprünglichen Zuständen gehalten würden, wenn zugelassen würde, daß sich das Komplementär-Dateneingangssignal DATA auf einen logischen "0"-Pegel (DATA=0) entlädt. Dies hat wiederum lediglich den Effekt, daß der Transistor N1 ausgeschaltet wird.
Somit hat sich erwiesen, daß die Ausgangstransistoren P3,P4,N3 und N4 als eine Ausgangstransistorhalteschaltungseinrichtung funktionieren, um die Wahr- und die Komplementär-Datenausgangssignale unbegrenzt in einem der beiden ursprünglichen Zustände zu halten, wenn das Transmissionsgatter TG durch die Ladesignale (LOAD=0 und LOAD=1) ausgeschaltet wird. Dies gilt unabhängig davon, ob das Komplementär-Dateneingangssignal DATA auf seinem vorgeladenen logischen High-Pegel gehalten wird oder auf einen logischen Low-Pegel entladen wird.
Um die Betriebsweise der Halteschaltung zu erläutern, soll nun angenommen werden, daß sich das Wahr-Ladesignal LOAD auf einem logischen High-Pegel (LOAD=1) befindet und sich das Komplementär-Ladesignal LOAD auf einem logischen Low-Pegel (LOAD=0) befindet. In einem ersten Fall wird zudem angenommen, daß das Komplementär-Dateneingangssignal DATA durch die Komplementär-Vorlade/Entlade-Datenbusleitung auf einen logischen High-Pegel (DATA=1) vorgeladen wird, das Wahr-Datenausgangssignal Q sich auf einem logischen High-Pegel (Q=1) befindet und das Komplementär-Datenausgangssignal Q sich auf einem logischen Low-Pegel (Q=0) befindet. Vor dem Zeitpunkt, an dem das Wahr-Ladesignal LOAD auf einen logischen High-Pegel geschaltet wird, wird das Transmissionsgatter TG ausgeschaltet; die Transistoren P1,P3, P4,N1 und N3 werden eingeschaltet; und die Transistoren P2,N2 und N4 werden ausgeschaltet.
Wenn das Wahr-Ladesignal LOAD auf den logischen High- Pegel geschaltet wird und das Komplementär-Ladesignal LOAD auf den logischen Low-Pegel geschaltet wird, bewirkt dies, daß das Transmissionsgatter TG eingeschaltet wird, die Transistoren P1,P4 und N3 ausgeschaltet werden und der Transistor N2 eingeschaltet wird. Da sich das Komplementär-Dateneingangssignal DATA auf einem logischen High-Pegel befindet, wird auch der Transistor N1 eingeschaltet, um das Wahr-Datenausgangssignal Q auf einen logischen Low-Pegel zu ziehen oder zu zwingen. Der Inverter I bewirkt, daß das Komplementär-Datenausgangssignal Q auf einen logischen High- Pegel geht, wodurch der Transistor P3 ausgeschaltet wird und der Transistor N4 eingeschaltet wird. Wenn das Wahr-Ladesignal LOAD auf den logischen Low-Pegel zurückgeschaltet wird, bewirkt das Komplementär-Ladesignal LOAD wiederum, daß der Transistor N3 eingeschaltet wird, wodurch das Wahr-Datenausgangssignal Q auf dem logischen Low-Pegel gehalten wird.
In einem zweiten Fall wird ferner angenommen, daß zugelassen wird, daß sich das Komplementär-Dateneingangssignal DATA auf einen logischen Low-Pegel (DATA=0) entlädt, das Wahr-Datenausgangssignal Q sich auf einem logischen Low-Pegel (Q=0) befindet und das Komplementär-Datenausgangssignal Q sich auf einem logischen High-Pegel (Q=1) befindet. Vor dem Zeitpunkt, an dem das Wahr-Ladesignal LOAD auf einen logischen High-Pegel geschaltet wird, wird das Transmissionsgatter TG ausgeschaltet; die Transistoren P1,P4,N1,N3 und N4 werden eingeschaltet; und die Transistoren P2,P3 und N2 werden ausgeschaltet.
Wenn das Wahr-Ladesignal LOAD auf den logischen High- Pegel geschaltet wird und das Komplementär-Ladesignal LOAD auf den logischen Low-Pegel geschaltet wird, bewirkt dies, daß das Transmissionsgatter TG eingeschaltet wird, die Transistoren P1,P4 und N3 ausgeschaltet werden und der Transistor N2 eingeschaltet wird. Der Transistor N1 wird zunächst eingeschaltet, da sich das Komplementär-Dateneingangssignal DATA auf einem logischen High-Pegel befindet. Wenn jedoch das Komplementär-Dateneingangssignal DATA auf den logischen Low- Pegel entladen wird, wird dadurch der Transistor N1 ausgeschaltet und der Transistor P2 eingeschaltet, um das Wahr-Datenausgangssignal Q auf einen logischen High-Pegel zu ziehen oder zu zwingen. Der Inverter I bewirkt, daß das Komplementär-Datenausgangssignal Q auf einen logischen Low-Pegel geht, wodurch der Transistor P3 eingeschaltet wird und der Transistor N4 ausgeschaltet wird. Wenn das Wahr-Ladesignal LOAD auf den logischen Low-Pegel zurückgeschaltet wird, schaltet dieses Wahr-Ladesignal LOAD wiederum den Transistor P4 ein, wodurch das Wahr-Datenausgangssignal Q auf dem logischen High-Pegel gehalten wird. Ferner wird dann das Transmissionsgatter TG ausgeschaltet und der Transistor P1 eingeschaltet. Folglich wird das Gate des Transistors P2 auf den logischen High-Pegel gesteuert, wodurch dieser auch ausgeschaltet wird. Es ist anzumerken, daß, wann immer das Transmissionsgatter TG eingeschaltet wird, sowohl seine Eingangs- als auch seine Ausgangs-Knotenpunkte sich auf einem logischen High- Pegel befinden, um jeglichen Ladungsteilungseffekt auf die Halteschaltung zu vermeiden, unabhängig von derem vorherigen Zustand.
In Fig. 2 ist eine alternative Ausführungsform 10A der Erfindung gezeigt, die sich lediglich dadurch unterscheidet, daß eine Einrichtung vorgesehen ist, um den Haltespeicherknotenpunkt A an dem Wahr-Daten-Ausgangsanschluß 12 mit einem zusätzlichen oder zweiten Komplementär-Dateneingangssignal DATA2 zu laden. Dies wird erzielt durch das Vorsehen einer zweiten Datenquellentreiberschaltung 28 und eine Feedback-Treiberschaltung 30, die aus einem P-Kanal-Transistor P5 und einem N- Kanal-Transistor N5 gebildet ist. Die Treiberschaltung 28 dient zum Treiben des Haltespeicherknotenpunktes A mit dem zweiten Dateneingangssignal DATA2, das an den Eingangsanschluß 31 angelegt wird. Es ist ersichtlich, daß der Transistor P5 mit seinem Source-Drain-Leitweg zwischen den Drain des Transistors P3 und die Source des Transistors P4 geschaltet ist, und daß der Transistor N5 mit seinem Source-Drain-Leitweg zwischen den Drain des Transistors N4 und die Source des Transistors N3 geschaltet ist. Das Gate des Transistors P5 ist mit einem Eingangsanschluß 32 zum Empfangen eines zweiten Wahr-Ladesignals LOAD2 verbunden, und das Gate des Transistors N5 ist mit einem Eingangsanschluß 34 zum Empfangen eines zweiten Komplementär-Ladesignals LOAD2 verbunden. Die Transistoren P5 und N5 funktionieren zum Sperren der Ansteuerung des Speicherknotenpunktes A, wenn das zweite Datensignal DATA2 geladen wird. Dem Fachmann ist ersichtlich, daß lediglich eines der Datensignale DATA1 oder DATA2 gleichzeitig geladen werden kann. Mit Ausnahme dieser Unterschiede bleiben die Funktionalität und die Vorteile der Erfindung bei dieser alternativen Ausführungsform gleich.
Aus der vorstehenden detaillierten Beschreibung läßt sich ersehen, daß die CMOS-Halteschaltung die Ladungsteilungseffekte, die den Hochspannungspegel von der Komplementär-Datenbusleitung reduzieren, beseitigt, da der P-Kanal-Treibertransistor P2 benutzt wird, um das Wahr-Datenausgangssignal Q über das Versorgungspotential VCC auf den logischen High-Pegel zu zwingen. Zudem wird die durch das Transmissionsgatter TG verursachte RC-Verzögerung minimiert, da der N-Kanal-Treibertransistor N2 direkt von der Komplementär-Datenbusleitung her gesteuert wird und somit lediglich der Treibertransistor P2 über das Transmissionsgatter TG dem RC eine Ladung zuführt. Folglich ist es möglich, die Treibertransistoren P2 und N1 zwecks gesteigerter Leistung physikalisch größer auszubilden, ohne deren Zuverlässigkeit zu beeinträchtigen.

Claims

1. CMOS-Halteschaltung mit:

einem P-Kanal-Vorladetransistor (P1) mit einer mit einem Versorgungspotential (VCC) verbundenen Source, einem Gate und einem Drain;

einem P-Kanal-Treibertransistor (P2) mit einer Source, einem Gate und einem Drain;

einem N-Kanal-Treibertransistor (N1) mit einem mit dem Drain des P-Kanal-Treibertransistors (P2) verbundenen Drain, einem Gate und einer Source;

einem N-Kanal-Freigabetransistor (N2) mit einem mit der Source des N-Kanal-Treibertransistors (N1) verbundenen Drain, einem Gate und einer mit Massepotential verbundenen Source;

einer auf ein Wahr-Ladesignal und ein Komplementär-Ladesignal reagierenden Transmissionsgattereinrichtung (TG), und

einer auf die Wahr- und die Komplementär-Ladesignale sowie auf Wahr- und Komplementär-Datenausgangssignale reagierenden Ausgangstransistoreinrichtung (P3,P4,N3,N4) zum Aufrechterhalten der Halteschaltung in einem von zwei Zuständen;

dadurch gekennzeichnet,

daß der P-Kanal-Treibertransistor (P2) eine mit dem Versorgungspotential verbundene Source, ein mit dem Drain des P-Kanal-Vorladetransistors (P1) verbundenes Gate und ein mit einem Speicherknotenpunkt (A) und einem Wahr-Datenausgangsanschluß (12) verbundenes Drain aufweist,

daß das Gate des N-Kanal-Treibertransistors (N1) zum Empfang eines Komplementär-Dateneingangssignals mit einem ersten Eingangsanschluß (16) verbunden ist,

daß das Gate des N-Kanal-Freigabetransistors (N2) ein Gate aufweist, das zum Empfang eines Wahr-Ladesignals mit einem zweiten Eingangsanschluß (18) verbunden ist, und

daß die Transmissionsgattereinrichtung (TG) das Komplementär-Dateneingangssignal mit dem Gate des P-Kanal-Treibertransistors (P2) verbindet.

2. CMOS-Halteschaltung nach Anspruch 1, bei der die Transmissionsgattereinrichtung (TG) aus einem P- Kanal-Transistor und einem N-Kanal-Transistor besteht.

3. CMOS-Halteschaltung nach Anspruch 1, bei der die Ausgangstransistoreinrichtung ein Paar von P- Kanal-Ausgangstransistoren (P3,P4) und ein Paar von N-Kanal-Ausgangstransistoren (N3,N4) aufweist, die sämtlich in Reihe geschaltet sind.

4. CMOS-Halteschaltung nach Anspruch 1 oder 2, bei der

die Transmissionsgattereinrichtung (TG) aufweist: eine mit dem ersten Eingangsanschluß (16) verbundene Signaleingangsleitung (21), eine mit dem Gate des P-Kanal-Treibertransistors (P2) verbundene Signalausgangsleitung (22), eine mit dem zweiten Eingangsanschluß (18) verbundene Wahr-Steuerleitung (24), und eine mit einem dritten Eingangsanschluß (20) verbundene Komplementär-Steuerleitung (26) zum Empfangen des Komplementär-Ladesignals;

und die Ausgangstransistoreinrichtung aufweist:

einen ersten P-Kanal-Ausgangstransistor (P3) mit einer mit dem Versorgungspotential verbundenen Source, einem mit einem Komplementär-Datenausgangsanschluß (14) verbundenen Gate und einem Drain;

einen zweiten P-Kanal-Ausgangstransistor (P4) mit einer mit dem Drain des ersten P-Kanal-Ausgangstransistors (P3) verbundenen Source, einem mit dem Gate des N-Kanal-Freigabetransistors (N2) verbundenen Gate und einem mit dem Speicherknotenpunkt (A) verbundenen Drain;

einen ersten N-Kanal-Ausgangstransistor (N3) mit einem mit dem Speicherknotenpunkt (A) verbundenen Drain, einem mit dem dritten Eingangsanschluß verbundenen Gate und einer Source;

einen zweiten N-Kanal-Ausgangstransistor (N4) mit einem mit der Source des N-Kanal-Ausgangstransistors (N3) verbundenen Drain, einem mit dem Komplementär-Datenausgangsanschluß (14) verbundenen Gate und einer mit dem Masse-Potential verbundenen Source; und

einen Inverter (I) mit einem mit dem Speicherknotenpunkt (A) verbundenen Eingang und einem mit dem Komplementär-Datenausgangsanschluß (14) verbundenen Ausgang.

5. CMOS-Halteschaltung nach Anspruch 4, bei der die Wahr-Steuerleitung (24) mit der Gate-Elektrode des N-Kanal-Transistors der Transmissionsgattereinrichtung (TG) verbunden ist und die Komplementär-Steuerleitung (26) mit der Gate-Elektrode des P- Kanal-Transistors der Transmissionsgattereinrichtung (TG) verbunden ist.

6. CMOS-Halteschaltung nach Anspruch 5, bei der die Transmissionsgattereinrichtung (TG) eingeschaltet ist, wenn das Wahr-Ladesignal einen logischen High-Pegel und das Komplementär-Ladesignal einen logischen Low-Pegel annimmt.

7. CMOS-Halteschaltung nach Anspruch 6, bei der das Komplementär-Dateneingangssignal normalerweise zur Schaffung eines logischen High-Pegels vorgeladen ist und zur Schaffung eines logischen Low-Pegels entladen ist.

8. CMOS-Halteschaltung nach Anspruch 7, bei der, wenn das Wahr-Datenausgangssignal einen logischen High- Pegel annimmt und das Komplementär-Dateneingangssignal einen logischen High-Pegel annimmt, der N- Kanal-Treibertransistor (N1) eingeschaltet ist, um das Wahr-Datenausgangssignal auf einen logischen Low-Pegel zu ziehen.

9. CMOS-Halteschaltung nach Anspruch 7, bei der, wenn das Wahr-Datenausgangssignal einen logischen Low- Pegel annimmt und das Komplementär-Dateneingangssignal einen logischen Low-Pegel annimmt, der P- Kanal-Treibertransistor (P2) eingeschaltet ist, um das Wahr-Datenausgangssignal auf einen logischen High-Pegel zu ziehen.

10. CMOS-Halteschaltung nach Anspruch 4, ferner mit einer Einrichtung zum Laden des Speicherknotenpunktes (A) mit einem zweiten Komplementär-Dateneingangssignal.

11. CMOS-Halteschaltung nach Anspruch 10, bei der die Ladeeinrichtung eine mit dem Speicherknotenpunkt (A) gekoppelte Treiberschaltungseinrichtung (28) zum Treiben des Wahr-Datenausgangsanschlusses (12) mit einem zweiten Dateneingangssignal und eine Feedback-Treibereinrichtung (30) aufweist, die mit dem Speicherknotenpunkt (A) gekoppelt ist und zum Unwirksammachen ihrer Ansteuerung auf zweite Wahrund Komplementär-Ladesignale reagiert, wenn das zweite Komplementär-Dateneingangsladesignal geladen wird.

12. CMOS-Halteschaltung nach Anspruch 11, bei der die Feedback-Treibereinrichtung aufweist: einen P- Kanal-Transistor (P5), der mit seinem Source- Drain-Leitungsweg zwischen das Drain des ersten P-Kanal-Ausgangstransistors (P3) und die Source des zweiten P-Kanal-Ausgangstransistors (P4) geschaltet ist, und einen N-Kanal-Transistor (N5), der mit seinem Source-Drain-Leitungsweg zwischen das Drain des zweiten N-Kanal-Ausgangstransistors (N4) und die Source des N-Kanal-Ausgangstransistors (N3) geschaltet ist, wobei das Gate des Transistors (P5) mit dem zweiten Wahr-Ladesignal verbunden ist und das Gate des Transistors (N5) zum Empfangen des zweiten Ladesignals geschaltet ist.