DE69120586T2

DE69120586T2 - Rechnersystem mit synchronem Bus

Info

Publication number: DE69120586T2
Application number: DE69120586T
Authority: DE
Inventors: Howard Thomas Olnowich
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-04-16
Filing date: 1991-04-12
Publication date: 1997-01-23
Anticipated expiration: 2011-04-13
Also published as: EP0453199B1; JP2533246B2; JPH05197679A; EP0453199A3; BR9101410A; US5263172A; DE69120586D1; EP0453199A2

Description

Die vorliegende Erfindung bezieht sich auf ein Rechnersystem mit synchronem Bus.
In Rechnersystemen allgemein und insbesondere in PC-Systemen werden Daten zwischen verschiedenen Elementen übertragen. Dazu gehören die zentrale Verarbeitungseinheit (CPU), Eingabe- /Ausgabe- (E/A-) Adapter, E/A-Einheiten wie Bus-Master (d.h. Elemente, die das Rechnersystem steuern) oder Bus-Sklaven sowie Speichereinheiten wie der Systemspeicher. Diese Elemente werden häufig über einen Systembus miteinander verbunden, der Bestandteil der Systemarchitektur ist. Die Architektur bestimmt die Übertragung der Daten, Adreß- und Befehlsinformationen mit oder zwischen diesen Elementen. Für PC-Systeme ist eine dieser Architekturen, die sogenannte Busarchitektur Familie I, zu einein Industriestandard geworden.
Die Busarchitektur Familie I ist weit verbreitet in PCs wie dem IBM PC und PC/AT. Mit der Busarchitektur Familie I werden Daten über acht parallele Pfade (ein 8 Bit breiter Bus) oder 16 parallele Pfade (ein 16 Bit breiter Bus) übertragen. Ein wichtiges Merkmal der Busarchitektur Familie I ist die Notwendigkeit, alle Übertragungen mit einem Basis-Taktsignal, das im folgenden CLK-Signal genannt wird, zu synchronisieren. Das CLK-Signal ist ein 8-MHz-Signal, das an jedes an den Bus angeschlossene Element angelegt wird.
Aufgrund der weiten Verbreitung der Busarchitektur Familie I bot es sich an, die Familie-I-Architektur auf ein 32-Bit-Format auszuweiten. Um die Kundenakzeptanz zu gewährleisten, muß jedoch die Kompatibilität mit der ursprünglichen Busarchitektur Familie I gewährleistet sein. Derzeit ist es zur Erhaltung der Kompatibilität erforderlich, daß alle Elemente auf dem Bus dieser Architektur mit der ursprünglichen Taktrate der Familie I arbeiten, die ca. 8 MHz beträgt.
Im Dokument US-A-4 095 267 wird ein Rechnersystem beschrieben, das die Taktfrequenz in Abhängigkeit von der adressierten E/A- Peripheneeinheit einstellt.
Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung sieht ein Rechnersystem vor, das einen synchronen, digitalen, Multibit-Systembus mit einem Taktpfad, einem Master-Pfad zur Geschwindigkeitsangabe und einem Sklaven-Pfad zur Geschwindigkeitsangabe und einem Bussteuerkreis enthält, der auf sich gegenseitig ausschließender Basis erste und zweite Taktsignale an den Taktpfad auf dem Bus liefert, sowie an den Systembus angeschlossene Master- und Sklaven-Schaltkreise. Der Master-Schaltkreis enthält einen Master-Schaltkreis zur Geschwindigkeitsangabe, der an den Master-Pfad zur Geschwindigkeitsangabe ein Master-Signal zur Geschwindigkeitsangabe liefert, und der Sklaven-Schaltkreis enthält einen Sklaven-Schaltkreis zur Geschwindigkeitsangabe, der an den Sklaven-Pfad zur Geschwindigkeitsangabe ein Sklaven- Signal zur Geschwindigkeitsangabe liefert. Der Bussteuerkreis liefert das zweite Taktsignal, wenn das Sklaven- und das Master- Signal zur Geschwindigkeitsangabe angeben, daß sowohl der Master- als auch der Sklaven-Schaltkreis bei der zweiten Frequenz funktionieren.
Gemäß der vorliegenden Erfindung gibt es nun ein Rechnersystem mit einem synchronen, digitalen Multibit-Systembus, dadurch gekennzeichnet, daß das System außerdem folgende Elemente enthält: einen Bussteuerkreis, um auf sich gegenseitig ausschließender Basis erste und zweite Taktsignale an den genannten Taktpfad auszugeben, wobei das genannte erste Taktsignal eine erste Frequenz und das genannte zweite Taktsignal eine Zweite Frequenz hat, einen an den genannten Bus angeschlossenen Master-Schaltkreis, wobei der Bus einen Master- Pfad zur Geschwindigkeitsangabe hat und der genannte Master- Schaltkreis einen Master-Schaltkreis zur Geschwindigkeitsangabe hat, um ein Master-Signal zur Geschwindigkeitsangabe zu liefern, das die Betriebsgeschwindigkeit des genannten Master- Schaltkreises an den genannten Master-Pfad zur Geschwindigkeitsangabe angibt, und einen an den genannten Bus angeschlossenen Sklaven-Schaltkreis, wobei der Bus einen Sklaven-Pfad zur Geschwindigkeitsangabe hat, und der genannte Sklaven-Schaltkreis einen Sklaven-Schaltkreis zur Geschwindigkeitsangabe enthält, um ein Sklaven-Signal zur Geschwindigkeitsangabe auszugeben, das die Betriebsgeschwindigkeit des genannten Sklaven-Schaltkreises an den genannten Sklaven-Pfad zur Geschwindigkeitsangabe angibt, wobei der genannte Bussteuerkreis so konfiguriert ist, daß er das genannte zweite Taktsignal liefert, wenn das genannte Master-Signal und das genannte Sklaven-Signal zur Geschwindigkeitsangabe angeben, daß sowohl der genannte Master- Schaltkreis als auch der genannte Sklaven-Schaltkreis mit der genannten zweiten Frequenz arbeiten können.
Mit Hilfe eines Bussteuerkreises erhält ein Rechnersystem mit der vorliegenden Erfindung den Vorteil, selektiv zwischen zwei Taktsignalen hin- und herzuschalten, um die Datenübertragung auf einem synchronen Bus mit unterschiedlichen Geschwindigkeiten durchzuführen.
Aus einem zweiten Blickwinkel gesehen, gibt es mit der vorliegenden Erfindung nun ein Rechnersystem mit einem synchronen, digitalen Multibit-Systembus, wobei der genannte Bus einen Taktpfad, einen Master-Pfad zur Geschwindigkeitsangabe und einen Sklaven-Pfad zur Geschwindigkeitsangabe, sowie einen Bussteuerkreis enthält, wobei der genannte Bussteuerkreis auf sich gegenseitig ausschließender Basis erste und zweite Taktsignale an den genannten Taktpfad des genannten Busses ausgibt, wobei das genannte erste Taktsignal eine erste Frequenz und das genannte zweite Signal eine zweite Frequenz hat. Außerdem enthält das Rechnersystem nun einen an den genannten Bus angeschlossenen Master-Schaltkreis, wobei der Master- Schaltkreis einen Master-Schaltkreis zur Geschwindigkeitsangabe umfaßt, der so konfiguriert ist, daß er ein Master-Signal zur Geschwindigkeitsangabe liefert, das dem genannten Master-Pfad zur Geschwindigkeitsangabe die Betriebsgeschwindigkeit des genannten Master-Schaltkreises angibt, und einen an den Systembus angeschlossenen Sklaven-Schaltkreis, wobei der genannte Sklaven-Schaltkreis einen Schaltkreis zur Geschwindigkeitsangabe enthält, der so konfiguriert ist, daß er ein Sklaven-Signal zur Geschwindigkeitsangabe liefert, das dem genannten Sklaven-Pfad zur Geschwindigkeitsangabe die Betriebsgeschwindigkeit des genannten Sklaven-Schaltkreises angibt, wobei der genannte Bussteuerkreis so konfiguriert ist, daß er das genannte zweite Taktsignal liefert, wenn das genannte Master-Signal zur Geschwindigkeitsangabe und das genannte Sklaven-Signal zur Geschwindigkeitsangabe angeben, daß sowohl der genannte Master-Schaltkreis als auch der genannte Sklaven- Schaltkreis bei der genannten zweiten Frequenz arbeiten können.
Aus einem dritten Blickwinkel gesehen, gibt es mit der vorliegenden Erfindung nun einen Bussteuerkreis mit einem Überwachungs-Taktsteuerkreis, der für den Empfang von Signalen zur Geschwindigkeitsangabe von den Elementen und für die Erzeugung eines Steuersignals konfiguriert ist, das angibt, daß alle Elemente mit gleicher Geschwindigkeit arbeiten, und mit einem Takterzeugungsschaltkreis, der für den Empfang des genannten Steuersignals und zur Erzeugung eines Taktsignals konfiguriert ist, das der genannten gleichen Geschwindigkeit entspricht und einen einzelnen Hochfrequenztakt verwendet.
Aus einem vierten Blickwinkel gesehen, gibt es mit der vorliegenden Erfindung nun ein Verfahren zur Datenübertragung zwischen ersten und zweiten Elementen eines Rechnersystems, bei dem Elemente über einen Multibit-Bus kommunizieren, wobei die Kommunikation mit einem ersten Taktsignal mit einer ersten Frequenz synchron ist, der Bus einen Taktpfad enthält, über den das Taktsignal an die Elemente übertragen wird, und wobei bei dem Verfahren ein erstes Signal zur Geschwindigkeitsangabe erzeugt wird, das die Betriebsgeschwindigkeit des genannten ersten Elements angibt, und ein zweites Signal zur Geschwindigkeitsangabe erzeugt wird, das die Betriebsgeschwindigkeit des genannten zweiten Elements angibt, und ein zweites Taktsignal mit einer zweiten Frequenz über den genannten Taktpfad an die ersten und zweiten Elemente ausgegeben wird, wenn das genannte erste Signal zur Geschwindigkeitsangabe und das genannte zweite Signal zur Geschwindigkeitsangabe angeben, daß sowohl die ersten als auch die zweiten Elemente mit der genannten zweiten Frequenz kommunizieren können, wobei die genannten ersten und zweiten Taktsignale auf einer sich gegenseitig ausschließenden Basis an den genannten Taktpfad übertragen werden.
Im folgenden werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung beschrieben, und zwar nur anhand von Beispielen und mit Bezug auf die beiliegenden Zeichnungen, die im folgenden aufgeführt sind:
Figur 1 zeigt ein Blockdiagramm eines Rechnersystems gemäß der vorliegenden Erfindung.
Figuren 2 bis 4 zeigen Ablaufdiagramme eines Rechnersystems gemäß der vorliegenden Erfindung.
Figur 5 zeigt ein schematisches Diagramm einer Zeitgeberschaltung gemäß des in Figur 1 dargestellten Rechnersystems.
Figur 6 zeigt ein schematisches Diagramm einer alternativen Zeitgeberschaltung des in Figur 1 dargestellten Rechnersystems.
Mit Bezug auf Figur 1 enthält das Rechnersystem 10 den Systemsteuerkreis 12, den Bus-Master 14 und den Bus-Sklaven 16, die alle über den synchronen, parallelen, digitalen Multibit-Bus 18 (von dem ein Teil dargestellt ist) miteinander verbunden sind. Es versteht sich, daß das Rechnersystem 10 nicht auf diese Konfiguration beschränkt ist, sondern weitere Bus-Master und Bus-Sklaven enthalten kann. Der Bus-Master 14 und der Bus-Sklave 16 sind lediglich Beispiele, anhand derer die Funktionsweise der vorliegenden Erfindung beschrieben werden kann.
Der Systemsteuerkreis 12, ein zentralisierter Bus-Controller, der pro System nur einmal vorkommt, kann als Bus-Master fungieren. Der Systemsteuerkreis 12 enthält eine zentrale Verarbeitungseinheit (CPU) 20, die über den Bus-Controller (BC) 22 an den Bus angeschlossen ist. BC 22 enthält den Zeitgeberschaltkreis 23, der den Überwachungs-Taktsteuerkreis 24 enthält, der die Geschwindigkeitsangabesignale FAST MASTER# und FAST SLAVE# für die Elemente vom Bus 18 empfängt und den Schaltkreis zur zweifachen Taktgenerierung 26 steuert, der einen Hochgeschwindigkeitstakt vom Hochgeschwindigkeitsoszillator 28 empfängt. Wenn der Bus-Master 14 in der Lage ist, mit einer höheren Geschwindigkeit zu arbeiten als der 8-MHz-Systemtakt, enthält der Bus-Master 14 einen Master-Schaltkreis zur Geschwindigkeitsangabe 15, der das Geschwindigkeitsangabesignal FAST MASTER# für Elemente generiert. Ebenso gilt, wenn der Bus- Sklave 16 in der Lage ist, mit einer höheren Geschwindigkeit zu arbeiten als der 8-MHz-Systemtakt, enthält der Bus-Sklave 16 einen Sklaven-Schaltkreis zur Geschwindigkeitsangabe 17, der das Geschwindigkeitsangabesignal FAST SLAVE# für Elemente generiert.
Im Betrieb erzeugt BC 22 des Systemsteuerschaltkreises 12 ein Systemtaktsignal (CLK), das an den Bus 18 weitergeleitet wird; der Bus 18 verteilt das CLK-Signal an alle Elemente, die an den Bus 18 angeschlossen sind (z.B. den Bus-Master 14 und den Bus- Sklaven 16).
Gemäß der vorliegenden Erfindung ist BC 22 in der Lage, ein CLK- Signal mit zwei Frequenzen zu erzeugen. Das CLK-Signal mit zwei Frequenzen wird basierend auf den Zuständen der beiden Geschwindigkeitsangabesignale FAST MASTER# und FAST SLAVE# erzeugt. Die Signale FAST MASTER# und FAST SLAVE# werden vom Bus-Master 14 und dem Bus-Sklaven 16 erzeugt, die in der Lage sind, Übertragungen mit einer höheren Geschwindigkeit als 8 MHz durchzuführen.
Ein Bus-Master 14, der den Bus 18 steuert, aktiviert das Signal FAST MASTER# (d.h. steuert es auf logisch 0), um die Hochgeschwindigkeitsfähigkeit anzuzeigen. Auf dem Bus 18 wird der Signalpfad FAST MASTER# durch einen aktiven Endwiderstand abgeschlossen. Folglich können Elemente, die an den Bus 18 angeschlossen sind, aber nicht das Signal FAST MASTER# verwenden, diesen Signalpfad nicht auf 0 schalten. Wenn ein Element den Signalpfad FAST MASTER# nicht auf 0 schalten kann, kann das Element Übertragungen nur mit einer Rate von 8 MHz durchführen.
Auf gleiche Weise aktiviert eine Sklaven-Karte 16, die schnelle Übetragungen durchführen kann, das Signal FAST SLAVE#. Der Signalpfad FAST SLAVE# wird von einem aktiven Endwiderstand abgeschlossen, um die Kompatibilität mit langsameren Elementen zu gewährleisten.
Im Betrieb überwacht BC 22 die beiden Geschwindigkeitsangabesignale. Da das Signal FAST SLAVE# und das Signal FAST MASTER# sich gleichzeitig auf dem Bus befinden, erzeugt BC 22 ein höherfrequentes Taktsignal und sendet es über die CLK-Signalleitung. Auf diese Weise werden die beiden Elemente in die Lage versetzt, mit einer zweiten Frequenz zu kommunizieren, die höher als 8 MHz ist. Demgemäß sendet BC 22 ein CLK-Signal mit 8 MHz mit Hilfe der CLK-Signalleitung über den Bus sowie ein zweites, höherfrequentes Taktsignal über die gleiche CLK-Signalleitung auf sich gegenseitig ausschließender Basis. Der Bus 18 ist so in der Lage, entweder mit 8 MHz oder einer zweiten, höheren Frequenz zu arbeiten, was von BC 22 gesteuert wird.
In Figur 2 wird eine Übertragungssequenz zwischen 8-MHz- Elementen gezeigt. Da die Geschwindigkeitsangabesignale FAST MASTER# und FAST SLAVE# nicht aktiviert sind, generiert BC 22 ein 8-MHz-CLK-Signal. Demgemäß erfolgt die Datenübertragung, die von einem Adreßstartsignal (ADDST#), das den Start einer Adreßübertragung angibt, und von einem Datenübertragungssignal (DATT#), das die Durchführung einer Datenübertragung angibt, gesteuert wird, mit 8 MHz.
In den Figuren 3 und 4 ist eine Übertragungssequenz zwischen Elementen, die mit einer zweiten, höheren Frequenz arbeiten, dargestellt. Ein Bus-Master 14 (d.h. entweder der Bus-Master 14 oder der Systemsteuerkreis 12) wird vor einer individuellen Übertragungssequenz mittels Standardbusentscheidung ausgewählt. Wenn der ausgewählte Master so konfiguriert ist, daß er mit der zweiten, höheren Geschwindigkeit arbeitet, aktiviert er das Signal FAST MASTER#. Vor der Übertragung wählt der Bus-Master einen Bus-Sklaven 16 aus, der an der nachfolgenden Übertragung insofern beteiligt ist, als er über den Bus 18 eine Adresse liefert, die diesem Sklaven zugeordnet ist. Wenn dieser Sklave mit der zweiten, höheren Frequenz arbeiten kann, sendet er ein aktives Geschwindigkeitsangabesignal FAST SLAVE# über den Bus 18. Während der Master das Signal FAST MASTER# unmittelbar aktivieren kann, muß der Sklave warten, bis seine Adresse auf dem Bus erkannt wird, bevor er das Signal FAST SLAVE# aktivieren kann.
Figur 3 zeigt eine Übertragungssequenz, bei der ein Sklave das Signal FAST SLAVE# aktiviert, bevor BC 22 das Signal ADDST# ausgibt. In diesem Fall ändert BC 22 das CLK-Signal in die zweite, höhere Frequenz und ermöglicht so die Adreßübertragung sowie die nachfolgende Datenübertragung mit Hochgeschwindigkeit. Bei dem Datenteil der Übertragung kann es sich um eine einzelne Übertragung oder mehrere Übertragungen im BURST-Modus handeln. Wenn die Hochgeschwindigkeitsübertragung abgeschlossen ist, verläßt der Slave den Bus 18, der sein FAST SLAVE#-Signal deaktiviert. Wenn das FAST SLAVE#-Signal deaktiviert ist, schaltet BC 22 auf das 8-MHz-CLK-Signal zurück.
Figur 4 zeigt eine Übertragung, bei der der Sklave das Signal FAST SLAVE# aktiviert, nachdem BC 22 das Signal ADDST# ausgegeben hat. In diesem Fall findet die Adreßübertragung mit einer Taktrate von 8 MHz statt, und anschließend wird das CLK- Signal auf die zweite, höhere Frequenz umgeschaltet, so daß die Daten mit der höheren Geschwindigkeit übertragen werden. Diese Übertragungssequenz hat deutliche Auswirkungen auf die Übertragungsgeschwindigkeiten von Übertragungen, die als Teil von langen Vorgängen im BURST-Modus durchgeführt werden.
Die in Figur 5 dargestellte Zeitgeberschaltung 23 generiert ein CLK-Signal mit zwei Geschwindigkeiten, wobei das schnellere CLK- Signal doppelt so schnell ist wie das 8-MHz-CLK-Signal. Sowohl das 8-MHz-CLK-Signal als auch das zweite, höherfrequente CLK- Signal werden mit einem Frequenzsignal eines Hochgeschwindigkeitsoszillators generiert. Da dasselbe Hochgeschwindigkeits-Taktfrequenzsignal verwendet wird, kann zwischen den beiden Taktgeschwindigkeiten hin- und hergeschaltet werden, ohne auf der CLK-Leitung Rauschen zu verursachen. In dem bevorzugten Ausführungsbeispiel wird die vom Systemsteuerkreis 12 erzeugte Prozessorfrequenz zur Generierung des CLK-Signals verwendet, da die Prozessorfrequenz dem BC 22 bereits zur Verfügung steht und zur Bereitstellung der 8-MHz-Frequenz geteilt werden kann.
Der Zeitgeberschaltkreis 23 enthält den Überwachungs- Taktsteuerkreis 24 und den Doppeltakt-Generierungsschaltkreis 26. Der Doppeltakt-Generierungsschaltkreis 26 enthält den Auswahlschaltkreis 34 und den Teilerschaltkreis 36. Der Auswahlschaltkreis 34 steuert selektiv, wie viel der ankommenden Frequenz der Teilerschaltkreis 36 teilt.
Der Überwachungs-Taktsteuerkreis 24 enthält die Signalspeicher 40 und 42, die das Signal FAST MASTER# bzw. FAST SLAVE# als Eingangssignal vom Bus 18 empfangen. Diese Signale werden abgetastet und beim Anstieg des CLK-Signals eingeklinkt. Der Übergang erfolgt also beim Anstieg des CLK-Signals, wenn das CLK-Signal auf eine andere Frequenz umschaltet. Beim Anstieg des CLK-Signals werden die Eingangssignale von den Signalspeichern 40 und 42 abgetastet und eingeklinkt, um Signale an das NOR-Gate 48 und das OR-Gate 49 anzulegen. Wenn sowohl das Signal FAST MASTER# als auch das Signal FAST SLAVE# im Niederpegelzustand sind, bewirkt das NOR-Gate 48, daß das Signal SELECT FAST CLOCK auf Hochpegel umgeschaltet wird, und das OR-Gate 49 bewirkt, daß das Signal SELECT NORMAL CLOCK auf Niederpegel geschaltet wird. Wenn die Signale FAST MASTER# und FAST SLAVE# einzeln oder zusammen im Hochpegelzustand sind, bewirkt dieser Wechsel, daß das NOR-Gate 48 den Wechsel des Signals SELECT FAST CLOCK in Tiefpegelzustand bewirkt, und daß das OR-Gate 49 den Wechsel des Signals SELECT NORMAL CLOCK in den Hochpegelzustand bewirkt.
Der Auswahlschaltkreis 34 enthält das AND-Gate 50, das NOR-Gate 52 und das AND-Gate 54. Das AND-Gate 54 fungiert als Selektor, der es ermöglicht, daß das vom Signalspeicher 44 (CONTROL LATCH 1) generierte Signal an das NOR-Gate 52 angelegt wird, wenn das Signal SELECT FAST CLOCK im Hochpegelzustand ist. Das AND-Gate 50 fungiert als Selektor, der es ermöglicht, daß das vom Signalspeicher 46 (CONTROL LATCH 2) generierte Signal an das NOR-Gate 52 angelegt wird, wenn das Signal SELECT NORMAL CLOCK im Hochpegelzustand ist. Das NOR-Gate 52 legt ein Frequenzsteuersignal (CLK FREQ CONTROL) an den Eingang des Teilerschaltkreises 36 an.
Der Teilerschaltkreis 36 enthält die Steuersignalspeicher 44, 46, die eine ankommende Prozessorfrequenz (PROCESSOR FREQUENCY) teilen, die von der Umkehrschaltung 47 umgekehrt wird. Die ankommende Frequenz beträgt ca. 32 MHz; diese Frequenz kann vom Signalspeicher 44 durch den Faktor zwei geteilt werden, so daß ein 16-MHz-Takt entsteht. Dieser 16-MHz-Takt kann vom Signalspeicher 46 durch den Faktor zwei geteilt werden, so daß ein 8-MHz-Takt entsteht. Die Ausgabe von Signalspeicher 44 wird vom Signal CLK FREQ CONTROL gesteuert, das vom NOR-Gate 52 empfangen wird; diese Ausgabe wird über den Treiber 56 auf die CLK-Leitung des Busses 18 gesteuert.
In einem anderen Ausführungsbeispiel der vorliegenden Erfindung generiert der Zeitgeberschaltkreis 23 eine zweite, höhere Frequenz, die ein gerades Vielfaches der Hochgeschwindigkeitsoszillator-Frequenz ist. Dazu wird eine gerade Anzahl Signalspeicher eingefügt, die den Signalspeichern 44 und 46 im Frequenzpfad des Teilerschaltkreises 36 entsprechen.
In noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung generiert der Zeitgeberschaltkreis eine zweite, höhere Frequenz, die ein ungerades Vielfaches der Hochgeschwindigkeitsoszillator-Frequenz ist. Figur 6 zeigt ein Beispiel des Zeitgeberschaltkreises 23', der ein CLK-Signal mit zwei Frequenzen generiert, bei dem die zweite, höhere Frequenz 1,5 mal schneller ist als die 8-MHz-Frequenz. Wenn das Signal PROCESSOR FREQUENCY in der Nähe von 32 MHz liegt, wird es von einem Faktor vier geteilt, um das 8-MHz-Taktsignal zu erzeugen, und von einem Faktor drei, um das zweite Taktsignal mit 12-MHz zu erzeugen.
Der Zeitgeberschaltkreis 23', der ähnlich wie der Zeitgeberschaltkreis 23 ist, enthält einen Überwachungs- Taktsteuerschaltkreis 24 und einen Doppeltakt- Generierungsschaltkreis 26. Der Doppeltakt- Generierungsschaltkreis 26 enthält den Auswahlschaltkreis 34' und den Teilerschaltkreis 36' sowie den Auswahlschaltkreis 60.
Der Auswahlschaltkreis 34' unterscheidet sich vom Auswahlschaltkreis 34 dadurch, daß das Zwei-Eingangs-AND-Gate 54 durch das Drei-Eingangs-AND-Gate 62 ersetzt wird, das neben den Signalen SELECT FAST CLOCK und CONTROL LATCH 1 auch das Signal CONTROL LATCH 2 empfängt. Durch die UND-Verknüpfung von Signal CONTROL LATCH 1 und CONTROL LATCH 2 entsteht ein drittes Signal, das, wenn das Signal SELECT FAST CLOCK im Hochpegelzustand ist, die richtige Frequenz hat, aber kein Rechtecksignal ist. Dieses dritte Signal wird an das OR-Gate 52 angelegt, um das Signal CLK FREQ CONTROL zu liefern.
Der Teilerschaltkreis 36' unterscheidet sich vom Teilerschaltkreis 36 dadurch, daß der Signalspeicher 64 hinzugefügt wird, der den doppelten, umgekehrten Hochgeschwindigkeitstakt vom Umkehrschalter 66 sowie das Signal CLK FREQ CONTROL vom Auswahlschaltkreis 34' empfängt. Da der Takt für den Signalspeicher 64 nicht umgekehrt wird, erzeugt der Signalspeicher 64 ein Signal, das einen halben Takt vor dem von Signalspeicher 44 erzeugten Signal liegt.
Der Auswahlschaltkreis 60 enthält das AND-Gate 68, das AND-Gate 70 und das OR-Gate 72. Das AND-Gate 68 dient zur Erzeugung eines Hochgeschwindigkeits-Rechteckwellentaktes, indem die Signale CONTROL LATCH 1 und CONTROL LATCH 3 durch UND miteinander verknüpft werden, wenn sich das Signal SELECT FAST CLOCK im Hochpegelzustand befindet. Durch UND-Verknüpfung dieser Signale entsteht ein Rechtecksignal, das 1,5 mal schneller ist als das Signal CONTROL LATCH 1, das an das OR-Gate 72 angelegt werden muß. Das AND-Gate 70 ermöglicht es dem Signal CONTROL LATCH 1, an das OR-Gate 72 weitergeleitet zu werden, wenn sich das Signal SELECT NORMAL CLOCK im Hochpegelzustand befindet. Das OR-Gate 72 liefert sein Ausgangssignal an den Takttreiber 56, der das Hochgeschwindigkeits-CLK-Signal auf den Bus 18 steuert.
Der Zeitgeberschaltkreis 23' generiert eine zweite höhere Frequenz, die ein beliebiges, ungerades Vielfaches der Hochgeschwindigkeitsoszillator-Frequenz ist. Dazu wird eine ungerade Anzahl Signalspeicher hinzugefügt, die den Signalspeichern 44, 46 und 64 im Frequenzpfad des Teilerschaltkreises 36' entsprechen.
Außerdem kann beispielsweise die Anzahl der Frequenzen, mit der der Systemtakt arbeitet, einfach dadurch erweitert werden, daß mehr Geschwindigkeitsangabeleitungen für Elemente hinzugefügt werden. Wenn jedes Element zwei Geschwindigkeitsangabeleitungen hat, könnte der Systemtakt mit vier verschiedenen Frequenzen arbeiten, je nach der Geschwindigkeit der Elemente, die an der Kommunikation beteiligt sind. Die Geschwindigkeit des langsameren, an der Kommunikation beteiligten Elements wäre der bestimmende Faktor für die Einstellung der Geschwindigkeit des Systemtaktes.

Claims

1. Ein Bussteuerkreis (22, 18) zur Steuerung eines Rechnersystems (10), an den ein Master-Schaltkreis (14) und ein Sklaven-Schaltkreis (16) angeschlossen werden kann, dadurch gekennzeichnet, daß der Bussteuerkreis (22) folgende Elemente umfaßt:

einen synchronen Bus (18) mit einem Taktpfad, einem Master- Pfad zur Geschwindigkeitsangabe, der zwischen dem Master- Schaltkreis (14) und dem Bussteuerkreis (22, 18) angeschlossen ist, und einem Sklaven-Pfad zur Geschwindigkeitsangabe, der zwischen einem Sklaven- Schaltkreis (16) und dem Bussteuerkreis (22, 18) angeschlossen ist;

einen Schaltkreis zur Takterzeugung (26) zur Erzeugung eines ersten Taktsignals mit einer ersten Taktfrequenz oder eines zweiten Taktsignals mit einer zweiten Taktfrequenz, wobei der Schaltkreis zur Takterzeugung (26) so konfiguriert ist, daß das zweite Taktsignal als Reaktion auf ein Steuersignal ausgegeben wird und andererseits das erste Taktsignal auf dem Taktpfad ausgegeben wird; und

einen Überwachungsschaltkreis zur Taktsteuerung (24) für den Empfang eines Master-Signals zur Geschwindigkeitsangabe vom Master-Pfad zur Geschwindigkeitsangabe und eines Sklaven-Signals zur Geschwindigkeitsangabe vom Sklaven-Pfad zur Geschwindigkeitsangabe, wobei der Überwachungsschaltkreis zur Taktsteuerung (24) so konfiguriert ist, daß das Steuersignal erzeugt wird, wenn die Master- und Sklaven-Signale zur Geschwindigkeitsangabe angeben, daß der Master-Schaltkreis (14) und der Sklaven- Schaltkreis (16) beide mit einer zweiten Frequenz arbeiten können.

2. Ein Bussteuerkreis (22, 18) gemäß Anspruch 1, bei dem der Schaltkreis zur Takterzeugung (26) das erste und zweite Taktsignal von einem einzigen Taktgeber (28) erzeugen.

3. Ein Bussteuerkreis (22, 18) gemäß Anspruch 2, bei dem der Schaltkreis zur Takterzeugung (26) folgende Elemente umfaßt:

einen Auswahlschaltkreis (34), der für die Auswahl eines der ersten und der zweiten Taktsignale konfiguriert ist, und

eine Divisionsschaltung (36), die zur Generierung der ersten und zweiten Taktsignale von dem einzigen Taktgeber (28) konfiguriert ist.

4. Ein Bussteuerkreis (22, 18) gemäß allen obengenannten Ansprüchen, bei dem die zweite Taktfrequenz ein gerades Vielfaches der ersten Taktfrequenz ist.

5. Ein Bussteuerkreis (22, 18) gemäß allen obengenannten Ansprüchen, bei dem die zweite Taktfrequenz ein ungerades Vielfaches der ersten Taktfrequenz ist.

6. Ein Bussteuerkreis (22, 18) gemäß allen obengenannten Ansprüchen, bei dem der Überwachungsschaltkreis für die Taktsteuerung so konfiguriert ist, daß das Steuersignal als Reaktion auf aktive Niederpegelsignale der Master- und Sklavensignale zur Geschwindigkeitsangabe erzeugt wird.

7. Ein Rechnersystem (10) mit einer zentralen Verarbeitungseinheit (20) und einem Bussteuerkreis (22, 18) gemäß allen obengenannten Ansprüchen.

8. Ein Rechnersystem (10) gemäß Anspruch 7 mit einem an den Bus (18) angeschlossen Master-Schaltkreis (14) und einem Sklaven-Schaltkreis (16), wobei der Master-Schaltkreis (14) über einen Master-Schaltkreis zur Geschwindigkeitsangabe (15) verfügt, um das Master-Signal zur Geschwindigkeitsangabe zu erzeugen, und der Sklaven- Schaltkreis (16) über einen Sklaven-Schaltkreis zur Geschwindigkeitsangabe (17) verfügt, um das Sklaven-Signal zur Geschwindigkeitsangabe zu erzeugen.

9. Ein Rechnersystem gemäß Anspruch 8, bei dem der Master- Schaltkreis (14) den Bussteuerkreis (22) umfaßt.

10. Ein Verfahren zur Übertragung von Daten zwischen ersten und zweiten Elementen (14, 16) eines Rechnersystems (10), bei dem Elemente (14, 16) über einen Multibit-Bus (18) kommunizieren, wobei die Kommunikation mit einem ersten Taktsignal mit einer ersten Frequenz synchron erfolgt und der Bus (18) über einen Taktpfad verfügt, über den das Taktsignal an die Elemente übertragen wird, wobei das Verfahren

die Generierung eines ersten Signals zur Geschwindigkeitsangabe umfaßt, das die Betriebsgeschwindigkeit des ersten Elements (14) angibt,

die Generierung eines zweiten Signals zur Geschwindigkeitsangabe umfaßt, das die Betriebsgeschwindigkeit des zweiten Elements (16) angibt, und

ein zweites Taktsignal mit einer zweiten Frequenz über den genannten Taktpfad an die genannten ersten und zweiten Elemente (14, 16) ausgibt, wenn das genannte erste Signal zur Geschwindigkeitsangabe und das genannte zweite Signal zur Geschwindigkeitsangabe angeben, daß die genannten ersten und zweiten Elemente (14, 16) zur Übertragung beide die genannte Frequenz verwenden können,

und die genannten ersten und zweiten Taktsignale auf einer sich gegenseitig ausschließenden Basis an den genannten Taktpfad übertragen werden.