DE68916854T2

DE68916854T2 - Spannungsgesteuerte Oszillatorschaltung.

Info

Publication number: DE68916854T2
Application number: DE68916854T
Authority: DE
Inventors: Hiroyuki Intellectual P Motegi; Hiroki Intellectual Pro Muroga; Satoshi Intellectual Pr Suzuki
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1988-05-17
Filing date: 1989-05-17
Publication date: 1994-12-08
Anticipated expiration: 2009-05-18
Also published as: JPH0289422A; KR920004335B1; US4912433A; EP0342626A3; EP0342626A2; EP0342626B1; DE68916854D1; HK83395A; JP2531742B2; KR900019371A

Description

Diese Erfindung betrifft eine spannungsgesteuerte Oszillatorschaltung, die in einer integrierten Schaltungskonfiguration zur Verwendung in einem Freguenzsynthesizer gebildet ist, der die Form einer phasenstarren Regelschleife (im folgenden als Phasenregelschleife bezeichnet) besitzt.
Herkömmlicherweise ist ein spannungsgesteuerter Oszillator (VCO), dessen Ausgangsfrequenz sich in Abhängigkeit von einer Steuerspannung ändert, aufgebaut, wie in Fig. 17 gezeigt (Fig. 17 entspricht der Fig. 3 der japanischen Patentoffenbarung Nr. 59-62215).
In Fig. 17 bezeichnet das Bezugszeichen 71 einen Eingangsknotenpunkt für eine Steuerspannung Vin, 72 einen Eingangs-N-Kanal-Transistor und 73 und 74 Last-P-Kanal-Transistoren, die eine Stromspiegelschaltung 75 bilden. Der P-Kanal-Transistor 76 und der N-Kanal-Transistor 77 sind zur Bildung eines ersten C-MOS-Inverters 78 kombiniert und ein erster Kondensator 80 ist zwischen dem Ausgangsknotenpunkt 79 des Inverters 78 und dem Masseanschluß verbunden. Ferner sind der P-Kanal-Transistor 81 und der N-Kanal-Transistor 82 zur Bildung eines zweiten C-MOS-Inverters 83 kombiniert und ein zweiter Kondensator 85 ist zwischen einem Ausgangsknotenpunkt 84 des Tnverters 83 und dem Masseanschluß verbunden.
Die Ausgangsknotenpunkte 79 und 84 der C-MOS-Inverter 78 und 83 sind jeweils mit Eingangsanschlüssen der Spannungsvergleicher 86 und 87 verbunden, deren Ausgangsanschlüsse mit einem Setz-Eingangsanschluß S und einem Rücksetz-Eingangsanschluß R einer RS-Flip-Flop-Schaltung 88 verbunden sind. Ein Setz-Ausgangsanschluß Q und ein Rücksetz-Ausgangsanschluß der Flip-Flop-Schaltung 88 sind jeweils mit den ersten und zweiten CMOS-Inverters 78 und 83 verbunden und der Ausgang von dem Rücksetz-Ausgangsanschluß wird mittels eines Inverters 89 invertiert und als Ausgangsspannung Vout abgeleitet.
Der Betrieb des oben beschriebenen VCO wird im folgenden kurz beschrieben. Dem Eingangstransistor 72 wird in Abhängigkeit von einer Steuerspannung Vin Strom zugeführt und gleichzeitig wird ein Strom I der gleichen Größe von einem Ausgangstransistor 74 der Stromspiegelschaltung 75 an die beiden CMOS-Inverter 78 und 83 geliefert. Es soll nun angenommen werden, daß in einem Anfangszustand der Ausgangsanschluß Q der Flip-Flop-Schaltung 88 auf einen niedrigen Pegel "L" und der Ausgangsanschluß auf einen hohen Pegel "H" gesetzt ist. Dann werden die Transistoren 76 und 82 der beiden CMOS-Inverter 78 und 83 eingeschaltet und die Transistoren 77 und 81 ausgeschaltet. In diesem Zustand wird der erste Kondensator 80 durch einen Strom I über den Transistor 76 geladen, der nun in den leitenden Zustand gebracht ist.
Wenn bei diesem Ladebetrieb die Anschlußspannung des Kondensators 80 eine Schwellspannung Vth1 des Spannungsvergleichers 86 übersteigt, nimmt dessen Ausgang einen hohen Pegel an. Dann werden die Ausgänge Q und der Flip-Flop-Schaltung 88 auf einen hohen bzw. einen niedrigen Pegel invertiert, wodurch die Transistoren 76 und 82 der beiden CMOS-Inverter 78 und 83 in einen nicht leitenden Zustand und die Transistoren 77 und 81 in einen leitenden Zustand gebracht werden. Infolgedessen wird der zweite Kondensator 85 über einen Transistor 81 geladen, der durch einen Strom I eingeschaltet ist. Dabei werden Ladungen des vorher geladenen Kondensators 80 über den Transistor 77, der nun in einen leitenden Zustand gebracht ist, an den Masseanschluß abgegeben.
Wenn die Anschlußspannung des zweiten Kondensators 85, der nun geladen wird, eine Schwellspannung Vth2 des Vergleichers 87 übersteigt, nimmt dessen Ausgang einen hohen Pegel an. Infolgedessen werden die Ausgänge Q und Q der Flip-Flop-Schaltung 88 auf einen niedrigen bzw. hohen Pegel invertiert, wodurch die Transistoren 76 und 82 in einen leitenden Zustand und die Transistoren 77 und 81 wie vorher beschrieben in einen nicht leitenden Zustand gebracht werden. Durch wiederholte Durchführung des gleichen Betriebs kann die Oszillatorausgangsspannung Vaus von dem Ausgangsanschluß des Inverters 89 abgeleitet werden und die Frequenz f der Oszillatorausgangsspannung wird wie folgt erhalten:
wobei C eine Kapazität der Kondensatoren 80 und 85 und Vref die Schwellspannung Vth1 oder Vth2 der Spannungsvergleicher 86 oder 87 ist.
Wenn der herkbmmliche VCO auf einem IC-Chip gebildet wird, schwanken die Gate-Länge, die Gate-Schwellspannung und die Gateoxid-Filmdicke der Transistoren in Abhängigkeit von der Veränderung der Herstellungsbedingungen (Prozeßparameter). Deshalb können sich I, C und Vref in der Gleichung (1) beträchtlich verändern, was eine beträchtliche Schwankung der Oszillations-Mittenfrequenz bewirkt. Somit können sich die Eigenschaften eines Phasenregelschleifen-(PLL)Systems unter Verwendung des VCOs verschlechtern, wodurch die Herstellungsausbeute verkleinert wird.
Diese Erfindung wurde zur Lösung des Problems durchgeführt, daß die Oszillations-Mittenfrequenz sich in einem weiten Bereich mit einer Veränderung der Herstellungsbedingung verändert und daß die Herstellungsausbeute von angewendeten Systemprodukten verringert wird.
Eine Aufgabe dieser Erfindung liegt in der Schaffung einer spannungsgesteuerten Oszillatorschaltung, deren Oszillations-Mittenfrequenz frei eingestellt werden kann, ohne daß sie irgendeinen Einfluß aufgrund einer Veränderung der Herstellungsbedingung erfährt.
Eine spannungsgesteuerte Oszillatorschaltung dieser Erfindung umfaßt die folgenden Merkmale: Einen Phasenregelschleifenabschnitt, der eine erste Verzögerungseinrichtung mit in Kaskade geschalteten m-stufigen Verzögerungsabschnitten umfaßt, deren Verzögerungszeiten durch ein Steuersignal gesteuert werden zur Verzögerung eines Referenzfrequenzsignals; eine Phasendifferenz-Spannungserzeugungseinrichtung zur Erzeugung einer Phasendifferenzspannung entsprechend einer Phasendifferenz zwischen einem um eine vorgegebene Periode (zum Beispiel um eine Hälfte der Periode davon) verzögertes Signal und dem Referenzfrequenzsignal zu erzeugen; und eine erste Steuersignal-Erzeugungseinrichtung zur Erzeugung des Steuersignals zur Bestimmung der Signalverzögerungszeiten der jeweiligen Verzögerungsabschnitte der ersten Verzögerungseinrichtung auf der Grundlage einer Referenzspannung und der Phasendifferenzspannung; und einen spannungsgesteuerten Oszillatorabschnitt, der eine zweite Verzögerungseinrichtung mit in Kaskade geschalteten n-stufigen Verzögerungsabschnitten umfaßt, die eine äquivalente Struktur, wie diejenige der Verzögerungsabschnitte der ersten Verzögerungseinrichtung aufweisen, wobei der Ausgang der zweiten Verzögerungseinrichtung an den Eingangsanschluß davon so zurückgeführt wird, daß ein Ringoszillator hergestellt wird; und eine zweite Steuersignal-Erzeugungseinrichtung zur Erzeugung eine Steuersignals zur Bestimmung der Signalverzögerungszeiten der jeweiligen Verzögerungsabschnitte der zweiten Verzögerungseinrichtung auf der Grundlage einer Steuerspannung zur Steuerung der Ausgangsfrequenz und der Phasendifferenzspannung.
Jede der Verzögerungsabschnitte der ersten und zweiten Verzögerungseinrichtungen umfaßt ein erstes Transfergatter; einen Inverter, dem der Ausgang des ersten Transfergatters zugeführt wird; ein zweites Transfergatter, dem der Ausgang des Inverters zugeführt wird; und einen Inverter, dem der Ausgang des zweiten Transfergatters zugeführt wird. Jede der ersten und zweiten Steuersignal-Erzeugungseinrichtungen umfaßt einen ersten Transistor eines ersten Leitfähigkeitstyps, dessen Source-Drain-Pfad zwischen einem ersten Spannungsanschluß und einem ersten Ausgangsknotenpunkt verbunden ist und dessem Gate die Phasendifferenzspannung zugeführt wird; einen zweiten Transistor des ersten Leitfähigkeitstyps, dessen Source-Drain-Pfad zwischen dem ersten Spannungsanschluß und dem ersten Ausgangsknotenpunkt verbunden ist und dessen Gate mit dem ersten Ausgangsknotenpunkt verbunden ist; und einen dritten Transistor eines zweiten Leitfähigkeitstyps, dessen Source-Drain-Pfad zwischen einem zweiten Spannungsanschluß und dem ersten Ausgangsknotenpunkt verbunden ist und dessem Gate entweder die Referenzspannung oder die Steuerspannung zugeführt wird. Signale der ersten Ausgangsknotenpunkte der ersten und zweiten Steuersignal-Erzeugungseinrichtungen werden an die ersten und zweiten Transfergatter jeder der Verzögerungsabschnitte der ersten und zweiten Verzögerungseinrichtung geführt.
Die Mittenfrequenz der Oszillatorfrequenz kann durch Steuerung der Verzögerungszeit der zweiten Verzögerungseinrichtung bestimmt werden, die den Ringoszillator in der spannungsgesteuerten Oszillatorschaltung bildet. Da die Verzögerungszeit mittels des Phasenregelschleifenabschnitts genau gesteuert werden kann, kann eine stabile Mittenfrequenz erzielt werden, die von einer Änderung der Herstellungsbedingung unabhängig ist. Ferner kann die Bandbreite der Mittenfrequenz frei eingestellt werden, indem das Referenzfrequenzsignal oder das Verhältnis der Anzahl (m) der Verzögerungsabschnitte der ersten Verzögerungseinrichtung zu, derjenigen Anzahl (n) der Verzögerungsabschnitte der zweiten Verzögerungseinrichtung verändert wird.
Diese Erfindung kann aus der folgenden eingehenden Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen besser verstanden werden. In den Zeichnungen zeigen:
Fig. 1 ein Blockschaltbild, welches den Gesamtaufbau einer spannungsgesteuerten Oszillatorschaltung gemäß einer Ausführungsform dieser Erfindung zeigt;
Fig. 2 ein Stromdiagramm, welches den Einzelaufbau des einstufigen Abschnittes einer in Fig. 1 gezeigten variablen Verzögerungsschaltung zeigt;
Fig. 3 ein Schaltbild, das den Einzelaufbau eines in Fig. 1 gezeigten Phasenvergleichers und einer Ladungspumpenschaltung zeigt;
Fig. 4A und 4B Schaltbilder, die den Einzelaufbau eines in Fig. 1 gezeigten Tiefpaßfilters zeigen;
Fig. 5 ein Schaltbild, das den Einzelaufbau einer in Fig. 1 gezeigten Pegelumwandlungsschaltung zeigt;
Fig. 6 bis 8 Zeitablaufdiagramme, die den Betrieb eines in Fig. 1 gezeigten PLL-Abschnitts zeigen;
Fig. 9 ein Kennlinienbild der Pegelumwandlungsschaltung aus Fig. 5;
Fig. 10 ein Schaltbild, das einen anderen Einzelaufbau einer in Fig. 1 gezeigten Pegelumwandlungsschaltung zeigt;
Fig. 11 ein Kennliniendiagramm der Pegelumwandlungsschaltung aus Fig. 10;
Fig. 12 und 13 Schaltbilder, die jeweils noch einen anderen Einzelaufbau einer in Fig. 1 gezeigten Pegelumwandlungsschaltung zeigen;
Fig. 14 ein Stromdiagramm, das einen anderen Einzelaufbau des einstufigen Abschnittes der in Fig. 1 gezeigten variablen Verzögerungsschaltung zeigt;
Fig. 15 und 16 Schaltbilder, die die Pegelumwandlungsschaltung aus Fig. 1 für einen Fall zeigen, bei dem die variable Verzögerungsschaltung aus Fig. 14 verwendet wird;
Fig. 17 ein Schaltbild, das die herkömmliche spannungsgesteuerte Schaltung zeigt; und
Fig. 18 ein Blockschaltbild, das den Aufbau eines Abstimmungssystems des PLL-Frequenzsynthsizer-Typs zeigt, bei dem ein in Fig. 1 gezeigter PLL-Abschnitt 1 und ein VCO-Abschnitt 2 für den lokalen Oszillationsabschnitt eines Super-Heterodyn-Tuners verwendet werden.
Im folgenden wird eine Ausführungsform dieser Erfindung unter Bezugnahme auf die bei liegenden Zeichnungen beschrieben.
Fig. 1 ist ein Blockschaltbild, welches den Gesamtaufbau einer spannungsgesteuerten Oszillatorschaltung gemäß einer Ausführungsform dieser Erfindung zeigt. In Fig. 1 bezeichnet daß Bezugszeichen 1 einen PLL-Abschnitt und 2 bezeichnet einen VCO-Abschnitt. Der PLL-Abschnitt 1 erhält das Referenzfrequenzsignal Fref und eine Referenzspannung Vref und steuert den Rückführungsbetrieb, um so die Verzögerungszeit der Verzögerungsschaltung 3 in der Schleife auf einen konstanten Wert, beispielsweise auf eine halbe Periode T des Referenzfrequenzsignals Vref einzustellen.
Der VCO-Abschnitt 2 erhält eine Steuerspannung Vcont und eine Ausgangsspannung Vaus des Tiefpaßfilters 7 der Phasenregelschleife des PLL-Abschnitts 1 und die Oszillationsfrequenz FVCO wird durch Steuerung der Verzögerungszeit der Ringoszillatorschaltung unter Verwendung der Verzögerungsschaltung 10 auf der Grundlage der empf angenen Steuerspannung (Vcont) und der Ausgangsspannung (Vaus) bestimmt.
In dem PLL-Abschnitt 1 wird das Referenzfrequenzsignal Fref an die ersten Eingangsanschlüsse der ersten variablen Verzögerungsschaltung 3 und des Phasenvergleichers 4 geführt. Der Ausgang DO der ersten variablen Verzögerungsschaltung 3 wird über den Inverter 5 dem anderen Eingangsanschluß des Phasenvergleichers 4 eingegeben. Der Phasenvergleicher 4 vergleicht die Phasen der beiden Eingangssignale und steuert einen erste Ausgang CP oder einen zweiten Ausgang DP in Abhängigkeit von dem Vergleichsergebnis.
Die zwei Ausgänge CP und DP werden an eine Ladungspumpenschaltung 6 geführt. Der Ausgang der Ladungspumpenschaltung 6 wird an ein Tiefpaßfilter (LPF) 7 geführt, dessen Ausgangsspannung Vaus zusammen mit dereferenzspannung Vref an eine erste Pegelumwandlungsschaltung 8 geführt wird. Die erste Pegelumwandlungsschaltung 8 steuert den Spannungspegel des Ausgangs PV entsprechend der beiden Eingangsspannungspegel und die Ausgangsspannung PV wird als ein Verzögerungszeit-Steuersignal an die variable Verzögerungsschaltung 3 geführt.
In dem VCO-Abschnitt 2 werden die Ausgangsspannung Vaus des Tiefpaßfilters 7 und die Steuerspannung Vcont an eine zweite Pegelumwandlungsschaltung 9 geführt. Wie bei der ersten Pegelumwandlungsschaltung 8 steuert die zweite Pegelumwandlungsschaltung 9 den Spannungspegel des Ausgangs PV in Abhängigkeit von den beiden Eingangsspannungspegeln Die Ausgangsspannung PV wird der zweiten variablen Verzögerungsschaltung 10 als ein Verzögerungszeit-Steuersignal zugeführt.
Zwischen den Eingangs- und Ausgangsanschlüssen der zweiten variablen Verzögerungsschaltung 10 ist zur Bildung einer Ringoszillatorschaltung ein Inverter 11 angeschlossen Die zweite Pegelumwandlungsschaltung 9, die zweite variable Verzögerungsschaltung 10 und der Inverter 11 werden in wesentlichen mit der gleichen Konstruktion wie die erste Pegelumwandlungsschaltung 8, die erste variable Verzögerungsschaltung 3 und der Inverter 5 aufgebaut.
Beispielsweise wird jede der variablen Verzögerungsschaltungen 3 und 10 gebildet, indem eine gewünschte Anzahl von Basisschaltungen mit jeweils dem in Fig. 2 gezeigten Aufbau in einer Kaskade verbunden werden. In diesem Beispiel wird die variable Verzögerungsschaltung 3 aus m-stufigen, in Kaskade geschalteten Basisschaltungen und die variable Verzögerungsschaltung 10 aus n-stufigen in Kaskade geschalteten Basisschaltungen aufgebaut.
Ein Eingangssignal wird seriell über ein erstes Transfergate 21 eines P-Kanal-Transistors, einen Inverter 22, ein zweites Transfer-Gate 23 eines P-Kanal-Transistors und einen Inverter 24 geführt und dann ausgegeben. Die Gates der ersten und zweiten Transfergates 21 und 23 erhalten ein Verzögerungszeit-Steuersignal PV. Das bedeutet, daß die Widerstandskomponenten der ersten und zweiten Transfergates 21 und 23 in Abhängigkeit von dem Verzögerungszeit-Steuersignal PV verändert werden, um die Verzögerungszeit jeder Basisschaltung zu verändern.
Fig. 3 ist ein Schaltbild, das den Einzelaufbau des Phasenvergleichers 4 und der Ladungspumpenschaltung 6 zeigt. In dem Phasenvergleicher 4 wird das Referenzfrequenzsignal Fref einem D-Typ-Flip-Flop 31 auf ein Taktsignal zugeführt. Entsprechend wird ein Ausgang NDO des Inverters 5 in Fig. 1 dem D-Typ-Flip-Flop 32 auf ein Taktsignal zugeführt. Die Q-Ausgänge der Flip-Flops 31 und 32 werden an ein NAND-Gatter 33 geführt, dessen Ausgang wiederum als ein Rücksetzsignal an die Flip-Flops 31 und 32 geführt wird.
Der Ausgang Q des Flip-Flops 31 wird über einen Inverter 34 als erster Ausgang CP geliefert und der Ausgang Q des Flip-Flops 32 wird als Ausgang DP geliefert.
Die Ladungspumpenschaltung 6 umf aßt einen P-Kanal-Transistor 35 und einen N-Kanal-Transistor 36, die zwischen dem Energieversorgungsspannungsanschluß Vcc und dem Masseanschluß in Reihe geschaltet sind. Die Gates der Transistoren 35 und 36 erhalten jeweils den ersten Ausgang CP und den zweiten Ausgang DP des Phasenvergleichers 4.
Wie beispielsweise in Fig. 4A gezeigt ist, umfaßt ein Tiefpaßfilter 7 die Widerstände 41 und 42 und den Kondensator 43. Es ist auch möglich, das Tiefpaßfilter 7 mit Widerständen 44, 45 und 46 und Kondensatoren 47 und 48 aufzubauen, so wie dies in Fig. 4B gezeigt ist.
Wie in Fig. 5 gezeigt ist, werden beispielsweise jede der ersten und zweiten Pegelumwandlungsschaltungen 8 und 9 aus zwei P-Kanal-Transistoren 51 und 52 und einem N-Kanal-Transistor 53 gebildet.
Der Source-Drain-Pfad des P-Kanal-Transistors 51 ist zwischen dem Energieversorgungsspannungsanschluß Vcc und dem Knotenpunkt 54 angeschlossen, von dem die Spannung PV abgenommen wird und das Gate des Transistors 51 erhält die Ausgangsspannung Vaus des Tiefpaßfilters 7.
Der Source-Drain-Pfad des P-Kanal-Transistors 52 ist zwischen dem Energieversorgungsspannungsanschluß Vcc und dem Knotenpunkt 54 verbunden und das Gate des Transistors 52 ist mit dem Knoten 54 verbunden. Der Source-Drain-Pfad des N-Kanal-Transistors 53 ist zwischen dem Knotenpunkt 54 und dem Masseanschluß verbunden.
Im Falle der ersten Pegelumwandlungsschaltung 8 erhält das Gate des Transistors 53 die Referenzspannung Vref und im Falle der zweiten Pegelumwandlungsschaltung 9 erhält das Gate des Transistors 53 die Steuerspannung Vcont.
Im folgenden wird nun der Betrieb des PLL-Schaltungsabschnitts 1 aus Fig. 1 beschrieben.
Wie in dem Zeitablaufdiagramm aus Fig. 6 dargestellt ist, wird der erste Ausgang CP des Phasenvergleichers 4 auf einen hohen Pegel ("H") gesetzt, wenn die Verzögerungszeit der variablen Verzögerungsschaltung 3 mit der Verzögerung-zeit des Inverters 5 kürzer ist als T/2 (T ist eine Periode des Referenzfrequenzsignals Fref) ist. Dabei wird der zweite Ausgang DP des Phasenvergleichers 4 in einer Periode, in der die Verzögerungszeit kürzer als T/2 ist, auf einem hohen Pegel gehalten. Der Hochpegelabschnitt des zweiten Ausgangs DP wird als ein Entladeimpuls an die Ladungspumpenschaltung 6 geführt.
In der Ladungspumpenschaltung 6 wird der N-Kanal-Transistor 36 aus Fig. 3 in der Hochpegelperiode des Ausgangs DP in einen leitenden Zustand versetzt, wodurch er den Ausgang 37 entlädt. Infolgedessen wird die Ausgangsspannung Vaus des Tiefpaßfilters 7 erniedrigt. Falls die Referenzspannung Vref auf einer Spannung gehalten wird, die der halben Energieversorgungsspannung Vcc gleicht, steigt in diesem Falle die Ausgangsspannung PV der Pegelumwandlungsschaltung 8 an.
Es soll nun angenommen werden, daß die Ausgangsspannung Vaus des Tiefpaßfilters 7 an das Gate des P-Kanal-Transistors 51 und die Referenzspannung Vref an das Gate des N-Kanal-Transistors 53 geführt wird. Dann steigt ein in den P-Kanal-Transistor 51 fließender Strom an, wenn wie oben beschrieben die Spannung Vaus erniedrigt wird und somit steigt die Spannung PV des Knotenpunkts 54 an. Infolgedessen steigen die Widerstandskomponenten der Transfergatter 21 und 23 jeder der Basisschaltungen in der ersten variablen Verzögerungsschaltung 3 aus Fig. 2 an, wodurch die Verzögerungszeit der variablen Verzögerungsschaltung 3 erhöht wird.
Wenn die Verzögerungszeit der variablen Verzögerungsschaltung 3 mit der Verzögerungszeit des Inverters 5 länger ist als T/2 (T ist eine Periode des Referenzfrequenzsignals Fref) ist, so wie dies in dem Zeitablaufdiagramm in Fig. 7 gezeigt ist, wird im Gegensatz zu dem obigen Fall der zweite Ausgang DP des Phasenvergleichers 4 auf einen hohen Pegel ("L") gesetzt. Dabei wird der erste Ausgang CP des Phasenvergleichers 4 in einer Periode, um die die Verzögerungszeit länger als T/2 ist, auf einem niedrigen Pegel gehalten. Der Niedrigpegelabschnitt des ersten Ausgangs CP wird als ein Ladeimpuls an die Ladungspumpenschaltung 6 geführt.
In der Ladungspumpenschaltung 6 wird der P-Kanal-Transistor 35 aus Fig. 3 in der Niedrigpegelperiode des Ausgangs CP in einen leitenden Zustand gebracht, wodurch der Ausgang 37 geladen wird. Infolgedessen wird die Ausgangsspannung Vaus des Tiefpaßfilters 7 erhöht. Somit wird in diesem Fall die Spannung PV des Knotenpunkts 54 erniedrigt. Infolgedessen nehmen die Widerstandskomponenten der Transfergatter 21 und 23 jeder der Basisschaltungen in der ersten variablen Verzögerungsschaltung aus Fig. 2 ab, wodurch die Verzögerungszeit der variablen Verzögerungsschaltung 3 verkürzt wird.
Wenn die Verzögerungszeit der ersten variablen Verzögerungsschaltung 3 auf einen Wert gleich T/2 gesetzt wird, so wie dies in dem Zeitablaufdiagramm aus Fig. 8 dargestellt ist und wenn die PLL-Schleife in den stabilen Zustand eingestellt ist, werden die Ausgänge CP und DP des Phasenvergleichers 4 jeweils auf konstante Pegel mit "H" und "L" gesetzt.
Dabei wird der Ausgang PV der ersten Pegelumwandlungsschaltung 8 auf einen konstanten Potentialpegel gesetzt und die Verzögerungszeit der ersten variablen Verzögerungsschaltung 3 wird konstant gehalten.
Durch Ausführung des obigen Betriebs kann die Verzögerungszeit der variablen Verzögerungsschaltung 3 genau gesteuert werden.
Falls die Steuerspannung Vcont auf den gleichen Pegel wie die Referenzspannung Vref gesetzt wird, werden in dem VCO-Abschnitt 2 der zweiten Pegelumwandlungsschaltung 9 die gleichen Eingänge zugeführt, wie diejenigen, die der ersten Pegelumwandlungsschaltung 8 des PLL-Abschnitts 1 zugeführt werden. Infolgedessen wird die Verzögerungszeit jeder Basisschaltung in der zweiten variablen Verzögerungsschaltung 10 gleich zu derjenigen jeder Basisschaltung in der ersten variablen Verzögerungsschaltung 3 des PLL-Abschnitts 1.
In diesem Fall kann die Verzögerungszeit t für jede Stufe der Basisschaltung in der ersten variablen Verzögerungsschaltung 3 wie folgt ausgedrückt werden:
Außerdem kann die Oszillationsfrequenz FVCO der Ringoszillatorschaltung, die aus der zweiten variablen Verzögerungsschaltung 10 und dem Inverter 11 des VCO-Abschnitts 2 gebildet wird, wie folgt ausgedrückt werden:
FVCO = 1/t x 1/n x 1/2 = (3)
Die folgende Gleichung kann durch Einsetzen der Gleichung (3) in die Gleichung (2) erhalten werden:
NVCO = (m/n) Fref(4)
In dieser Weise kann die Oszillationsfrequenz FVCO der Ringoszillatorschaltung des VCO-Abschnitts 2 nur durch ein Verhältnis der Werte von n und m und das Referenzfrequenzsignal Fref bestimmt werden. Deshalb kann der Oszillationsausgang mit der stabilen Mittenfrequenz erhalten werden, ohne daß er einen Einfluß von einer Veränderung der Herstellungsbedingung erfährt. Ferner kann der Ausgang, PV der Pegelumwandlungsschaltung 9 durch geeignete Änderung des Pegels der Steuerspannung Vcont gesteuert werden. Deshalb kann die Verzögerungszeit der variablen Schaltung 10 geändert werden, um so die Oszillationsfrequenz FVCO zu steuern.
Fig. 9 zeigt ein Beispiel der Kennlinie des Oszillationsfrequenzsignals FVCO (Hz) in Abhängigkeit von der Steuerspannung Vcont (V). In Fig. 9 sind die Werte Vtha, Vthb und Vthc der Steuerspannung Vcont, bei denen die charakteristischen Kurven a, b und c anzusteigen beginnen, Schwellspannungen des N-Kanal-Transistors 53 in der Pegelumwandlungsschaltung aus Fig. 5. Das heißt, eine Veränderung der Schwellspannung des Transistors 53 beeinflußt das Oszillationsfrequenzsignal FVCO als Schwankung in der Herstellungsbedingung und im allgemeinen beträgt Veränderungsbereich ungefähr 0,6 V.
Die obige Kennlinie kann wie folgt erhalten werden. Zuerst wird die Ausgangsspannung Vaus des Tiefpaßfilters 7 an das Gate des P-Kanal-Transistors 51 angelegt und die Steuerspannung Vcont wird an das Gate des N-Kanal-Transistors 53 aus Fig. 5 in der zweiten Pegelumwandlungsschaltung 9 des VCO-Abschnitts 2 angelegt. In diesem Fall wird der Transistor 53 in einem nicht leitenden Zustand gehalten, bevor die Steuerspannung Vcont die Schwellspannung des Transistors 53 übersteigt.
Dabei soll nun angenommen werden, daß der Transistor 51, der die Spannung Vaus erhält, in einem leitenden Zustand eingestellt ist. Dann wird der Transistor 52 ausgeschaltet, wenn die Potentialdifferenz zwischen seinem Gate und seiner Source größer als die Schwellspannung des P-Kanal-Transistors ist. Jedoch wird die Spannung PV des Ausgangsknotenpunkts 54 mittels des Transistors 51, der in den leitenden Zustand gebracht ist, auf den Vcc-Pegel eingestellt. Deshalb werden die Transfergatter (21, 23 in Fig. 2) in jeder Basisschaltung der zweiten variablen Verzögerungsschaltung 10 durch die Ausgangsspannung PV ausgeschaltet. Infolgedessen wird die Ringoszillatorschaltung einschließlich der zweiten variablen Verzögerungsschaltung 10 und dem Inverter 11 nicht oszillieren. Deshalb wird das Oszillationsfrequenzsignal FVCO 0 (Hz), so wie dies in Fig. 9 gezeigt ist. Wenn die Steuerspannung Vcont die Schwellspannung des Transistors 53 überschritten hat, beginnen die charakteristischen Kurven a, b und c anzusteigen. Jede der charakteristischen Kurven a, b und c läuft durch die Mittenf requenz Fc bei der Vcont = Vref ist.
Wie oben beschrieben, kann mit der Pegelumwandlungsschaltung mit dem Aufbau aus Fig. 5 eine charakteristische Kurve eines Oszillatorfrequenzsignals FVCO erhalten werden, die zuerst auf einer Frequenz von 0 Hz gehalten wird, die beginnt anzusteigen, wenn Vcont die Schwellspannung des Transistors 53 überschritten hat und die dann durch die vorgegebene Mittenfrequenz Fc läuft.
Es soll nun angenommen werden, daß Vcc gleich 5 (V) beträgt, Vref gleich 2,5 (V) ist und die Schwellspannung Vth des N-Kanal-Transistors 53 1,2 (V) ist und FVCO ist auf 0 (MHz) eingestellt, wenn Vcont = Vref = 2,5 (V) ist. Dann ist es möglich, eine VCO-Schaltung zu realisieren, die einen variablen Frequenzbereich von 0 bis 10 (MHz) in bezug auf den Bereich von Vcont von 0 bis 2,5 (V) aufweist.
Bei einem Fall, bei dem die Pegelumwandlungsschaltung aus Fig. 5 als Pegelumwandlungsschaltungen 8 und 9 in Fig. 1 verwendet wird, beginnt die FVCO Kennlinie abrupt anzusteigen, wenn die durch das charakteristische Diagramm aus Fig. 9 gezeigte Spannung Vcont die Schwellspannung des Transistors 53 überstiegen hat. Das bedeutet, daß die Steigung jeder der Kennlinien a, b und c steiler wird und ΔFVCO/ΔVcont wird relativ groß. Infolgedessen können Störkomponenten, die von außen in die VCO-Schaltung in Fig. 1 eingeleitet werden, bewirken, daß sich Δ F VCO für einen kleinen Änderungsbetrag von Δ Vcont beträchtlich verändert, so daß die Oszillationsfrequenz schwanken kann. Ferner wird der variable Bereich von Vcont durch die Schwellspannung VthN des N-Kanal-Transistors in bezug auf die Massespannung verschmälert.
In einem derartigen Fall kann eine in Fig. 10 gezeigte Schaltung als erste und zweite Pegelumwandlungsschaltungen 8 und 9 zur Lösung des obigen Problems verwendet werden. Das heißt, die Pegelumwandlungsschaltung aus Fig. 10 umfaßt ferner einen N-Kanal-Transistor 55, dessen Source-Drain-Pfad zwischen den Knotenpunkt 54 und dem Masseanschluß angeschlossen ist und dessen Gate mit der Konstantspannung E1 versorgt wird. In diesem Fall wird die Konstantspannung E1 höher eingestellt als die Schwellspannung des N-Kanal-Transistors 55 und der Transistor 55 wird normalerweise in dem leitenden Zustand gehalten.
Da in der Pegelumwandlungsschaltung der Transistor 55 normalerweise in dem leitenden Zustand gehalten wird, weist die Spannung PV eine Tendenz auf, sich von Vcc auf die Massespannung hin zu verändern und sie wird auf einen durch die Transistoren 51, 52, 53 und 55 bestimmten stabilen Spannungspegel eingestellt. Deshalb wird die Kennlinie des Oszillationsfrequenzsignals FVCO in Abhängigkeit von der Steuerspannung Vcont (V) flacher, so wie dies durch die Kennlinien a, b und c in Fig. 11 angezeigt ist, wenn die Größe des Transistors 55 vergrößert wird. Ferner kann der variable Bereich von Vcont bis auf die Massespannung aufgeweitet werden.
Fig. 12 ist ein Schaltbild, welches den Detailaufbau der in der VCO-Schaltung in der obigen Ausführungsform verwendeten ersten und zweiten Pegelumwandlungsschaltungen zeigt. Im Falle der Schaltung aus Fig. 12 ist das Gate des N-Kanal-Transistors 55 in der Schaltung aus Fig. 10 nicht zum Empfang einer Konstantspannung E1 angeschlossen, sondern das Gate ist mit seiner Drain oder mit dem Ausgangsknotenpunkt 54 für die Spannung PV verbunden. Wenn eine im wesentlichen konstante Spannung E1, wie in Fig. 10 gezeigt, an das Gate des Transistors 55 angelegt wird, wird ein in den Transistor 55 fließender Strom konstant und der Transistor 55 arbeitet als eine Konstantstromquelle. Wenn das Gate des Transistors 55 im Gegensatz dazu mit seiner Drain verbunden ist, so wie dies in Fig. 12 gezeigt ist, wird der Transistor 55 normalerweise in dem leitenden Zustand gehalten und im wesentlichen die gleichen Eigenschaften wie in dem Fall der Fig. 11 können erreicht werden.
Fig. 13 ist ein Schaltbild, welches den Datailaufbau von in der VCO-Schaltung der obigen Ausführungsform verwendeten ersten und zweiten Pegelumwandlungsschaltungen 8 und 9 zeigt. Im Falle der Schaltung aus Fig. 13 ist das Gate des P-Kanal-Transistors 52 in der Schaltung aus Fig. 5 nicht mit dem Ausgangsknotenpunkt 54 für die Spannung PV verbunden, sondern das Gate ist zum Empfang einer Konstantspannung E2 angeschlossen. Durch diese Verbindung wird der Transistor 52 als eine Konstantstromlast verwendet. Auch in diesem Beispiel können die gleichen Eigenschaften wie in Fig. 9 gezeigt erzielt werden.
Fig. 14 ist ein Schaltbild, welches einen anderen Aufbau der in jeder der variablen Verzögerungsschaltungen 3 und 10 verwendeten Basisschaltung zeigt. In der Basisschaltung aus Fig. 14 wird ein Eingangssignal seriell über ein aus P-Kanal- und N-Kanal-Transistoren gebildetes erstes CMOS-Transfergatter 25, einen Inverter 22, ein aus P-Kanal und N-Kanal-Transistoren gebildetes zweites CMOS-Transfergatter 26 und einen Inverter 24 geführt und wird dann ausgegeben. Die Gates der P-Kanal-Transistoren der ersten und zweiten CMOS-Transfergatter 25 und 26 erhaLten das Verzögerungszeit-Steuersignal PV und die Gates der N-Kanal-Transistoren erhalten ein anderes Verzögerungszeit-Steuersignal NV.
Der Spannungspegel des Verzögerungszeit-Steuersignals NV wird mit der Erniedrigung bzw. Erhöhung des Spannungspegels des Verzögerungszeit-Steuersignals PV höher oder niedriger eingestellt.
Fig. 15 ist ein Schaltbild, welches den Detailaufbau der ersten und zweiten Pegelumwandlungsschaltungen 8 und 9 in dem Fall zeigt, bei dem variable Verzögerungsschaltungen 3 und 10 durch die in Fig. 14 gezeigten Basisschaltungen gebildet werden.
Die Schaltung aus Fig. 15 ist durch zusätzliches Vorsehen eines P-Kanal-Transistors 56 und eines N-Kanal-Transistors 53 in der Schaltung aus Fig. 5 aufgebaut. Der Source-Drain-Pfad des P-Kanal-Transistors 56 ist zwischen der Energieversorgungsspannung Vcc und dem Ausgangsknotenpunkt 58 für das Verzögerungszeit-Steuersignal NV verbunden und sein Gate ist mit dem Ausgangsknotenpunkt 54 für das Signal PV angeschlossen. Genauso ist der Source-Drain-Pfad des N-Kanal-Transistors 57 zwischen dem Ausgangsknotenpunkt 58 für das Signal NV und dem Masseanschluß angeschlossen und sein Gate ist mit dem Augangsknotenpunkt 58 für das Signal NV verbunden. Somit sind die Transistoren 56 und 57 zur Bildung eines Inverters zur Invertierung des Signals PV kombiniert, so daß sich die Ausgangsspannung NV davon in einer Richtung entgegengesetzt zu der Richtung einer Veränderung in dem Eingangssignal PV verändern wird.
In der Pegelumwandlungsschaltung aus Fig. 15 weist der Veränderungsbetrag in dem Signal Nv in bezug auf den Veränderungsbetrag in der dem Gate des Transistors 53 zugeführten Steuerspannung Vcont oder der Referenzspannung Vref eine Tendenz zum Ansteigen auf. Deshalb tritt zwischen den Veränderungsbeträgen in den Signalen PV und NV für den gleichen Veränderungsbetrag in der Referenzspannung Vref oder in der Steuerspannung Vcont eine Differenz auf. Infolgedessen wird der Veränderungsbetrag in der Gate-Spannung der N-Kanal-Transistoren der ersten und zweiten CMOS-Transfergatter 25 und 26 der in Fig. 14 gezeigten Basisschaltung klein. Deshalb wird der Veränderungsbetrag in der Verzögerungszeit der Basisschaltung kleiner, so daß die Steuerbarkeit der Oszillationsfrequenz herabgesetzt werden kann.
Falls die Differenz zwischen den Veränderungsbeträgen in den Signalen PV und NV schwerwiegende Probleme verursachen kann, wird die Verwendung einer Pegelumwandlungsschaltung mit dem in Fig. 16 gezeigten Aufbau anstelle der in Fig. 15 gezeigten Pegelumwandlungsschaltung bevorzugt. In der Pegelumwandlungsschaltung aus Fig. 16 sind zur Kompensation der Abnahme der Veränderungsbeträge in dem Signal NV in der Schaltung aus Fig. 15 zusätzlich ein N-Kanal-Transistor 59, ein P-Kanal-Transistor 60 und ein N-Kanal-Transistor 61 vorgesehen.
Der Source-Drain-Pfad des Transistors 59 ist zwischen dem Augangsknotenpunkt 58 für das Signal NV und dem Masseanschluß angeschlossen. Der Source-Drain-Pfad des Transistors 60 ist zwischen dem Energieversorgungsspannungsanschluß Vcc und dem Gate-Knotenpunkt 62 des Transistors 59 verbunden und sein Gate ist mit dem Knotenpunkt 62 verbunden. Ferner ist der Source-Drain-Pfad des Transistors 61 zwischen dem Knotenpunkt 62 und dem Masseanschluß verbunden und sein Gate ist zum Empfang der Referenzspannung Vref oder der Steuerspannung Vcont angeschlossen.
Mit der obigen Pegelumwandlungsschaltung wird PV verkleinert und NV erhöht, wenn die Referenzspannung Vref oder die Steuerspannung Vcont ansteigt. Dabei wird eine Spannung des Knotenpunkts 62 mittels eines aus den Transistoren 60 und 61 gebildeten Inverters verkleinert. Infolgedessen nimmt ein in den Transistor 59 fließender Strom ab. In dieser Weise arbeitet der Transistor 59 zur Erhöhung von NV, um so die Abnahnie des Veränderungsbetrags in NV zu kompensieren.
Die spannungsgesteuerte Oszillationsschaltung gemäß der obigen Ausführungsform ist mit MOS-Transistoren aufgebaut, es ist jedoch auch möglich, eine spannungsgesteuerte Oszillationsschaltung unter Verwendung von Bipolartransistoren aufzubauen.
Fig. 18 zeigt ein Abstimmungssystem (Tuner) vom PLL-Frequenz-Synthesizer-Typ mit einer spannungsgesteuerten Oszillationsschaltung gemäß dieser Erfindung. In dem System aus Fig. 18 werden in dem lokalen Oszillator eines Tuners vom Superheterodyn-Typ (Überlagerungs-Typ) der PLL-Abschnitt 1 und der VCO-Abschnitt 2 aus Fig. 1 verwendet. Der Aufbau des PLL-Abschnitts 1 und des VCO-Abschnitts 2 kann der gleiche sein wie der Aufbau in Fig. 1.
In Fig. 18 wird dem Superheterodyn-Tuner (Überlagerungs-Tuner) 101 ein UHF oder VHF-Fernseheingangssignal Fin eingegeben. In dem Tuner 101 wird soweit erforderlich die Frequenz des Eingangssignals Fin mittels einer Vorskalierungseinrichtung verkleinert (oder geteilt), um ein Hochfrequenzsignal einer gewünschten Frequenz zu erhalten. Das Hochfrequenzsignal wird unter Verwendung einer Überlagerung zwischen dem Hochfrequenzsignal und dem Oszillationsausgang Fvco des VCO-Abschnitts 2 in ein Zwischenfrequenzsignal PIF mit einer vorgegebenen Frequenz frequenzumgesetzt.
Die Steuer Spannung Vcont zur Bestimmung der Oszillationsfrequenz des VCO-Abschnitts 2 kann aus der Bandumschaltungs-Ansteuereinrichtung 102 abgenommen werden und selektiv gemäß der Daten Vcont von einem Mikrocomputer (MPU) 200 eingestellt werden.
Das Referenzfrequenzsignal Fref, welches von dem Tuner 101 an den PLL-Abschnitt 1 geliefert wird und der Ausgang Vaus des PLL-Abschnitts 1 wird über eine LPF-Schaltung an den VCO-Abschnitt 2 geführt (da eine LPF-Schaltung getrennt außerhalb des PLL-Abschnitts 1 vorgesehen ist, kann in Fig. 18 die PLL-Schaltung 7 in Fig. 1 weggelassen werden). Die an den PLL-Abschnitt 1 zugeführte Referenzspannung Vref kann durch D/A-Wandlung der Daten Vref von dem MPU 200 erhalten werden.
Dies bedeutet, daß die LED-Anzeige 202 den Empfangskanal anzeigt, wenn der Benutzer eine vorgegebene Taste einer Tastenmatrix 201 zur Spezifizierung eines gewünschten Empfangskanals drückt. Wenn die Kanalspezifikation dem MPU 200 eingegeben ist, liefert der MPU 200 gemäß den in dem Speicher 203 gespeicherten Daten und dem darin gespeicherten Programm die Daten Vref und Vcont entsprechend dem spezifizierten Empfangskanal an den PLL-Abschnitt 1 und an die Bandumschaltungs-Ansteuereinrichtung 102.
Beispielsweise kann die Kanalspezifikation durchgeführt werden, indem eine Kombination eines Fernsteuersenders 204 und eines Fernsteuerempfängers 205 verwendet wird. Die Ergebnisse der verschiedenen Spezifikationen durch die Fernsteuerung werden an eine Ansteuereinrichtung 206 für eine ON-SCREEN-Anzeige (Anzeige auf dem Bildschirm) geliefert. Dann wird mittels der Ansteuereinrichtung 206 die RGB-Schaltung einer (nicht dargestellten) CRT angesteuert und das Ergebnis einer durch die Fernsteuerung spezifizierten Farbeinstellung oder eines Empfangskanals wird auf der CRT angezeigt.
Der Tuner 101, die Umschalt-Ansteuereinrichtung 102, der PLL-Abschnitt 1, die LPF-Schaltung und dergleichen werden integral als ein Tunerpaket 100 gebildet und können unabhängig von der Schaltung des MPU 200 hergestellt und eingestellt werden.
Wie oben beschrieben, kann gemäß dieser Erfindung die Mittenfrequenz der Oszillationsfrequenz durch Steuerung der Verzögerungszeit der variablen Verzögerungsschaltung bestimmt werden. Da die Verzögerungszeit mittels der Phasenregelschleife genau gesteuert werden kann, kann eine stabile Mittenfrequenz erreicht werden, die nicht von irgendeinem Einfluß aufgrund einer Schwankung der Herstellungsbedingung abhängt. Da die Verzögerungszeit durch das Referenzfrequenzsignal verändert wird, kann die Mittenfrequenz ferner auf einen gewünschten Wert frei eingestellt werden und ebenso kann das Frequenzband der Oszillationsfrequenz frei eingestellt werden.

Claims

1. Eine spannungsgesteuerte Oszillatorschaltung, umfassend:

einen PLL-Abschnitt (1) zum Zuführen eines Abweichungssignals (Vaus) gemäß eines empfangenen Referenzfrequenzsignals (Fref) und einer empfangenen Referenzspannung (Vref); und einen VCO-Abschnitt (2) zum Zuführen eines Oszillationsausgangs (Fvco) gemäß dem Abweichungssignal (Vaus) und einer empf angenen Steuerspannung (Vcont);

wobei der PLL-Abschnitt (1) umfaßt:

eine erste Verzögerungseinrichtung (3, 5) zum Verzögern des Referenzfrequenzsignals (Fref) gemäß einem voreingestellten ersten Verzögerungssteuersignal (PV von 8) und zum Ausgeben eines Verzögerungssignals (NDO);

eine Phasendifferenz-Erfassungseinrichtung (4, 6, 7) zum Vergleichen der Phase des Referenzfrequenzsignals (Fref) mit derjenigen des Verzögerungssignals (NDO) und zum Ausgeben des Abweichungssignals (Vaus) auf der Grundlage der Phasendifferenz; und

eine erste Verzögerungssteuereinrichtung (8) zum Ausgeben des ersten Verzögerungssteuersignals (PV von 8) mit einem Signalpegel entsprechend der voreingestellten Referenzspannung (Vref) und des Abweichungssignals (Vaus).

2. Eine Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die von der ersten Verzögerungseinrichtung (3, 5) verursachte Verzögerungszeit als im wesentlichen eine halbe Periode des Referenzfrequenzsignals (Fref) gewählt wird.

3. Eine Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der VCO-Abschnitt (2) umfaßt:

eine zweite Verzögerungssteuereinrichtung (9) zum Ausgeben eines zweiten Verzögerungssteuersignals (PV von 9), welches einen Signalpegel entsprechend der Steuerspannung (Vcont) und des Abweichungssignals (Vaus) erzeugt; und

eine zweite Verzögerungseinrichtung (10, 11) zum zyklischen Verzögern des Oszillationsausgangs (Fvco) gemäß des zweiten Verzögerungssteuersignals (PV von 9) und zum Erzeugen des Oszillationsausgangs (Fvco).

4. Eine Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Verzögerungseinrichtung (3, 5) umfaßt:

eine Vielzahl von Transfergattern (21, 23); und eine Vielzahl von Invertern (22, 24), die alternierend mit der Vielzahl von Transfergattern (21, 23) verbunden sind; und

daß das erste Verzögerungssteuersignal (PV von 8) als Gatter-Eingänge der Vielzahl von Tranfergattern (21, 23) verwendet wird.

5. Eine Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die zweite Verzögerungseinrichtung (10, 11) umfaßt:

eine Vielzahl von Transfergattern (21, 23); und eine Vielzahl von Invertern (22, 24), die alternierend zu der Vielzahl der Transfergatter (21, 23) in Reihe geschaltet sind; und

daß das zweite Verzögerungssteuersignal (PV von 9) als Gatter-Eingänge der Vielzahl von Transfergattern (21, 23) verwendet wird.

6. Eine Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Verzögerungseinrichtung (3, 5) umfaßt:

eine Vielzahl von CMOS-Transfergattern (25, 26); und eine Vielzahl von Invertern (22, 24), die alternierend mit der Vielzahl von CMOS-Transfergattern (25, 26) in Reihe geschaltet sind; und

daß das erste Verzögerungssteuersignal (PV von 8) als Gatter-Eingänge von Gattern eines Kanaltyps (P) der Vielzahl von CMOS-Transfergattern (25, 26) und ein invertiertes Signal (NV) des ersten Verzögerungssteuersignals (PV von 8) als Gatter-Eingänge der Gatter eines anderen Kanal-Typs (N) der Vielzahl von CMOS-Transfergattern (25, 26) verwendet wird.

7. Eine Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die zweite Verzögerungseinrichtung (10, 11) umfaßt:

eine Vielzahl von CMOS-Transfergattern (25, 26); und eine Vielzahl von Invertern (22, 24), die mit der Vielzahl von CMOS-Transfergattern (25, 26) alternierend in Reihe geschaltet sind; und

daß das zweite Verzögerungssteuersignal (PV von 9) als Gatter-Eingänge von Gattern eines Kanaltyps (P) der Vielzahl von CMOS-Transfergattern (25, 26) und ein invertiertes Signal (NV) des zweiten Verzögerungssteuersignals (PV von 9) als Gatter-Eingänge von Gattern des anderen Kanaltyps (N) der Vielzahl von CMOS-Transfergattern (25, 26) verwendet wird.

8. Eine Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Phasendifferenz-Erfassungseinrichtung (4, 6, 7) umfaßt:

ein erstes D-Typ-Flip-Flop (31), welches durch das Referenzfrequenzsignal (Fref) getaktet wird;

ein zweites D-Typ-Flip-Flop 32, welches durch das Verzögerungssignal (NDO) getaktet wird;

eine Einrichtung (33) zum Zurücksetzen der ersten und zweiten D-Flip-Flops (31, 32) entsprechend dem logischen Produkt von Q-Ausgängen der ersten und zweiten D-Typ-Flip-Flops (31, 32);

einen ersten Transistor (35) eines ersten Leitfähigkeitstyps (P), der von einem invertierten Signal (CP) des Q-Ausgangs des ersten D-Typ-Flip-Flops (31) angesteuert wird;

einen zweiten Transistor (36) eines zweiten Leitfähigkeitstyps (N), der von dem Q-Ausgangssignal (DP) des zweiten D-Typ-Flip-Flops (32) angesteuert wird; und

eine Einrichtung (7) zum Ableiten des Abweichungssignals (Vaus) aus einem Signal (37), welches durch Kombination von Ausgängen der ersten und zweiten Transistoren (35, 36) erhalten wird.

9. Eine Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß die Ableitungseinrichtung (7) ein Tiefpaßfilter (Fig. 4) zur Filterung des kombinierten Signals (37) umfaßt, um das Abweichungssignal (Vaus) auszugeben.

10. Eine Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Verzögerungssteuereinrichtung (8) umfaßt:

einen ersten MOS-Transistor (51) eines ersten Leitfähigkeitstyps (P) mit einem Gate, dem das Abweichungssignal (Vaus) zugeführt wird, einer an eine erste Energiequellenschaltung (Vcc) angeschlossenen Source und einer Drain zum Ausgeben des ersten Verzögerungssteuersignals (PV von 8);

einen zweiten MOS-Transistor (52) des ersten Leitfähigkeitstyps (P) mit einer Source, die an die erste Energiequellenschaltung (Vcc) angeschlossen ist und einer Drain und einem Gate, die an die Drain des ersten MOS-Transistors (51) angeschlossen sind; und

einen dritten MOS-Transistor (53) eines zweiten Leitfähigkeitstyps (N) mit einem Gate, dem die Referenzspannung (Vref) zugeführt wird, einer Source, die mit einer zweiten Energiequellenschaltung (Vss) verbunden ist und einer Drain, die mit der Drain des ersten MOS-Transistors (51) verbunden ist.