JP2597739B2 - 信号遅延回路、クロック信号発生回路及び集積回路システム - Google Patents

信号遅延回路、クロック信号発生回路及び集積回路システム

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JP2597739B2 JP2223620A JP22362090A JP2597739B2 JP 2597739 B2 JP2597739 B2 JP 2597739B2 JP 2223620 A JP2223620 A JP 2223620A JP 22362090 A JP22362090 A JP 22362090A JP 2597739 B2 JP2597739 B2 JP 2597739B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、位相同期ループ方式の信号遅延回路、ク
ロック信号発生回路及びクロック信号発生回路を備えた
集積回路システムに関する。
（従来の技術） 入力クロック信号の２倍の周波数を持つクロック信号
を出力する周波数逓倍回路、発振回路を持ち、この発振
回路の周波数及び位相が常に入力信号の周波数の何倍か
にされ、かつ位相が一致するように、位相差を検出して
フィードバック制御を行う位相同期ループ回路等は半導
体集積回路内に必要に応じて構成される。
第15図はクロック信号発生回路の一種である従来の周
波数逓倍回路の構成を示すものであり、第16図はそのタ
イミングチャートである。入力クロック信号CLKINは排
他的（イクスクルーシブ）OR回路121の一方入力端に供
給されると共に、インバータ122及び容量123からなる遅
延回路124にも供給される。上記遅延回路124の遅延出力
信号ａはインバータ125に供給される。このインバータ1
25の出力信号ｂは上記排他的OR回路121の他方入力端に
供給される。そして、この排他的OR回路121から逓倍さ
れたクロック信号CLKOUTが得られる。
第17図は、上記排他的OR回路121における入出力信号
の真理状態をまとめて示す図である。排他的OR回路に入
力クロック信号CLKINと前記インバータ125の出力信号ｂ
とが入力されることにより、前記第16図のタイミングチ
ャートに示すように入力クロック信号CLKINの２倍の周
波数を持つクロック信号CLKOUTが得られる。
また、第18図はクロック信号発生回路の一種である従
来の位相同期ループ（Phase Locked Loop:以下、PLLと
称する）方式のディジタル周波数シンセサイザの概略的
な構成を示すブロック図である。VCO（電圧制御発振
器）131はローパスフィルタ132の出力電位に応じて発振
周波数が制御され、基準入力周波数より高い周波数（こ
こではＮ倍の周波数）で発振する。VCO131で得られた周
波数f0（＝NfREF）はこれを必要とする他の回路に供給
されると共に、分周器133において1/N分周され、位相検
出器（位相比較器）134に入力される。この位相検出器1
34では、1/N分周されたfREFの位相及び周波数が基準入
力周波数と比較され、その比較結果が上記ローパスフィ
ルタ132を通じてVCO131にフィードバックされる。この
ような構成により、基準入力周波数に応じた位相差を持
つ高い周波数の信号を得ることができる。
第19図は上記周波数シンセサイザで使用される位相検
出器の具体的な回路構成を示すものである。図示のよう
に、この位相検出器はいくつかのNANDゲートとインバー
タとから構成されたエッジトリガー方式の良く知られた
ものである。なお、図中のＲは前記基準入力周波数、Ｖ
は前記分周器133で1/N分周された周波数である。
ところで、前記第15図の周波数逓倍回路では、入力ク
ロック信号CLKINを遅延させ、排他的OR回路121の２つの
入力信号の位相差を利用して出力クロック信号CLKOUTを
得るようにしている。しかし、所定の遅延量を得るため
のインバータの特性や容量の値は製造条件のばらつきに
左右されると共に、インバータの特性は使用電源電圧及
び周囲温度にも依存性があり、遅延量が一様に定まらな
いという問題がある。従って、出力クロック信号CLKOUT
の“H"レベル期間（第16図中のTH）と、“L"レベル期間
（第16図中のTL）がその都度ばらつき、最悪の場合には
“H"レベル期間もしくは“L"レベル期間がほとんどな
い、いわゆるヒゲ状となり、場合によっては常に“H"も
しくは“L"のままの状態になることもある。
さらに、第18図の周波数シンセサイザでは、位相検出
器がエッジトリガー方式のものであるため、基準入力周
波数のノイズ等による波形割れがあると、この波形割れ
も周波数の一部として誤カウントされるという問題があ
る。また、位相検出器自体を半導体回路装置内に組み込
む際に位相比較精度の向上を図るため、第19図の回路の
Ｒ入力側とＶ入力側との回路パターンの対称性が要求さ
れると共に、分周器が占めるパターン面積が大きくな
り、チップ面積が大型化するという問題もある。
また、第18図の周波数シンセサイザでは、分周器にお
ける分周比が必ず整数でなければならないので、出力周
波数f0はfREFの整数倍に限定されており、例えばＮが9
9.4や15.6等のように少数点以下の値を持つことはでき
ない。そこで、fREFに少数点以下の値を持つ倍率を掛け
る必要がある場合には、これを四捨五入して99や16の倍
率として分周させるようにしている。しかし、この場
合、Ｎは予め誤差を含んでいるため、この誤差のために
ジッタ等の問題を引き起こしている。
（発明が解決しようとする課題） このように従来のクロック信号発生回路では、製造条
件のバラツキ等の影響や電圧依存による使用条件等によ
る影響を受けて、出力クロック信号が安定に得られない
という欠点がある。
また、従来のクロック信号発生回路、特にディジタル
周波数シンセサイザでは、入力クロックのノイズにより
誤動作し易い、回路パターンに工夫が必要である。チッ
プが大型化し、製造価格が高価となる、入力クロック周
波数に対し少数点以下の値を持つ任意倍の出力クロック
を得ることができない、等の欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、製造条件のバラツキ等の影響や電
圧依存による使用条件等による影響を受けず、常に一定
の遅延量を得ることができる信号遅延回路を提供するこ
とにある。
この発明の他の目的は、製造条件のバラツキ等の影響
や電圧依存による使用条件等による影響を受けず、常に
出力クロック信号を安定に得ることができるクロック信
号発生回路を提供することにある。
この発明の他の目的は、複数個の集積回路でクロック
信号を使用する際に、１個の集積回路内で多種類のクロ
ック信号を形成し、これらクロック信号を他の集積回路
に分配することにより、システムの小形化と消費電力の
削減とを図ることができる集積回路システムを提供する
ことにある。
［発明の構成］ （課題を解決するための手段と作用） この発明の信号遅延回路は、それぞれが制御信号に基
づいて信号遅延時間が制御される少なくとも１個の遅延
段からなり、入力信号を遅延して出力信号を得る第１の
遅延手段と、上記第１の遅延手段における信号遅延量を
検出する第１の論理回路と、容量を有し、上記入力信号
及び上記第１の論理回路の検出信号に基づいてこの容量
を基準電流のそれぞれ任意倍の電流で充、放電制御する
ことによって直流電圧を発生すると共に、このときの
充、放電電流の能力比が上記入力信号と上記第１の論理
回路の検出信号とのパルス幅の比の逆数となるように設
定されたチャージポンプ回路と、上記チャージポンプ回
路の出力を上記第１の遅延手段に制御信号として帰還す
る第１の帰還手段と、上記制御信号に初期値を与える初
期値設定手段とを具備したことを特徴とする。
上記信号遅延回路によれば、第１の遅延手段に一定周
波数の入力信号を供給することにより、この入力信号が
各遅延段で遅延される。そして、各遅延段における遅延
量は、チャージポンプ回路、第１の遅延手段及び第１の
論理回路からなる位相同期ループによる制御により、チ
ャージポンプ回路内の容量に流し込む電流と流れ出れ電
流との比に応じて設定され、使用電源電圧、周囲温度あ
るいは製造条件のばらつき等には影響を受けない。この
ため、第１の遅延手段からは一定の遅延量を持つ出力信
号を取出すことができる。しかも、上記信号遅延回路に
よれば、初期値設定手段により上記制御信号に初期値が
与えられることにより、所望する遅延量に近い遅延量が
得られるように上記位相同期ループが予め制御されるの
で、上記位相同期ループが安定する時間の短縮を図るこ
とができる。
この発明のクロック信号発生回路は、それぞれが制御
信号に基づいて信号遅延時間が制御される少なくとも１
個の遅延段からなり、入力信号を遅延する第１の遅延手
段と、上記第１の遅延手段内の遅延段と同様に構成さ
れ、上記制御信号に基づいて信号遅延時間が制御される
少なくとも１個の遅延段からなる第２の遅延手段と、上
記第１の遅延手段における信号遅延量を検出する第１の
論理回路と、容量を有し、上記入力信号及び上記第１の
論理回路の検出信号に基づいてこの容量を基準電流のそ
れぞれ任意倍の電流で充、放電制御することによって直
流電圧を発生すると共に、このときの充、放電電流の能
力比が上記入力信号と上記第１の論理回路の検出信号と
のパルス幅の比の逆数となるように設定されたチャージ
ポンプ回路と、上記チャージポンプ回路の出力を上記第
１、第２の各遅延手段に制御信号として帰還する第１の
帰還手段と、上記第２の遅延手段の出力をその入力側に
帰還させ、出力クロック信号を得るための発振回路を上
記第２の遅延手段と共に構成する第２の帰還手段と、上
記制御信号に初期値を与える初期値設定手段とを具備し
たことを特徴とする。
上記クロック信号発生回路によれば、上記第２の遅延
手段及び第２の帰還手段を追加して発振回路を構成する
ことにより、この発振回路から入力信号よりも周波数が
高くかつ一定の周波数を持つクロック信号を出力させる
ことができる。
この発明のクロック信号発生回路は、それぞれが制御
信号に基づいて信号遅延時間が制御される少なくとも１
個の遅延段からなり、入力信号を遅延する第１の遅延手
段と、上記第１の遅延手段における入力信号に対する信
号遅延量を検出する遅延量検出手段と、上記入力信号と
上記遅延量検出手段の検出信号が供給され、両信号のパ
ルス幅の比に応じた直流電圧を発生するチャージポンプ
回路と、上記第１の遅延手段内の遅延段と同様に構成さ
れ、上記制御信号に基づいて信号遅延時間が制御される
少なくとも１個の遅延段からなる第２の遅延手段と、上
記チャージポンプ回路の出力を上記第１、第２の各遅延
手段に制御信号として帰還する第１の帰還手段と、上記
第２の遅延手段の出力をその入力側に帰還させ、出力ク
ロック信号を得るための発振回路を上記第２の遅延手段
と共に構成する第２の帰還手段と、上記発振回路におけ
る発振周波数を検出する周波数検出手段と、上記発振周
波数検出手段の出力に応じて上記チャージポンプ回路に
おける容量の充電もしくは放電を一定期間、継続もしく
は停止させる制御手段とを具備したことを特徴とする。
上記クロック信号発生回路によれば、発振周波数検出
手段の出力に応じてチャージポンプ回路における容量の
充電もしくは放電を一定期間、継続もしくは停止させる
ことにより、第２の遅延手段及び第２の帰還手段からな
る発振回路の発振周波数がある程度まで上昇するまで、
チャージポンプ回路における容量の充電もしくは放電が
一定期間、継続もしくは停止する。これにより、上記発
振回路の発振周波数が所望の値に上昇するまでの時間が
短縮される。
この発明の集積回路システムは、前記請求項３ないし
６のいずれかに記載のクロック信号発生回路が同一集積
回路内に複数個設けられ、これら複数個のクロック信号
発生回路内の前記各発振回路の出力を同一集積回路内の
必要な箇所及び他の集積回路内に供給するように構成し
たことを特徴とする。
上記集積回路システムでは、１個の集積回路内に前記
請求項３ないし６のいずれかに記載のクロック信号発生
回路を複数個設け、これら複数個のクロック信号発生回
路で発生されるクロック信号を他の集積回路に分配する
ことにより、システムの小形化と消費電力の削減とを図
ることができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
第１図はこの発明に係る信号遅延回路の構成を示す回
路図である。この信号遅延回路は、基準電流設定回路1
1、チャージポンプ回路12、ローパスフィルタ回路13、
第１の遅延回路14、第１の論理回路15及び初期電圧設定
回路16とから構成されている。
上記基準電流設定回路11は、上記チャージポンプ回路
12において、後述する容量に流し込む電流と流れ出る電
流それぞれの基準電流値を設定するものであり、電源電
圧VDDの印加点と接地電圧GNDの印加点との間に直列に挿
入された２個のＰチャネルのMOSトランジスタ21,22と、
抵抗23及び２個のＮチャネルのMOSトランジスタ24,25で
構成されている。上記トランジスタ21のゲートはそのド
レイン、すなわちトランジスタ22との直列接続ノードで
あるノード26に接続されている。上記トランジスタ22の
ゲートにはこの回路を動作可能にさせるイネーブル信号
Enableがインバータ27を介して入力される。また、上記
トランジスタ25のゲートはトランジスタ24との直列接続
ノードであるノード28に接続されている。上記トランジ
スタ24のゲートには上記イネーブル信号Enableが入力さ
れる。
この回路では、イネーブル信号Enableが“H"にされた
ときにトランジスタ22,24がオンし、動作可能状態にさ
れる。このとき、上記４個のトランジスタ21,22,24,25
及び抵抗23を直列に介して所定の直流電流Irefが流れ
る。そして、この電流値を低く押さえるためと、上記チ
ャージポンプ回路12における充、放電電流による電荷量
を少なく押さえるため、上記抵抗23の値によってこの電
流Irefの値が決定されるように、通常は抵抗23の値が上
記各トランジスタ21,22,24,25のオン抵抗値よりも十分
に大きくなるように設定されている。また、上記Irefの
電流が流れているとき、上記ノード26には電圧VPが、ノ
ード28には電圧VNがそれぞれ発生する。この両電圧VP,V
Nは上記チャージポンプ回路12に供給される。
チャージポンプ回路12は、電源電圧VDDの印加点と出
力ノード29との間に直列に挿入された２個のＰチャネル
のMOSトランジスタ30,31と、出力ノード29との接地電圧
GNDの印加点との間に直列に挿入された２個のＮチャネ
ルのMOSトランジスタ32,33と、出力ノード29に存在して
いる上記トランジスタ31,32のドレイン容量や、配線容
量等からなる寄生容量34によって構成されている。な
お、この容量34は寄生容量以外に真のコンデンサを設け
る場合もある。
上記両トランジスタ30、33の各ゲートには、上記基準
電流設定回路11から出力される出力VP、VNそれぞれが供
給される。また、上記トランジスタ31のゲートには一定
周波数の入力信号CLKINが供給される。さらに、上記ト
ランジスタ32のゲートには、論理回路15からの出力信号
ｃが供給される。
上記チャージポンプ回路12内のトランジスタ30は上記
基準電流設定回路11内のトランジスタ21と共にカレント
ミラー回路を構成している。そして、上記トランジスタ
30に流れる電流値は、上記基準電流Irefと、トランジス
タ21と30の寸法比及び場合によりトランジスタ22と31の
寸法比に基づいて決定される。例えばトランジスタ21の
W/L（チャネル幅とチャネル長の比の値であり、この値
に応じてそのトランジスタの電流能力が決定される）を
１と仮定すると、トランジスタ30のW/LはA1（ただし、A
1は正の値である）に設定されている。同様にチャージ
ポンプ回路12内のトランジスタ33は上記基準電流設定回
路11内のトランジスタ25と共にカレントミラー回路を構
成しており、このトランジスタ33に流れる電流値は、上
記基準電流Irefと、トランジスタ25と33の寸法比及び場
合によりトランジスタ24と32の寸法比に基づいて決定さ
れ。例えばトランジスタ25のW/Lを１と仮定すると、ト
ランジスタ33のW/LはA2（ただし、A2は正の値である）
に設定されている。
ここで、上記トランジスタ30,31は出力ノード29に接
続されている容量34に対して電流を流し込む働きをし、
入力信号CLKINが“L"であり、トランジスタ31がオン状
態にされている期間に、トランジスタ30によって決定さ
れる電流値により容量34が充電される。他方、２個のＮ
チャネルMOSトランジスタ32,33は上記容量34から電流を
流し出す働きをし、論理回路15の出力信号ｃが“H"であ
り、トランジスタ32がオン状態にされている期間に、ト
ランジスタ33によって決定される電流値により容量34が
放電される。
ローパスフィルタ回路13は、上記チャージポンプ回路
12の出力ノード29の電圧、すなわち容量34の端子電圧を
平滑することによって直流電圧を得るものであり、抵抗
35と容量36とから構成されている。なお、上記容量34の
値が十分に大きい場合には、このローパスフィルタ回路
13内の容量36ないしは抵抗35、もしくはローパスフィル
タ回路13そのものを省略できる場合もある。そして、こ
のローパスフィルタ回路13の出力信号ｄは遅延回路14に
供給される。
遅延回路14は、それぞれが同様に構成され、かつ縦続
接続された例えば３個の遅延段37,38,39で構成されてい
る。そして、最前段の遅延段37には上記入力信号CLKIN
が供給され、遅延段37,38の出力信号a,bはそれぞれの後
段の遅延段に入力信号として順次供給され、最後段の遅
延段39の出力信号が遅延クロック信号CLKOUTとして取り
出される。
上記各遅延段37,38,39はそれぞれ、入力ノード40に一
端が接続されたＰチャネルのMOSトランジスタ41と、こ
のトランジスタ41の他端に入力端が接続されたインバー
タ42と、このインバータ42の出力端に一端が接続された
ＰチャネルのMOSトランジスタ43と、このトランジスタ4
3の他端に入力端が接続され、出力端が出力ノード44に
接続されたインバータ45と、出力ノード44に入力端が接
続されたインバータ46とから構成されている。これら各
遅延段37,38,39内のトランジスタ41,43の各ゲートには
上記ローパスフィルタ回路13の出力信号ｄが並列に供給
される。
論理回路15は前記信号ｃを得るための回路であり、例
えば、上記遅延段38内のインバータ46の出力信号を反転
するインバータ47と、このインバータ47の出力信号及び
上記遅延段37内のインバータ46の出力信号が供給される
NANDゲート48と、このNANDゲート48の出力信号を反転す
るインバータ49とから構成されている。
初期電圧設定回路16は、電源電圧VDDの印加点と接地
電圧GNDの印加点との間に直列に挿入され、電源電圧VDD
を所定の抵抗比で分割した電圧V1を発生する２個の抵抗
50,51と、この分割電圧V1を上記イネーブル信号Enable
に応じて上記ローパスフィルタ回路13の電圧信号ｄのノ
ードに出力制御するＰチャネル及びＮチャネルのMOSト
ランジスタからなる伝送ゲート52及びイネーブル信号En
bleを反転するインバータ53とから構成されている。な
お、上記電圧V1は、上記第１の遅延回路14内の各遅延段
で所望する遅延量が得られるような値の近辺に設定され
ている。
次に上記のように構成された回路の作用を第２図のタ
イミングチャートを用いて説明する。イネーブル信号En
ableが“H"にされると、基準電流設定回路11内のトラン
ジスタ22,24がオンし、基準電流設定回路11が動作状態
にされる。このとき、チャージポンプ回路12内のトラン
ジスタ31がオンする場合を考える。このとき、入力信号
CLKINが“L"の期間であり、この期間を第２図に示すよ
うにt1とすると、この期間t1内に容量34に充電される電
荷量QHは次式で与えられる。
QH＝Iref・A1・t1 …１ 次にチャージポンプ回路12内のトランジスタ32がオン
する場合を考える。このとき、論理回路15の出力信号ｃ
が“H"の期間であり、この期間を第２図に示すようにt2
とすると、この期間t2内に容量34から放電される電荷量
QLは次式で与えられる。
QL＝Iref・A2・t2 …２ ここで、t1/t2の比の値がA2/A1の比の値に一致したと
き、上記QHは次の式で与えられる。
QH＝Iref・A1・t1 ＝Iref・A1・｛（A2/A1）・t2｝ ＝Iref・A2・t2＝QL …３ 上記のように、t1/t2＝A2/A1のとき、すなわちトラン
ジスタ30と33の電流能力比が、入力信号CLKINと論理回
路15の出力信号ｃのパルス幅の比の逆数と一致している
ときは、容量34に流れ込む電荷量と流れ出れ電荷量とが
等しくなり、ローパスフィルタ回路13からの出力信号ｄ
の出力値はある任意の値に定まることになる。このと
き、信号ｄが供給される遅延回路14内の各遅延段では、
トランジスタ41,43それぞれのオン抵抗値が一定とな
り、各遅延段における信号遅延量も一定になる。
いま仮に、チャージポンプ回路12内のトランジスタ30
における前記A1の値が２に、トランジスタ33における前
記A2の値が８にそれぞれ設定されており、A2/A1の値が
４にされているとき、この回路の動作は、t1/t2＝４、
すなわち、t1＝４・t2となるような場合に安定する。
ここで、もし仮に、t1＞４・t2になったときを考え
る。チャージポンプ回路12内の容量34に充電される電荷
量と、この容量34から放電される電荷量との差QDは次式
で与えられる。
QD＝Iref・A1・t1−Iref・A2・t2 ＝Iref・A1・t1−4Iref・A1・t2 ＝Iref・A1（t1−4t2） …４ ここで、t1＞４・t2であるから、上記４式のQDは、QD
＞０となる。すなわち、この場合には、容量34に対する
充電電荷量の方が放電電荷量よりも多くなり、ローパス
フィルタ回路13の出力信号ｄの出力値は上昇する。これ
により、遅延回路14の各遅延段内のトランジスタ41,43
のオン抵抗値が高くなり、各遅延段における信号遅延量
は増大する。すなわち、図中の信号ａとｂの遅延時間差
であるt2が大きくなる。この状態は、t1＞４・t2の状態
からt1＝４・t2の状態となるまで続く。そして、t1＝４
・t2の状態になると、容量34に対する充電電荷量と放電
電荷量とが等しくなり、信号ｄの電圧値の上昇が止ま
り、このまま安定する。
次に、上記とは逆に、t1＜４・t2になったときを考え
る。このとき、上記４式で与えられる電荷量の差QDは、
QD＜０となり、容量34に対する放電電荷量の方が充電電
荷量よりも多くなる。従って、ローパスフィルタ回路13
の出力信号ｄの電圧値は下降し、遅延回路14の各遅延段
内のトランジスタ41,43のオン抵抗値が低くなる。従っ
て、各遅延段における信号遅延量は減少し、信号ａとｂ
の遅延時間差であるt2が小さくなる。この状態は、t1＜
４・t2の状態からt1＝４・t2の状態となるまで続く。そ
して、t1＝４・t2の状態になると、容量34に対する充電
電荷量と放電電荷量とが等しくなり、信号ｄの電圧値の
降下が止まり、このまま安定する。
このように遅延回路14の各遅延段における遅延量t2
は、上記A1とA2の比の値に基づき、上記チャージポンプ
回路12、ローパスフィルタ回路13、遅延回路14及び論理
回路15からなるPLLループにより、常に一定値となるよ
うに制御される。すなわち、この実施例の場合、入力信
号CLKINが“L"になっている期間t1の1/4に相当する遅延
量を各遅延段で得ることができ、入力クロック信号CLK
INに対する出力クロック信号CLKOUTの遅延時間は３・t2
となる。
ところで、イネーブル信号Enableが“L"の初期状態の
ときは、初期電圧設定回路16内の伝送ゲート52が導通し
ているので、２個の抵抗51,52による分割電圧V1がロー
パスフィルタ回路13の出力信号ｄのノードに出力されて
いる。この後、イネーブル信号Enableが“H"となり、上
記のようにPLLループが動作を開始する際、出力信号ｄ
の値は予め所定値に設定されているため、その後、出力
信号ｄの電圧値は前記t1＝４・t2の関係を満足させるよ
うな値に素早く安定させることができる。この結果、上
記実施例の信号遅延回路によれば、所望する信号遅延量
を動作開始後、短時間で得ることができる。
なお、この実施例ではA1とA2との比（A2/A1）の値を
４に設定し、遅延回路４には３個の遅延段を設けること
によって、３・t2の遅延時間を得る場合について説明し
たが、これはA2/A1の値及び遅延回路４内の遅延段の数
を必要に応じて増減することにより、種々の遅延時間を
得ることができることはもちろんである。
第３図はこの発明に係るクロック信号発生回路の構成
を示す回路図である。この実施例回路では、上記第１図
の信号遅延回路に対し、第２の遅延回路17と、この遅延
回路17の出力信号をその入力側に帰還する帰還手段とし
てのNANDゲート55からなるリング型発振回路56を追加す
るようにしたものである。
上記第２の遅延回路17はそれぞれが前記第１の遅延回
路14内の３個の各遅延段37,38,39のそれぞれと同様に構
成され、縦続接続された２個の遅延段57,58で構成され
ている。そして、前記第１の遅延回路14の場合と同様
に、量遅延段57,58内の各２個のトランジスタ41,43（第
１図に図示）のゲートには前記ローパスフィルタ回路13
の出力信号ｄが並列に供給されている。
上記NANDゲート55には、上記第２の遅延回路17の出力
クロック信号CLKOUTA及びイネーブル信号Enableが入力
され、このNANDゲート55の出力は第２の遅延回路17の入
力側に帰還されている。
この実施例のクロック信号発生回路において、第１の
遅延回路14及び第２の遅延回路17内の各遅延段はそれぞ
れ、前記と同様にA2/A1の値が４のときに、入力クロッ
ク信号CLKINの1/8周期の遅延量を有するものとする。こ
のとき、２個の遅延段57,58からなる第２の遅延回路17
は、イネーブル信号Enableが“H"の期間にインバータと
して動作するNANDゲート55の出力を、1/8周期×２段＝1
/4周期だけ遅延する。このため、リング型発振回路56の
出力信号CLKOUTAの周波数、すなわち発振周波数ｆは、1
/（入力クロック信号の1/8周期に相当する時間×２段×
２）となる。すなわち、出力信号CLKOUTAの周波数ｆは
入力信号CLKINの２倍の周波数になる。なお、第４図に
この実施例回路のタイミングチャートを示す。
このように、上記実施例のクロック信号発生回路によ
れば、入力信号の２倍の周波数信号の信号を取出すこと
ができる。そして、この実施例の場合にも、位相同期ル
ープによって各遅延段の遅延量が一定になるように制御
されるので、出力信号CLKOUTAの周波数は製造条件のば
らつき等の影響を受けずに安定する。しかも、イネーブ
ル信号Enableが“L"の初期状態のときは、初期電圧設定
回路16内の伝送ゲート52が導通しており、２個の抵抗5
1,52による分割電圧V1が予めローパスフィルタ回路13の
出力信号ｄのノードに供給されているので、イネーブル
信号Enableが“H"となり、PLLループが動作が開始した
後に、短時間で所望する周波数の出力信号CLKOUTAを得
ることができる。
第５図はこの発明のクロック信号発生回路の他の実施
例による構成を示すものである。この実施例回路では、
ローパスフィルタ回路13の出力信号ｄをＰチャネル及び
ＮチャネルのMOSトランジスタからなる伝送ゲート59を
介して前記第２の遅延回路17に供給すると共に、第２の
遅延回路17における信号ｄの経路と電源電圧VDDとの間
にＰチャネルのMOSトランジスタ60を挿入するようにし
たものである。また、この場合、第２の遅延回路17の出
力信号を入力側に帰還する帰還手段として、前記NANDゲ
ート55の代わりにインバータ61が用いられている。
上記伝送ゲート59は、前記イネーブル信号Enable,▲
▼よりも所定時間遅れて活性化されるイネ
ーブル信号Enable′，▲▼により制御さ
れるようになっており、上記MOSトランジスタ60のゲー
トにはイネーブル信号Enable′が供給される。
このような構成において、イネーブル信号Enableが
“L"であり、初期電圧設定回路16か分割電圧V1がローパ
スフィルタ回路13の出力信号ｄのノードに出力されてい
るとき、伝送ゲート59はオフ状態であり、MOSトランジ
スタ60はオンしている。従って、このとき、オン状態の
MOSトランジスタ60を介して第２の遅延回路17における
信号ｄの経路が“H"に設定され、第２の遅延回路17及び
インバータ61からなるリング型発振回路56の発振動作が
停止する。次に、イネーブル信号Enableが“H"にされ、
前記PLLループが動作を開始した後、第１の遅延回路14
で所望する遅延量が得られるようになった時点でイネー
ブル信号Enable′，▲▼が活性化され
る。これにより、伝送ゲート59がオン、MOSトランジス
タ60がオフし、ローパスフィルタ回路13の出力信号ｄが
第２の遅延回路17に供給され、リング型発振回路56の発
振動作が開始される。
このような構成によれば、リング型発振回路56の発振
動作が開始された直後から、その出力信号CLKOUTAの周
波数は所望値に近い値となる。このため、この信号CLK
OUTAを使用する図示しない他の回路では、その動作がほ
ぼ正規の周波数のクロック信号で制御されることにな
り、安定した動作が行われる。
第６図はこの発明のクロック信号発生回路の他の実施
例による構成を示すブロック図である。この実施例のク
ロック信号発生回路は、前記基準電流設定回路11、チャ
ージポンプ回路12、ローパスフィルタ回路13、第１の信
号遅延回路14、第１の信号遅延回路14内の各遅延段の遅
延量検出手段である第１の論理回路15、第２の信号遅延
回路17及びこの第２の信号遅延回路17の出力を入力側に
帰還し、第２の信号遅延回路17と共にリング型発振回路
56を構成する帰還回路18の他に、発振周波数検出回路19
と、２個の論理ゲート回路G1,G2のいずれか一方が選択
的に設けられる。なお、第１の信号遅延回路14内に前記
第５図に示すような遅延段37が１個のみ設けられる場合
には、図中、破線で示すように入力信号CLKINが第１の
論理回路15に入力される。
上記発振周波数検出回路19には前記一定周波数の入力
信号CLKIN及び上記リング型発振回路56の出力信号CLK
OUTAが供給される。そして、上記発振周波数検出回路19
は、信号CLKOUTAの周波数に応じた信号ｅを発生する。
この信号ｅは上記一方の論理ゲート回路G1もしくは他方
の論理ゲート回路G2に供給される。
上記一方の論理ゲート回路G1は前記第１の論理回路15
の出力信号ｃの経路の途中に設けられており、この論理
ゲート回路G1は上記発振周波数検出回路19の出力信号ｅ
に応じて信号ｃの論理レベルを制御し、チャージポンプ
回路12に信号ｃ′として出力する。また、他方の論理ゲ
ート回路G2はチャージポンプ回路12への入力信号CLKIN
の経路の途中に設けられており、この論理ゲート回路G2
は上記発振周波数検出回路19の出力信号ｅに応じて入力
信号CLKINの論理レベルを制御し、CLKIN′としてチャー
ジポンプ回路12に供給する。
次に上記実施例を具体的な回路を用いて説明する。
第７図のクロック信号生回路は、一方の論理ゲート回
路G1を設けた場合の具体的回路構成を示すものである。
発振周波数検出回路19は、それぞれ出力端子の信号
がＤ入力端子に帰還され、前段の出力端子の信号が後
段のCLK（クロック信号）入力端子に供給され、４進の
バイナリカウンタを構成する２個のバイナリカウンタ回
路71,72と、上記両バイナリカウンタ回路71,72のＱ出力
端子の信号が並列に供給されるNANDゲート73と、上記NA
NDゲート73の出力信号が一方の入力として、イネーブル
信号Enableが他方の入力としてそれぞれ供給される２個
のNANDゲートからなるフロップフロップ回路74と、上記
フロップフロップ回路74の出力を反転して信号CLKOUTA
の周波数に応じた信号ｅを発生するインバータ75と、イ
ネーブル信号Enable及び入力信号CLKINからの信号が供
給されるNANDゲート76及びこのNANDゲート76の出力を反
転するインバータ77とから構成されている。上記前段の
バイナリカウンタ回路71のCLK端子には前記リング型発
振回路56の出力信号CLKOUTAが供給され、上記インバー
タ77の出力は上記バイナリカウンタ回路71,72の各▲
▼（クリア信号）入力端子に並列に供給される。
また、論理ゲート回路G1は、前記第１の論理回路15の
出力信号ｃ及び上記発振周波数検出回路19の出力信号ｅ
が供給されるNORゲート78と、イネーブル信号Enableを
反転するインバータ79と、上記NORゲート78とインバー
タ79の出力信号が供給されるNORゲート80とから構成さ
れており、このNORゲート80の出力信号が前記信号ｃ′
としてチャージポンプ回路12内のトランジスタ32のゲー
トに供給される。
この実施例回路ではさらに、ローパスフィルタ回路13
の出力信号ｄのノードと電源電圧VDDの印加点との間
に、イネーブル信号Enableがゲートに供給されているＰ
チャネルのMOSトランジスタ81が挿入されていると共
に、入力信号CLKINはイネーブル信号Enableと共にNAND
ゲート82に供給され、さらにインバータ83を介して各ノ
ードに供給されている。なお、前記第２の信号遅延回路
17内には１個の遅延段57のみが設けられている。
いま、この実施例回路において、発振周波数検出回路
19が設けられていない場合、チャージポンプ回路12内の
トランジスタ30における前記A1の値と、トランジスタ33
における前記A2の値との比であるA2/A1の値が20にされ
ているとする。このとき、リング型発振回路56の出力信
号CLKOUTAは、前記１〜４式より入力信号CLKINに対し10
倍の周波数で安定発振するはずである。ところが、イネ
ーブル信号Enableが“L"から“H"に立ち上がった直後に
は、ローパスフィルタ回路13の出力ノードの信号ｄはト
ランジスタ81によって電源電圧VDDに初期設定されてい
る。このため、イネーブル信号Enableが“H"になってこ
の回路が動作を開始し、ローパスフィルタ回路13の出力
信号ｄが降下し、CLKOUTAがCLKINの10倍の周波数に達し
て安定発振するまでの値に信号ｄの電圧が至るまでには
かなりの時間が必要である。しかしながら、上記実施例
回路では発振周波数検出回路19が設けられているため
に、上記時間を大幅に短縮することが可能である。
以下、上記実施例回路の動作を第８図のタイミングチ
ャートを用いて説明する。
上記のように発振周波数検出回路19には４進カウンタ
が設けられており、このカウンタには入力クロックとし
てCLKOUTAが、クリア入力として入力信号CLKINがそれぞ
れ供給されている。いま、Enableが“H"になり、この回
路が動作を開始し始めた時から、CLKINの“H"期間にCLK
OUTAが３発存在するようになるまで、NANDゲート73の出
力信号ｆは“H"のままになっている。このため、フロッ
プフロップ回路74の出力信号ｇは“L"となり、信号ｅは
“H"となる。このとき、論理ゲート回路G1では、論理回
路15からの出力信号ｃに無関係に出力信号ｃ′が“H"と
なり、この信号ｃ′がゲートに供給されるチャージポン
プ回路12内のトランジスタ32はオン状態になる。したが
って、この期間では、論理回路15の出力信号ｃのレベル
に無関係にチャージポンプ回路12では容量34の放電動作
（ディスチャージ）が継続的に行われる。これにより、
信号ｄの電圧値は一定の傾きで低下していく。
これは、本来ならば信号ｃに基づき、前記第２図中に
示したような１段当たり遅延量t2の期間に容量34がディ
スチャージ制御され、信号ｄの電圧値が制御されるもの
である。しかし、この実施例の場合には、信号ｄの電圧
値がVDDに近い場合には信号ｃによらず強制的に容量34
を継続的にディスチャージさせることにより、信号ｄの
電圧値を急速に所望する値に接近させることができる。
そして、CLKINの“H"期間にCLKOUTAが３発以上存在す
るようになると（CLKOUTA、の周波数がCLKINの６倍以上
になと）、フロップフロップ回路74の出力信号ｇが“H"
となり、信号ｅは“L"となる。このとき、論理回路G1は
論理回路15からの出力信号ｃをそのままｃ′として出力
するため、前記第１図の実施例回路と同様な動作により
容量34の充、放電が行われ、入力信号CLKINに対して10
倍の周波数で安定発振するようにリング型発振回路56の
動作が制御される。
第９図のクロック信号発生回路は、上記第６図の実施
例回路において、他方の論理ゲート回路G2を設けた場合
の具体的回路構成を示すものである。
この場合、発振周波数検出回路19は、前記第７図のも
のからインバータ75が取り除かれており、フロップフロ
ップ74の出力信号が信号ｅとして出力される。
また、論理ゲート回路G2は、前記インバータ83の出力
信号を反転するインバータ84と、このインバータ84の出
力信号及び上記発振周波数検出回路19の出力信号ｅが供
給されるNANDゲート85とから構成されており、このNAND
ゲート85の出力信号が前記信号CLKIN′としてチャージ
ポンプ回路12内のトランジスタ31のゲートに供給され
る。
この実施例回路では、リング型発振回路56の出力信号
CLKOUTAはそのまま外部に出力されずに、上記発振周波
数検出回路19の出力信号ｅのレベルに応じて出力される
ようになっている。すなわち、信号CLKOUTAは信号ｅと
共にNANDゲート86に供給されされ、このNANDゲート86の
出力信号はインバータ87に供給され、このインバータ87
の出力信号CLKOUTBが外部に出力されるようになってい
る。さらにこの実施例回路では、接地電圧GNDと信号ｄ
のノードとの間にＮチャネルのMOSトランジスタ88のソ
ース，ドレイン間が挿入されている。そして、このトラ
ンジスタ88のゲートには、第10図に示すように前記信号
Enableに同期したワンショット・パルス信号enablelが
供給される。
この実施例回路では第10図のタイミングチャートに示
すように、Enableが“H"になり、この回路が動作を開始
し始めた時から、CLKINの“H"期間にCLKOUTAが３発存在
するようになるまで、NANDゲート73の出力信号ｆは“H"
のままになっている。このため、発振周波数検出回路19
の出力信号ｅは“L"となる。このとき、論理ゲート回路
G2では、入力信号CLKINに無関係にCLKIN′が“H"とな
り、この信号CLKIN′がゲートに供給されるチャージポ
ンプ回路12内のトランジスタ31はオフ状態になる。した
がって、この期間では、入力信号CLKINのレベルに無関
係にチャージポンプ回路12では容量34の充電動作（プリ
チャージ）が継続的に行われなくなる。また、信号ｄの
ノードと接地電圧GNDとの間に挿入されているトランジ
スタ88は、信号enableが“H"に立ち上がった際にオン状
態にされ、これにより信号ｄのノードの電圧が確実に降
下することになる。すなわち、信号Enableが“H"になっ
た後に第１の信号遅延回路14内の遅延段37,38における
インバータ46（いずれも第５図中に図示）の出力レベル
が定まらず、これらの出力が不確定となり、仮に信号ｃ
のノードが“L"でかつ信号ｄのノードがディスチャージ
されずに“H"レベルがダイナミック的に保持されるよう
な場合でも、上記トランジスタ88がオンすることによっ
て信号ｄのノードの電圧がいくらかでも降下することに
なる。これにより、第１の信号遅延回路14に入力信号CL
KINが伝わり、信号ｃのノードに“H"のパルスが確実に
出始め、信号ｄの電位が発振周波数検出回路19によるプ
リチャージを阻止することで、信号ｄの電位が一定の傾
きで低下していくことになる。そして、CLKINの“H"期
間にCLKOUTAが３発以上存在するようになると、発振周
波数検出回路19の出力信号ｅが“H"となる。このとき、
論理ゲート回路G2は入力信号CLKINをそのままCLKIN′と
して出力するため、前記第１図の実施例回路と同様な動
作により容量34の充、放電が行われ、入力信号CLKINに
対して10倍の周波数で安定発振するようにリング型発振
回路56の動作が制御される。
また、この実施例回路では、CLKOUTAの周波数がCLKIN
の６倍以上になり、発振周波数検出回路19の出力信号ｅ
が“H"になった時点でNANDゲート86が開き、CLKOUTAと
同じ周波数の信号CLKOUTBが外部に出力される。
なお、上記実施例回路では、Enableが“L"になったと
き、初期設定用あるいはEnableの“L"期間中のゲートフ
ローティング対策として、信号Enableもしくは▲
▼を入力するプルアップ、プルダウン用トランジ
スタを第１の信号遅延回路14内の各遅延段におけるイン
バータ42,45（いずれも第５図中に図示）の入力側に設
ける場合もある。
このように上記第７図及び第９図の実施例回路では、
リング型発振回路56の発振周波数を検出する回路を設け
たことにより、前記第１図の実施例回路のように初期電
圧設定回路16により信号ｄに初期電圧を与えた場合と同
様に、信号ｄの電圧値をより早く所定値に設定すること
ができる。これにより、安定発振するまでの時間を大幅
に短縮することができる。
第11図はこの発明の他のクロック信号発生回路の構成
を示す回路図である。この実施例回路は３種類の異なる
クロック信号を発生する回路であり、基本的には３個の
回路ブロック91,92,93で構成されている。
一つのブロック91は、前記基準電流設定回路11を除い
て前記第５図の実施例回路と同様に構成されている。す
なわち、このブロック91はチャージポンプ回路12、ロー
パスフィルタ回路13、第１の遅延回路14、第１の論理回
路15、初期電圧設定回路16、第２の遅延回路17及び帰還
手段としてのインバータ61を備えており、第２の遅延回
路17内には２個の遅延段が設けられている。他のブロッ
ク92は、チャージポンプ回路12、ローパスフィルタ回路
13、第１の遅延回路14、第１の論理回路15、初期電圧設
定回路16及び第２の論理回路94を備えている。このブロ
ック92内の第２の論理回路94は、同じブロック内の第１
の遅延回路14の出力信号及び入力信号CLKINに基づき入
力信号CLKINと同じ周波数の２相のクロック信号φ1,φ
２を発生する。なお、上記第２の論理回路94については
後に詳述する。残りのブロック93は、前記基準電流設定
回路11を除いて前記第５図の実施例回路と同様に構成さ
れている。すなわち、このブロック93はチャージポンプ
回路12、ローパスフィルタ回路13、第１の遅延回路14、
第１の論理回路15、初期電圧設定回路16、第２の遅延回
路17及び帰還手段としてのインバータ61を備えており、
第２の遅延回路17内には１個の遅延段のみが設けられて
いる。そして、上記３個のブロック91,92,93にはこれら
３個のブロックに共通に設けられた１個の基準電流設定
回路11から前記電圧VP,VNが供給されている。
第12図は上記ブロック92内に設けられた第２の論理回
路94の詳細な構成を示すものである。図において、入力
信号CLKIN及び同じブロック内の第１の遅延回路14にお
ける最終段の遅延段39のインバータ46の出力信号とが入
力されるNANDゲート95、上記両信号をそれぞれ反転する
２個のインバータ96,97、上記両インバータ96,97の出力
信号が入力されるNANDゲート98、上記両NANDゲート95,9
8の各出力信号をそれぞれ反転する２個のインバータ99,
100とから構成されている。
上記実施例回路では、第13図のタイミングチャートに
示すように、ブロック91は入力信号CLKINから出力信号C
LKOUT1を作り、ブロック92は入力信号CLKINから２相の
クロック信号φ1,φ２を作り、さらにブロック93は入力
信号CLKINから出力信号CLKOUT2を作る。なお、第13図の
タイミングチャートは、各チャージポンプ回路12におけ
るA1とA2との比（A2/A1）の値を４に設定した場合であ
るが、各ブロック毎に独立してこの比の値を設定するこ
とができる。また、各比の値は整数に限らず少数点以下
の値を含む実数を選ぶことができる。
第14図は上記第11図の回路を用いたこの発明の実施例
の集積回路システムの構成を示すブロック図である。こ
の回路は、第11図に示すように３種類の異なるクロック
信号CLKOUT1、CLKOUT2、φ1,φ２を発生する回路を１個
のLSI（大規模集積回路）110内に構成し、このLSI 110
で発生させた３種類のクロック信号CLKOUT1、CLKOUT2、
φ1,φ２を他のLSI 111,112に分配させるようにしたも
のである。この場合、LSI 110内にのみ前記入力信号CLK
INを発生させるための発振回路を内蔵させ、かつこのLS
I 110に水晶発振子113及び容量114を外付けすることに
より、他の２個のLSIでは発振回路等を設けることが不
要になり、LSI 111,112の小型化や消費電流の削減を図
ることができる等の効果を得ることができる。
［発明の効果］ 以上説明したようにこの発明によれば、製造条件のバ
ラツキ等の影響や電圧依存による使用条件等による影響
を受けず、常に一定の遅延量を得ることができる信号遅
延回路を提供することができる。また、製造条件のバラ
ツキ等の影響や電圧依存による使用条件等による影響を
受けず、常に出力クロック信号を安定に得ることができ
る。さらに、この発明によれば、複数個の集積回路でク
ロック信号を使用する際に、１個の集積回路内で多種類
のクロック信号を形成し、これらクロック信号を他の集
積回路に分配することにより、システムの小形化と消費
電力の削減とを図ることができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係る信号遅延回路の構成
を示す回路図、第２図は上記実施例回路のタイミングチ
ャート、第３図はこの発明の他の実施例に係るクロック
信号発生回路の構成を示す回路図、第４図は上記第３図
の実施例回路のタイミングチャート、第５図はこの発明
の他の実施例に係るクロック信号発生回路の構成を示す
回路図、第６図はこの発明の他の実施例に係るクロック
信号発生回路の構成を示すブロック図、第７図は上記第
６図の実施例回路の具体的な構成を示す回路図、第８図
は上記第７図の回路のタイミングチャート、第９図は上
記第６図の実施例回路の他の具体的な構成を示す回路
図、第10図は上記第９図の回路のタイミングチャート、
第11図はこの発明の他のクロック信号発生回路の構成を
示す回路図、第12図は上記第11図の実施例回路で使用さ
れる一部回路の具体的な構成を示す回路図、第13図は上
記第11図の回路のタイミングチャート、第14図は上記第
11図の回路を用いたこの発明の実施例の集積回路システ
ムの構成を示すブロック図、第15図は従来の周波数逓倍
回路の回路図、第16図は上記従来の周波数逓倍回路のタ
イミングチャート、第17図は上記第15図の周波数逓倍回
路で使用される排他的OR回路における入出力信号の真理
状態をまとめて示す図、第18図は従来のディジタル周波
数シンセサイザの概略的な構成を示すブロック図、第19
図は上記従来の周波数シンセサイザで使用される位相検
出器の具体的な回路図である。 11…基準電流設定回路、12…チャージポンプ回路、13…
ローパスフィルタ回路、14…第１の遅延回路、15…第１
の論理回路、16…初期電圧設定回路、17…第２の遅延回
路、18…帰還手段、19…発振周波数検出回路、55…帰還
手段としてのNANDゲート、56…リング型発振回路、61…
帰還手段としてのインバータ、G1,G2…論理ゲート回
路、91,92,93…回路ブロック、94…第２の論理回路、11
0,111,112…LSI。

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】入力信号を制御信号に応じた時間だけ遅延
    して出力する可変遅延手段と、 上記可変遅延手段における信号遅延量を検出する論理回
    路と、 容量を有し、上記入力信号及び上記論理回路の検出信号
    に基づいてこの容量を基準電流のそれぞれ任意倍の電流
    で充、放電制御することによって直流電圧を発生し、上
    記可変遅延手段に対して上記制御信号として供給すると
    共に、このときの充、放電電流の能力比が上記入力信号
    と上記論理回路の検出信号とのパルス幅の比の逆数とな
    るように設定されたチャージポンプ回路と、 上記制御信号に初期値を与える初期値設定手段 とを具備したことを特徴とする信号遅延回路。
  2. 【請求項２】それぞれが制御信号に基づいて信号遅延時
    間が制御される少なくとも１個の遅延段からなり、入力
    信号を遅延して出力信号を得る可変遅延手段と、 上記可変遅延手段における信号遅延量を検出する論理回
    路と、 容量を有し、上記入力信号及び上記論理回路の検出信号
    に基づいてこの容量を基準電流のそれぞれ任意倍の電流
    で充、放電制御することによって直流電圧を発生し、上
    記可変遅延手段に対して上記制御信号として供給すると
    共に、このときの充、放電電流の能力比が上記入力信号
    と上記論理回路の検出信号とのパルス幅の比の逆数とな
    るように設定されたチャージポンプ回路と、 上記制御信号に初期値を与える初期値設定手段 とを具備したことを特徴とする信号遅延回路。
  3. 【請求項３】それぞれが制御信号に基づいて信号遅延時
    間が制御される少なくとも１個の遅延段からなり、入力
    信号を遅延して出力信号を得る第１の可変遅延手段と、 上記第１の可変遅延手段における信号遅延量を検出する
    論理回路と、 容量を有し、上記入力信号及び上記論理回路の検出信号
    に基づいてこの容量を基準電流のそれぞれ任意倍の電流
    で充、放電制御することによって直流電圧を発生し、上
    記第１の可変遅延手段に対して上記制御信号として供給
    すると共に、このときの充、放電電流の能力比が上記入
    力信号と上記論理回路の検出信号とのパルス幅の比の逆
    数となるように設定されたチャージポンプ回路と、 上記制御信号に初期値を与える初期値設定手段と、 それぞれが上記可変遅延手段内の遅延段と同様に構成さ
    れ、それぞれが上記チャージポンプ回路で発生された制
    御信号に基づいて信号遅延時間が制御され、偶数個の遅
    延段が多段接続された第２の可変遅延手段と、 上記第２の可変遅延手段における終段の遅延段の出力を
    初段の遅延段に帰還する帰還手段 とを具備したことを特徴とするクロック信号発生回路。
  4. 【請求項４】それぞれが制御信号に基づいて信号遅延時
    間が制御される少なくとも１個の遅延段からなり、入力
    信号を遅延して出力信号を得る第１の可変遅延手段と、 上記第１の可変遅延手段における信号遅延量を検出する
    論理回路と、 上記第１の可変遅延手段内の遅延段と同様に構成され、
    上記制御信号に基づいて信号遅延時間が制御される少な
    くとも１個の遅延段からなる第２の可変遅延手段と、 容量を有し、この容量を所定の電流の充、放電制御する
    ことによって直流電圧を発生し、この電圧を上記第１、
    第２の可変遅延手段に前記制御信号として供給するチャ
    ージポンプ回路と、 上記制御信号に初期値を与える初期値設定手段と、 上記第２の可変遅延手段の出力をその入力側に帰還さ
    せ、クロック信号を得るための発振回路を上記第２の可
    変遅延手段と共に構成する帰還手段と、 上記発振回路における発振周波数を検出する周波数検出
    手段と、 上記周波数検出手段の出力に応じて上記チャージポンプ
    回路における上記容量の充電もしくは放電を一定期間、
    継続もしくは停止させる制御手段 とを具備したことを特徴とするクロック信号発生回路。
  5. 【請求項５】請求項３、４のいずれか１つに記載のクロ
    ック信号発生回路が設けられた第１の集積回路と、 上記第１の集積回路のクロック信号発生回路で発生され
    るクロック信号が供給される少なくとも１個の第２の集
    積回路 とを具備したことを特徴とする集積回路システム。
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