JPH0810726B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0810726B2 JPH0810726B2 JP59139986A JP13998684A JPH0810726B2 JP H0810726 B2 JPH0810726 B2 JP H0810726B2 JP 59139986 A JP59139986 A JP 59139986A JP 13998684 A JP13998684 A JP 13998684A JP H0810726 B2 JPH0810726 B2 JP H0810726B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明は二層以上のゲート電極を有する半導体装置の
製造方法に関するものである。
製造方法に関するものである。
［発明の技術的背景とその問題点］ 二層以上のゲート電極を有する半導体装置、例えば、
フローティング・ゲート型のEPROMは第２図（ａ）〜
（ｄ）に示す如き工程を経て製造される。すなわち、初
めにシリコン等の半導体基板１上に島状に素子領域を分
離するフィールド酸化膜２を形成し、次に基板１の素子
領域表面にゲート酸化膜３を形成する。ついで、全面に
第１の多結晶シリコン膜４を堆積する（第２図（ａ）図
示）。
フローティング・ゲート型のEPROMは第２図（ａ）〜
（ｄ）に示す如き工程を経て製造される。すなわち、初
めにシリコン等の半導体基板１上に島状に素子領域を分
離するフィールド酸化膜２を形成し、次に基板１の素子
領域表面にゲート酸化膜３を形成する。ついで、全面に
第１の多結晶シリコン膜４を堆積する（第２図（ａ）図
示）。
次に、この多結晶シリコン膜４をパターニングして所
望形状の第１のゲート電極（フローティング・ゲート電
極）４′を形成し、次いで、全面にシリコン酸化膜（Si
O2膜）を形成する。これにより、第１のゲート電極４′
表面に酸化膜５が形成される（第２図（ｂ）図示）。
望形状の第１のゲート電極（フローティング・ゲート電
極）４′を形成し、次いで、全面にシリコン酸化膜（Si
O2膜）を形成する。これにより、第１のゲート電極４′
表面に酸化膜５が形成される（第２図（ｂ）図示）。
次いで、全面に第２の多結晶シリコン膜６を堆積し
（第２図（ｃ）図示）、次に図示しないレジスト・パタ
ーンを用いてこの第２の多結晶シリコン膜６をエッチン
グし、酸化膜５を介して第１のゲート電極４′上に第２
のゲート電極６′（コントロール・ゲート電極）を形成
する。このとき同時に第２のゲート電極６′の配線もパ
ターニング形成する。次に、全面にソース・ドレイン領
域形成予定部が開口された図示しないレジスト・パター
ンを形成し、これをマスクに不純物イオンをイオン注入
する。次に、熱処理を行って注入イオンを活性化し、ソ
ース、ドレイン領域７、８を形成し、次いで、全面に層
間絶縁膜９を堆積する（第２図（ｄ）図示）。ここで第
３図は第２図（ｄ）におけるＡ−Ａ断面図である。
（第２図（ｃ）図示）、次に図示しないレジスト・パタ
ーンを用いてこの第２の多結晶シリコン膜６をエッチン
グし、酸化膜５を介して第１のゲート電極４′上に第２
のゲート電極６′（コントロール・ゲート電極）を形成
する。このとき同時に第２のゲート電極６′の配線もパ
ターニング形成する。次に、全面にソース・ドレイン領
域形成予定部が開口された図示しないレジスト・パター
ンを形成し、これをマスクに不純物イオンをイオン注入
する。次に、熱処理を行って注入イオンを活性化し、ソ
ース、ドレイン領域７、８を形成し、次いで、全面に層
間絶縁膜９を堆積する（第２図（ｄ）図示）。ここで第
３図は第２図（ｄ）におけるＡ−Ａ断面図である。
次に周知の技術により、層間絶縁膜９のソース、ドレ
イン領域７、８位置にコンタクト・ホールを開口し、次
いで全面にアルミニウムを堆積して後、これをパターニ
ングし、コンタクト・ホールを介してソース、ドレイン
領域７、８に接続される配線を形成して半導体装置を完
成させる。
イン領域７、８位置にコンタクト・ホールを開口し、次
いで全面にアルミニウムを堆積して後、これをパターニ
ングし、コンタクト・ホールを介してソース、ドレイン
領域７、８に接続される配線を形成して半導体装置を完
成させる。
ところで、このような従来技術においては、上述した
ように第１のゲート電極４′を形成する場合、基板１の
全面に堆積した第１の多結晶シリコン膜４を選択的にエ
ッチング除去してパターニングするので、符号ａで示す
ように第１のゲート電極４′の端面は垂直となり、従っ
て、角部は急峻となる。
ように第１のゲート電極４′を形成する場合、基板１の
全面に堆積した第１の多結晶シリコン膜４を選択的にエ
ッチング除去してパターニングするので、符号ａで示す
ように第１のゲート電極４′の端面は垂直となり、従っ
て、角部は急峻となる。
この急峻な角部は第１のゲート電極４′の表面に酸化
膜５を形成した際、酸化膜成長の性質上、第５図に示す
如く、この角部の酸化膜成長が遅くなってこの部分の膜
厚が薄くなる。しかも、形成された酸化膜の形状からゲ
ート電極４′の該部分が鋭いエッジｂとなるため、ここ
に電界集中が生じ、絶縁耐圧が一層悪くなる。
膜５を形成した際、酸化膜成長の性質上、第５図に示す
如く、この角部の酸化膜成長が遅くなってこの部分の膜
厚が薄くなる。しかも、形成された酸化膜の形状からゲ
ート電極４′の該部分が鋭いエッジｂとなるため、ここ
に電界集中が生じ、絶縁耐圧が一層悪くなる。
また、第１のゲート電極４′の上記垂直面部分は、著
しい場合は図に一点鎖線ｃで示した如く、第１のゲート
電極４′の上部側が下部に比べ、ひさしのようにせり出
したいわゆるオーバハング状態になる。
しい場合は図に一点鎖線ｃで示した如く、第１のゲート
電極４′の上部側が下部に比べ、ひさしのようにせり出
したいわゆるオーバハング状態になる。
そして、第１のゲート電極４′上に酸化膜５を成長さ
せた後、全面に第２のゲート電極用の多結晶シリコン膜
を堆積し、これをパターニングした際、除去すべき部分
において、この第１のゲート電極４′における上記オー
バハング部の下の多結晶シリコン膜６が除去しきれず、
該除去工程後においてこの部分に不要な多結晶シリコン
が残留する現象が生じた。そして、このような状態が生
じると第２のゲート電極６′に不必要な部分が付加され
たかたちとなり、しかも、この残留多結晶シリコン膜が
その後の製造工程で剥離したりして、種々の不都合を生
じ、半導体装置の信頼性に悪影響を及ぼす。
せた後、全面に第２のゲート電極用の多結晶シリコン膜
を堆積し、これをパターニングした際、除去すべき部分
において、この第１のゲート電極４′における上記オー
バハング部の下の多結晶シリコン膜６が除去しきれず、
該除去工程後においてこの部分に不要な多結晶シリコン
が残留する現象が生じた。そして、このような状態が生
じると第２のゲート電極６′に不必要な部分が付加され
たかたちとなり、しかも、この残留多結晶シリコン膜が
その後の製造工程で剥離したりして、種々の不都合を生
じ、半導体装置の信頼性に悪影響を及ぼす。
また、EPROMなどにおいては素子の動作速度を向上さ
せるため、第２のゲート電極６′及びその配線の上層面
に高融点金属または高融点金属のシリサイドを堆積し、
低抵抗化を図ることがあるが、従来構造では第１のゲー
ト電極４′側壁面部での垂直に近い段差が素子の大きな
信頼性低下に繋がる。
せるため、第２のゲート電極６′及びその配線の上層面
に高融点金属または高融点金属のシリサイドを堆積し、
低抵抗化を図ることがあるが、従来構造では第１のゲー
ト電極４′側壁面部での垂直に近い段差が素子の大きな
信頼性低下に繋がる。
すなわち、このような段差部では酸化膜５を形成した
後においても、その壁面は依然としてほぼ垂直状態にあ
り、高融点金属材料膜はこのような急峻な段差構造部に
おいては、デポジション工程時に局所的に膜厚の変動す
る箇所が生じて、機械的な強度を低下させる。更に、こ
れら高融点材料は一般的には熱的に安定と言われてはい
るが、現実にはその後の工程における熱処理時に段差部
において断線を生じ易かった。したがって、この場合、
電気抵抗の低減は計れず、信頼性も悪くなる。
後においても、その壁面は依然としてほぼ垂直状態にあ
り、高融点金属材料膜はこのような急峻な段差構造部に
おいては、デポジション工程時に局所的に膜厚の変動す
る箇所が生じて、機械的な強度を低下させる。更に、こ
れら高融点材料は一般的には熱的に安定と言われてはい
るが、現実にはその後の工程における熱処理時に段差部
において断線を生じ易かった。したがって、この場合、
電気抵抗の低減は計れず、信頼性も悪くなる。
［発明の目的］ 本発明は上記の事情に鑑みて成されたもので、第１の
ゲート電極の絶縁膜の絶縁耐圧を向上させるとともに、
電気抵抗を低減するための第２のゲート電極及びその配
線上に高融点金属材料を堆積した場合において第１のゲ
ート電極側部での段差による該高融点金属材料をパター
ン切れを防止できるようにした半導体装置の製造方法を
提供することを目的とする。
ゲート電極の絶縁膜の絶縁耐圧を向上させるとともに、
電気抵抗を低減するための第２のゲート電極及びその配
線上に高融点金属材料を堆積した場合において第１のゲ
ート電極側部での段差による該高融点金属材料をパター
ン切れを防止できるようにした半導体装置の製造方法を
提供することを目的とする。
［発明の概要］ すなわち、上記目的を達成するため本発明は、一導電
型半導体基板の表面に島状に素子領域を分離するフィー
ルド酸化膜を形成し、該素子領域の表面に第１のゲート
酸化膜を形成する工程と、全面に第１の多結晶シリコン
膜を形成し、その全面に該第１の多結晶シリコン膜の保
護膜を形成した後、これら二層をパターニングして第１
のゲート電極を形成する工程と、全面に酸化膜を成長さ
せ、これをエッチング除去して前記ゲート電極の側部に
のみ酸化膜を残す工程と、前記保護膜を除去し後、第１
のゲート電極の露出面に第２のゲート絶縁膜を形成する
工程と、全面に導電性膜を堆積するとともにこれらをパ
ターニングして第２のゲート電極を形成する工程とを具
備したことを特徴とする。かかる本発明は、多結晶シリ
コン膜を形成し、その上面に該多結晶シリコン膜の保護
膜を形成した後、これら二層をパターニングして、第１
のゲート電極を形成し、その後、全面に酸化膜を成長さ
せてこれをエッチング除去することにより、第１のゲー
ト電極の側部にのみ酸化膜を残し、これにより第１のゲ
ート電極の側部の酸化膜厚を確保するとともに、第１の
ゲート電極上の保護膜を除去することにより第１のゲー
ト電極の表面を露出させ、次に熱酸化を行って、第１の
ゲート電極の露出面に第２のゲート絶縁膜を形成して
後、多結晶シリコン膜を堆積して第２のゲート電極を形
成することにより、第１のゲート電極の角部での酸化膜
厚を厚くして十分な絶縁耐圧を得ることができるように
し、且つ、第１のゲート電極側壁がエッチングによりオ
ーバハングとなっても、厚い側部の酸化膜により、この
オーバハング部を埋め、これによって、第２のゲート電
極のパターニング後において第１のゲート電極側部に不
要な多結晶シリコン膜が残留することが無いようにし、
また、第２のゲート電極上に高融点金属材料を堆積して
低抵抗化を図る場合に第１のゲート電極側部の残存酸化
膜により、該側部での段差が緩やかな斜面を呈すること
を利用して、上記高融点金属材料のパターン切れが生じ
ないようにする。
型半導体基板の表面に島状に素子領域を分離するフィー
ルド酸化膜を形成し、該素子領域の表面に第１のゲート
酸化膜を形成する工程と、全面に第１の多結晶シリコン
膜を形成し、その全面に該第１の多結晶シリコン膜の保
護膜を形成した後、これら二層をパターニングして第１
のゲート電極を形成する工程と、全面に酸化膜を成長さ
せ、これをエッチング除去して前記ゲート電極の側部に
のみ酸化膜を残す工程と、前記保護膜を除去し後、第１
のゲート電極の露出面に第２のゲート絶縁膜を形成する
工程と、全面に導電性膜を堆積するとともにこれらをパ
ターニングして第２のゲート電極を形成する工程とを具
備したことを特徴とする。かかる本発明は、多結晶シリ
コン膜を形成し、その上面に該多結晶シリコン膜の保護
膜を形成した後、これら二層をパターニングして、第１
のゲート電極を形成し、その後、全面に酸化膜を成長さ
せてこれをエッチング除去することにより、第１のゲー
ト電極の側部にのみ酸化膜を残し、これにより第１のゲ
ート電極の側部の酸化膜厚を確保するとともに、第１の
ゲート電極上の保護膜を除去することにより第１のゲー
ト電極の表面を露出させ、次に熱酸化を行って、第１の
ゲート電極の露出面に第２のゲート絶縁膜を形成して
後、多結晶シリコン膜を堆積して第２のゲート電極を形
成することにより、第１のゲート電極の角部での酸化膜
厚を厚くして十分な絶縁耐圧を得ることができるように
し、且つ、第１のゲート電極側壁がエッチングによりオ
ーバハングとなっても、厚い側部の酸化膜により、この
オーバハング部を埋め、これによって、第２のゲート電
極のパターニング後において第１のゲート電極側部に不
要な多結晶シリコン膜が残留することが無いようにし、
また、第２のゲート電極上に高融点金属材料を堆積して
低抵抗化を図る場合に第１のゲート電極側部の残存酸化
膜により、該側部での段差が緩やかな斜面を呈すること
を利用して、上記高融点金属材料のパターン切れが生じ
ないようにする。
［発明の実施例］ 以下、不揮発性メモリ（EPROM）を例にとり、本発明
の実施例について第１図（ａ）〜（ｇ）に示す製造工程
図を参照しながら説明する。
の実施例について第１図（ａ）〜（ｇ）に示す製造工程
図を参照しながら説明する。
まず、ｐ型シリコン基板101上に島状に素子領域を分
離するフィールド酸化膜102を形成し、次に基板101の露
出面に第１のゲート酸化膜103を形成した。次に基板101
の全面に第１の多結晶シリコン膜104を堆積した後、導
電性を持たせるためにこの第１の多結晶シリコン膜104
に例えば不純物として砒素をドープした。次に全面にシ
リコン窒化膜105を形成した（第１図（ａ）図示）。こ
のシリコン窒化膜105は第１の多結晶シリコン膜104をエ
ッチングする際、第１のゲート電極膜厚を保つためのス
トッパとなる。但し、このストッパはシリコン窒化膜に
限定されるものではなく、次の工程で多結晶シリコン膜
104をエッチングの保護膜としての作用がある被膜であ
れば何でも良いが、ここでは該被膜の除去の容易さから
シリコン窒化膜を用いている。
離するフィールド酸化膜102を形成し、次に基板101の露
出面に第１のゲート酸化膜103を形成した。次に基板101
の全面に第１の多結晶シリコン膜104を堆積した後、導
電性を持たせるためにこの第１の多結晶シリコン膜104
に例えば不純物として砒素をドープした。次に全面にシ
リコン窒化膜105を形成した（第１図（ａ）図示）。こ
のシリコン窒化膜105は第１の多結晶シリコン膜104をエ
ッチングする際、第１のゲート電極膜厚を保つためのス
トッパとなる。但し、このストッパはシリコン窒化膜に
限定されるものではなく、次の工程で多結晶シリコン膜
104をエッチングの保護膜としての作用がある被膜であ
れば何でも良いが、ここでは該被膜の除去の容易さから
シリコン窒化膜を用いている。
次に、全面にレジストを塗布し、写真蝕刻法により素
子領域の第１のゲート電極形成予定部にレジスト・パタ
ーン106を形成した（第１図（ｂ）図示）。続いて、レ
ジストターン106をマスクとしてシリコン窒化膜105と多
結晶シリコン膜104を順次エッチング除去し、第１のゲ
ート電極104′を形成した（第１図（ｃ）図示）。
子領域の第１のゲート電極形成予定部にレジスト・パタ
ーン106を形成した（第１図（ｂ）図示）。続いて、レ
ジストターン106をマスクとしてシリコン窒化膜105と多
結晶シリコン膜104を順次エッチング除去し、第１のゲ
ート電極104′を形成した（第１図（ｃ）図示）。
つぎに、レジスト・パターン106を除去した後、熱酸
化を行って、第１のゲート電極104′の側壁面に酸化膜1
07を形成した。次いで基板101の全面にCVD法によりSiO2
膜108を堆積させた後、SiO2膜108の全面にボロンを、例
えば、１×1016cm-2程度イオン注入した（第１図（ｄ）
図示）。このイオン注入により酸化膜108は速くエッチ
ングされるようになる。そして、段差部と平坦部ではそ
の膜厚を較べると、段差部の方が厚いため、段差部では
平坦部膜厚より深い領域での不純物濃度が、それより浅
い領域より低くなることから、平坦部膜厚相当分より深
い領域ではそれより浅い領域に較べ、エッチング・レー
トを低く設定できる。
化を行って、第１のゲート電極104′の側壁面に酸化膜1
07を形成した。次いで基板101の全面にCVD法によりSiO2
膜108を堆積させた後、SiO2膜108の全面にボロンを、例
えば、１×1016cm-2程度イオン注入した（第１図（ｄ）
図示）。このイオン注入により酸化膜108は速くエッチ
ングされるようになる。そして、段差部と平坦部ではそ
の膜厚を較べると、段差部の方が厚いため、段差部では
平坦部膜厚より深い領域での不純物濃度が、それより浅
い領域より低くなることから、平坦部膜厚相当分より深
い領域ではそれより浅い領域に較べ、エッチング・レー
トを低く設定できる。
次いで、稀弗酸等を用いSiO2膜108をエッチング除去
した。この時、SiO2膜108の平坦部はボロンの不純物濃
度が高く、一方、段差部では平坦部膜厚より深い領域で
の不純物濃度が低いため、平坦部の膜厚分、SiO2膜108
をエッチングすると第１のゲート電極104′の側部にの
みSiO2膜108′が残った（第１図（ｅ）図示）。この残
存SiO2膜108′の側面は曲面を呈するので、段差部は滑
らかな斜面を形成するようになった。
した。この時、SiO2膜108の平坦部はボロンの不純物濃
度が高く、一方、段差部では平坦部膜厚より深い領域で
の不純物濃度が低いため、平坦部の膜厚分、SiO2膜108
をエッチングすると第１のゲート電極104′の側部にの
みSiO2膜108′が残った（第１図（ｅ）図示）。この残
存SiO2膜108′の側面は曲面を呈するので、段差部は滑
らかな斜面を形成するようになった。
次に第１のゲート電極104′上のシリコン窒化膜105を
除去した後、熱酸化を行って、第１のゲート電極104′
の上面に第２のゲート酸化膜109を形成した（第１図
（ｆ）図示）。つづいて、基板101全面に第２の多結晶
シリコン膜を堆積した後、導電性を与えるために、例え
ばリンをドープした（第１図（ｇ）図示）。
除去した後、熱酸化を行って、第１のゲート電極104′
の上面に第２のゲート酸化膜109を形成した（第１図
（ｆ）図示）。つづいて、基板101全面に第２の多結晶
シリコン膜を堆積した後、導電性を与えるために、例え
ばリンをドープした（第１図（ｇ）図示）。
その後は従来技術に従い、レジスト・パターンを用い
て第２の多結晶シリコン膜をパターニングし、第２のゲ
ート電極110およびその配線を形成し、更に該レジスト
・パターンを除去して後、これをマスクにｎ型不純物を
イオン注入し、次いでこの注入したイオンを活性化して
ソース・ドレイン領域を形成した。次に全面に層間絶縁
膜を堆積するとともに層間絶縁膜のソース、ドレイン領
域位置にコンタクト・ホールを開口し、次いで全面にア
ルミニウム堆積して後、これをパターニングし、コンタ
クト・ホールを介してソース、ドレイン領域に接続され
る配線を形成して半導体装置を完成させた。
て第２の多結晶シリコン膜をパターニングし、第２のゲ
ート電極110およびその配線を形成し、更に該レジスト
・パターンを除去して後、これをマスクにｎ型不純物を
イオン注入し、次いでこの注入したイオンを活性化して
ソース・ドレイン領域を形成した。次に全面に層間絶縁
膜を堆積するとともに層間絶縁膜のソース、ドレイン領
域位置にコンタクト・ホールを開口し、次いで全面にア
ルミニウム堆積して後、これをパターニングし、コンタ
クト・ホールを介してソース、ドレイン領域に接続され
る配線を形成して半導体装置を完成させた。
このようにして製造された半導体装置は、第１のゲー
ト電極104′の側壁部分での酸化膜が厚く形成できるた
め、第１のゲート電極104′の角部での酸化膜厚を厚く
保って十分な絶縁耐圧を得ることができるようになる
他、第１のゲート電極104′の側壁部分での酸化膜が厚
いことから、この側壁酸化膜によりオーバハング部分は
この側壁酸化膜により埋められ、該オーバハングの影響
がなくなる。しかも、前記第１のゲート電極104′の側
壁部分に残した酸化膜108′が曲面のスロープを呈する
ことから、この上に堆積された第２のゲート電極110形
成用の第２の多結晶シリコン膜が従来のように第１のゲ
ート電極104′オーバハング部下に堆積して、該第２の
多結晶シリコン膜のエッチングに際してこの部分に残留
しやすくなると言った欠点は無くなり、従って、該第２
の多結晶シリコン膜のエッチング加工時に、前記残留多
結晶シリコン膜除去のために要していたオーバ・エッチ
時間がほとんど不要になるため、第１層ゲート電極10
4′下のフィールド酸化膜102の浸蝕を防止できるように
なる。
ト電極104′の側壁部分での酸化膜が厚く形成できるた
め、第１のゲート電極104′の角部での酸化膜厚を厚く
保って十分な絶縁耐圧を得ることができるようになる
他、第１のゲート電極104′の側壁部分での酸化膜が厚
いことから、この側壁酸化膜によりオーバハング部分は
この側壁酸化膜により埋められ、該オーバハングの影響
がなくなる。しかも、前記第１のゲート電極104′の側
壁部分に残した酸化膜108′が曲面のスロープを呈する
ことから、この上に堆積された第２のゲート電極110形
成用の第２の多結晶シリコン膜が従来のように第１のゲ
ート電極104′オーバハング部下に堆積して、該第２の
多結晶シリコン膜のエッチングに際してこの部分に残留
しやすくなると言った欠点は無くなり、従って、該第２
の多結晶シリコン膜のエッチング加工時に、前記残留多
結晶シリコン膜除去のために要していたオーバ・エッチ
時間がほとんど不要になるため、第１層ゲート電極10
4′下のフィールド酸化膜102の浸蝕を防止できるように
なる。
なお、上記実施例では第２のゲート絶縁膜材料として
SiO2膜を用いたが、第１のゲート電極104′と第２のゲ
ート電極110との間の絶縁耐圧を考えると、SiO2膜のみ
を用いるよりも、SiO2膜上にシリコン窒化膜を形成した
後、シリコン窒化膜表面を酸化性雰囲気中で熱処理し、
一部をSiO2膜にしたSiO2膜／シリコン窒化膜/SiO2膜の
三層構造にすることが望ましい。また、第１図（ｄ）に
おいてイオン注入を行うことによりSiO2膜108のエッチ
ング・レートを調整し、これにより段差部にSiO2膜を残
すようにしたが、SiO2膜厚は平坦部より段差部の方が厚
いため、不純物導入によるエッチング・レート調整を行
わずに、単にRIE用いてエッチングのみ行っても、段差
部の側壁部にのみSiO2膜を残すことができる。
SiO2膜を用いたが、第１のゲート電極104′と第２のゲ
ート電極110との間の絶縁耐圧を考えると、SiO2膜のみ
を用いるよりも、SiO2膜上にシリコン窒化膜を形成した
後、シリコン窒化膜表面を酸化性雰囲気中で熱処理し、
一部をSiO2膜にしたSiO2膜／シリコン窒化膜/SiO2膜の
三層構造にすることが望ましい。また、第１図（ｄ）に
おいてイオン注入を行うことによりSiO2膜108のエッチ
ング・レートを調整し、これにより段差部にSiO2膜を残
すようにしたが、SiO2膜厚は平坦部より段差部の方が厚
いため、不純物導入によるエッチング・レート調整を行
わずに、単にRIE用いてエッチングのみ行っても、段差
部の側壁部にのみSiO2膜を残すことができる。
実施例２ 実施例１は第２のゲート電極110とその配線は多結晶
シリコン膜−層により構成したものであり、この場合、
素子の動作速度に限度がある。そこで、素子の動作速度
を向上させるため、第２の多結晶シリコン膜110a上に高
融点金属または高融点金属シリサイドによる高融点金属
材料111をスパッタ蒸着法により蒸着し、二層化する。
すなわち、実施例２においては、第１図（ａ）〜第１図
（ｆ）に示した工程と同様な製造工程を経た後、第２の
多結晶シリコン膜110a上に高融点金属材料111をスパッ
タ蒸着法により蒸着し、次いでこれら高融点金属材料11
1及び第２の多結晶シリコン膜110aをパターニングして
高融点金属材料111及び第２の多結晶シリコン膜110の二
層構造の第２のゲート電極112及びその配線を形成し
（第６図図示）、この二層構造化により低抵抗化を図る
ようにした。
シリコン膜−層により構成したものであり、この場合、
素子の動作速度に限度がある。そこで、素子の動作速度
を向上させるため、第２の多結晶シリコン膜110a上に高
融点金属または高融点金属シリサイドによる高融点金属
材料111をスパッタ蒸着法により蒸着し、二層化する。
すなわち、実施例２においては、第１図（ａ）〜第１図
（ｆ）に示した工程と同様な製造工程を経た後、第２の
多結晶シリコン膜110a上に高融点金属材料111をスパッ
タ蒸着法により蒸着し、次いでこれら高融点金属材料11
1及び第２の多結晶シリコン膜110aをパターニングして
高融点金属材料111及び第２の多結晶シリコン膜110の二
層構造の第２のゲート電極112及びその配線を形成し
（第６図図示）、この二層構造化により低抵抗化を図る
ようにした。
このようにすると、従来構造では第１のゲート電極側
壁面部に垂直に近い段差があったため、第２のゲート電
極上に高融点金属材料を堆積して低抵抗化を図ろうとし
ても、この段差部でパターン切れを生じることがあり、
十分な効果が得られなかったが、本発明によれば第１の
ゲート電極104′側壁部の残存酸化膜108′により、該側
部での段差が緩やかな斜面を呈することから、高融点金
属材料はストレスが生じなくなり、従って、第２のゲー
ト電極112を構成している高融点金属材料111は該段差部
でのパターン切れが生じなくなって、十分、且つ確実に
低抵抗化が計れるようになる。
壁面部に垂直に近い段差があったため、第２のゲート電
極上に高融点金属材料を堆積して低抵抗化を図ろうとし
ても、この段差部でパターン切れを生じることがあり、
十分な効果が得られなかったが、本発明によれば第１の
ゲート電極104′側壁部の残存酸化膜108′により、該側
部での段差が緩やかな斜面を呈することから、高融点金
属材料はストレスが生じなくなり、従って、第２のゲー
ト電極112を構成している高融点金属材料111は該段差部
でのパターン切れが生じなくなって、十分、且つ確実に
低抵抗化が計れるようになる。
［発明の効果］ 以上、詳述したように本発明によれば、第１のゲート
電極の角部での酸化膜厚を厚くすることができて十分な
絶縁耐圧を得ることができるようになり、且つ、第１の
ゲート電極下の酸化膜がエッチングされて該ゲート電極
下縁がオーバハングとなることを防止でき、また、第２
のゲート電極上に高融点金属材料を蒸着して低抵抗化を
図る場合に第１のゲート電極側部の残存酸化膜により、
該側部での段差が緩やかな斜面となるので、上記高融点
金属材料のパターン切れが生じなくなるなど信頼性の高
い半導体装置の製造方法を提供することが出来る。
電極の角部での酸化膜厚を厚くすることができて十分な
絶縁耐圧を得ることができるようになり、且つ、第１の
ゲート電極下の酸化膜がエッチングされて該ゲート電極
下縁がオーバハングとなることを防止でき、また、第２
のゲート電極上に高融点金属材料を蒸着して低抵抗化を
図る場合に第１のゲート電極側部の残存酸化膜により、
該側部での段差が緩やかな斜面となるので、上記高融点
金属材料のパターン切れが生じなくなるなど信頼性の高
い半導体装置の製造方法を提供することが出来る。
第１図（ａ）〜（ｇ）は本発明の実施例１を説明するた
めの製造工程図、第２図（ａ）〜（ｄ）は従来方法を説
明するための製造工程図、第３図は第２図（ｄ）のＡ−
Ａ断面図、第４図は従来における第１の多結晶シリコン
膜エッチング時に生じるフィールド酸化膜表面の第１の
ゲート電極付近での浸蝕の様子を説明するための図、第
５図は従来における第１のゲート電極に形成した酸化膜
の状態を示す図、第６図は本発明の実施例２の構造を示
す断面図である。 101……ｐ型シリコン基板、102……フィールド酸化膜、
103……第１のゲート酸化膜、104……第１の多結晶シリ
コン膜、104′……第１のゲート電極、105……シリコン
窒化膜、106……レジスト・パターン、107……酸化膜、
108,108′……シリコン酸化膜、109……第２のゲート酸
化膜、110,112……第２のゲート電極、110a……第２の
多結晶シリコン膜、111……高融点金属材料。
めの製造工程図、第２図（ａ）〜（ｄ）は従来方法を説
明するための製造工程図、第３図は第２図（ｄ）のＡ−
Ａ断面図、第４図は従来における第１の多結晶シリコン
膜エッチング時に生じるフィールド酸化膜表面の第１の
ゲート電極付近での浸蝕の様子を説明するための図、第
５図は従来における第１のゲート電極に形成した酸化膜
の状態を示す図、第６図は本発明の実施例２の構造を示
す断面図である。 101……ｐ型シリコン基板、102……フィールド酸化膜、
103……第１のゲート酸化膜、104……第１の多結晶シリ
コン膜、104′……第１のゲート電極、105……シリコン
窒化膜、106……レジスト・パターン、107……酸化膜、
108,108′……シリコン酸化膜、109……第２のゲート酸
化膜、110,112……第２のゲート電極、110a……第２の
多結晶シリコン膜、111……高融点金属材料。
フロントページの続き (56)参考文献 特開 昭50−66182（ＪＰ，Ａ) 特開 昭55−44742（ＪＰ，Ａ) 特開 昭58−121681（ＪＰ，Ａ) 特開 昭54−44482（ＪＰ，Ａ) 特開 昭57−37853（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板上に素子領域を分離する素子分
離絶縁膜を形成する工程と、 前記素子領域に第１のゲート絶縁膜を形成する工程と、 前記素子分離絶縁膜によって分離された素子領域ごとに
第１のゲート電極を形成する工程と、 全面に絶縁膜を形成し、当該絶縁膜に不純物をイオン注
入した後に当該絶縁膜をエッチングして前記素子分離絶
縁膜上であって前記第１のゲート電極の端部の側壁のみ
に側壁絶縁膜を形成し、また、前記第１のゲート電極上
に第２のゲート絶縁膜を形成する工程と、 前記第１のゲート電極上及び前記第１のゲート電極の端
部の側壁絶縁膜上に第２のゲート電極を形成する工程と を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59139986A JPH0810726B2 (ja) | 1984-07-06 | 1984-07-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59139986A JPH0810726B2 (ja) | 1984-07-06 | 1984-07-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6119176A JPS6119176A (ja) | 1986-01-28 |
| JPH0810726B2 true JPH0810726B2 (ja) | 1996-01-31 |
Family
ID=15258276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59139986A Expired - Lifetime JPH0810726B2 (ja) | 1984-07-06 | 1984-07-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810726B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4749443A (en) * | 1986-12-04 | 1988-06-07 | Texas Instruments Incorporated | Sidewall oxide to reduce filaments |
| FR2634318B1 (fr) * | 1988-07-13 | 1992-02-21 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire integree |
| US6258669B1 (en) * | 1997-12-18 | 2001-07-10 | Advanced Micro Devices, Inc. | Methods and arrangements for improved formation of control and floating gates in non-volatile memory semiconductor devices |
| KR100314127B1 (ko) * | 1999-04-22 | 2001-11-17 | 윤종용 | 반도체소자의 부유게이트 형성방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431793B2 (ja) * | 1973-10-12 | 1979-10-09 | ||
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS5544742A (en) * | 1978-09-26 | 1980-03-29 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5737853A (en) * | 1980-08-18 | 1982-03-02 | Toshiba Corp | Forming method for multilayer thin-film |
| JPS58121681A (ja) * | 1982-01-12 | 1983-07-20 | Mitsubishi Electric Corp | 不揮発性半導体記憶素子 |
-
1984
- 1984-07-06 JP JP59139986A patent/JPH0810726B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6119176A (ja) | 1986-01-28 |
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