DE3884698T2

DE3884698T2 - Verfahren zum Herstellen einer Speicherzelle.

Info

Publication number: DE3884698T2
Application number: DE88401777T
Authority: DE
Inventors: Pierre Jeuch
Original assignee: Commissariat a lEnergie Atomique CEA
Current assignee: Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date: 1987-07-10
Filing date: 1988-07-07
Publication date: 1994-05-05
Anticipated expiration: 2008-07-08
Also published as: JPS6459870A; US4851365A; EP0299853A1; JP2588486B2; DE3884698D1; FR2618011A1; FR2618011B1; EP0299853B1

Description

Die vorliegende Erfindung hat ein Herstellungsverfahren einer integrierten Speicherzelle zum Gegenstand. Es wird insbesondere angewandt auf dem Gebiet der Herstellung von integrierten Speicherschaltungen des Typs ROM oder EPROM in MOS- Technologie.
Ein integrierter Speicher ist eine integrierte Schaltung, die einen eigentlichen Speicherteil enthält, genannt Speicherzelle, gebildet aus mehreren, elektrisch miteinander verbundenen Speicherpunkten, und periphere Schaltungen, die dazu dienen, die Speicherpunkte zu steuern.
Die Erfindung hat nur die Herstellung des eigentlichen Speicherteils zum Gegenstand.
Die modernsten Speicherzellen, die die Speicherung von 10&sup6; Binärelementen ermöglichen, weisen heute Oberflächen von 20 bis 25 um² auf in einer 1,2 um-Technik, d. h. bei der die kleinsten Streifen und die Zwischenräume 1,2 um messen. Die Oberfläche eines Speichers ist folglich 14 bis 17 mal der des Elementarquadrats der Lithographie (1200 · 1200 um²).
Die Patentanmeldung EP-A-0 055 608 betrifft ein Herstellungsverfahren von integrierten Speichern des Typs ROM oder EPROM. Das angestrebt Ziel ist, eine vollkommen lotrechte Stellung zwischen dem Feldoxid und einem der Gateränder auf der Seite des Drain (oder der Source) zu erhalten. Das Verfahren besteht darin, Maskierungsharze zu verwenden, um die Gates zu definieren und, nachdem die Gates definiert wurden, eine Harzmaske zu verwenden, die den Bereich schützt, der sich zwischen zwei Gatereihen befindet, um die Siliciumoxidschicht zu ätzen, die dazu dient, das Feldoxid herzustellen und die nicht geschützt ist durch das Harz. Einer der Ränder des Schichtenstapels, der jedes einzelne Gate auf dem Feldoxid bildet, definiert die lotrechte Stellung der dieses Feldoxid bildenen Schicht beim Ätzen.
In Fig. 1 wurde, schematisch und perspektivisch, eine bekannte Speicherzelle des EPROM-Typs dargestellt, d. h. eine Speicherzelle nur zum Auslesen, die elektrisch programmierbar ist und gelöscht werden kann durch eine Ultraviolettbestrahlung.
Wie in Fig. 1 dargestellt, wird ein Speicherpunkt gebildet durch einen Transistor, der eine Source 4 und einen Drain 6 enthält, hergestellt in einem monokristallinen Halbleitersubstrat 8 aus Silicium; die Source und der Drain weisen bezüglich des Substrats inverse Leitfähigkeiten auf.
Der Transistor umfaßt außerdem einen Gateisolator 10, im allgemeinen aus Siliciumoxid, auf den ein erstes Gate 12 und ein zweites Gate 14 geschichtet sind, im allgemeinen hergestellt aus phosphordotiertem polykristallinem Silicium. Diese beiden Gates sind getrennt durch eine dünne Isolierschicht 16, im allgemeinen aus Siliciumoxid.
Das erste Gate 12 ist ein floatendes Gate und das zweite Gate 14 ist das Steuergate des Speicherpunkts.
Dieser Speicherpunkt ist elektrisch isoliert mittels eines Feldoxids 18, hergestellt durch lokalisierte Oberflächenoxidation des Substrats, der anderen Speicherpunkte sowie der peripheren Steuerschaltungen dieses Speicherpunkts.
Die gesamte Speicherzelle ist bedeckt durch eine dicke Isolierschicht 22, generell aus Siliciumoxid, in der die Löcher der elektrischen Kontakte der Sources und Drains hergestellt werden, wie etwa 24. Die elektrischen Verbindungen zwischen den Sources und den Drains der verschiedenen Speicherpunkte und/oder der verschiedenen peripheren Steuerungschaltungen werden sichergestellt durch eine Leiterschicht 26, generell aus Aluminium, abgeschieden auf der Isolierschicht 22 und auf geeignete Weise geätzt.
Die elektrischen Verbindungen zwischen den Steuergates der verschiedenen Speicherpunkte werden gleichzeitig mit den Steuergates 14 definiert und in derselben Schicht aus polykristallinem Silicium.
Mehr und mehr sucht man, die Abmessungen der integrierten Schaltungen zu reduzieren, und insbesondere der Speicher, hinsichtlich einer Erhöhung ihrer Integrationsdichte. Leider beschränken bei den gegenwärtig bekannten Speichern zwei Faktoren die Reduzierung der Abmessungen der Speicherpunkte.
Der erste Faktor ist die Überlappung zwischen dem floatenden Gate 12 und dem Feldoxid 18; ein Überstehen des floatenden Gates 12 über das Feldoxid 18 und ein Überstehen Y1 des Feldoxids 18 bezüglich des floatenden Gates 12 sind notwendig wegen der Ungenauigkeit der Überlagerung der verschiedenen Schichten, die die Speicherpunkte bilden, und der Lithographiemasken, die nötig sind für das Ätzen der verschiedenen Schichten. Diese Überstände sind jeweils vorhanden in der Richtung X der Wörterleitungen (oder Gatesanschlüsse) der Speicherzelle, und in der Richtung Y der Speicherzellenkanäle, die senkrecht ist zu der Richtung X.
Der zweite Faktor ist die Notwendigkeit, Schutzisolierungen vorzusehen um die Kontaktlöcher der Binärelementeleitung herum, d. h. um die Kontaktlöcher der Drains der Speicherpunkte. Eine Schutzisolierung X2 ist in X-Richtung vorgesehen zwischen dem Drainkontakt und dem Feldoxid 18, und eine weitere Schutzisolierung Y2 ist in Y-Richtung vorgesehen zwischen dem Drainkontakt und den Gates 12, 14.
Da die Reduzierung der lithographischen Abmessungen im allgemeinen keine proportionale Verbesserung der Überlagerungsgenauigkeiten der verschiedenen Niveaus, vor allem der lithographischen Maskierungen mit sich bringt, werden die oben erwähnten Begrenzungsfaktoren mehr und mehr nachteilig für die Erhöhung der Integrationdichte der Speicher.
Selbstausrichtungs- oder Selbstpositionierungsverfahren, die die Überlappung zwischen dem floatenden Gate und dem Feldoxid und/oder den Schutzisolierungen um die Kontaktlöcher vermeiden, werden folglich notwendig für die zukünftigen Speichergenerationen.
Der Artikel, erschienen in dem IBM Technical Disclosure Bulletin, Vol. 26, Nº 9, Februar 1984, Seiten 4587-4589, beschreibt ein Gate-Herstellungsverfahren, bei dem die beim Ätzen verwendete Maske, die ermöglicht, die Gatebreite zu definieren, durch ein Abstandselement gebildet wird.
Die vorliegende Erfindung hat genau ein Herstellungsverfahren einer Speicherzelle zum Gegenstand, das insbesondere erlaubt, diese verschiedenen Nachteile zu beheben. Die Speicherzelle weist vor allem eine vollständige Selbstausrichtung oder Selbstpositionierung aller diese Speicherpunkte bildenden Elemente auf, was zu einer Speicherfläche führt, die nur vier- oder fünfmal die lithographische Minimalfläche darstellt. Außerdem ist die erfindungsgemäße Speicherzelle nicht beschränkt auf eine Mikron-Technologie und kann gemäß einer Submikron-Technologie hergestellt werden.
Genaugenommen hat die Erfindung ein Herstellungsverfahren einer integrierten Speicherzelle auf einem Halbleitersubstrat zum Gegenstand, die eine Matrix aus elektrisch voneinander isolierten Speicherpunkten umfaßt, wobei jeder Speicherpunkt einen Drain, eine Source, ein Gate und eine Gatesteuerleitung umfaßt, wobei das genannte Verfahren die folgenden Schritte umfaßt:
a) einen ersten Schritt zur Festlegung der Gates der Speicherpunkte und ihrer Steuerleitung, der die nachfolgenden Operationen umfaßt:
- a1) Herstellen einer Schichtung von Materialien, von denen wenigstens eines leitend ist und die Form von ersten parallelen, in einer ersten Richtung Y ausgerichteten Streifen hat, um ein Gate bzw. Gitter von Speicherpunkten zu bilden, und wovon wenigstens ein weiteres gebildet wird durch eine Leiterschicht, um die Steuerleitungen der Gates herzustellen,
- a2) Herstellen einer Anordnung von zweiten parallele Streifen, ausgerichtet in einer zweiten Richtung X, senkrecht zu der ersten Richtung Y, wobei die zweiten Streifen wenigstens eine Schicht aus Isoliermaterial enthalten,
- a3) Herstellen von Abstandselementen auf jeder Flanke der zweiten Streifen, wobei diese Abstandselemente Streifen in dieser zweiten Richtung X bilden und die genannten Gates definiert werden durch die Überlagerungszonen der Abstandselemente und der ersten Streifen, und die genannten Steuerleitungen definiert werden durch die genannten Abstandelemente,
b) einen zweiten Schritt zu Herstellung zur Herstellung der Sources der Speicherpunkte, der die folgenden Operationen umfaßt:
- b1) Ätzen der Schichten, die nicht geschützt sind durch die Abstandselemente oder durch die Materialien, die die zweiten Streifen bilden,
- b2) Dotieren des freigelegten Substrats durch die genannte Ätzung,
- b3) Abscheiden eines isolierenden Materials auf den dotierten Zonen,
c) einen dritten Schritt zur Herstellung der Drains der Speicherpunkte, der die folgenden Operationen umfaßt:
- c1) Entfernen der die zweiten Streifen bildenden Materialien durch Ätzen,
- c2) Entfernen durch Ätzen, teilweise oder vollständig, der Materialien, die die Schichtung bilden, die freigelegt wurde bei der vorhergehenden Ätzung,
- c3) Dotieren des Substrats in den in dem vorhergehenden Schritt geätzten Bereichen,
- c4) Isolieren der drainseitigen Flanken der Gates, die durch die vorhergehenden Ätzungen freigelegt wurden.
d) einen vierten Schritt zur Herstellung von parallelen Leitern, ausgerichtet in der ersten Richtung, wobei die Leiter elektrisch mit den Drains der Speicherpunkte verbunden sind.
Erfindungsgemäß werden die Sources und die Drains der Speicherpunkte hergestellt im Laufe von zwei unabhängigen aufeinanderfolgenden Schritten. Dies ermöglicht, unterschiedliche Dotierungen für die Sources und für die Drains durchzuführen. Außerdem wird die Breite der Gates im ersten Schritt des Verfahrens definiert mittels einer Maske, gebildet aus Abstandelementen, was den Vorteil aufweist, die Herstellung von Gates mit submikronischer Breite zu ermöglichen.
Vorteilhafterweise erhält man die Abstandselemente, hergestellt im Laufe des ersten Schritts, durch Abscheiden einer Schicht aus isolierendem Material auf der gesamten Oberfläche des Halbleitersubstrats, gefolgt von einer anisotropen Ätzung der genannten isolierenden Schicht über ihre ganze Dicke.
Vorteilhafterweise wird das Material der Schichtung, in der die Gates verwirklicht werden, hergestellt in Form von ersten Streifen durch lokalisierte Oxidation einer Schicht aus dotiertem polykristallinem Silicium durch eine Maske, wobei die oxidierten Zonen eine Anordnung dritter paralleler Streifen bilden.
Vorteilhafterweise wird die Isolation der drainseitigen Flanken der Gates im Verlauf des dritten Schritts verwirklicht durch ein Abstandselement, hergestellt aus einem isolierenden Material.
Nach einer sekundären Charakteristik wird das genannte Abstandselement verwirklicht durch Abscheidung einer Schicht aus isolierendem Material auf der gesamten Oberfläche des Halbleitersubstrats, sodann anisotroper Ätzung der genannten Schicht aus isolierendem Material.
Vorzugsweise, für die Herstellung einer EPROM- Speicherzelle, wird die Schichtung gebildet aus einer ersten Schicht eines Gateoxids, einer zweiten Schicht aus leitendem Material, in der die, floatende Gates genannten Gates der Speicherpunkte geätzt werden, wobei die erste und die zweite Schicht die ersten Streifen bilden, einer dritten Schicht aus isolierendem Material, einer vierten Schicht aus leitendem Material, in der die Steuerleitungen der Speicherpunkte geätzt werden, die auch die Steuergates der Speicherpunkte bilden, und einer fünfte Schicht aus isolierendem Material.
Ebenso ist, für die Herstellung einer ROM- Speicherzelle, die Schichtung vorzugsweise gebildet aus einer ersten Schicht aus einem Gateoxid, einer zweiten Schicht aus leitendem Material, in die die Speicherpunktgates geätzt werden, wobei die erste und die zweite Schicht die genannten ersten Streifen bilden, einer dritten Schicht aus leitendem Material, in der die Steuerleitungen der Speicherpunkte geätzt werden, und einer vierten Schicht aus isolierendem Material.
Die Charakteristika und Vorzüge der Erfindung gehen besser aus der nachfolgenden Beschreibung hervor, die beispielhaft und nicht einschränkend ist, mit Bezug auf die beigefügten Zeichnungen:
- die Fig. 1, schon beschrieben, stellt schematisch in der Perspektive eine bekannte EPROM-Speicherzelle dar,
- die Fig. 2 stellt schematisch in der Draufsicht die Anordnung der Speicherpunkte einer erfindungsgemäß hergestellten Speicherzelle dar,
- die Fig. 3 stellt eine nach dem erfindungsgemäßen Verfahren hergestellt Speicherzelle dar,
- die Fig. 4a bis 4h sind Schnitte in der Achse AA' der Fig. 2, die schematisch die verschiedenen Schritte des Herstellungsverfahrens eines erfindungsgemäßen EPROM- Speicherpunkts darstellen,
- die Fig. 5, 6 und 7 stellen jeweils die Schnitte in den Achsen BB', CC' und DD' der Fig. 2 dar.
Die Fig. 2 ist eine Draufsicht einer erfindungsgemäßen Speicherzelle, die die Position der Speicherpunkte zeigt und die Position der Kontaktlöcher der Drains dieser Speicherpunkte.
Die Speicherzelle ist in einer Richtung X aufgeteilt in parallele Streifen, wechselweise Streifen z&sub1; und Streifen z&sub2; umfassend. Die Streifen z&sub1; und z&sub2; haben nicht notwendigerweise dieselbe Breite. Die Speicherzelle ist ebenfalls in einer Richtung Y, senkrecht zu der Richtung X, in vier Streifentypen z&sub3;, z&sub4;, z&sub5; und z&sub6; aufgeteilt. Die Breiten dieser Streifen sind nicht notwendigerweise gleich. Diese Streifen sind angeordnet, in der Y- Richtung, nach dem wiederholten Muster z&sub4;, z&sub6;, z&sub3;, z&sub5;, z&sub3; und z&sub6;.
Jeder Speicherpunkt umfaßt ein Source, einen Drain und wenigstens ein Gate. Dieses Gate ist definiert durch den Bereich 28, gebildet durch die Überschneidung der Streifen z&sub1; und z&sub3;. Die Bereiche 30, gebildet durch die Überschneidung eines Streifens z1 und eines Streifens z4, entsprechen den Kontaktlöchern der Drains der Speicherpunkte. Der Drain jedes Speicherpunkts ist folglich implantiert unter dem Bereich, der definiert wird durch die Überschneidung eines Streifens z1 und eines Streifens z6. Schließlich ist die Source jedes Speicherpunkts implantiert unter dem Bereich, der definiert wird durch die Überschneidung eines Streifens z1 und eines Streifens z5.
In der folgenden Beschreibung wird Bezug genommen, beispielhaft, auf eine EPROM-Speicherzelle, gebildet aus Speicherpunkten mit N-Kanal, hergestellt auf einem monokristallinen Siliciumsubstrat des p-Typs. Jedoch ist die Erfindung keinesfalls beschränkt auf die beschriebene Ausführungsart, sondern im Gegenteil anwendbar auf alle Speichertypen (ROM, EPROM, EEPROM oder andere), hergestellt auf einem beliebigen Halbleitersubstrat.
Die in Fig. 3 dargestellte EPROM-Speicherzelle umfaßt wie die Speicherzellen der vorhergehenden Technik eine Matrix aus Speicherpunkten, von denen jeder eine Source 32 und einen Drain 34 des Typs n&spplus; enthält, hergestellt in einem Substrat 36 aus monokristallinem Silicium des Typs p. Materialschichtungen 38 sind vorgesehen zwischen den Sources und den Drains.
Diese Schichtungen 38, ausgehend von dem Substrat 36, werden gebildet durch einen ersten Isolator 40 aus Siliciumoxid, einem floatenden Gate 42 aus polykristallinem, phosphordotiertem Silicium, einem zweiten Isolator 44, gebildet aus drei übereinander gestapelten Materialien SiO&sub2;, Si&sub3;N&sub4; und SiO&sub2;, einem Steuergate 46 aus polykristallinem, phosphordotiertem Silicium und eventuell einer Schicht aus Siliciumoxid 48.
Um die Speicherpunkte elektrisch in X-Richtung voneinander zu isolieren, sieht man seitliche Isolationen 50 vor, hergestellt aus isolierendem Material wie z. B. einem Siliciumoxid.
Erfindungsgemäß ist die Breite der Gates der Speicherpunkte, d. h. die Ausdehnung dieser Gates in Y-Richtung, definiert durch ein Abstandselement 52. Diese Abstandselemente weisen die Form von Streifen auf, ausgerichtet in X-Richtung. Diese Abstandselemente 52 dienen als Maske für das Ätzen der Gates. Die Flanke der Gates, auf der Seite des Drain 34, ist von dem Kontaktloch 54 isoliert durch ein isolierendes Material 56, vorzugsweise hergestellt in der Form eines Abstandselements. Ebenso ist die Flanke der Gates auf der Seite der Source 32 geschützt durch das Aufbringen einer Schicht 58 aus isolierendem Material.
Die Speicherpunkte der Speicherzelle sind matrixförmig organisiert, den Richtungen X und Y entsprechend. Sie sind in der X-Richtung zu Wörtern angeordnet. Die in X-Richtung ausgerichteten Speicherpunkte sind durch ihre Gates miteinander verbunden durch eine Leitung, die durch die Schicht 46 gebildet wird, die das Steuergate jedes Speicherpunkts bildet. Die Ansteuerung eines Bits in einem Wort wird erreicht durch eine Leitung 60, genannt Bit- Leitung, die die Drains 34 miteinander verbindet über Löcher 54.
Die nach dem erfindungsgemäßen Herstellungsverfahren verwirklichte Speicherzelle, dargestellt in Fig. 3, ermöglicht die Überlappung Y1 des Feldoxids 50 in bezug auf das floatende Gate 42 zu vermeiden und die Schutzisolierung Y2 zwischen dem Drainkontakt 54 und den Schichtungen 38 stark zu reduzieren. Dieses Verfahren ermöglicht außerdem, auf bekannte Weise, die Überlappung X1 des floatenden Gates 42 oder die des Feldoxids 50 und der Schutzisolierung X2 zwischen dem Drainkontakt 54 und dem Feldoxid 50 wegzulassen.
Nun wird, mit Bezug auf die Fig. 4a bis 4h, ein Herstellungsverfahren einer erfindungsgemäßen Speicherzelle beschrieben, das gestattet, eine Speicherzelle zu erhalten, wie sie in Fig. 3 dargestellt ist.
Das Verfahren der Erfindung wird hauptsächlich mit Bezug auf die Fig. 4a bis 4h beschrieben, die Schnitte in der Achse AA' der Speicherzelle der Fig. 2 darstellen. Gelegentlich bezieht man sich auch auf die Fig. 5, 6 und 7, die jeweils Schnitten in den Achsen BB', CC' und DD' der Fig. 2 entsprechen.
Das Herstellungsverfahren umfaßt, wie schon erwähnt, vier Schritte, nämlich: einen ersten Schritt der Definition der Gates der Speicherpunkte, einen zweiten Schritt der Herstellung der Sources der Speicherpunkte, einen dritten Schritt der Herstellung der Drains der Speicherpunkte und einen vierten Schritt der Herstellung der Bitleitungen.
Dieses Verfahren besteht zunächst darin, wie in Fig. 4a dargestellt, ein Halbleitersubstrat 100 mit monokristallinem Silicium, z. B. des Typs p, mit einer Schicht 102 aus Siliciumoxid SiO&sub2; zu versehen. Diese Schicht 102 weist eine Dicke von 25 nm auf und wird hergestellt durch thermische Oxidation des Substrats bei einer Temperatur um 900ºC. Diese Schicht 102 wird später das Gateoxid der herzustellenden Speicherpunkte bilden.
Man bringt anschließend eine Schicht 104 aus polykristallinem Silicium auf, phosphordotiert durch POCL&sub3;- Diffusion. Diese Schicht 104, aufgebracht durch ein chemisches Dampfphasenabscheidungsverfahren (CVD, LPCVD), weist eine Dicke von 250 nm auf. In dieser Schicht 104 wird später das erste Gate, oder floatende Gate, der Speicherpunkte verwirklicht.
Man benutzt anschließend eine erste Siliciumnitridmaske, hergestellt auf herkömmliche Weise durch eine Abscheidung, gefolgt von einer Ätzung durch eine Lithographiemaske. Diese erste Maske wird gebildet durch Streifen z&sub1; (s. Fig. 2), parallel und ausgerichtet in Y-Richtung, um die Schicht 104 zu oxidieren, z. B. durch thermische Oxidation bei 900ºC. Man erhält so die Streifen z&sub2; (s. Fig. 2), die einen Isolator bilden, genannt Feldoxid, der die aufeinanderfolgenden, in X-Richung ausgerichteten Speicherpunkte isoliert.
In der Fig. 6, die eine Schnittansicht der Speicherzelle der Fig. 2 in der Achse CC' darstellt, erscheinen, im Querschnitt, die Streifen z&sub1;, gebildet durch die Materialien 102 und 104, und die Streifen z&sub2;, gebildet durch das Material 105, aus der Oxidation des Materials 104 resultierend. Anzumerken ist, daß die Streifen 104 und 105 selbstausgerichtet sind, d. h. daß die Überlappung X1 und die Schutzisolierung X2, die notwendig waren bei den Speicherzellen nach der vorhergehenden Technik, dargestellt in Fig. 1, hier entfallen.
Kommen wir zurück zu Fig. 4a. Auf der Schicht 104 stellt man eine dielektrische Isolierschicht 106 her. Diese wird gebildet z. B. durch eine Übereinanderstapelung von drei Schichten, nacheinander umfassend eine Schicht aus Siliciumoxid von 15 nm Dicke, hergestellt durch thermische Oxidation der Schicht 104, eine Schicht aus Siliciumnitrid von 10 nm Dicke, abgeschieden durch LPCVD, und eine Siliciumoxidschicht von 5 nm Dicke, hergestellt durch Oxidation der Siliciumnitridschicht. Die beiden letzteren Schichten aus Siliciumnitrid und -oxid werden zur gleichen Zeit auf der Schicht 105 hergestellt. In der Folge des Textes bezeichnet die numerische Referenz 106 die Schicht, die gebildet wird durch die Gesamtheit der genannten Schichten. Auf diese Schicht bringt man anschließend eine leitende Schicht 108 auf, in der das Steuergate jedes einzelnen Speicherpunkts verwirklicht wird. Diese Schicht 108 kann hergestellt werden aus dotiertem, polykristallinem Silicium, oder aus polykristallinem Silicium, bedeckt von einer Schicht Silicid.
Die bislang beschriebenen Operationen sind bekannt und vor allem beschrieben in dem Artikel "SEPOX compatible high Density Floating Gate EPROM Structure", von N. Matsukawa u. a., Seiten 108 und 109, veröffentlicht in VLSI Symposium, 1982.
Die Schicht 108 wird nach dem chemischen Niederdruck- Dampfphasenabscheidungsverfahren (LPCVD) bedeckt mit einer Schicht 110 von 50 nm Dicke.
Auf diese Schicht 110 bringt man eine Schicht 112 aus polykristallinem Silicium von 800 nm Dicke auf, und eine Schicht 114 aus Siliciumoxid von 100 nm Dicke. Die Schichten 112 und 114 werden z. B. mittels der LPCVD-Technik abgeschieden. Die Schichten 112 und 114 werden erfindungsgemäß dazu dienen, die Zonen zu schützen, in denen die Drains der Speicherpunkte verwirklicht werden beim Ätzen der Schichten, die aufgebracht sind über den zukünftigen Sources dieser Speicherpunkte. Die Ätzungen der Gates der Sourceseite und der Drainsseite sind folglich unabhängig gemacht.
Man benutzt anschließend eine zweite Lithographiemaske, gebildet aus Harzstreifen 115, den Streifen z&sub4; in der Fig. 2 entsprechend, um durch reaktive Ionenätzung die Schichten 112 und 114 zu ätzen. Die Harzmaske erlaubt folglich, die Zonen zu schützen, in die die Drains der Speicherpunkte implantiert werden. Die Ätzungen der Schichten 114 und 112 erhält man durch ein CHF&sub3;- Plasma und ein SF&sub6;-Plasma. Diese Ätzungen greifen die Schicht 110 nicht an.
Nach Beseitigung der zweiten Harzmaske 115 präsentiert sich die Speicherzelle in der Schnittansicht gemäß der Achse AA' wie in Fig. 4b dargestellt.
Die folgende Operation bildet die letzte Operation des Schritts der Definition der Gates der Speicherpunkte. Sie besteht darin, Masken herzustellen für die Ätzung des Gates, wobei diese Masken gebildet werden durch Abstandelemente.
Die Herstellung dieser Abstandselemente wird beschrieben mit Bezug auf die Fig. 4c.
Um diese Abstandselemente herzustellen, scheidet man eine Schicht Siliciumoxid 116 ab, z. B. durch LPCVD, die man auf anisotrope Weise ätzt, z. B. durch eine reaktive Ionenätzung, die ebenfalls die Schicht 110 beseitigt. Die erhaltenen Abstandselemente haben eine Breite gleich der Breite der Schicht 116.
Die Tatsache, die Abmessungen der Gates durch Abstandselemente zu definieren ist vorteilhaft, denn dies ermöglicht, submikronische Gates mit sehr guter Maßhaltigkeit herzustellen, und dies ohne sehr leistungsfähige lithographische Vorrichtungen zu benutzen. Insbesondere muß hervorgehoben werden, daß die Maske, gebildet durch diese Abstandselemente 118, die dazu dient, die Position der Gates zu definieren und die folglich benutzt wird, um die Schichten 112 und 114 zu ätzen, eine sehr viel geringere Auflösung als die Größe der hergestellten Muster erforderlich macht. Es muß auch hervorgehoben werden, daß die zweite Harzmaske 115 gebildet wird aus Streifen, deren Teilung gleich dem Doppelten der Teilung der Speicherzellen ist. Dies bietet den Vorteil, die Speicherzellen bei einer gegebenen Auflösung der Lithographie kleiner machen zu können.
Das Herstellen von Gates mit einer submikronischen Breite weist ebenfalls den Vorteil auf, daß das Einschreiben in die Speicherpunkte mit einer elektrischen Spannung von 5 Volt gemacht werden kann, anstatt der 10 oder 12 Volt, die gegenwärtig verwendet werden, denn in den submikronischen Kanälen werden die heißen Elektronen bei kleineren Spannungen erzeugt.
Die Fig. 4d ist eine Draufsicht, die die Streifen 114 zeigt, umgeben von einem Band, gebildet durch das Abstandselement 118. Um zu vermeiden, daß die beiden beiderseits desselben Streifens 114 befindlichen Speicherpunkte Kurzschluß haben, empfiehlt es sich, den Teil des Abstandelements 118 zu beseitigen, der sich am Ende jedes Streifens 114 befindet. Man benutzt folglich eine dritte Lithographiemaske, um das Abstandselement 118 in der Zone 120 zu entfernen, wobei diese Beseitigung z. B. durchgeführt wird mittels einer chemischen Ätzung durch Flußsäure (HF). Nach diesem Schritt erhält man Abstandselemente in Streifen, entsprechend den Streifen z&sub3; der Fig. 2.
Der erste Schritt des erfindungsgemäßen Verfahrens, darin bestehend, die Gates der Speicherpunkte zu definieren, ist abgeschlossen. Diese Gates sind in der X-Achse definiert (s. Fig. 2) durch die Breite der Streifen 104 (s. Fig. 6) und in der Y- Achse durch die Abstandselemente 118 der Fig. 4c.
Die folgenden Operationen bestehen darin, die Sources und die Drains der Speicherpunkte zu verwirklichen.
Erfindungsgemäß geht man für die Herstellung der Sources und der Drains in zwei aufeinanderfolgenden, unabhängigen Schritten vor.
Nun wird mit Bezug auf die Fig. 4a der zweite Schritt des erfindungsgemäßen Verfahrens beschrieben, der darin besteht, die Sources der Speicherpunkte herzustellen. Dieser zweite Schritt umfaßt eine erste Ätzoperation der aufeinanderfolgenden Schichten 108, 106, 104, 105 und 102 der Zonen, die nicht geschützt sind durch die Schichten 114 und 118. Die so geätzten Schichten entsprechen den Streifen z&sub5; der Fig. 2. Die Schichten werden anisotrop geätzt mittels reaktiver Ionenätzung. Man verwendet jeweils ein SF&sub6;-, CHF&sub3;-, SF&sub6;- und CHF&sub3;-Plasma für die Schichten 108, 106, 104 und, 105 und 102.
Man führt anschließend die Dotierung des freigelegten Substrats 100 durch. Im Falle eines Siliciumsubstrats des Typs p kann diese Dotierung verwirklicht werden durch Implantation von Arsenionen mit einer Dosis von 5·10¹&sup5; at/cm² mit einer Energie von 100 keV. Man führt anschließend eine thermische Behandlung durch, z. B. bei 850ºC während 30 Minuten, um die in das Substrat 100 implantierten Ionen elektrisch zu aktivieren. Man scheidet anschließend eine Isolierschicht ab, z. B. aus BPSG durch chemische Dampfphasenabscheidung (CVD) auf eine Dicke von 800 nm. Man führt anschließend ein Kriechen bzw. Fließen dieser Isolierschicht durch, z. B. bei 900ºC während 20 Minuten, um eine plane Oberfläche zu erhalten. Dann ätzt man die Isolierschicht und die Schicht 114, um die Schicht 112 freizulegen.
Die Isolierschicht 124 präsentiert sich dann in der Form einer Anordnung von parallelen Streifen, entsprechend den Streifen z&sub5; der Fig. 2, was die Sources 122 schützt und gestattet, die Ätzung der Schichten 112 vorzunehmen.
Wie in Fig. 4 dargestellt, wird die Ätzung der Schicht 112 und der Schichten 110, 108, 106 und 104, geschützt durch diese Schicht 112, durchgeführt um die Herstellung der Drains der Speicherpunkte zu ermöglichen. Die Schichten 112, 110, 108, 106 und 104 werden anisotrop geätzt mittels reaktiver Ionenätzung, wobei die Ätzungen der aufeinanderfolgenden Schichten jeweils durchgeführt wird mit SF&sub6;, CHF&sub3;-, SF&sub6;-, CHF&sub3;-, SF&sub6;-Plasma. Es muß beachtet werden, daß die Ätzung der Schicht 104 nicht die Ätzung der Schichten 105 und 102 nach sich zieht (Fig. 5 und 6).
Diese Schicht 105 isoliert die Drains elektrisch voneinander.
Das erfindungsgemäße Verfahren, das darin besteht, die Operationen zur Herstellung der Sources und der Drains der Speicherpunkte zu trennen, weist den Vorteil auf, eine unterschiedliche Dotierung der Sources und der Drains zu ermöglichen. So führt man zum Beispiel eine doppelte Ionenimplantation durch für die Herstellung der Drains, während man für die Herstellung der Sources eine einfache Ionenimplantation durchführt.
Diese Unterschiede bei der Implantation können vorteilhaft genutzt werden im Falle einer EPROM-Speicherzelle, um die Source im Moment des Einschreibens wie einen Drain zu benutzen.
Wie in Fig. 4f dargestellt, führt man eine erste Dotierung 126 durch, indem man Phosphorionen mit einer Dosis von 2·10¹³ at/cm² mit einer Energie von 40 keV implantiert.
Man isoliert anschließend die Gates auf der Drainseite durch das Aufbringen eines isolierenden Materials. Vorzugsweise, wie dargestellt in der Fig. 4g, nimmt dieses Material die Form eines Abstandselements an. Um es zu erhalten, bringt man eine Schicht Silixiumoxid 128 auf mit einer Dicke von 400 nm. Man ätzt anschließend diese Schicht anisotrop durch eine reaktive CHF&sub3;- Plasma-Ionenätzung. So entstehen die Abstandselemente 130.
Anschließend kann man eine zweite Dotierung 132 der Drains durchführen, mittels Implantation von Arsenionen mit einer Dosis von 5·10¹&sup5; at/cm² mit einer Energie von 100 keV. Anschließend führt man eine thermische Behandlung durch, z. B. bei 900ºC während 30 Minuten, um die implantierten Ionen elektrisch zu aktivieren.
Nun muß nur noch ein vierter Schritt des erfindungsgemäßen Herstellungsverfahrens durchgeführt werden, der darin besteht, die Leitungen herzustellen für die Ansteuerung der Speicherpunkte.
Für die Adressierung der Speicherpunkte verwendet man eine erste Anordnung von parallelen Leitungen, ausgerichtet in X- Richtung, und eine zweite Anordnung von parallelen Leitungen, ausgerichtet in Y-Richtung. Die zur X-Richtung parallelen Leitungen sind Wortleitungen, denn sie ermöglichen es, simultan die Speicherpunkte zu adressieren, die den verschiedenen Bits desselben Binärworts entsprechen. Wie man vor allem in Fig. 3 sehen kann, werden die Wortleitungen gebildet durch die Schichten 46, die die Steuergates der verschiedenen Speicherpunkte bilden. Diese Wortleitungen sind im Querschnitt sichtbar in den Fig. 4f bis 4h, in denen sie die numerische Referenz 108 tragen. Die Bitleitungen erhält man, wie dargestellt in der Fig. 4h, durch ein erstes Aufbringen einer Metallschicht 140, z. B. aus TiN und einem zweiten Aufbringen einer Aluminiumschicht 142 auf eine Dicke von 800 nm. Diese Aluminiumschicht kann aufgebracht werden durch magnetisches Sputtern.
Anschließend benutzt man eine vierte Lithograpiemaske, um die Bitleitungen zu definieren. Diese Maske wird gebildet durch Streifen, die die Streifen z&sub1; bedecken (Fig. 2) und etwas breiter sind als diese. Man führt anschließend eine reaktive anisotrope Ionenätzung durch unter Verwendung von Tetrachlorkohlenstoff als Aufschlußmittel. So erhält man die Leitungen, deren Querschnitt sich präsentiert wie dargestellt in den Fig. 6 und 7.
Um die verschiedenen Speicherpunkte zu speisen, kann man die Sources an eine Versorgungsleitung anschließen, die alle N Speicherpunkte hergestellt würde (N=16 oder 32 zum Beispiel) wie eine vorhergehend beschriebene Bitleitung. Die durch diese Leitung verbundenen Drains werden dann kurzgeschlossen mit den Sources der entsprechenden Speicherpunkte durch eine Ionenimplantation durch eine geeignete Maske vor jeder weiteren Operation zur Herstellung der Speicherpunkte.

Claims

1. Herstellungsverfahren für eine integrierte Speicherzelle auf einem Halbleitersubstrat (100), die eine Matrix von elektrisch voneinander isolierten Speicherelementen aufweist, wobei jedes Speicherelement ein Drain, eine Source, ein Gate und eine Steuerleitung für das Gate besitzt, wobei das Verfahren die folgenden Schritte umfaßt:

a) einen ersten Schritt zur Festlegung der Gates der Speicherelemente und ihrer Steuerleitung, der die folgenden Operationen umfaßt:

- a1) Erzeugung einer Schichtung von Materialien, von denen wenigstens das eine (104) leitend ist und die Form von ersten parallelen, in einer ersten Richtung (Y) ausgerichteten Streifen hat, um ein Gate der Speicherelemente zu erzeugen, und von denen wenigstens ein weiteres aus einer leitenden Schicht (108) zur Erzeugung der Steuerleitungen besteht,

- a2) Erzeugung einer Anordnung von zweiten parallelen, in einer zweiten, zur ersten Richtung (Y) senkrechten Richtung (X) ausgerichteten Streifen, wobei diese Streifen wenigstens eine Materialschicht (112, 114) umfassen,

- a3) Erzeugung von Abstandselementen (118) auf jeder Seite der zweiten Streifen, wobei diese Abstandselemente Streifen in der zweiten Richtung bilden, die Gates durch die Überlagerungsbereiche der Abstandselemente und der ersten Streifen definiert werden und die Steuerleitungen durch die Abstandselemente festgelegt werden,

b) einen zweiten Schritt zur Erzeugung der Sources der Speicherelemente, der die folgenden Operationen umfaßt:

- b1) Ätzen der Schichten, die nicht durch die Abstandselemente oder die die zweiten Streifen bildenden Materialien geschützt sind,

- b2) Dotierung (122) des durch die Ätzung freigelegten Substrats,

- b3) Abscheidung eines isolierenden Materials (124) auf den dotierten Bereichen,

c) einen dritten Schritt zur Erzeugung der Drains der Speicherelemente, der die folgenden Operationen umfaßt:

- c1) Entfernung durch Ätzung der Materialien, die die zweiten Streifen bilden,

- c2) vollständige oder teilweise Entfernung durch Ätzung der Materialien, die die Schichtung bilden, die bei der vorangegangenen Ätzung freigelegt wurde,

- c3) Dotierung (126, 132) des Substrats in den im vorangegangenen Schritt geätzten Gebieten,

- c4) Isolierung (130) der Wände der Gates, die durch die vorangegangenen Ätzungen freigelegt wurden,

d) einen vierten Schritt zur Erzeugung von parallelen leitenden Leitungen (140, 142), die in der ersten Richtung ausgerichtet sind, wobei diese leitenden Leitungen elektrisch mit dem Drain der Speicherelemente verbunden sind.

2. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die im Verlauf des ersten Schritts erzeugten Abstandselemente in folgender Weise erhalten werden:

- Abscheidung einer Schicht isolierenden Materials (116) auf der gesamten Oberfläche des Halbleitersubstrats,

- anisotrope Ätzung der isolierenden Schicht über ihre gesamte Dicke.

3. Herstellungsverfahren nach einem der Ansprüche 1 und 2, dadurch gekennzeichnet, daß das Material (104) der Schichtung, in dem dann die Gates erhalten werden, durch lokalisierte Oxidation einer Schicht polykristallinen, über eine Maske dotierten Siliciums in Form erster Streifen erzeugt wird, wobei die oxidierten Zonen eine Anordnung von dritten parallelen Streifen darstellen, die ein Feldoxid bilden.

4. Herstellungsverfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Seitenisolation der Gates im Verlauf des dritten Schritts durch ein Abstandselement (130) erhalten wird, das aus einem isolierenden Material erzeugt wird.

5. Herstellungsverfahren nach Anspruch 4, dadurch gekennzeichnet, daß das Abstandselement auf die folgende Weise erhalten wird:

- Abscheidung einer Schicht isolierenden Materials (128) auf der gesamten Oberfläche des Halbleitersubstrats,

- anisotrope Ätzung dieser Schicht isolierenden Materials.

6. Herstellungsverfahren für eine EPROM-Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Schichtung aus einer ersten Schicht (102) eines Gateoxids, einer zweiten Schicht (104) aus leitendem Material, in der dann die Gates der Speicherelemente geätzt werden, wobei die erste und die zweite Schicht die ersten Streifen bilden, einer dritten Schicht (106) aus isolierendem Material, einer vierten Schicht (108) aus leitendem Material, in die dann die Steuerleitungen der Speicherelemente geätzt werden, und einer fünften Schicht (118) aus isolierendem Material besteht.

7. Herstellungsverfahren für eine PROM-Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Schichtung aus einer ersten Schicht (102) eines Gateoxids, einer zweiten Schicht (104) aus leitendem Material, in der dann die Gates der Speicherelemente geätzt werden, wobei die erste und die zweite Schicht die ersten Streifen bilden, einer dritten Schicht (108) aus leitendem Material, in die dann die Steuerleitungen der Speicherelemente geätzt werden, und einer vierten Schicht aus isolierendem Material besteht.

8. Herstellungsverfahren für eine Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Dotierungen der Drains und der Sources verschieden sind.

9. Herstellungsverfahren für eine Speicherzelle nach Anspruch 8, dadurch gekennzeichnet, daß die Dotierung der Drains nacheinander eine erste Ionenimplantation und eine zweite Ionenimplantation umfaßt, wobei die Dosis der zweiten Implantation höher ist als die Dosis der ersten Implantation und die im Verlauf der zweiten Implantation implantierten Bereiche kleiner als die im Verlauf der ersten Implantation implantierten Bereiche sind.