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TECHNISCHES GEBIET
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Die
vorliegende Erfindung bezieht sich im Allgemeinen auf integrierte
Schaltungen und betrifft im Spezielleren die Synchronisation von
internen Taktsignalen, die in einer integrierten Schaltung erzeugt
werden, wobei die integrierte Schaltung mit externen Taktsignalen
beaufschlagt wird.
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HINTERGRUND DER ERFINDUNG
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In
synchronen integrierten Schaltungen wird die integrierte Schaltung
durch ein externes Taktsignal getaktet und führt Vorgänge zu vorbestimmten Zeiten
relativ zu den ansteigenden und abfallenden Flanken des angelegten
Taktsignals aus. Beispiele von synchronen integrierten Schaltungen
beinhalten synchrone Speichervorrichtungen, wie z. B. synchrone
dynamische Direktzugriffsspeicher (SDRAMs), synchrone statische
Direktzugriffsspeicher (SSRAMs) sowie bausteinartige Speicher wie
SLDRAMs und RDRAMs, wobei sie auch andere Arten von integrierten
Schaltungen beinhalten, wie z. B. Mikroprozessoren. Die zeitliche
Steuerung von Signalen extern von einer synchronen Speichervorrichtung
wird durch das externe Taktsignal bestimmt, und Vorgänge in der
Speichervorrichtung müssen
typischerweise mit externen Vorgängen
synchronisiert werden. Beispielsweise werden Befehle auf einem Befehlsbus
der Speichervorrichtung synchron mit dem externen Taktsignal platziert,
und die Speichervorrichtung muss diese Befehle zu den richtigen
Zeiten aufnehmen, um die Befehle erfolgreich festzuhalten. Zum Aufnehmen
bzw. Zwischenspeichern der angelegten Befehle wird ein internes
Taktsignal in Reaktion auf das externe Taktsignal erzeugt und typischerweise an
Zwischenspeichereinrichtungen angelegt, die in der Speichervorrichtung
enthalten sind, um dadurch die Befehle in die Zwischenspeicher einzutakten. Das
interne Taktsignal und das externe Taktsignal müssen synchronisiert werden,
um sicherzustellen, dass das interne Taktsignal die Zwischenspeicher
zu den richtigen Zeitpunkten taktet, um die Befehle erfolgreich
festzuhalten.
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In
der vorliegenden Beschreibung bezieht sich der Begriff „extern" auf Signale und
Vorgänge außerhalb
der Speichervorrichtung, und der Begriff „intern" bezieht sich auf Signale und Vorgänge innerhalb
der Speichervorrichtung. Ferner ist die vorliegende Beschreibung
zwar auf synchrone Speichervorrichtungen gerichtet, doch die vorstehend
beschriebenen Prinzipien sind ebenso bei anderen Arten von synchronen
integrierten Schaltungen anwendbar.
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Interne
Schaltungseinrichtungen in der Speichervorrichtung, die das interne
Taktsignal erzeugen, bringen unausweichlich eine gewisse zeitliche
Verzögerung
ein, die eine Phasenverschiebung des internen Taktsignals relativ
zu dem externen Taktsignal verursacht. Solange diese Phasenverschiebung
minimal ist, kann die zeitliche Steuerung innerhalb der Speichervorrichtung
in einfacher Weise mit der externen zeitlichen Steuerung synchronisiert
werden. Zum Steigern der Rate, mit der Befehle zugeführt werden können und
mit der Daten zu sowie von der Speichervorrichtung übertragen
werden können,
wird die Frequenz des externen Taktsignals erhöht, wobei die Frequenz bei
modernen synchronen Speichern über 100
MHz liegt. Mit dem Steigen der Frequenz des externen Taktsignals
wird jedoch die durch die internen Schaltungseinrichtungen eingebrachte
zeitliche Verzögerung
signifikanter. Der Grund hierfür
besteht darin, dass mit steigender Frequenz des externen Taktsignals
die Signaldauer geringer wird und somit sogar geringfügige durch
die internen Schaltungseinrichtungen eingebrachte Verzögerungen
signifikanten Phasenverschiebungen zwischen dem internen und dem
externen Taktsignal entsprechen. Als Ergebnis hiervon können die
an die Speichervorrichtung angelegten Befehle zu dem Zeitpunkt,
zu dem das interne Taktsignal die Zwischenspeicher taktet, möglicherweise
nicht mehr gültig
sein.
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Zum
Synchronisieren von externen und internen Taktsignalen bei modernen
synchronen Speichervorrichtungen sind bereits eine Anzahl von verschiedenen
Verfahrensweisen ins Auge gefasst und verwendet worden, wie z. B.
verzögerungssynchronisierte
Regelkreise (DLLs), phasensynchronisierte Regelkreise (PLLs) sowie
synchrone Spiegelverzögerungseinrichtungen
(SMDs), wie dies den Fachleuten bekannt ist. Der Begriff „synchronisiert", wie er hierin verwendet
wird, beinhaltet Signale, die miteinander übereinstimmen, sowie Signale,
die eine gewünschte
Verzögerung
relativ zueinander aufweisen. 1 zeigt
ein Funktionsblockdiagramm einer herkömmlichen SMD 100,
die ein angelegtes Taktsignal CLK empfängt und in Reaktion auf das
Taktsignal CLK ein synchronisiertes Takt signal CLKSYNC erzeugt,
wobei das synchronisierte Taktsignal CLKSYNC mit dem Taktsignal
CLK synchronisiert ist. Die SMD 100 beinhaltet ein Eingangspuffer 102,
das das Taktsignal CLK empfängt
und ein gepuffertes Taktsignal CLKBUF in Reaktion auf das Taktsignal CLK
erzeugt. Das gepufferte Taktsignal CLKBUF hat eine Verzögerung D1
relativ zu dem Taktsignal CLK, wobei D1 der inhärenten Fortpflanzungsverzögerung des
Eingangspuffers entspricht.
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Eine
Modellverzögerungsleitung 104 empfängt das
gepufferte Taktsignal bzw. CLKBUF-Signal und erzeugt ein vorwärtsverzögertes Taktsignal FDCLK
mit einer Modellverzögerung
D1 + D2 relativ zu dem CLKBUF-Signal. Die Modellverzögerungen D1
und D2 simulieren die durch das Eingangspuffer 102 eingebrachte
Verzögerung
D1 sowie eine durch ein Ausgangspuffer 106 eingebrachte
Verzögerung D2,
wobei das Ausgangspuffer 106 das CLKSYNC-Signal erzeugt,
wie dies im Folgenden ausführlicher
erläutert
wird. Das FDCLK-Signal pflanzt sich durch eine Vorwärtsverzögerungsleitung 108 fort,
die eine Mehrzahl von in Serie gekoppelten Verzögerungseinheiten 110A–N aufweist,
wobei jede Verzögerungseinheit
ein Eingangssignal von der vorangehenden Verzögerungseinheit empfängt und
ein Ausgangssignal mit einer Einheitsverzögerung UD relativ zu dem Eingangssignal
erzeugt. Bei jeder Verzögerungseinheit 110A–N kann
es sich z. B. um einen Inverter handeln, wie dies für die Verzögerungseinheit 110A dargestellt
ist, wobei der Inverter die der Fortpflanzungsverzögerung des
Inverters entsprechende Einheitsverzögerung UD einbringt. In der Vorwärtsverzögerungsleitung 104 pflanzt
sich das FDCLK-Signal durch die Verzögerungseinheiten 110A–N in 1 von
links nach rechts fort, wie dies durch die Orientierung des Inverters
in der Verzögerungseinheit 110A dargestellt
ist. Die Vorwärtsverzögerungsleitung 108 beinhaltet
eine Mehrzahl von Ausgängen 112A–N, wobei
jeder Ausgang 112A–N mit
dem Ausgang der entsprechenden Verzögerungseinheit 110A–N gekoppelt
ist. Während
sich das FDCLK-Signal durch die Verzögerungseinheiten 110A–N fortpflanzt
und das Signal an einem jeweiligen Ausgang 112A–N vorhanden
ist, wird das Signal als verzögertes
Vorwärts-Taktsignal
DFDCLK bezeichnet.
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Ein
Rückwärtsverzögerungsleitung 114 beinhaltet
eine Mehrzahl von Verzögerungseinheiten 116A–N, die
in Serie gekoppelt sind, wie dies vorstehend für die Vorwärtsverzögerungsleitung 108 beschrieben
worden ist. Anstatt der Bereitstellung der Ausgänge von den Verzögerungseinheiten 116A–N, wie
dies bei der Vorwärtsverzögerungsleitung 108 der
Fall ist, weist die Rückwärtsverzögerungslei tung 114 jedoch
eine Mehrzahl von Eingängen 118A–N auf,
wobei jeder Eingang mit dem Eingang der entsprechenden Verzögerungseinheit 116A–N gekoppelt
ist. Eine Spiegelsteuerung 120 ist mit den Ausgängen 112A–N der Vorwärtsverzögerungsleitung 108 und
den Eingängen 118A–N der Rückwärtsverzögerungsleitung 114 gekoppelt.
In Reaktion auf steigende Flanken bzw. Anstiegsflanken des CLKBUF-Signals
legt die Spiegelsteuerung 120 das DFDCLK-Signal von der
entsprechenden Verzögerungseinheit 110A–N in der
Vorwärtsverzögerungsleitung 108 an
den Eingang der entsprechenden Verzögerungseinheit 116A–N in der
Rückwärtsverzögerungsleitung 114 an.
Wenn sich z. B. das FDCLK-Signal bis zu dem Ausgang der Verzögerungseinheit 110J fortgepflanzt
hat, gibt die Spiegelsteuerung 1200 das DFDCLK-Signal an
dem Ausgang der Verzögerungseinheit 110J an
den Eingang der Verzögerungseinheit 116J in
der Rückwärtsverzögerungsleitung 114 aus.
Das DFDCLK-Signal pflanzt sich durch die entsprechende Verzögerungseinheit 116A–N in der
Rückwärtsverzögerungsleitung 114 sowie
durch alle Verzögerungseinheiten
links von dieser Verzögerungseinheit
fort und wird von der Rückwärtsverzögerungsleitung 114 als
verzögertes
Taktsignal CLKDEL ausgegeben. Somit pflanzt sich das DFDCLK-Signal
in der Rückwärtsverzögerungsleitung 114 durch
die Verzögerungseinheiten 116A–N in 1 von
rechts nach links fort, wie dies durch die Orientierung des Inverters
in der Verzögerungseinheit 116A dargestellt
ist. Das Ausgangspuffer 106 empfängt das CLKDEL-Signal und erzeugt
in Reaktion auf das CLKDEL-Signal das CLKSYNC-Signal, wobei das
CLKSYNC-Signal um
die durch das Ausgangspuffer eingebrachte Verzögerung D2 verzögert ist.
Wie in 1 in unterbrochener Linie dargestellt ist, kann
das Ausgangspuffer 106 einem Datentreiber entsprechen,
der ein Datensignal DQX empfängt
und das Datensignal in Reaktion darauf ausgibt, dass er durch das
CLKDEL-Signal getaktet wird, wie dies den Fachleuten klar ist.
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Die
Gesamtarbeitsweise der synchronen Spiegelverzögerungseinrichtung oder SMD 100 beim Synchronisieren
des CLKSYNC-Signals mit dem CLK-Signal wird nun unter Bezugnahme
auf 1 sowie ein Signal-Zeitsteuerdiagramm der 2,
in dem verschiedene während
des Betriebs durch die SMD erzeugte Signale dargestellt sind, ausführlicher beschrieben.
In dem Beispiel der 2 tritt eine anfängliche
steigende Flanke des CLK-Signals zu einem Zeitpunkt T0 auf. In Reaktion
auf die steigende Flanke des CLK-Signals zu dem Zeitpunkt T0 treibt das
Eingangspuffer 102 das CLKBUF-Signal um die Verzögerung D1
zu einem späteren
Zeitpunkt T1 in den hohen Zustand, wobei diese anfängliche
steigende Flanke des CLKBUF-Signals auch als die N-Flanke des CLKBUF-Signals
bezeichnet wird. In Reaktion auf den Übergang der steigenden Flanke des
CLKBUF-Signals zu dem Zeitpunkt T1 steuert die Modusverzögerungsleitung 104 das
FDCLK-Signal zu einem um die Modellverzögerung D1 + D2 späteren Zeitpunkt
T2 in den hohen Zustand. Das FDCLK-Signal pflanzt sich dann durch
die Verzögerungseinheiten 110A–N in der
Vorwärtsverzögerungsleitung 108 fort,
bis eine nachfolgende steigende Flanke N + 1 des CLKBUF-Signals
zu einem Zeitpunkt T3 an die Spiegelsteuerung 120 angelegt
wird. Zu dem Zeitpunkt T3 hat die Vorwärtsverzögerungsleitung 108 das
FDCLK-Signal um eine Vorwärtsverzögerung FD
verzögert,
die gleich TCK – (D1
+ D2) ist, wobei TCK die Periode bzw. Dauer des CLK-Signals ist.
Dies ist so, da in der in 2 dargestellten Weise
die nächste
steigende Flanke des CLKBUF-Signals um TCK – (D1 + D2) nach der anfänglichen
steigenden Flanke des FDCLK-Signals zu dem Zeitpunkt T2 auftritt.
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In
Reaktion auf die steigende Flanke des CLKBUF-Signals zu dem Zeitpunkt
T3 legt die Spiegelsteuerung 120 das FDCLK-Signal von dem
Ausgang der entsprechenden Verzögerungseinheit 110A–N in der
Vorwärtsverzögerungsleitung 108 an den
entsprechenden Eingang 118A–N der Rückwärtsverzögerungsleitung 114 an.
Es sei z. B. angenommen, dass die Verzögerung TCK – (D1 + D2) elf Einheitsverzögerungen
UD entspricht, so dass die Spiegelsteuerung 120 das DFDCLK-Signal
von dem Ausgang 112K der Verzögerungseinheit 110K in
der Vorwärtsverzögerungsleitung 108 empfängt. In
dieser Situation legt die Spiegelsteuerung 120 das DFDCLK-Signal
an den Eingang 118K der Verzögerungseinheit 116K in
der Rückwärtsverzögerungsleitung 114 an.
Dies ist in 2 als steigende Flanke des DFDCLK-Signals
zu dem Zeitpunkt T3 dargestellt.
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Das
DFDCLK-Signal pflanzt sich danach durch die entsprechenden Verzögerungseinheiten 116A–N in der
Rückwärtsverzögerungsleitung 114 fort,
und zu einem Zeitpunkt T4 steuert die Rückwärtsverzögerungsleitung 114 das
CLKDEL-Signal in Reaktion auf das angelegte DFDCLK-Signal in den hohen
Zustand. Zu dem Zeitpunkt T4 hat die Rückwärtsverzögerungsleitung 114 das
DFDCLK-Signal um eine Rückwärtsverzögerung BD
verzögert,
die gleich TCK – (D1
+ D2) ist, wobei dies gleich der Vorwärtsverzögerung FD der Vorwärtsverzögerungsleitung 108 ist.
Der Grund hierfür
ist, dass sich das DFDCLK-Signal durch die gleiche Anzahl von Verzögerungseinheiten 116A–N in der
Rückwärtsverzögerungsleitung 114 fortgepflanzt,
durch die sich das FDCLK-Signal zu den Verzögerungseinheiten 110A–N in der
Vorwärtsverzögerungsleitung 108 fortgepflanzt
hat, wie dies den Fachleuten klar ist. Die Gesamtverzögerung des
CLKDEL-Signals zu dem Zeitpunkt T4 ist gleich D1 + D1 + D2 + TCK – (D1 + D2)
+ TCK – (D1
+ D2), wobei dies gleich 2TCK-D2 ist. Die ansteigende Flanke des
CLKDEL-Signals zu dem Zeitpunkt T4 tritt somit mit der Verzögerung D2 des
Ausgangspuffers 106 vor einer nachfolgenden steigenden
Flanke des CLK-Signals zu einem Zeitpunkt T5 auf. In Reaktion auf
das CLKDEL-Signal zu dem Zeitpunkt T4 steuert das Ausgangspuffer 106 das
CLKSYNC-Signal zu
dem Zeitpunkt T5 in den hohen Zustand sowie in Synchronität mit der
steigenden Flanke des CLK-Signals. Auf diese Weise erzeugt die SMD 100 das
CLKSYNC-Signal, das steigende Flanken aufweist, die mit den steigenden
Flanken des CLK-Signals synchronisiert sind.
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Bei
der SMD 100 sind zwar das Eingangspuffer 102 und
das Ausgangspuffer 106 als einzelne Komponenten dargestellt,
jedoch stellt jedes von ihnen alle Komponenten und die zugehörigen Verzögerungen
zwischen dem Eingang und dem Ausgang der SMD 100 dar. Das
Eingangspuffer 106 stellt somit die Verzögerung D1
von allen Komponenten zwischen einem Eingang, der das CLK-Signal
empfängt, sowie
dem Eingang zu der Modellverzögerungsleitung 104 dar,
und das Ausgangspuffer 106 stellt die Verzögerung D2
von allen Komponenten zwischen dem Ausgang der Rückwärtsverzögerungsleitung 114 und
einem Ausgang dar, an dem das CLKSYNC-Signal erzeugt wird, wie dies
den Fachleuten klar ist.
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In
der SMD 100 beinhalten die Vorwärts- und die Rückwärtsverzögerungsleitung 108, 114 jeweils die
gleiche Anzahl von Verzögerungseinheiten 110A–N, 116A–N. Eine
große
Anzahl von Verzögerungseinheiten 110A–N, 116A–N ist wünschenswert, um
die SMD 100 mit einer besseren Auflösung beim Erzeugen der Vorwärts- und der Rückwärtsverzögerung FD,
BD auszustatten, die im Folgenden kollektiv als variable Verzögerung VD
bezeichnet werden (d. h. VD = FD + BD). Die Auflösung der SMD 100 ist
das kleinste Inkrement der Verzögerung,
das zu der variablen Verzögerung
VD hinzu addiert und von dieser subtrahiert werden kann, wobei dies
bei der SMD 100 gleich dem Doppelten der Einheitsverzögerung UD der
Verzögerungseinheiten 110A–N, 116A–N ist. Eine
bessere Auflösung
bedeutet, dass das CLK-Signal und das CLKSYNC-Signal korrekt synchronisiert
werden, wie dies den Fachleuten klar ist. Darüber hinaus müssen die
Vorwärts-
und die Rückwärtsverzögerungsleitung 108, 114 in
der Lage sein, kollektiv eine maximale variable Verzögerung VD
bereitzustellen, die dem CLK-Signal mit der niedrigsten Frequenz
in dem Frequenzbereich entspricht, über den die SMD 100 gemäß ihrer
Auslegung arbeiten soll. Der Grund hierfür besteht darin, dass die Vorwärts- und
die Rückwärtsverzögerungsleitung 108, 114 jeweils
eine Verzögerung
von TCK-(D1 + D2)
bereitstellen müssen,
die ihren größten Wert
dann hat, wenn die Periode TCK des CLK-Signals am größten ist,
wobei dies bei der niedrigsten Frequenz des CLK-Signals der Fall
ist.
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Eine
Verfahrensweise, die zum Reduzieren der Größe sowie der durch die Verzögerungsleitungen 108, 114 verbrauchten
Energie verwendet worden ist, ist in 3 veranschaulicht,
die eine SMD 300 darstellt, die eine bi-direktionale Verzögerungsleitung 302 zum
Erzeugen der erforderlichen Verzögerung
aufweist, um ein synchronisiertes Taktsignal CLKSYNC mit einem angelegten
Taktsignal CLK zu synchronisieren. Die SMD 300 beinhaltet
ein Eingangspuffer 304, eine Verzögerungsleitung 306 und ein
Ausgangspuffer 308, die in der gleichen Weise arbeiten,
wie dies vorstehend für
die entsprechenden Komponenten bei der SMD 100 der 1 beschrieben
worden ist, und aus diesem Grund werden diese Komponenten zur Verkürzung der
Beschreibung nicht nochmals ausführlich
beschrieben. Die bi-direktionale Verzögerungsleitung 302 beinhaltet
eine Mehrzahl von Verzögerungseinheiten 310A–N, die
in einem Vorwärtsverzögerungsmodus
arbeiten, um ein vorwärtsverzögertes Taktsignal
FDCLK von der Modellverzögerungsleitung 306 zu
empfangen und dieses Signal bei seiner Fortpflanzung durch jede
Verzögerungseinheit
in einer Vorwärtsrichtung
(von links nach rechts in 3) nacheinander
um eine Einheitsverzögerung
TPD zu verzögern.
Das FDCLK-Signal pflanzt sich weiterhin durch die Verzögerungseinheiten 310A–N in der
Vorwärtsrichtung
fort, bis ein Spiegelungssignal REF von einer Steuerschaltung 312 empfangen
wird. In Reaktion auf das REF-Signal beginnt die bi-direktionale
Verzögerungsleitung 302 in
einem Rückwärtsverzögerungsmodus
zu arbeiten, und sie kehrt die Richtung des sich fortpflanzenden FDCLK-Signals
um, das nun beginnt, sich in einer Rückwärtsrichtung (von rechts nach
links in 3) durch die Verzögerungseinheiten 310A–N fortzupflanzen.
Während
sich das FDCLK-Signal in der Rückwärtsrichtung
durch die Verzögerungseinheiten 310A–N fortpflanzt,
verzögert
wiederum jede Verzögerungseinheit
das Signal um die Einheitsverzögerung
TPD, bis das Signal von der Verzögerungseinheit 310A als
verzögertes
Taktsignal CLKDEL ausgegeben wird. Das FDCLK-Signal pflanzt sich
in dem Vorwärtsverzögerungsmodus
und dem Rückwärtsverzögerungsmodus
durch die gleiche Anzahl von Verzögerungseinheiten 310A–N fort.
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Im
Betrieb pflanzt sich eine anfänglich
steigende Flanke des CLK-Signals durch das Eingangspufer 304 und
die Modellverzögerungsleitung 306 fort,
um eine anfängliche
steigende Flanke des FDCLK-Signals zu erzeugen, das in in die Verzögerungseinheit 310A der
bi-direktionalen Verzögerungsleitung 302 eingegeben
wird. In der nachfolgenden Beschreibung kann die Flanke des FDCLK-Signals,
das sich durch die bi-direktionale Verzögerungsleitung 302 fortpflanzt,
zur Vereinfachung der Beschreibung auch einfach als FDCLK-Signal
bezeichnet werden, das sich durch die bi-direktionale Verzögerungsleitung
fortpflanzt. Das FDCLK-Signal pflanzt sich weiterhin durch die Verzögerungseinheiten 310A–N in der
Vorwärtsrichtung
fort, bis eine nachfolgende steigende Flanke des CLKBUF-Signals
von dem Eingangspuffer 304 an die Steuerschaltung 312 angelegt
wird. In Reaktion auf die nachfolgende steigende Flanke des CLKBUF-Signals
legt die Steuerschaltung 312 ein aktives REF-Signal an
die bi-direktionale Verzögerungsleitung 302 an,
die in Reaktion auf das REF-Signal wiederum beginnt, in dem Rückwärts-Modus zu arbeiten.
An dieser Stelle ist darauf hinzuweisen, dass wie in 3 dargestellt
ist, die durch die bi-direktionale Verzögerungsleitung 302 eingebrachte
Verzögerung
gleich einer Vorwärtsverzögerung FD
ist, die gleich TCK – (D1
+ D2) ist. Das FDCLK-Signal pflanzt sich dann in der Rückwärtsrichtung
durch die Verzögerungseinheiten 310A–N fort,
bis das Signal von der Verzögerungseinheit 310A als
CLKDEL-Signal ausgegeben wird. Die bi-direktionale Verzögerungsleitung 302 verzögert das
FDCLK-Signal in der Rückwärtsrichtung
um eine Rückwärtsverzögerung BD,
die in etwa gleich der Vorwärtsverzögerung FD
von TCK-(D1 + D2)
ist. In Reaktion auf das CLKDEL-Signal erzeugt das Ausgangspuffer 308 das
CLKSYNC-Signal, das mit dem CLK-Signal synchronisiert ist. Im Spezielleren
sind bei der vereinfachten Ausführungsform
der 3 einander abwechselnde steigende Flanken des
CLKSYNC-Signals mit entsprechenden steigenden Flanken des CLK-Signals
synchronisiert.
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4 veranschaulicht
eine Ausführungsform
der bi-direktionalen Verzögerungsleitung 302 der 3 und
veranschaulicht die Verzögerungseinheiten 310A–N in detaillierterer
Weise. Jede Verzögerungseinheit 310A–N beinhaltet
eine erste Gruppe von PMOS- und NMOS-Transistoren 402–408,
die in Serie verbunden sind und mit einer zweiten Gruppe von in
Serie miteinander verbundenen PMOS- und NMOS-Transistoren 410 bis 416 verbunden
sind, wie dies dargestellt ist. Die PMOS-Transistoren 402 und NMOS-Transistoren 408 in
jeder Verzögerungsein heit 310A–N empfangen
ein Vorwärtssteuersignal FWD,
während
die PMOS-Transistoren 410 und die NMOS-Transistoren 416 ein
Rückwärtssteuersignal BWD
empfangen. Die FWD- und BWD-Signale sind aktive hohe und komplementäre Signale,
wobei dies bedeutet, dass dann, wenn das FWD-Signal hoch ist, das
BWD-Signal niedrig ist, und dann, wenn das BWD-Signal hoch ist,
das FWD-Signal niedrig ist. In jeder Verzögerungseinheit 310A–N empfängt der Transistor 406 ein
Vorwärtseingangssignal
FA-FN-1 von einem Vorwärtsausgangsknoten 418 der
vorangehenden Verzögerungseinheit,
wobei die Verzögerungseinheit 310A das
FDCLK-Signal als Vorwärtseingangssignal
empfängt,
das an den Transistor 406 angelegt wird. Ferner empfängt jeder
Transistor 414 in den Verzögerungseinheiten 310A–N ein Rückwärtseingangssignal
BB-BN + 1 von einem Rückwärtsausgangsknoten 420 der
nachfolgenden Verzögerungseinheit,
wobei der Rückwärtsausgangsknoten 420 der
Verzögerungseinheit 310A das
CLKDEL-Signal bereitstellt. Ferner kann in der abschließenden Verzögerungseinheit 310N der
Vorwärtsausgangsknoten 418 mit
dem Gate des Transistors 414 gekoppelt sein, um das Vorwärtseingangssignal
FN als Rückwärtseingangssignal
BN + 1 in der Verzögerungseinheit 310N anzulegen.
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Die
Arbeitsweise der bi-direktionalen Verzögerungsleitung 302 der 4 wird
nun unter Bezugnahme auf ein Signal-Zeitsteuerdiagramm der 5 ausführlicher
beschrieben, die die verschiedenen Signale in der bi-direktionalen
Verzögerungsleitung während des
Betriebs im Vorwärtsmodus
und im Rückwärtsmodus
darstellt. Vor Beginn des Betriebs der bi-direktionalen Verzögerungsleitung 302 beim Verzögern des
FDCLK-Signals arbeitet die Verzögerungsleitung
in einem Initialisierungsmodus zum Vorladen von verschiedenen Signalen
auf gewünschte Werte.
Zum Platzieren der bi-direktionalen Verzögerungsleitung 302 in
dem Initialisierungsmodus steuert die Steuerschaltung 312 (3)
das BWD-Signal in einen aktiven, hohen Zustand, das FWD-Signal in einen
inaktiven, niedrigen Zustand und legt ein hohes Rückwärtseingangssignal
BN + 1 an die abschließende
Verzögerungseinheit 310N an.
In Reaktion auf diese Signale nimmt die bi-direktionale Verzögerungsleitung 302 ein
Vorladen der Knotenpunkte 420 vor, und dadurch werden das
CLKDEL-Signal und das BB-BN-Signal in den hohen Zustand gebracht und
die Knoten 418 und somit die FA-FN-1-Signale in den niedrigen
Zustand gebracht, wie dies im Folgenden ausführlicher beschrieben wird.
In der nachfolgenden Beschreibung werden die BB-BN- und FA-FN-1-Signale
entweder als auf den hohen Zustand oder auf den niedrigen Zustand
vorgeladen beschrie ben, wobei dies bedeutet, dass die entsprechenden
Knoten 418, 420 entweder geladen oder entladen
werden, damit die entsprechenden BB-BN- und FA-FN-1-Signale auf das gewünschte Spannungsniveau
gesteuert werden, wie dies den Fachleuten klar ist.
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Während des
Initialisierungsmodus schalten in Reaktion auf das aktive hohe BWD-Signal
die Transistoren 410 und 416 in jeder Verzögerungseinheit 310A–N AUS bzw.
EIN, und in Reaktion auf das inaktive niedrige FWD-Signal schalten
die Transistoren 402 und 408 EIN bzw. AUS. Beginnend
mit der Verzögerungseinheit 310N schaltet
das hohe Signal BN + 1 den Transistor 414 EIN, wodurch
wiederum das Signal FN niedrig vorgeladen wird und der Transistor 404 eingeschaltet
wird. Die Transistoren 402, 404 sind nun beide
eingeschaltet, so dass das BN-Signal auf ein hohes Niveau vorgeladen
wird. In Reaktion auf das hohe BN-Signal schaltet der Transistor 414 in
der Verzögerungseinheit 310N–1 (nicht
gezeigt) EIN. Zu diesem Zeitpunkt sind die Transistoren 414 und 416 in
der Verzögerungseinheit 310N–1 beide
eingeschaltet, so dass das Signal FN-1 auf ein niedriges Niveau
vorgeladen wird. Dieses niedrige FN-1-Signal veranlasst den Transistor 404 in
der Verzögerungseinheit 310N–1 zum Einschalten
und die eingeschalteten Transistoren 402, 404 zum
Vorladen des BN-1-Signals auf ein hohes Niveau. Die Signale pflanzen
sich in dieser Weise durch die Verzögerungseinheiten 310A–N fort,
bis das Signal BB von der Verzögerungseinheit 310B auf
ein hohes Niveau vorgeladen ist, so dass die Transistoren 414, 416 in der
Verzögerungseinheit 310A eingeschaltet
werden und das Signal FA auf ein niedriges Niveau vorgeladen wird,
wodurch wiederum das CLKDEL-Signal durch die eingeschalteten Transistoren 402, 404 in einen
hohen Zustand gesteuert wird. Zu diesem Zeitpunkt wird die bidirektionale
Verzögerungsleitung 302 initialisiert,
nachdem die FA-FN-1-Signale auf ein niedriges Niveau geladen worden
sind und die CLKDEL- und BB-BN-Signale auf ein hohes Niveau vorgeladen
worden sind. Vor einem Zeitpunkt T0 in 5 sind die
Signale CLKDEL, FA-FE und BB-BF jeweils auf ihren Vorladungsniveaus
dargestellt.
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Nachdem
die bi-direktionale Verzögerungsleitung 302 initialisiert
worden ist und vor dem Zeitpunkt T0 steuert die Steuerschaltung 312 das
Signal FWD und das Signal BWD in den hohen bzw. niedrigen Zustand,
um die Verzögerungsleitung
in Erwartung einer steigenden Flanke des CLK-Signals in einen Vorwärtsverzögerungs-Betriebsmodus
zu versetzen. Zu dem Zeitpunkt T0 wird eine steigende Flanke des
CLK-Signals an das Eingangspuffer 304 angelegt, und in
Reaktion auf die steigende Flanke des CLK-Signals erzeugt das Eingangspuffer 304 eine
steigende Flanke des CLKBUF-Signals um die Verzögerung D1 später zu einem
Zeitpunkt T1. In Reaktion auf die steigende Flanke des CLKBUF-Signals zu
dem Zeitpunkt T1 erzeugt die Modellverzögerungsleitung 306 eine
steigende Flanke des FDCLK-Signals mit der Modellverzögerung D1
+ D2 nach dem Zeitpunkt T2, wobei dies unmittelbar vor einem Zeitpunkt
T2 stattfindet. Zu dem Zeitpunkt T2 schaltet das hohe FDCLK-Signal
den Transistor 406 EIN, so dass das CLKDEL-Signal durch die
eingeschalteten Transistoren 406, 408 in den niedrigen
Zustand gesteuert wird. In Reaktion auf das niedrige CLKDEL-Signal
schaltet der Transistor 412 EIN, und das Signal FA wird
durch die Transistoren 410, 412 in den hohen Zustand
gesteuert, wobei dies unmittelbar nach dem Zeitpunkt T2 stattfindet.
Das hohe FA-Signal schaltet den Transistor 406 in der Verzögerungseinheit 310B EIN,
der dann das Signal BB durch die Transistoren 406, 408 in
den niedrigen Zustand steuert. Wie in 5 gezeigt
ist, tritt dieser Übergang
mit fallender Flanke des Signals BB mit einer Fortpflanzungseinheitsverzögerung TPD
nach dem fallenden Flankenübergang
des CLKDEL-Signals unmittelbar nach dem Zeitpunkt T2 auf. In dem
Vorwärtsverzögerungsmodus
kann die durch die Verzögerungseinheit 310A eingebrachte
Fortpflanzungseinheitsverzögerung
TPD in zweckdienlicherer Weise als entsprechend der Verzögerung zwischen
der steigenden Flanke des FDCLK-Signals
unmittelbar vor dem Zeitpunkt T2 sowie der steigenden Flanke des
FH-Signals unmittelbar nach dem Zeitpunkt T2 betrachtet werden.
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Unmittelbar
vor einem Zeitpunkt T3 gelangt das Signal FB von der Verzögerungseinheit 310B in Reaktion
auf das niedrige BB-Signal in den hohen Zustand, so dass die Transistoren 410, 412 in
der Verzögerungseinheit 310B eingeschaltet
werden und dadurch das Signal FB in den hohen Zustand gesteuert
wird. Zu dem Zeitpunkt T3 wird die nachfolgende steigende Kante
des CLK-Signals an das Eingangspuffer 304 angelegt. Die
Verzögerungseinheiten 310C–E (in 4 nicht
dargestellt) arbeiten in der gleichen Weise, wie dies soeben für die Verzögerungseinheiten 310A–B beschrieben
worden ist, wobei jede Verzögerungseinheit 310 das
FX-1-Signal von der vorangehenden Verzögerungseinheit empfängt, wodurch
die Transistoren 406, 408 in der Verzögerungseinheit
eingeschaltet werden und das entsprechende BX-Signal in den niedrigen
Zustand gesteuert wird, wobei das niedrige BX-Signal den entsprechenden
Transistor 412 einschaltet, um dadurch das FX-Signal durch
die eingeschalteten Transistoren 410, 412 in der
Verzöge rungseinheit
in den hohen Zustand zu steuern, wie dies für die entsprechenden Signale
in 5 dargestellt ist.
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Zu
einem Zeitpunkt T4, bei dem es sich um die Verzögerung D1 des Eingangspuffers 304 nach dem
Zeitpunkt T3 handelt, tritt die nächste steigende Flanke des
CLKBUF-Signals auf. In Reaktion auf diese steigende Flanke des CLKBUF-Signals
zu dem Zeitpunkt T4 steuert die Steuerschaltung 312 das FWD-Signal
und das BWD-Signal in den hohen bzw. den niedrigen Zustand, wodurch
die Verzögerungsleitung 302 in
einen Rückwärtsverzögerungs-Betriebsmodus
versetzt wird. In Reaktion auf das niedrige FWD-Signal schalten
die Transistoren 408 in jeder Verzögerungseinheit 310A–N AUS,
und die Transistoren 402 schalten EIN, und in Reaktion
auf das hohe BWD-Signal schalten die Transistoren 416 EIN und
die Transistoren 410 AUS.
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Zu
dem Zeitpunkt T4 hatte das FE-Signal von der Verzögerungseinheit 310E begonnen,
in den hohen Zustand zu gehen, um den entsprechenden Transistor 406 in
der Verzögerungseinheit 310F einzuschalten,
wie dies durch das FE-Signal in 5 veranschaulicht
ist. Ferner hatte zu dem Zeitpunkt T4 der Transistor 406 in
der Verzögerungseinheit 310F begonnen
einzuschalten und ferner auch begonnen, das BF-Signal in den niedrigen
Zustand zu steuern, wie dies auch in 5 dargestellt
ist. Aufgrund der Tatsache, dass das FWD-Signal und das BWD-Signal
in den niedrigen bzw. den hohen Zustand gesteuert sind, stoppt jedoch
zu dem Zeitpunkt T4 das BF-Signal in der Verzögerungseinheit 310F seinen Übergang
in den niedrigen Zustand, und es wird durch die eingeschalteten
Transistoren 402, 404 in der Verzögerungseinheit 310G wieder
zurück
in den hohen Zustand gesteuert. Wenn das BF-Signal in den hohen
Zustand gesteuert ist, schaltet das hohe BF-Signal den Transistor 410 in
der Verzögerungseinheit 310E ein,
wodurch wiederum das FE-Signal durch die eingeschalteten Transistoren 410, 416 wieder
in den niedrigen Zustand gesteuert wird. Die Verzögerungseinheiten 310E–A arbeiten
im Anschluss daran in der gleichen Weise, wie dies soeben für die Verzögerungseinheiten 310E beschrieben
worden ist, wobei jede Verzögerungseinheit 310X das
BX + 1-Signal von der nachfolgenden Verzögerungseinheit empfängt, wodurch
die Transistoren 416, 418 in der Verzögerungseinheit
eingeschaltet werden und das entsprechende FX-Signal in den niedrigen
Zustand gesteuert wird, wobei das niedrige FX-Signal den entsprechenden
Transistor 404 einschaltet, um dadurch das BX-Signal durch
die eingeschalteten Transistoren 402, 404 in der Verzögerungseinheit
in den hohen Zustand zu steuern, wie dies für die entsprechenden Signale
in 5 dargestellt ist. Die Verzögerung zwischen den Zeitpunkten
T3 und T4 entspricht der Vorwärtsverzögerung FD
der Verzögerungsleitung 302.
Zu einem Zeitpunkt T5 geht das CLKDEL-Signal von der Verzögerungseinheit 310A in
den hohen Zustand, und zwar in Reaktion darauf, dass das BB-Signal
in den niedrigen Zustand geht, wobei das Intervall T4–T5 eine
Rückwärtsverzögerungszeit
BD der Verzögerungsleitung 302 definiert. Zu
einem Zeitpunkt T6, der mit der Verzögerung D2 des Ausgangspuffers 308 (in 3)
nach dem Zeitpunkt T5 liegt, steuert das Ausgangspuffer das CLKSYNC-Signal
synchron mit einer entsprechenden ansteigenden Flanke des CLK-Signals.
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Bei
der bi-direktionalen Verzögerungsleitung 302 wird
die Auflösung
der Verzögerungsleitung durch
den analogen Betrieb der letzten Verzögerungseinheit 310A–N definiert,
die beim Verzögern des
angelegten FDCLK-Signals verwendet wird. In dem Beispiel der 5 handelt
es sich bei der Verzögerungseinheit 310 um
die abschließende
Verzögerungseinheit
beim Verzögern
des angelegten FDCLK-Signals, und daher definiert der analoge Betrieb
der Verzögerungseinheit 310F die
Auflösung der
generierten Vorwärts-
und Rückwärtsverzögerung FD
+ BD. Dies gilt, da die analogen Spannungen, die in der abschließenden Verzögerungseinheit 310F an
dem Punkt erzeugt werden, zu dem die Verzögerungsleitung 302 den
Betrieb in dem Vorwärtsverzögerungsmodus
beendet, wobei dies dem Zeitpunkt T4 in 5 entspricht,
bei dem Start des Betriebs im Rückwärtsverzögerungsmodus
verwendet werden, wobei dies ebenfalls dem Zeitpunkt T4 entspricht.
Z. B. kehrt zu dem Zeitpunkt T4 das BF-Signal in der Verzögerungseinheit 310F von
seinem Wert zu dem Zeitpunkt T4 in seinen hohen Zustand zurück, und
es wird an den Transistor 414 in der Verzögerungseinheit 310E angelegt,
um das FE-Signal von seinem Wert zu dem Zeitpunkt T4 zurück in den niedrigen
Zustand zu bringen. Die Zeit, die erforderlich ist, um das BF-Signal
in der Verzögerungseinheit 310F in
den hohen Zustand zurückzuführen, hängt somit
von dessen Wert zu dem Zeitpunkt T4 ab, und diese Zeit bestimmt
die Zeitdauer, die zum Zurückführen des
FE-Signals von seinem aktuellen Wert zu dem Zeitpunkt T4 in den
niedrigen Zustand erforderlich ist. Die Werte dieser Signale zu
dem Zeitpunkt T4 bestimmen somit die durch die abschließende Verzögerungseinheit 310F eingebrachte
Fortpflanzungsverzögerung.
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In
den Verzögerungseinheiten 310A–N ist die
durch die abschließende
Verzögerungseinheit 310F eingebrachte
Verzögerung
für den
Vorwärtsverzögerungs-
und den Rückwärtsverzögerungs-Betriebsmodus
idealerweise gleich, so dass die Vorwärtsverzögerung FD gleich der Rückwärtsverzögerung BD
ist. Daher ist in 5 die Wellenform des BF-Signals
um den Zeitpunkt T4 idealerweise symmetrisch, da der Zeitpunkt T4
sowohl das Ende des Vorwärtsverzögerungsmodus
als auch den Beginn des Rückwärtsverzögerungsmodus
definiert. Damit die durch die abschließende Verzögerungseinheit 310F eingebrachte
Verzögerung
sowohl im Vorwärtsverzögerungsmodus
als auch im Rückwärtsverzögerungsmodus
gleich ist, müssen
die NMOS-Transistoren 406, 408 und die PMOS-Transistoren 402, 404 mit
den passenden Größen und
Betriebseigenschaften ausgebildet sein oder „angepasst" sein, wie dies den Fachleuten klar
ist. Im Spezielleren ist darauf hinzuweisen, dass während des
Betriebs im Vorwärtsverzögerungsmodus
die NMOS-Transistoren 406, 408 in
der abschließenden
Verzögerungseinheit 310F beginnen,
das BF-Signal in den niedrigen Zustand zu ziehen, und zwar ansprechend
darauf, dass das FE-Signal von der vorangehenden Verzögerungseinheit 310E in
den hohen Zustand geht. Wenn der Betriebsmodus in den Rückwärtsverzögerungsmodus
umgeschaltet wird, sind es jedoch die BMOS-Transistoren 402, 404 in
der abschließenden Verzögerungseinheit 310F,
die das BF-Signal wieder zurück
in den hohen Zustand steuern. Die Rate, mit der die NMOS-Transistoren 406, 408 das
BF-Signal während
des Vorwärtsverzögerungsmodus
in den niedrigen Zustand steuern, ist somit idealerweise gleich
der Rate, mit der die PMOS-Transistoren 402, 404 das
BF-Signal während
des Rückwärtsverzögerungsmodus
in den hohen Zustand steuern.
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Zum
Erzielen der Raten, mit denen die NMOS-Transistoren 406, 408 und
die PMOS-Transistoren 402, 404 das BF-Signal während des
Vorwärtsverzögerungsmodus
und des Rückwärtsverzögerungsmodus
in den niedrigen bzw. hohen Zustand steuern, müssen die Transistoren mit den
erforderlichen Betriebscharakteristiken ausgerüstet sein, wie dies bereits
erwähnt
wurde. Z. B. müssen
diese Transistoren aufgrund der geringeren Majoritätsladungsträgermobilität bei PMOS-Transistoren körperlich größer sein
als entsprechende NMOS-Transistoren, um die gleiche Spannungs-Strom-Charakteristik
zu schaffen, wie dies den Fachleuten bekannt ist. Damit die PMOS-Transistoren 402, 404 das
BF-Signal während
des Rückwärtsverzögerungsmodus
mit der gleichen Rate in den hohen Zustand steuern, in dem die NMOS-Transistoren 406, 408 das
Signal während des
Vorwärts verzögerungsmodus
in den niedrigen Zustand steuern, müssen die PMOS-Transistoren somit
körperlich
größer sein
als die NMOS-Transistoren. Die körperlich
größere Ausbildung
der PMOS-Transistoren 402, 404 erhöht jedoch
die Kapazitäten
der PMOS-Transistoren relativ zu den NMOS-Transistoren 406, 408.
Diese gesteigerte Kapazität
der PMOS-Transistoren 402, 404 beeinträchtigt den
Betrieb der Transistoren und kann somit zu Betriebseigenschaften
führen,
die für
die PMOS-Transistoren 402, 404 und die NMOS-Transistoren 406, 408 unterschiedlich
sind, wobei dies dazu führt,
dass unterschiedliche Verzögerungen durch
die abschließende
Verzögerungseinheit 310F eingebracht
werden und dadurch die Auflösung
der SMD 300 nachteilig beeinflusst wird.
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Wie
vorstehend für
die SMD 100 der 1 erläutert worden ist, muss die
bi-direktionale Verzögerungsleitung 302 in
der SMD 300 für
eine maximale variable Verzögerung
VD (FD + BD) sorgen, die dem CLK-Signal mit der niedrigsten Frequenz
in dem Frequenzbereich entspricht, über den die SMD 300 gemäß ihrer
Auslegung arbeiten soll. Dies kann es erforderlich machen, dass
die bi-direktionale Verzögerungsleitung 302 eine
relativ große
Anzahl von Verzögerungseinheiten 310A–N aufweist,
wobei dies in der vorstehend erläuterten
Weise zu einem signifikanten Energieverbrauch durch die SMD 300 führen kann,
wobei dies unerwünscht
sein kann, insbesondere bei Anwendungen, bei denen die synchrone Speichervorrichtung
in einer tragbaren, batteriebetriebenen Vorrichtung enthalten ist.
Ferner kann bei der SMD 300 die erforderliche Verzögerungsauflösung aufgrund
der inhärenten
Probleme in Verbindung mit der geeigneten Dimensionierung der NMOS-
und PMOS-Transistoren in den Verzögerungseinheiten 310A–N schwer
erreichbar sein, wie dies den Fachleuten klar ist. Mit steigenden
Betriebsfrequenzen können
sogar kleine Schwankungen bei der variablen Verzögerung VD unerwünschte Verzögerungen
oder Jitter des CLKSYNC-Signals relativ zu dem CLK-Signal einbringen.
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Es
besteht daher ein Bedarf für
eine SMD mit guter Auflösung,
die auf einem Halbleitersubstrat weniger Platz einnimmt und weniger
Energie verbraucht.
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Die
JP 11016350 A offenbart
eine herkömmliche
synchrone Spiegelverzögerungseinrichtung (SMD)
mit zwei separaten uni-direktionalen Verzögerungsleitungen, nämlich einer
Verzögerungsleitung FDA
zum Schaffen einer Vorwärtsverzögerung und einer
Verzögerungsleitung
BDA zum Schaffen einer Rückwärtsverzögerung.
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Die
SMD ist der in der vorliegenden Anmeldung unter Bezugnahme auf die 1 und 2 beschriebenen
herkömmlichen
SMD ähnlich.
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Die
US 6 239 641 B1 offenbart
einen verzögerungssynchronisierten
Regelkreis (DLL), der eine bi-direktionale Verzögerungsleitung zum Erzeugen von
Ausgangstaktsignalen OUT 1 und OUT 2 verwendet. Das OUT 1-Signal
wird durch Liefern eines ersten Eingangstaktimpulses IN 1 an die
Verzögerungsleitung
in Reaktion auf eine steigende Flanke eines externen Taktsignals
CLKext erzeugt. Der Taktimpuls IN 1 wird an einem ersten Ende der
bi-direktionalen Verzögerungsleitung
eingegeben. In Reaktion auf eine fallende Taktflanke des Signals
CLKext wird die Richtung der Verzögerungsleitung geändert, und
ein erster Ausgangstaktimpuls OUT 1, der aus der geänderten
Richtung des Taktimpulses IN 1 resultiert, wird von der Verzögerungsleitung
ausgegeben. Ebenfalls in Reaktion auf die sinkende Taktflanke des
Signals CLKext wird ein zweiter Eingangstaktimpuls IN 2 erzeugt
und an einem zweiten, gegenüberliegenden
Ende der bi-direktionalen Verzögerungsleitung
eingegeben. Bei der nächsten
steigenden Flanke des CLKext-Signals wird die Richtung der Verzögerungsleitung
wieder geändert,
und ein zweiter Ausgangstaktimpuls, der aus der Richtungsänderung
in dem Taktimpuls IN 2 resultiert, wird als zweiter Ausgangstaktimpuls
OUT 2 ausgegeben.
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Gemäß der vorliegenden
Erfindung werden eine synchrone Spiegelverzögerungseinrichtung gemäß den Merkmalen
des Anspruchs 1 sowie eine synchrone Spiegelverzögerungseinrichtung gemäß den Merkmalen
des Anspruchs 13 geschaffen. Darüber
hinaus befasst sich die Erfindung mit einer Speichervorrichtung
mit den Merkmalen des Anspruchs 23, die eine erfindungsgemäße synchrone
Spiegelverzögerungseinrichtung
aufweist, sowie mit einem Computersystem gemäß Anspruch 26, das eine entsprechende
Speichervorrichtung aufweist. Darüber hinaus ist die Erfindung
auf ein Verfahren zum Erzeugen eines verzögerten Taktsignals gemäß Anspruch 29
gerichtet.
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Eine
synchrone Spiegelverzögerungseinrichtung
(SMD) beinhaltet eine Modellverzögerungsleitung,
die mit einer bi-direktionalen Verzögerungsleitung gekoppelt ist.
Im Betrieb wird eine initiale Flanke eines Eingangstaktsignals durch
die Modellverzögerungsleitung
an die bi-direktionale Verzögerungsleitung
angelegt. Die SMD arbeitet anschließend in einem Vorwärtsverzögerungsmodus,
um die bi-direktionale Verzögerungsleitung
abwechselnd in einem Vorwärtsmodus
und einem Rückwärtsmodus zu
betreiben, um die initiale Flanke des Eingangstaktsignals durch
die bi-direktionale Verzögerungsleitung fortzupflanzen
und die initiale Flanke des Eingangstaktsignals um eine Vorwärtsverzögerung zu verzögern. In
Reaktion auf eine nachfolgende Flanke des Eingangstaktsignals spiegelt
die SMD die Fortpflanzung des Eingangstaktsignals durch die bi-direktionale
Verzögerungsleitung
während
des Vorwärtsmodus
und verzögert
ferner die initiale Flanke des Eingangstaktsignals um eine Rückwärtsverzögerung,
die im Wesentlichen gleich der Vorwärtsverzögerung ist.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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In
den Zeichnungen zeigen:
-
1 ein
Funktionsblockdiagramm einer herkömmlichen SMD;
-
2 ein
Signal-Zeitsteuerdiagramm unter Veranschaulichung von verschiedenen
Signalen, die während
des Betriebs durch die SMD der 1 erzeugt
werden;
-
3 ein
Funktionsblockdiagramm zur Erläuterung
einer herkömmlichen
SMD, die eine bi-direktionale Verzögerungsleitung zum Reduzieren
der Energie und der Größe der SMD
aufweist;
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4 eine
schematische Darstellung zur detaillierteren Veranschaulichung der
Verzögerungseinheiten,
die die bi-direktionale Verzögerungsleitung der 3 bilden;
-
5 ein
Signal-Zeitsteuerdiagramm unter Darstellung von verschiedenen Signalen
bei der SMD der 3 und der bi-direktionalen Verzögerungsleitung
der 4 während
des Betriebs;
-
6 ein
Funktionsblockdiagramm zur Erläuterung
einer SMD mit einem Zähler
und einer bi-direktionalen Verzögerungsleitung
reduzierter Größe gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung;
-
7 ein
Funktionsdiagramm zur Erläuterung
der Arbeitsweise der SMD der 6;
-
8 eine
schematische Darstellung zur Erläuterung
einer in der bi-direktionalen Verzögerungsleitung der in 6 enthaltenen
Verzögerungseinheit in
detaillierterer Weise;
-
9 ein
Funktionsblockdiagramm zur Erläuterung
der Arbeitsweise der bi-direktionalen Verzögerungsleitung und der Verzögerungseinheiten
der 6 bzw. 8 in detaillierter Weise,
-
10 eine
schematische Darstellung zur Veranschaulichung eines vereinfachten
Stromspiegels zum Anpassen von Ladeströmen durch die NMOS- und PMOS-Vorladungstransistoren
in der Verzögerungseinheit
der 8;
-
11 ein
Funktionsblockdiagramm zur Erläuterung
einer SMD, die vier der SMDs der 6 beinhaltet,
zum Erzeugen eines Taktsignals mit steigenden und fallenden Flanken,
die mit einem angelegten Taktsignal synchronisiert werden, gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung;
-
12 ein
Funktionsblockdiagramm einer synchronen Speichervorrichtung, die
die SMD der 6 und/oder der 11 beinhaltet;
-
13 ein
Funktionsblockdiagramm eines Computersystems, das die Speichervorrichtung
der 12 beinhaltet;
-
14 ein
Funktionsblockdiagramm unter Darstellung einer SMD, die acht SMDs
der 6 beinhaltet, zum Erzeugen eines verzögerten Taktsignals
bei Anwendungen mit einer relativ langen Modellverzögerung gemäß einem
weiteren Ausführungsbeispiel
der vorliegenden Erfindung;
-
15 ein
Signal-Zeitsteuerdiagramm zur Erläuterung der Arbeitsweise der
SMD der 14; und
-
16 eine
schematische Darstellung zur Erläuterung
eines weiteren Ausführungsbeispiels
der Verzögerungseinheit,
die in der bi-direktionalen Verzögerungsleitung
der 6 und in den SMDs der 11 und 14 enthalten
ist.
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AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
-
6 zeigt
ein Funktionsblockdiagramm unter Darstellung einer SMD 600 mit
einer spiegelnden bi-direktionalen Verzögerungsleitung 602,
die eine relativ geringe Anzahl von Verzögerungseinheiten 604A–H sowie
einen Aufwärts-/Abwärts-Zähler 606 beinhaltet,
die in Kombination arbeiten, um eine Vorwärtsverzögerung FD und eine Rückwärtsverzögerung BD
zu erzeugen, die beim Generieren eines synchronisierten Taktsignals
CLKSYNC verwendet werden, das mit einem angelegten Taktsignal CLK synchronisiert
ist, wie dies im Folgenden noch ausführlicher beschrieben wird.
Kurz gesagt arbeitet die Verzögerungsleitung 602 in
einem Vorwärtsverzögerungsmodus,
um eine initiale steigende Flanke eines vorwärtsverzögerten Taktsignals FDCLK durch
die Verzögerungseinheiten 604A–H in beiden
Richtungen fortzupflanzen, wobei der Zähler 606 einen Zählstand
CNT jedes Mal inkrementiert, wenn das Signal die erste Verzögerungseinheit 604A passiert.
Die Verzögerungsleitung 602 arbeitet
dann in einem Rückwärtsverzögerungsmodus,
um die Richtung der sich fortpflanzenden steigenden Flanke des FDCLK-Signals
zu einem bestimmten Zeitpunkt umzukehren, und der Zähler 606 dekrementiert
anschließend
den Zählstand
CNT jedes Mal, wenn das Signal die erste Verzögerungseinheit passiert, bis
der Zählstand
0 beträgt,
wobei an diesem Punkt ein rückwärtsverzögertes Taktsignal
BDCLK von der Verzögerungseinheit 604A ausgegeben
wird und zum Erzeugen des CLKSYNC-Signals verwendet wird. Bei einer
Ausführungsform
der SMD 600 eliminiert die Struktur der Verzögerungseinheiten 604A–H das Erfordernis
für angepasste
PMOS- und NMOS-Transistoren, wie diese eingangs erläutert worden
sind, und sorgt damit für
eine bessere Auflösung
als die herkömmlichen
bi-direktionalen Verzögerungseinheiten 310A–N der 4,
wie dies ebenfalls im Folgenden noch ausführlicher beschrieben wird.
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In
der nachfolgenden Beschreibung kann die steigende Flanke des FDCLK-Signals,
das sich durch die Verzögerungseinheiten 604A–H fortpflanzt, auch
einfach als FDCLK-Signal bezeichnet werden, das sich durch die Verzögerungseinheiten
fortpflanzt. Ferner werden in der nachfolgenden Beschreibung bestimmte
Details angegeben, um ein ausreichendes Verständnis der vorliegenden Erfindung
zu schaffen. Für
den Fachmann versteht es sich jedoch, dass die vorliegende Erfindung
auch ohne diese speziellen Details in die Praxis umgesetzt werden
kann. Darüber
hinaus sind allgemein bekannte Software-Komponenten und Vorgänge zusammen
mit zugehörigen Schaltungen,
Signalen und Kommunikationsprotokollen nicht ausführlich dargestellt,
um ein unnötiges Überfrachten
der vorliegenden Erfindung zu vermeiden.
-
Die
SMD 600 beinhaltet ein Eingangspuffer 608, das
das CLK-Signal empfängt
und ansprechend auf das CLK-Signal ein gepuffertes Taktsignal CLKBUF
erzeugt. Das CLKBUF-Signal hat eine Verzögerung D1 relativ zu dem CLK-Signal,
wobei D1 der inhärenten
Fortpflanzungsverzögerung
des Eingangspuffers entspricht. Eine Modellverzögerungsleitung 610 empfängt das
CLKBUF-Signal und erzeugt das vorwärtsverzögerte Taktsignal FDCLK, das
eine Modellverzögerung
D1 + D2 relativ zu dem CLKBUF-Signal aufweist. Die Modellverzögerungen
D1 und D2 simulieren die durch das Eingangspuffer 608 eingebrachte
Verzögerung
D1 und eine Verzögerung
D2, die durch ein das CLKSYNC-Signal erzeugendes Ausgangspuffer 612 eingebracht
wird, wie dies im Folgenden noch ausführlicher erläutert wird.
Eine Steuerschaltung 614 erzeugt Vorwärts- und Rückwärts-Steuersignale FWD, BWD
in Reaktion auf das CLKBUF-Signal, das BDCLK-Signal sowie ein Vorwärtsausgangssignal
HOUTF von der Verzögerungseinheit 604H.
Das BDCLK-Signal von der Verzögerungseinheit 604A entspricht
dem von der Verzögerungseinheit 310A der 4 ausgegebenen
CLKDEL-Signal, und das HOUTF-Signal
von der Verzögerungseinheit 604H entspricht
den Vorwärtsausgangssignalen
FN von der Verzögerungseinheit 310N der 4,
wie dies im Folgenden noch ausführlicher
erläutert
wird.
-
Die
Steuerschaltung 614 generiert ferner Inkrementier- und
Dekrementiersignale INC, DEC in Reaktion auf das HOUTF-Signal und
legt die INC- und DEC-Signale zum Inkrementieren bzw. Dekrementieren
des Zählstands
CNT an, der von den Aufwärts-/Abwärts-Zähler 606 erzeugt
wird. Außerdem erzeugt
die Steuerschaltung 614 ein Ausgangssignal OUT, das an
einen ersten Eingang eines UND-Gatter 616 angelegt wird,
das das BDCLK-Signal von der bi-direktionalen Verzögerungsleitung 602 an
einem zweiten Eingang empfängt
und ein verzögertes
Taktsignal CLKDEL in Reaktion auf das OUT- und das BDCLK-Signal
erzeugt. Das Ausgangspuffer 612 empfängt das CLKDEL-Signal und erzeugt
das CLKSYNC-Si gnal in Reaktion auf das CLKDEL-Signal, wobei das
CLKSYNC-Signal um eine durch das Ausgangspuffer eingebrachte Verzögerung D0
verzögert
wird. Wie in 6 in unterbrochener Linie dargestellt
ist, kann das Ausgangspuffer 612 einem Datentreiber entsprechen,
der ein Datensignal DQX empfängt
und das Datensignal in Reaktion auf eine Taktung durch das CLKDEL-Signal
ausgibt, wie dies den Fachleuten klar ist. Wie in 6 gezeigt
ist, bilden die Verzögerung
D0 des Ausgangspuffers 612 und eine Verzögerung DA
des UND-Gatters 616 zusammen die Verzögerungskomponente D2 der Modellverzögerungsleitung 610 (D2
= D0 + DA).
-
Die
Arbeitsweise der SMD 600 insgesamt wird nun unter Bezugnahme
auf 6 sowie unter Bezugnahme auf ein Funktionsdiagramm
der 7 ausführlicher
dargestellt, die das CLK-, das CLKBUF- und das FDCLK-Signal zusammen
mit der Passage des FDCLK-Signals durch die bi-direktionale Verzögerungsleitung 602 sowie
den Wert des Zählstands
CNT während
des Betriebs darstellt. Vor Beginn des Betriebs zum Erzeugen des
CLKSYNC-Signals stellt die Steuerschaltung 614 den Zähler 606 zurück, wodurch
wiederum der Zählstand
CNT auf 0 zurückgesetzt
wird, die Verzögerungseinheiten 604A–H in der
vorstehend für
die Verzögerungseinheiten 310 der
in 5 beschriebenen Weise vorgeladen werden und das
OUT-Signal zum Deaktivieren des UND-Gatters 61 in den niedrigen
Zustand gesteuert wird. Ferner aktiviert die Steuerschaltung 614 das
FWD-Signal und deaktiviert das BWD-Signal, so dass die bi-direktionale
Verzögerungsleitung 602 in einen
Vorwärts-Betriebsmodus
versetzt wird. An diesem Punkt wird eine initiale steigende Flanke
N des CLK-Signals an das Eingangspuffer 608 angelegt, das
wiederum das CLKBUF-Signal in Reaktion auf das CLK-Signal in den
hohen Zustand steuert. In Reaktion auf die steigende Flanke des
CLKBUF-Signals steuert die Verzögerungsleitung 610 das
FDCLK-Signal um die Modellverzögerung
D1 + D2 später
in den hohen Zustand. An diesem Punkt pflanzt sich das FDCLK – Signal
durch die Verzögerungseinheiten 604A–H in dem
Vorwärtsmodus
(von links nach rechts in 6) fort,
wie dies durch die Linie 700 dargestellt ist.
-
Wenn
das FDCLK-Signal das Ende der bi-direktionalen Verzögerungsleitung 602 erreicht,
erfolgt der Übergang
des Ausgangssignals HOUTF von der Verzögerungseinheit 604H,
und in Reaktion auf diesen Übergang
deaktiviert die Steuerschaltung 614 das FWD-Signal und
aktiviert das BWD-Signal, so dass die bidirektionale Verzögerungsleitung 602 in einen
Rückwärts-Betriebsmodus
versetzt wird. In Reaktion auf das Versetzen in den Rückwärtsmodus wird
das FDCLK-Signal „reflektiert" bzw. gespiegelt, wobei
dies bedeutet, dass die Richtung des FDCLK-Signals umgekehrt wird
und dieses die Verzögerungseinheiten 604A–H nunmehr
von rechts nach links durchläuft.
Diese Spiegelung des FDCLK-Signals ist durch die Linie 702 veranschaulicht,
und das Fortpflanzen des FDCLK-Signals in dem Rückwärtsmodus ist durch die Linie 704 veranschaulicht.
Das FDCLK-Signal pflanzt sich durch die Verzögerungseinheiten 604A–H in der
Rückwärtsrichtung
fort, bis das Ausgangssignal BDCLK von der Verzögerungseinheit 604A seinen Übergang
hat. In Reaktion auf diesen Übergang
des BDCLK-Signals aktiviert die Schaltung 614 das INC-Signal,
so dass der Zähler 606 zum
Inkrementieren des Zählstands CNT
von 0 auf 1 veranlasst wird, wie dies in 7 gezeigt
ist. Ebenfalls in Reaktion auf diesen Übergang des BDCLK-Signals aktiviert
die Steuerschaltung 614 das FWD-Signal und deaktiviert
das BWD-Signal, um wiederum die bi-direktionale Verzögerungsleitung 602 in
den Vorwärts-Betriebsmodus zu
versetzen. In Reaktion auf die Platzierung in dem Vorwärtsmodus
wird das FDCLK-Signal gespiegelt, wie dies durch die Linie 706 dargestellt
ist, und dieses passiert die Verzögerungseinheiten 604A–H nunmehr
von links nach rechts, wie es durch die Linie 708 dargestellt
ist. Es ist darauf hinzuweisen, dass das UND-Gatter 616 das CLKDEL-Signal
in Reaktion auf diesen Übergang
des BDCLK-Signals nicht aktiviert, da das UND-Gatter durch das niedrige
OUT-Signal von der Steuerschaltung 614 deaktiviert ist.
-
An
diesem Punkt pflanzt sich das FDCLK-Signal in dem Vorwärts-Betriebsmodus
durch die Verzögerungseinheiten 604A–H fort,
wie dies durch die Linie 708 dargestellt ist, bis das Signal
das Ende der bi-direktionalen Verzögerungsleitung 602 erreicht und
das Ausgangssignal HOUTF von der Verzögerungseinheit 604H wiederum
einen Übergang
hat. In Reaktion auf diesen Übergang
des HOUTF-Signals deaktiviert die Steuerschaltung 614 das
FWD-Signal und aktiviert das BWD-Signal, wodurch die bi-direktionale
Verzögerungsleitung 602 in
den Rückwärtsmodus
versetzt wird und das FDCLK-Signal wiederum gespiegelt wird, wie
dies durch die Linie 710 dargestellt ist. Das FDCLK-Signal
beginnt wiederum, sich durch die Verzögerungseinheiten 604A–H im Rückwärtsmodus
fortzupflanzen, wie es durch die Linie 712 dargestellt
ist. Während
sich das FDCLK-Signal im Rückwärtsmodus
durch die Verzögerungseinheiten 604A–H fortpflanzt,
empfängt
die Steuerschaltung 614 die nachfolgende steigende Flanke
des CLKBUF-Signals, die das Eingangspuffer 608 in Reaktion
auf die steigende Flanke N + 1 des CLK- Signals erzeugt. In Reaktion auf diese
steigende Flanke des CLKBUF-Signals aktiviert die Steuerschaltung 614 das
FWD-Signal und deaktiviert das BWD-Signal, wodurch die bi-direktionale
Verzögerungsleitung 602 in
den Vorwärtsmodus
versetzt wird und wiederum das FDCLK-Signal gespiegelt wird, wie
es durch die Linie 714 dargestellt ist. Die Linie 716 in 7 zeigt
an, dass die Spiegelung des FDCLK-Signals, die durch die Linie 714 veranschaulicht
ist, in Reaktion auf die nachfolgende steigende Flanke des CLKBUF-Signals
stattfindet. Es ist darauf hinzuweisen, dass diese Spiegelung des
FDCLK-Signals in der Verzögerungseinheit 604A–H stattfindet,
bis zu der sich das FDCLK-Signal fortgepflanzt hat, wenn die steigende
Flanke des CLKBUF-Signals auftritt, während sie wie bei den früheren Spiegelungen 702, 706 und 710 weder
in der Verzögerungseinheit 604A noch
in der Verzögerungseinheit 604H auftritt.
-
An
diesem Punkt pflanzt sich das FDCLK-Signal durch die Verzögerungseinheiten 604A–H im Vorwärtsmodus
von links nach rechts fort, wie es durch die Linie 718 dargestellt
ist, bis das Ausgangssignal HOUTF von der Verzögerungseinheit 604H wiederum
einen Übergang
hat, wobei die Steuerschaltung 614 an diesem Punkt das
FWD-Signal deaktiviert und das BWD-Signal aktiviert, um die bi-direktionale
Verzögerungsleitung 602 in
den Rückwärtsmodus
zu versetzen und das FDCLK-Signal zu spiegeln, wie dies durch die
Linie 720 dargestellt ist. Im Rückwärtsmodus pflanzt sich das FDCLK-Signal von
rechts nach links durch die Verzögerungseinheiten 604A–H fort,
wie dies durch die Linie 722 veranschaulicht ist, bis das
BDCLK-Signal von der Verzögerungseinheit 604A einen Übergang
hat. In Reaktion auf diesen Übergang
des BDCLK-Signals aktiviert die Steuerschaltung 614 das
DEC-Signal, wodurch der Zähler 606 zum
Dekrementieren des Zählstands CNT
von 1 auf 0 veranlasst wird. Auch in Reaktion auf diesen Übergang
des BDCLK-Signals aktiviert die Steuerschaltung 614 das
FWD-Signal und deaktiviert das BWD-Signal, so dass die bi-direktionale Verzögerungsleitung 602 wiederum
in den Vorwärts-Betriebsmodus
versetzt wird. In Reaktion auf das Versetzen in den Vorwärtsmodus
wird das FDCLK-Signal gespiegelt, wie es durch die Linie 724 dargestellt
ist, und es passiert nunmehr von links nach rechts durch die Verzögerungseinheiten 604A–H, wie
es durch die Linie 726 angedeutet ist. An diesem Punkt
aktiviert die Steuerschaltung 614 auch das OUT-Signal,
um dadurch das UND-Gatter 616 freizugeben. Es ist darauf
hinzuweisen, dass die Steuerschaltung 614 das OUT-Signal
erst dann aktiviert, nachdem das FDCLK-Signal begonnen hat, sich
durch die Verzögerungseinheiten 604A–H im Vorwärts-Be triebsmodus
fortzupflanzen und nachdem der Übergang
des BDCLK-Signals erfolgt ist. Somit wird das UND-Gatter 616 erst
nach dem Auftreten dieses Übergangs
des BDCLK-Signals aktiviert, so dass es somit das CLKDEL-Signal
in Reaktion auf den Übergang
des BDCLK-Signals nicht aktiviert.
-
Das
FDCLK-Signal pflanzt sich dann durch die Verzögerungseinheiten 604A–H in dem
Vorwärtsmodus
von rechts nach links fort, wie dies durch die Linie 726 dargestellt
ist, bis das Ausgangssignal HOUTF von der Verzögerungseinheit 604H wiederum
einen Übergang
hat, und an diesem Punkt deaktiviert die Steuerschaltung 614 das
FWD-Signal, und sie aktiviert das BWD-Signal, um die bidirektionale Verzögerungsleitung 602 in
den Rückwärtsmodus
zu versetzen und das FDCLK-Signal zu spiegeln, wie es durch die
Linie 728 dargestellt ist. In dem Rückwärtsmodus pflanzt sich das FDCLK-Signal
von rechts nach links durch die Verzögerungseinheiten 604A–H fort,
wie es durch die Linie 730 dargestellt ist, bis das BDCLK-Signal
von der Verzögerungseinheit 604A einen Übergang
hat. Das UND-Gatter 616 steuert
das CLKDEL-Signal in Reaktion auf die steigende Flanke des BDCLK-Signals
in den hohen Zustand, und das Ausgangspuffer 612 steuert
das CLKSYNC-Signal in Reaktion auf das hohe CLKDEL-Signal in den
hohen Zustand. Die steigende Flanke des CLKSYNC-Signals ist mit
der steigenden Flanke N + 2 des CLK-Signals synchronisiert (in 7 nicht
dargestellt), welches 2TCK nach der steigenden Flanke N des CLK-Signals
auftritt, wobei TCK die Periode bzw. Dauer des CLK-Signals ist.
Die SMD 600 arbeitet in dieser Weise zum Erzeugen des CLKSYNC-Signals, das
mit jeder zweiten steigenden Flanke des CLK-Signals synchronisiert
ist.
-
In
der SND 600 wird die bi-direktionale Verzögerungsleitung 602 abwechselnd
im Vorwärtsmodus
und im Rückwärtsmodus
betrieben, um eine Vorwärtsverzögerung FD
zu erzeugen, bei der es sich um die Verzögerung handelt, die den Linien 700, 704, 708 und 712 entspricht.
Die Spiegelung des FDCLK-Signals, die durch die Linie 714 dargestellt
ist und die in Reaktion auf die zweite steigende Flanke des CLKBUS-Signals
auftritt, initiiert das Ersetzen der Vorwärtsverzögerung FD, um damit eine Rückwärtsverzögerung BD
zu erzeugen, bei der es sich um die den Linien 718, 722, 726 und 730 entsprechende
Verzögerung
handelt. Die bidirektionale Verzögerungsleitung 602 arbeitet
ebenfalls abwechselnd im Vorwärtsmodus
und im Rückwärtsmodus beim
Erzeugen der Rückwärtsverzögerung BD.
Die Vorwärtsverzögerung FD
und die Rückwärtsverzögerung BD
besitzen jeweils einen Wert von TCK – (D1 + D2), wie dies auch
bei den herkömmlichen
Vorwärts- und Rückwärtsverzögerungsleitungen 108, 114 der 1 sowie
bei der herkömmlichen
bi-direktionalen Verzögerungsleitung 302 der 3 der
Fall ist. Während
der Erzeugung der Vorwärtsverzögerung FD
inkrementiert der Zähler 606 den
Zählstand CNT,
um die Anzahl von Malen anzuzeigen, die das FDCLK-Signal während der
Erzeugung der Vorwärtsverzögerung gespiegelt
worden ist. Dieser Zählstand CNT
wird danach dekrementiert, um das FDCLK-Signal während der Erzeugung der Rückwärtsverzögerung BD
genauso häufig
zu spiegeln.
-
Im
Gegensatz zu der herkömmlichen
bi-direktionalen Verzögerungsleitung 302 arbeitet
die bi-direktionale Verzögerungsleitung 602 abwechselnd
im Vorwärtsmodus
und im Rückwärtsmodus beim
Erzeugen der jeweiligen Verzögerung
FD, BD. Dies ermöglicht,
dass die bi-direktionale Verzögerungsleitung 602 viel
weniger Verzögerungseinheiten 604A–H als die
herkömmliche
bi-direktionale Verzögerungsleitung 302 aufweist.
Der Grund hierfür
besteht darin, dass die herkömmliche
direktionale Verzögerungsleitung 302 die
Anzahl von Verzögerungseinheiten 310A–N aufweisen
muss, die zum Erzeugen der maximalen Vorwärts- und Rückwärtsverzögerung FD, BD erforderlich
sind. Im Gegensatz dazu kann die bi-direktionale Verzögerungsleitung 602 eine
weit geringere Anzahl von Verzögerungseinheiten 604A–H aufweisen,
wobei das FDCLK-Signal einfach dadurch für längere Perioden verzögert wird, dass
es mehrmals durch die Einheit gespiegelt wird, um dadurch eine längere Verzögerung zu
erzeugen. Durch die Verwendung einer geringeren Anzahl von Verzögerungseinheiten 604A–H kann
die bi-direktionale Verzögerungsleitung 602 körperlich
kleiner ausgebildet werden und weniger Energie verbrauchen, als
dies bei der bi-direktionalen Verzögerungsleitung 302 der
Fall ist.
-
8 zeigt
eine schematische Darstellung einer Ausführungsform der Verzögerungseinheit 604A der 6.
Die Verzögerungseinheiten 604A–H in der
bi-direktionalen Verzögerungsleitung 602 sind alle
identisch, so dass zum Zweck der Verkürzung nur die Verzögerungseinheit 604A gezeigt
und unter Bezugnahme auf 8 ausführlicher beschrieben wird.
Die Verzögerungseinheit 604A beinhaltet
eine erste Gruppe von PMOS- und NMOS-Transistoren 800 bis 806,
die zwischen einem ersten Knoten 808 und einem zweiten
Knoten 810 in Serie verbunden sind, sowie eine zweite Gruppe
von PMOS- und NMOS-Transistoren 812 bis 818, die
zwischen dem ersten und dem zweiten Knoten in Serie verbunden sind.
Das Gate des PMOS-Transistors 802 ist mit einem Vorwärtsausgangsknoten 820 gekoppelt,
und das Gate des PMOS-Transistors 814 ist mit einem Rückwärtsausgangsknoten 820 gekoppelt.
Wenn die Verzögerungseinheit 604A im
Vorwärtsmodus
arbeitet, wird ein Vorwärtsausgangssignal
AOUTF an dem Knoten 820 entwickelt, und wenn die Verzögerungseinheit
im Rückwärtsmodus
arbeitet, wird ein Rückwärts-Ausgangssignal
AOUTB an dem Knoten 822 entwickelt. Bei der Verzögerungseinheit 604A entspricht
das AOUTB-Signal dem BDCLK-Signal von der bi-direktionalen Verzögerungseinheit 602.
-
Die
Verzögerungseinheit 604A beinhaltet ferner
einen PMOS-Vorladungstransistor 824, der zwischen den Knoten 808 und
eine Versorgungsspannungsquelle VCC gekoppelt ist und eine Vorladungsspannung
PBIAS empfängt.
Der PMOS-Vorladungstransistor 824 liefert
einen relativ konstanten Ladestrom IC mit einem Wert, der durch
den Wert der Vorladungsspannung PBIAS bestimmt ist. In ähnlicher
Weise ist ein NMOS-Vorladungstransistor 826 zwischen den
Knoten 810 und eine Referenzspannungsquelle gekoppelt und
empfängt
eine Vorladungsspannung NBIAS. Der NMOS-Vorladungstransistor 826 liefert
einen relativ konstanten Ladestrom IC mit einem Wert, der durch
den Wert der Vorladungsspannung NBIAS bestimmt ist. Die Vorladungsspannungen
PBIAS und NBIAS weisen Werte auf, die dazu führen, dass die durch die Vorladungstransistoren 824 und 826 gelieferten
Ladeströme
IC gleich sind, wie dies im Folgenden noch ausführlicher beschrieben wird.
-
Der
PMOS-Transistor 800 und der NMOS-Transistor 806 empfangen
das Vorwärtssteuersignal
FWD, während
der PMOS-Transistor 812 und der NMOS-Transistor 818 das
Rückwärtssteuersignal
BWD empfangen. Das FWD-Signal und das BWD-Signal sind aktive hohe
sowie komplementäre Signale,
wobei dies bedeutet, dass dann, wenn das FWD-Signal hoch ist, das
BWD-Signal niedrig ist, sowie dann, wenn das BWD-Signal hoch ist,
das FWD-Signal niedrig ist. Der NMOS-Transistor 804 empfängt ein
Vorwärtseingangssignal
AINF, das dem FDCLK-Signal in der Verzögerungseinheit 604B angelegt.
Der NMOS-Transistor 816 empfängt ein Rückwärtseingangssignal AINB von
der benachbarten Verzögerungseinheit 604B (in 8 nicht
dargestellt), und das AOUTF-Signal wird als BINF-Signal an die Verzögerungseinheit 604B angelegt.
-
Die
Verzögerungseinheit 604A wird
zusammen mit den Verzögerungseinheiten 604B–H in der bi-direktionalen
Verzögerungsleitung 602 der 6 in
der gleichen Weise vorgeladen, wie dies vorstehend für die herkömmlichen
Verzögerungseinheiten 310A–N der 4 beschrieben
worden ist, so dass zur Verkürzung
dieser Vorgang nicht nochmals ausführlich beschrieben wird. Darüber hinaus
arbeiten auch die Transistoren 800 bis 806 und 812 bis 818 in der
gleichen Weise wie die entsprechenden Transistoren 402 bis 416 in
den herkömmlichen
bi-direktionalen Verzögerungseinheiten 310A–N der 4,
so dass auch deren Betrieb nicht nochmals ausführlich beschrieben wird. In
der Verzögerungseinheit 604A liefern
die Vorladungstransistoren 824 und 826 den Ladestrom
IC zum Laden und Entladen der Knoten 820 und 822 während des
Betriebs der Verzögerungseinheit.
Der Wert des Ladestroms IC ist auf einen Wert eingestellt, der viel
niedriger ist als der Drain-Source-Strom, der von den Transistoren 800 bis 806 und 812 bis 818 bereitgestellt
werden kann, wenn diese Transistoren eingeschaltet sind. Auf diese
Weise ist es der Ladestrom IC, der die Rate bestimmt, mit der die
Knoten 820 und 822 geladen und entladen werden.
Im Gegensatz dazu ist es bei den herkömmlichen Verzögerungseinheiten 310A–N der 4 der
Drain-Source-Strom der NMOS- und der PMOS-Transistoren 402 bis 416 (4),
der die Rate bestimmt, mit der die entsprechenden Knoten geladen
und entladen werden, wobei dies einen nachteiligen Einfluss auf
die Auflösung
der SMD 300 haben kann, wie dies bereits erwähnt worden
ist.
-
Der
analoge Betrieb der Verzögerungseinheit 604A wird
nun in der Weise beschrieben, als wenn es sich bei der Verzögerungseinheit
um die letzte Verzögerungseinheit 604A–H handelt,
die das angelegte FDCLK-Signal verzögert, wenn die nächste bzw.
nachfolgende steigende Flanke des CLKBUF-Signals empfangen wird,
wie dies vorstehend unter Bezugnahme auf 7 erläutert worden
ist. Der analoge Betrieb der Verzögerungseinheit 604A wird
nun so beschrieben, als wenn die Verzögerungseinheit der Verzögerungseinheit
entspräche,
die das angelegte FDCLK-Signal verzögert, wenn dieses Signal gespiegelt
wird, wie dies durch die Linie 714 in 7 dargestellt
ist. Wie vorstehend erwähnt
worden ist, ist es der analoge Betrieb dieser abschließenden Verzögerungseinheit,
der die Auflösung
der SMD 600 bestimmt (6). In dieser
Situation sei angenommen, dass das AOUTF-Signal zu Beginn hoch und
das AOUTB-Signal zu Beginn niedrig ist und das FWD- und BWD-Signal
niedrig bzw. hoch sind, so dass die Verzögerungseinheit in dem Rückwärts-Betriebsmodus
angeordnet ist. Das hohe BWD-Si gnal schaltet die Transistoren 818 und 800 ein,
und alle anderen Transistoren sind zu Beginn ausgeschaltet. Ein
kleines Signal-Zeitsteuerdiagramm neben dem Knoten 820 veranschaulicht
das AOUTF-Signal gegenüber
der Zeit und zeigt, dass das AOUTF-Signal vor einem Zeitpunkt T0
hoch ist.
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Zu
dem Zeitpunkt T0 geht das AINB-Signal von der benachbarten Verzögerungseinheit 604 hoch,
wodurch der Transistor 816 eingeschaltet wird und der Knoten 820 durch
die eingeschalteten Transistoren 816, 818 und
durch den Vorladungstransistor 826 entladen wird. Wenn
der Knoten 820 entladen wird, beginnt das AOUTF-Signal,
niedrig zu werden, wie dies in dem Signal-Diagramm dargestellt ist.
Wie vorstehend erwähnt
worden ist, ist die Rate, mit der der Knoten 820 entlädt, durch
den durch den Vorladungstransistor 826 fließenden Strom
IC bestimmt, der viel geringer ist als die Drain-Source-Ströme, die durch
die Transistoren 816, 818 fließen können. Es ist darauf hinzuweisen,
dass beim Entladen des Knotens 820 der Transistor 802 beginnt
einzuschalten, um dadurch mit dem Laden des Knotens 822 auf
einen hohen Zustand durch die eingeschalteten Transistoren 800, 802 und
den Vorladungstransistor 824 zu beginnen. Ein kleines Signal-Zeitsteuerdiagramm neben
dem Knoten 822 veranschaulicht das AOUTB-Signal als Funktion
der Zeit und zeigt ferner, dass das AOUTB-Signal vor einem Zeitpunkt
T0 niedrig ist und dass an dem Zeitpunkt T0 der Knoten durch die
Transistoren 800, 802, 824 auf einen
hohen Zustand zu laden beginnt. Die Rate, mit der der Knoten 822 lädt, ist
ebenfalls durch den durch den Vorladungstransistor 824 fließenden Strom
IC bestimmt.
-
Zu
einem Zeitpunkt T1 wird die nächste
steigende Flanke des CLKBUF-Signals empfangen, und das FWD-Signal
sowie das BWD-Signal gelangen in den hohen bzw. niedrigen Zustand.
In Reaktion auf das hohe FWD-Signal und das niedrige BWD-Signal beginnt
die Verzögerungseinheit 604A den
Betrieb im Vorwärtsmodus,
und die Transistoren 818 und 800 schalten AUS
und die Transistoren 806 und 812 EIN, und zwar
in Reaktion auf das FWD- und das BWD-Signal. An diesem Punkt ist
das AINF-Signal von der benachbarten Verzögerungseinheit 604 hoch,
so dass auch der Transistor 804 eingeschaltet wird. Der Knoten 822 beginnt
durch die eingeschalteten Transistoren 804, 806 und 826 zu
entladen, und zwar mit einer Rate, die durch den durch den Vorladungstransistor 826 fließenden Strom
IC bestimmt ist, wie dies in dem Signal-Zeitsteuerdiagramm dargestellt
ist. Es ist darauf hinzuweisen, dass der Knoten 822 mit
einer durch den Strom IC durch den Vorladungstransistor 824 bestimmten
Rate geladen wurde und nunmehr mit einer durch den Strom durch den
Vorladungstransistor 826 bestimmten Rate entladen wird,
so dass er somit mit der gleichen Rate geladen und entladen wird.
In Reaktion auf das niedrige AOUTB-Signal an dem Knoten 822 schaltet
den Transistor 814 EIN, und der Knoten 820 beginnt
durch die eingeschalteten Transistoren 814, 812 und 824 zu
laden. Die Rate, mit der der Knoten 820 lädt, ist
wiederum durch den Strom IC durch den Vorladungstransistor 824 bestimmt
und ist gleich der Rate, mit der der Knoten 820 zuvor entladen
wurde, wobei diese durch den durch den Vorladungstransistor 826 fließenden Strom
IC bestimmt wurde.
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Zu
einem Zeitpunkt T2 sind das AOUTB-Signal und das AOUTF-Signal auf
ihr ursprüngliches niedriges
bzw. hohes Niveau zurückgekehrt.
Da die Knoten 820 und 822 mit den gleichen Raten
geladen und entladen werden, welche durch den durch die Vorladungstransistoren 824, 826 fließenden Strom
IC bestimmt sind, ist das Intervall T0–T1 für das AOUTB- sowie das AOUTF-Signal
gleich dem Intervall T1–T2.
Als Ergebnis hiervon ist die durch die Verzögerungseinheit 604A eingebrachte
Verzögerung sowohl
im Vorwärts-Betriebsmodus
als auch im Rückwärts-Betriebsmodus gleich,
wobei dies bedeutet, dass die Auflösung der SMD 600 der 6 im Vergleich
zu der herkömmlichen
SMD 300 der 3 verbessert ist.
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9 zeigt
ein Funktionsblockdiagramm zur Erläuterung der Arbeitsweise der
bidirektionalen Verzögerungsleitung 602 im
Vorwärts-Betriebsmodus und
im Rückwärts-Betriebsmodus.
In 9 sind die beiden Verzögerungseinheiten 604A und 604B funktional
dargestellt. Bei der Verzögerungseinheit 604A entspricht
ein NAND-Gatter 950 den Transistoren 804, 806,
ein NAND-Gatter 952 entspricht den Transistoren 812, 814,
ein NAND-Gatter 954 entspricht den Transistoren 800, 802,
und ein NAND-Gatter 956 entspricht den Transistoren 816, 818.
Zwei Stromquellen 958 entsprechen dem Vorladungstransistor 826,
und zwei Stromquellen 960 entsprechen dem Vorladungstransistor 824.
Die Komponenten 962–972 in
der Verzögerungseinheit 604B entsprechen
jeweils den Komponenten 950–960 in der Verzögerungseinheit 604A.
Im Vorwärts-Betriebsmodus pflanzt
sich das FDCLK-Signal durch die NAND-Gatter 950, 952, 962 und 964 fort
und wird in der vorstehend beschriebenen Weise verzögert. Die NAND-Gatter 950, 952, 962 und 964 sind
fett dargestellt, um zu veranschaulichen, dass dies NAND-Gatter
in Kombination arbeiten, um den Verzögerungssignalpfad für das FDCLK-Signal während des
Vorwärtsmodus
bilden. Im Rückwärts-Betriebsmodus pflanzt
sich das FDCLK-Signal durch die NAND-Gatter 968, 966, 956 und 954 fort
und wird in der vorstehend beschriebenen Weise verzögert. Somit
arbeiten diese NAND-Gatter in Kombination zum Bilden des Verzögerungssignalpfads
für das
FDCLK-Signal während
des Rückwärtsmodus.
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10 zeigt
eine schematische Darstellung zur Erläuterung einer vereinfachten
Stromspiegelschaltung 1000 zum Erzeugen der Vorladungsspannung
PBIAS in Reaktion auf die Vorladungsspannung NBIAS. Die Spiegelschaltung 1000 beinhaltet einen
NMOS-Transistor 1002 mit den gleichen Betriebscharakteristiken
wie der Vorladungstransistor 826 in der Verzögerungseinheit 604A der 8.
Ein Dioden-gekoppelter PMOS-Transistor 1004 ist zwischen
einer Versorgungsspannungsquelle VCC und einer Referenzspannungsquelle
in Serie mit dem Transistor 1002 gekoppelt. Ein PMOS-Transistor 1006,
der dem Vorladungstransistor 824 in der Verzögerungseinheit 604A der 8 entspricht,
ist mit seinem Gate mit einem Knoten 1008 zum Empfangen der
PBIAS-Spannung gekoppelt und mit seiner Source mit der Versorgungsspannungsquelle
VCC gekoppelt. Die PMOS-Transistoren 1004, 1006 sind
derart angepasst, dass sie die gleichen Betriebscharakteristiken
aufweisen. Im Betrieb veranlasst der NMOS-Transistor 1000 in
Reaktion auf das NBIAS-Signal, dass ein Strom IC durch den Dioden-gekoppelten
PMOS-Transistor 1004 und
den NMOS-Transistor 1002 fließt. Der PMOS-Transistor 1004 hat
eine Gate-Source-Spannung VGS, die das Fließen des Stroms IC durch den
Transistor veranlasst. Der PMOS-Transistor 1006 hat die
gleiche Gate-Source-Spannung VGS, und da die Transistoren 1004, 1006 aneinander
angepasst sind, fließt
somit der Strom IC auch durch den PMOS-Transistor 1006.
Auf diese Weise ist bei Anpassung des PMOS-Transistors 1004 an
die PMOS-Transistoren 824 in der Verzögerungseinheit 604A der 8 der Strom
IC durch die PMOS-Transistoren 824 gleich dem
Strom IC durch die NMOS-Transistoren 826, wie dies zuvor
beschrieben worden ist.
-
11 zeigt
ein Funktionsblockdiagramm zur Erläuterung einer SMD 1100,
die ein synchronisiertes Taktsignal CLKSYNC mit steigenden und fallenden
Flanken generiert, die mit entsprechenden steigenden und fallenden
Flanken eines angelegten Taktsignals CLK synchronisiert werden.
Die SMD 1100 beinhaltet einen Eingangspuffer 1102 und
eine Verzögerungsleitung 1104,
die ein CLKBUF-Signal bzw. ein CLKUP-Signal in Reaktion auf ein
angelegtes Taktsignal CLK in der glei chen Weise erzeugen, wie dies
vorstehend für
die entsprechenden Komponenten in der SMD 600 der 6 beschrieben
worden ist. Das CLKBUF- und das CL-KUP-Signal werden an eine erste und
eine zweite Anstiegsflanken-SMD-Schaltung 1106, 1108 angelegt,
die den Komponenten in der SMD 600 entsprechen, die das CLKBUF-
und das CLKUP-Signal empfangen und in Reaktion auf diese Signale
das CLKDEL-Signal erzeugen. Die Schaltung 1106 erzeugt
ein Anstiegsflanken-verzögertes
Taktsignal CLKDELR1 mit einer gewünschten Verzögerung relativ
zu geraden, einander abwechselnden Flanken des CLK-Signals, und die
Schaltung 1108 erzeugt ein Anstiegsflanken-verzögertes Taktsignal
CLKDELR2 mit einer gewünschten
Verzögerung
relativ zu ungeraden, einander abwechselnden steigenden Flanken
des CLK-Signals. Ein ODER-Gatter 1110 empfängt die CLKDELR1-2-Signale
und erzeugt in Reaktion auf diese Signale einen Anstiegsflanken-Abtastimpuls RES.
Ein RS-Flipflop 1112, das durch zwei über Kreuz gekoppelte NOR-Gatter 1114, 1116 gebildet ist,
empfängt
das RES-Signal an einem Setzeingang und erzeugt ein CLKDEL-Signal
mit steigenden Flanken, die eine vorbestimmte Verzögerung relativ
zu steigenden Flanken des CLK-Signals aufweisen. In Reaktion auf
das CLKDEL-Signal erzeugt ein Ausgangspuffer 1118 ein CLKSYNC-Signal
mit steigenden Flanken, die mit steigenden Flanken des CLK-Signals synchronisiert
sind.
-
Ein
Eingangspuffer 1120 und eine Verzögerungsleitung 1122 entwickeln
ein CLKBUF*- bzw. ein CLKUP*-Signal in Reaktion auf ein angelegtes
komplementäres
Taktsignal CLK*, in der gleichen Weise, wie dies vorstehend für die entsprechenden
Komponenten bei der SMD 600 der 6 beschrieben
worden ist. Das CLKBUF*- und das CLKUP*-Signal werden an SMD-Schaltungen 1124, 1126 angelegt,
die den Komponenten in der SMD 600 entsprechen, welche
das CLKBUF- und
das CLKUP-Signal empfangen und in Reaktion auf diese Signale das
CLKDEL-Signal erzeugen. Die Schaltung 1124 erzeugt ein
Abfallflanken-verzögertes
Taktsignal CLKDELF1 mit einer gewünschten Verzögerung relativ
zu geraden, einander abwechselnden fallenden Flanken des CLK-Signals,
und die Schaltung 1126 erzeugt ein Abfallflanken-verzögertes Taktsignal
CLKDELF2 mit einer gewünschten
Verzögerung
relativ zu ungeraden, einander abwechselnden fallenden Flanken des CLK-Signals.
Das ODER-Gatter 1110 empfängt die CLKDELF1-2-Signale
und erzeugt einen Abfallsflanken-Abtastimpuls FES in Reaktion auf
diese Signale. Das RS-Flipflop 1112 empfängt das
FES-Signal an einem Rücksetzeingang
und erzeugt das CLKDEL-Signal mit fallenden Flanken, die eine vorbe stimmte
Verzögerung
relativ zu fallenden Flanken des CLK-Signals aufweisen. Das Ausgangspuffer 1118 erzeugt
das CLKSYNC-Signal mit fallenden Flanken, die mit fallenden Flanken
des CLK-Signals synchronisiert sind, in Reaktion auf das CLKDEL-Signal.
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12 zeigt
ein Funktionsblockdiagramm einer Speichervorrichtung 800,
die die SMD 600 der 6 und/oder
die SMD 1100 der 11 beinhaltet. Bei
der Speichervorrichtung 800 in 12 handelt
es sich um eine synchrone Direktzugriffs-Speichervorrichtung („SDRAM") mit doppelter Datenrate
(DDR), obwohl die vorstehend beschriebenen Prinzipien bei jeglicher
Speichervorrichtung anwendbar sind, die eine SMD zum Synchronisieren
von internen und externen Signalen aufweisen kann, wie z. B. herkömmliche
synchrone DRAMS (SDRAMs) sowie bausteinartige Speichervorrichtungen
wie SLDRAMs und RDRAMs, wobei sie ebenso bei einer beliebigen integrierten
Schaltung anwendbar sind, die interne und externe Taktsignale synchronisieren
muss.
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Die
Speichervorrichtung 800 beinhaltet ein Adressenregister 802,
das Reihen-, Spalten- und Bereichsadressen über einen Adressbus ADDR empfängt, wobei
eine Speichersteuerung (nicht gezeigt) typischerweise die Adressen
liefert. Das Adressenregister 802 empfängt eine Reihenadresse und
eine Bereichsadresse, die an einen Reihenadressen-Multiplexer 804 bzw.
eine Bereichs-Steuerlogikschaltung 806 angelegt werden.
Der Reihenadressen-Multiplexer 804 legt entweder die von
dem Adressenregister 802 empfangene Reihenadresse oder
eine Auffrisch-Reihenadresse von einem Auffrischzähler 808 an
eine Mehrzahl von Reihenadressen-Zwischenspeicher- und Decodereinrichtungen 810A–D an. Die Bereichssteuerlogik 806 aktiviert
die Reihenadressen-Zwischenspeicher- und Decodereinrichtungen 810A–D entweder
entsprechend der von dem Adressenregister 802 empfangenen
Bereichsadresse oder entsprechend einer Auffrisch-Bereichsadresse
von dem Auffrischzähler 808,
und die aktivierte Reihenadressen-Zwischenspeicher- und Decodereinrichtung nimmt
ein Zwischenspeichern und Decodieren der empfangenen Reihenadresse
vor. In Reaktion auf die decodierte Reihenadresse legt die aktivierte
Reihenadresse-Zwischenspeicher- und Decodereinrichtung 810A–D verschiedene
Signale an einen entsprechenden Speicherbereich 812A–D an, um
dadurch eine Reihe von Speicherzellen zu aktivieren, die den decodierten
Reihenadressen entsprechen. Jeder Speicherbereich 812A–D beinhaltet
ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen, die
in Reihen Spalten angeordnet sind, und die in den Speicherzellen
in der aktivierten Reihe gespeicherten Daten werden in Abtastverstärkern in
dem entsprechenden Speicherbereich gespeichert. Der Reihenadressen-Multiplexer 804 führt die
Auffrisch-Reihenadresse von dem Auffrischzähler 808 den Decodern 810A–D zu, und
die Bereichs-Steuerlogikschaltung 806 verwendet die Auffrisch-Bereichsadresse
von dem Auffrischzähler,
wenn die Speichervorrichtung 800 in Reaktion auf einen
der Speichervorrichtung 800 zugeführten Auto-Auffrischbefehl
oder Selbstauffrischbefehl in einem Autoauffrisch-Betriebsmodus
oder in einem Selbstauffrisch-Betriebsmodus
arbeitet, wie dies den Fachleuten klar ist.
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Eine
Spaltenadresse wird dem ADDR-Bus nach den Reihen- und Bereichsadressen
zugeführt, und
das Adressenregister 802 führt die Spaltenadresse einem
Spaltenadressenzähler
und Zwischenspeicher 814 zu, der wiederum die Spaltenadresse zwischenspeichert
und die zwischengespeicherte Spaltenadresse einer Mehrzahl von Spalten-Decodern 816A–D zuführt. Die
Bereichssteuerlogik 806 aktiviert den Spalten-Decoder 816A–D entsprechend der
empfangenen Bereichsadresse, und der aktivierte Spalten-Decoder
decodiert die zugeführte
Spaltenadresse. In Abhängigkeit
von dem Betriebsmodus der Speichervorrichtung 800 führt der
Spaltenadresszähler
und Zwischenspeicher 814 die zwischengespeicherte Spaltenadresse
entweder direkt den Decodern 816A–D zu oder er führt den
Decodern eine Abfolge von Spaltenadressen, beginnend mit der Spaltenadresse,
zu, die durch das Adressenregister 802 bereitgestellt wird.
In Reaktion auf die Spaltenadresse von dem Zähler und Zwischenspeicher 814 führt der
aktivierte Spalten-Decoder 816A–D Decodier- und Steuersignale
einer I/O-Steuer- und
Datenmaskierschaltung 818 zu, die wiederum auf die Speicherzellen
zugreift, die der decodierten Spaltenadresse in der aktivierten
Reihe von Speicherzellen in dem Speicherbereich 812A–D entsprechen,
auf den zugegriffen wird.
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Während Datenlesevorgängen werden
aus den Speicherzellen, auf die zugegriffen wird, ausgelesene Daten
durch die I/O-Steuer- und Datenmaskierschaltung 818 mit
einem Lesezwischenspeicher 820 gekoppelt. Die I/O-Steuer-
und Datenmaskierschaltung 818 liefert N Bits von Daten
an den Lesezwischenspeicher 820, der dann zwei N/2-Bit-Worte einem
Multiplexer 822 zuführt.
Bei dem Ausführungsbeispiel
der 12 liefert die Schaltung 818 64 Bits an
den Lesezwischenspeicher 820, der wiederum zwei 32-Bit-Worte
an den Multiplexer 822 liefert. Ein Datentreiber 824 empfängt sequenziell
die N/2-Bit-Worte von dem Multiplexer 802 sowie auch ein
Datenabtastimpulssignal DQS von einem Abtastimpulssignalgenerator 826 sowie
das verzögerte Taktsignal
CLKDEL von der SMD 600/1100. Das DQS-Signal wird
von einer externen Schaltung als Speichersteuerung (nicht gezeigt)
beim Zwischenspeichern von Daten von der Speichervorrichtung 800 während Lesevorgängen verwendet.
In Reaktion auf das verzögerte
Taktsignal CLKDEL gibt der Datentreiber 824 sequenziell
die empfangenen N/2-Bit-Worte als entsprechendes Datenwort DQ aus,
wobei jedes Datenwort synchron mit einer steigenden oder fallenden
Flanke eines CLK-Signals ausgegeben wird, das zum Takten der Speichervorrichtung 800 angelegt
wird. Der Datentreiber 824 gibt auch das Datenabtastimpulssignal
DQS aus, das steigende und fallende Flanken synchron mit den steigenden
bzw. fallenden Flanken des CLK-Signals aufweist. Jedes Datenwort
DQ und das Datenabtastimpulssignal DQS bilden kollektiv einen Datenbus DATA.
Für die
Fachleute ist erkennbar, dass es sich bei dem CLKDEL-Signal von der SMD 600/1100 um eine
verzögerte
Version des CLK-Signals handelt, und die SMD 600/1100 stellt
die Verzögerung
des CLKDEL-Signals relativ zu dem CLK-Signal ein, um sicherzustellen,
dass das DQS-Signal und die DQ-Worte synchron mit dem CLK-Signal
auf dem Bus DATA platziert werden, wie dies vorstehend unter Bezugnahme
auf die 6 und 11 beschrieben
worden ist. Der Datenbus DATA beinhaltet auch Maskiersignale DM0-M,
die im Folgenden unter Bezugnahme auf Datenschreibvorgänge noch
ausführlicher
beschrieben werden.
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Während Datenschreibvorgängen legt
eine externe Schaltung, wie z. B. eine Speichersteuerung (nicht
gezeigt), N/2-Bit-Datenworte DQ, das Abtastimpulssignal DQS sowie
entsprechende Datenmaskiersignale DM0-X an den Datenbus DATA an.
Ein Datenempfänger 828 empfängt jedes
DQ-Wort und die zugehörigen
DM0-X-Signale und
führt diese
Signale Eingangsregistern 830 zu, die durch das DQS-Signal getaktet werden.
In Reaktion auf eine steigende Flanke des DQS-Signals nehmen die
Eingangsregister 830 eine Zwischenspeicherung eines ersten
N/2-Bit-DQ-Worts
und der zugehörigen DM0-X-Signale
vor, und in Reaktion auf eine sinkende Flanke des DQS-Signals nehmen
die Eingangsregister eine Zwischenspeicherung des zweiten N/2-Bit-DQ-Worts
sowie der zugehörigen
DM0-X-Signale vor. Das Eingangsregister 830 liefert die
beiden zwischengespeicherten N/2-Bit-DQ-Worte
als N-Bit-Wort an einen Schreib-FIFO und Treiber 832, der
das angelegte DQ-Wort und die angelegten DM0-X-Signale in dem Schreib-FIFO
und Treiber in Reaktion auf das DQS-Signal taktet. Das DQ-Wort wird
in Reaktion auf das CLK-Signal aus dem Schreib-FIFO und Treiber 832 getaktet
und an die I/O- Steuer-
und Maskierschaltung 818 gegeben. Die I/O-Steuer- und Maskierschaltung 818 transferiert das
DQ-Wort zu den adressierten Speicherzellen in dem Bereich 812A–D, auf
den zugegriffen wird, und zwar nach Maßgabe der DM0-X-Signale, die
zum selektiven Maskieren von Bits oder Gruppen von Bits in den DQ-Worten (d. h. In
den Schreibdaten) verwendet werden können, die in die adressierten
Speicherzellen eingeschrieben werden.
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Ein
Steuerlogik- und Befehls-Decodierer 834 empfängt eine
Mehrzahl von Befehls- und Taktsignalen über einen Steuerbus CONT, und
zwar typischerweise von einer externen Schaltung, wie z. B. einer Speichersteuerung
(nicht gezeigt). Die Befehlssignale beinhalten ein Chipauswählsignal
CS*, ein Schreibfreigabesignal WE*, ein Spaltenadressen-Abtastimpulssignal
CAS* sowie ein Reihenadressen-Abtastimpulssignal RAS*, während die
Taktsignale ein Taktfreigabesignal CKE* sowie komplementäre Taktsignale
CLK, CLK* beinhalten, wobei das „*" das Signal als im aktiven niedrigen
Zustand befindlich bezeichnet. Die Befehlssignale CS*, WS*, CAS* und
RAS* werden auf Werte gesteuert, die einem betreffenden Befehl entsprechen,
wie z. B. einem Lesebefehl, einem Schreibbefehl oder einem Auto-Auffrischbefehl.
In Reaktion auf die Taktsignale CLK, CLK* nimmt der Befehls-Decoder 834 eine
Zwischenspeicherung und Decodierung eines angelegten Befehls vor
und erzeugt eine Abfolge von Takt- und Steuersignalen, die die Komponenten 802–832 zum
Ausführen
der Funktion des zugeführten
Befehls steuern. Das Taktfreigabesignal CKE gibt das Takten des
Befehls-Decoders 834 durch die Taktsignale CLK, CLK* frei.
Der Befehls-Decoder 834 führt ein Zwischenspeichern der
Befehls- und Adressensignale bei positiven Flanken der CLK- und
CLK*-Signale aus (d. h. an dem Überkreuzungspunkt,
an dem CLK hoch wird und CLK* niedrig wird), während die Eingangsregister 830 und
die Datentreiber 824 in Reaktion auf beide Flanken des
Datenabtastimpulssignals DQS in die bzw. aus der Speichervorrichtung 800 transferieren,
wobei dies somit mit der doppelten Frequenz der Taktsignale CLK,
CLK* erfolgt. Der Grund hierfür
besteht darin, dass das DQS-Signal die gleiche Frequenz wie das
CLK-Signal und das CLK*-Signal aufweist. Die Speichervorrichtung 800 wird
als Speichervorrichtung mit doppelter Datenrate bezeichnet, da die
zu und von der Vorrichtung übertragenen
Datenworte DQ mit der doppelten Datenrate eines herkömmlichen
SDRAM übertragen
werden, der Daten mit einer Rate überträgt, die der Frequenz des angelegten
Taktsignals entspricht. Die Arbeitsweise der Steuerlogik und des
Befehls-Decodierers 38 beim Erzeugen der Steuersignale
und der Zeitsteuersignale ist im Detail herkömmlicher Art und wird daher
zur Verkürzung
der Beschreibung nicht ausführlich
erläutert.
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13 zeigt
ein Blockdiagramm eines Computersystems 900, das Computerschaltungseinrichtungen 902 beinhaltet,
die die Speichervorrichtung 800 der 12 aufweisen.
Typischerweise sind die Computerschaltungseinrichtungen 902 durch
Adressen-, Daten- und Steuerbusse mit der Speichervorrichtung 800 gekoppelt,
um das Einschreiben von Daten in die Speichervorrichtung sowie das
Auslesen von Daten aus der Speichervorrichtung zu ermöglichen.
Die Computerschaltungseinrichtungen 902 beinhalten Schaltungseinrichtungen
zum Ausführen von
verschiedenen Rechenfunktionen, wie z. B. zum Ausführen von
spezieller Software, um bestimmte Berechnungen oder Aufgaben auszuführen. Zusätzlich dazu
beinhaltet das Computersystem 900 eine oder mehrere Eingabevorrichtungen 904,
wie z. B. eine Tastatur oder eine Maus, die mit den Computerschaltungseinrichtungen 902 gekoppelt
sind, um eine Bedienungsperson in die Lage zu versetzen, eine Schnittstelle
mit dem Computersystem zu bilden. Typischerweise beinhaltet das
Computersystem 900 auch eine oder mehrere Ausgabevorrichtungen 906, die
mit den Computerschaltungseinrichtungen 902 gekoppelt sind,
wobei solche Ausgabevorrichtungen typischerweise einen Drucker und
ein Bildterminal beinhalten können.
Eine oder mehrere Datenspeichervorrichtungen 908 sind typischerweise
ebenfalls mit den Computerschaltungseinrichtungen 902 gekoppelt,
um Daten zu speichern oder Daten von externen Speichermedien (nicht
gezeigt) abzurufen. Beispiele von typischen Speichervorrichtungen 908 beinhalten
Festplatten und Disketten, Bandkassetten, Kompakt-Disk-Festspeicher
(CD-ROMs) sowie Kompakt-Disk-Schreib-Lese-Speicher (CD-RW-Speicher)
sowie digitale Videoplatten (DVDs).
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14 zeigt
ein Funktionsblockdiagramm zur Erläuterung eines weiteren Ausführungsbeispiels einer
SMD 1400, die acht SMDs 1402A–H beinhaltet, die kollektiv
ein verzögertes
Taktsignal CLKDEL in Reaktion auf ein angelegtes Taktsignal CLK
bei Anwendungen mit einer relativ langen Modellverzögerung D1
+ D2 erzeugen, wie dies noch ausführlicher erläutert wird.
Die feststehende Modellverzögerung D1
+ D2 bei den früheren
SMDs der 6 und 11 kann
zu einem fehlerhaften Betrieb führen, wenn
die Frequenz des verzögerten
CLK-Signals ansteigt. Der Grund hierfür besteht darin, dass bei steigender
Frequenz des CLK-Signals die feststehende Modellverzögerung D1
+ D2 zu einem relativ größeren Anteil
der Gesamtverzögerung
wird, die von jeder SMD bereitgestellt wird. Wenn die Frequenz des CLK-Signals
ausreichend hoch wird, muss die SMD möglicherweise beginnen, im Rückwärtsmodus
zu arbeiten, bevor sie die Flanke empfängt, die von der entsprechenden
Verzögerungsleitung
verzögert
wird. In diesem Fall kann die SMD das angelegte CLK-Signal nicht
korrekt verzögern,
wie dies den Fachleuten klar ist. Als Ergebnis hiervon kann es bei
steigenden Frequenzen der zu verzögernden CLK-Signale bei den
früheren
SMDs dazu kommen, dass die maximale Frequenz des verzögerbaren
CLK-Signals durch die durch die Verzögerungsleitung gebildete Verzögerung D1
+ D2 unerwünscht
begrenzt werden kann. Die SMD 1400 erhöht die von jeder SMD bereitgestellte
Verzögerung
und macht somit die feststehende Modellverzögerung D1 + D2 zu einem kleineren Anteil
der Gesamtverzögerung,
so dass ein angemessener Betrieb bei höheren Frequenzen des CLK-Signals
möglich
ist, wie dies im Folgenden noch ausführlicher erläutert wird.
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Jede
der SMDs 1402A–H
entspricht den Komponenten in der SMD 600 der 6,
die das CLKBUF- und das CLKUP-Signal empfangen und in Reaktion auf
diese Signale das CLKDEL-Signal generieren. Die SMD 1400 beinhaltet
ein Eingangspuffer 1404 und eine Verzögerungsleitung 1406,
die ein CLKBUF-Signal bzw. ein CLKUP-Signal in Reaktion auf ein
angelegtes Taktsignal CLK entwickeln, in der gleichen Weise wie
dies vorstehend für
die entsprechenden Komponenten bei der SMD 600 der 6 beschrieben
worden ist. Das CLKBUF-Signal und das CL-KUP-Signal werden durch eine Taktverteilungsschaltung 1408 angelegt,
die die Funktion eines Demultiplexers hat, um das CLKUP-Signal in
Reaktion auf einen durch einen Zähler 1410 generierten 2-Bit-Zählstand
an eine der vier SMDs 1402A–D zu liefern. Die Taktverteilungsschaltung 1408 liefert auch
das CLKBUF-Signal
an geeignete der SMDs 1402A–D, um den Vorwärts- und
den Rückwärts-Betriebsmodus jeder
SMD zu steuern. Ferner wird das CLKBUF-Signal durch einen Inverter 1412 zum
Takten des Zählers 1410 angelegt,
der wiederum den 2-Bit-Zählstand
ansprechend auf jede steigende Flanke des Ausgangs von dem Inverter
und somit ansprechend auf jede fallende Flanke des CLKBUF-Signals
inkrementiert. Die Taktverteilungsschaltung 1408 und der
Zähler 1410 arbeiten
in Kombination, um das CLKUP- und das CLKBUF-Signal derart an jede
SMD 1402A–D
anzulegen, dass die von jeder SMD geschaffene Vorwärts- und
Rückwärtsverzögerung doppelt
so lang ist wie bei der SMD 600 der 6 und den
SMDs 1106, 1108, 1124, 1126 der 11,
wie dies im Folgenden noch aus führlicher
erläutert
wird. Einem Fachmann sind die Schaltungseinrichtungen zum Bilden
der Taktverteilungsschaltung 1408 und des Zählers 1410 klar,
so dass aus Gründen
der Verkürzung
diese Schaltungseinrichtungen nicht ausführlicher beschrieben werden.
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Jede
der SMDs 1402A–D
generiert ein jeweiliges Anstiegsflanken-verzögertes Taktsignal CLKDELR1-CLKDELR4
mit einer gewünschten
Verzögerung
relativ zu einer entsprechenden steigenden Flanke des CLK-Signals.
Im Spezielleren generiert die SMD 1402A das CLKLDELR1-Signal,
das eine gewünschte
Verzögerung
relativ zu einer ersten steigenden Flanke des CLK-Signals sowie
zu jeder vierten steigenden Flanke des CLK-Signals im Anschluss
daran aufweist. Somit kann die SMD 1402A als Einrichtung
betrachtet werden, die ein CLKDELR1-Signal mit einer gewünschten
Verzögerung
relativ zu der ersten, fünften,
neunten, dreizehnten steigenden Flanke usw. des angelegten CLK-Signals
generiert. In ähnlicher
Weise generiert die SMD 1401B das CLKLDELR2-Signal, das
eine gewünschte
Verzögerung
relativ zu einer zweiten steigenden Flanke des CLK-Signals sowie
zu jeder vierten steigenden Flanke des CLK-Signals im Anschluss
daran aufweist. Somit kann die SMD 1402B als Einrichtung betrachtet
werden, die ein CLKLDELR2-Signal mit einer gewünschten Verzögerung relativ
zu der zweiten, sechsten, zehnten, vierzehnten steigenden Flanke usw.
des angelegten CLK-Signals aufweist. Die SMDs 1402C und 1402D generieren
in ähnlicher Weise
das CLKLDELR3-Signal und das CLKLDELR4-Signal mit den gewünschten
Verzögerungen
relativ zu einer dritten bzw. vierten steigenden Flanke des CLK-Signals
sowie relativ zu jeder vierten steigenden Flanke des CLK-Signals
im Anschluss daran. Ein NOR-Gatter 1414 empfängt die CLKDELR1-4-Signale
und legt diese durch einen Inverter 1415 an einen Ausgang
an, um in Reaktion auf diese Signale einen Anstiegsflanken-Abtastimpuls RES
zu generieren. Ein durch zwei über
Kreuz gekoppelte NOR-Gatter 1418, 1420 gebildetes
RS-Flipflop 1416 empfängt
das RES-Signal an einem Setzeingang und erzeugt das CLKDEL-Signal,
das steigende Flanken aufweist, die eine vorbestimmte Verzögerung relativ
zu steigenden Flanken des CLK-Signals besitzen.
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Ein
Eingangspuffer 1422 und eine Verzögerungsleitung 1424 entwickeln
ein CLKBUF*-Signal bzw. ein CLKUP*-Signal in Reaktion auf ein angelegtes
komplementäres
Taktsignal CLK* in der gleichen Weise, wie dies vorstehend für das Puffer 1404 und die
Verzögerungsleitung 1406 beschrieben
worden ist. Eine Taktvertei lungsschaltung 1426, ein Zähler 428 und
ein Inverter 1430 arbeiten in der gleichen Weise wie die
entsprechenden Komponenten 1408, 1410 bzw. 1412 zum
Anlegen von jeweiligen steigenden Flanken des CLKUP*- und des CLKBUF-Signals an
die SMDs 1402E–H.
Jede der SMDs 1402E–H
generiert ein jeweiliges Abfallsflanken-verzögertes Taktsignal CLKDELF1-CLKDELF4
mit einer gewünschten
Verzögerung
relativ zu einer entsprechenden fallenden Flanke des CLK-Signals.
Im Spezielleren generiert die SMD 1402E das CLKDELF1-Signal
mit einer gewünschten
Verzögerung
relativ zu einer ersten steigenden Flanke des CLK*-Signals und relativ
zu jeder vierten steigenden Flanke des CLK*-Signals im Anschluss
daran. Die erste steigende Flanke des CLK*-Signals entspricht der
ersten fallenden Flanke des CLK-Signals, so dass das CLKDELF1-Signal
eine gewünschte
Verzögerung
relativ zu der ersten fallenden Flanke des CLK-Signals aufweist.
Somit kann die SMD 1402E als Einrichtung betrachtet werden,
die ein CLKDELF1-Signal mit einer gewünschten Verzögerung relativ
zu der ersten, fünften,
neunten, dreizehnten abfallenden Flanke usw. des angelegten CLK-Signals
aufweist. Die SMDs 1402F–H arbeiten in der gleichen
Weise wie die SMDs 1402B–D, mit Ausnahme hinsichtlich
der entsprechenden fallenden Flanken des CLK-Signals. Ein NOR-Gatter 1432 empfängt die
CLKDELF1-4-Signale und legt diese durch einen Inverter 1433 an
einen Ausgang an, um in Reaktion auf diese Signale einen Abfallsflanken-Abtastimpuls
FES zu generieren. Das RS-Flipflop 1416 empfängt das
FES-Signal an einem Rücksetzeingang
und generiert das CLKDEL-Signal mit fallenden Flanken, die eine
vorbestimmte Verzögerung
relativ zu fallenden Flanken des CLK-Signals aufweisen.
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Die
Gesamtarbeitsweise der SMD 1400 wird nun unter Bezugnahme
auf 15 beschrieben, bei der es sich um ein Signal-Zeitsteuerdiagramm
zur Veranschaulichung der Arbeitsweise der SMD 1400 handelt.
Das Signal-Zeitsteuerdiagramm veranschaulicht Signale in Relation
zu dem generierten CLKDEL-Signal relativ zu jeweiligen Flanken des
CLKUP- und des CLKBUF-Signals. Als Erstes wird die Arbeitsweise
des SMD 1402A beschrieben. In Reaktion auf eine erste steigende
Flanke des CLKBUF-Signals zu einem Zeitpunkt T0 generiert die Verzögerungsleitung 1406 eine
erste steigende Flanke des CLKUP-Signals zu einem Zeitpunkt T1.
Die Taktverteilungsschaltung 1408 legt diese erste steigende Flanke
des CLKUP-Signals an die SMD 1402A an, die zum Verzögern dieser
steigenden Flanke im Vorwärtsverzögerungsmodus
arbeitet. Die durch die SMD 1402A in dem Vorwärtsverzögerungsmodus
erzeugte Verzögerung
ist durch einen Pfeil 1500 von dem Zeitpunkt T1 bis zu
einem Zeitpunkt T2 veranschaulicht, wobei an diesem Punkt die SMD 1402A beginnt,
in Reaktion auf die dritte steigende Flanke des CLKBUF-Signals im
Rückwärtsmodus
zu arbeiten. Die Verzögerung
im Rückwärtsmodus
ist durch einen Pfeil 1502 veranschaulicht. Die SMD 1402A erzeugt
das CLKDELR1-Signal unmittelbar vor einem Zeitpunkt T3, und in Reaktion
auf das CLKLDELR1-Signal aktivieren das NOR-Gatter 1414 und
der Inverter 1415 das RES-Signal, wodurch wiederum der
Zwischenspeicher 1416 veranlasst wird, das CLKDEL-Signal
zu dem Zeitpunkt T3 in den hohen Zustand zu steuern.
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Die
SMD 1402A generiert die Gesamtverzögerung von der Zeit T1 bis
T3, bei der es sich um die zweifache Verzögerung handelt, die von den
früheren
SMDs der 6 und 11 geliefert
wird. Die Verzögerung
beträgt
das Zweifache, da anstatt einer Anordnung der SMD 1402A im
Rückwärtsmodus
in Reaktion auf die nächste
steigende Flanke des CLKBUF-Signals nach der Verzögerung der
Flanke die SMD 1402A nicht vor der zweiten steigenden Flanke des
CLKBUF-Signals nach der verzögerten
Flanke in den Rückwärtsmodus
verbracht wird. Im Spezielleren arbeitet die SMD 1402A im
Vorwärtsverzögerungsmodus
bis zu der steigenden Flanke des CLKBUF-Signals zu dem Zeitpunkt
T2, anstatt der früheren
steigenden Kante des CLKBUF-Signals zu einem Zeitpunkt T4, wie dies
bei den früheren
SMDs der 6 und 11 der
Fall wäre.
Durch Vergrößern der
von der SMD 1402A bereitgestellten Verzögerung arbeitet die SMD selbst
dann in angemessener Weise, wenn die durch die Verzögerungsleitung 1406 generierte
Verzögerung
D1 + D2 relativ zu der Periode des verzögerten CLK-Signals größer wird.
Bei früheren
SMDs kann das Intervall von T1 bis T4 so klein sein, dass die SMD
die angelegte Flanke des CLKUP-Signals nicht angemessen verzögern konnte. Die
von der SMD 1402A geschaffene gesteigerte Verzögerung erlaubt
somit eine angemessene Verzögerung
von anliegenden CLK-Signalen, die höhere Frequenzen aufweisen.
Bei dem Ausführungsbeispiel
der 15 schafft die SMD 1402A eine zusätzliche
Verzögerung,
die gleich der Periode des angelegten CLK-Signals ist, obwohl auch
andere ganzzahlige Vielfache dieser Periode zum Steigern der Gesamtverzögerung des
SMD 1402A vorgesehen werden könnten und einen angemessenen
Betrieb bei höheren
Frequenzen des CLK-Signals ermöglichen
könnten.
Die Taktverteilungsschaltung 1408 und der Zähler 1410 arbeiten
in Kombination, um den Betriebsmodus der SMD 1402A in Reaktion
auf eine geeignete Flanke des CLKBUF-Signals umzukehren.
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Jede
der anderen SMDs 1402B–H
arbeitet in einer Weise analog zu der soeben für die SMD 1402A beschriebenen
Weise bei entsprechenden steigenden und fallenden Flanken des angelegten CLK-Signals,
so dass aus Gründen
der Kürze
die Arbeitsweise der jeweiligen anderen SMDs 1402B–H nicht
ausführlicher
beschrieben wird. In 15 bezeichnen die Pfeile 1504 bis 1518 die
Flanken des CLK-Signals, die durch die jeweiligen SMDs 1402A–H verzögert werden.
Der SMD 1400 benötigt eine
größere Anzahl
von einzelnen SMDs 1402A–H, da die von jeder SMD bereitgestellte
Verzögerung größer ist
als bei dem vorausgehenden Ausführungsbeispiel
der 11, so dass zusätzliche SMDs erforderlich sind,
um Flanken zu verzögern,
die auftreten, während
eine bestimmte SMD eine jeweilige Flanke des angelegten CLK-Signals
verzögert,
wie dies den Fachleuten klar ist. Je länger die von jeder SMD geschaffene
Verzögerung
ist, desto mehr einzelne SMDs sind notwendig.
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16 zeigt
eine schematische Darstellung zur Erläuterung eines weiteren Ausführungsbeispiels der
Verzögerungseinheit 604A der 6.
Die Verzögerungseinheit 604A der 16 beinhaltet
Komponenten 800 bis 826, wie diese zuvor unter
Bezugnahme auf die 8 beschrieben worden sind, so
dass aus Gründen
der Kürze
diese Komponenten nicht mehr ausführlich beschrieben werden.
Die Verzögerungseinheit 604A der 16 beinhaltet
ferner einen ersten Dioden-gekoppelten Transistor 1600,
der zwischen einen Knoten 822 und einen Knoten 602 gekoppelt
ist, sowie einen zweiten Dioden-gekoppelten Transistor 1606,
der zwischen den Knoten 820 und einen Knoten 1608 gekoppelt
ist. Die Dioden-gekoppelten Transistoren 1606, 1600 stellen
sicher, dass die Knoten 820, 822 niemals unter
eine Schwellenspannung VT1 der NMOS-Transistoren 804, 806, 816, 818 gehen,
und stellen sicher, dass die Knoten 1604, 1608 niemals über eine
Spannung VCC-VT2 gehen, wobei VT2 eine Schwellenspannung der PMOS-Transistoren 800, 802, 812, 814 ist
und davon ausgegangen wird, dass diese gleich VT1 ist. Diese Schwellenspannungen
werden im Folgenden als Schwellenspannung VT bezeichnet.
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Die
Dioden-gekoppelten Transistoren 1600, 1606 stellen
sicher, dass die Transistoren in der Verzögerungeinheit 604A der 16 außerhalb
einer "toten Zone" oder eines "Sperrbereichs" für jeden Transistor
betrieben werden, wie dies dann auftritt, wenn sich das Gate eines
Transistors innerhalb der Schwellenspannung VT von Masse für NMOS-Transistoren
sowie innerhalb von VT von VCC für PMOS-Transistoren
befindet. Beim Arbeiten in dem Sperrbereich hat jeder Transistor
nichtlineare Ströme und
Kapazitäten,
die einen nachteiligen Einfluss auf das Leitungsvermögen der
Verzögerungseinheit 604A haben
können,
insbesondere wenn die Schwellenspannung VT zu einem größeren Anteil der
Versorgungsspannung VCC wird, wie dies den Fachleuten klar ist.
Mit den Dioden-gekoppelten Transistoren 1600, 1606 wird
sichergestellt, dass das dem Transistor 816 zugeführte AINB-Signal
stets zumindest VT beträgt,
so dass dann, wenn die Verzögerungseinheiten 604 (siehe 6)
die Richtungen ändern,
der Transistor 816 in jeder Verzögerungseinheit zumindest mit
VT an seinem Gate beaufschlagt wird. Im Gegensatz dazu liegt bei
dem Ausführungsbeispiel
der 8, wenn die Verzögerungseinheiten 604 die
Richtung wechseln, die AINB-Spannung von etwa Masse an den Gates
der Transistoren 816 an, so dass sich diese im Sperrbereich
befinden. Das Gleiche gilt für
das AINF-Signal und die Transistoren 804. In ähnlicher
Weise gehen bei den Dioden-gekoppelten Transistoren 1600, 1606 die
Knoten 1604, 1608 niemals über VCC-VT, um dadurch sicherzustellen,
dass die PMOS-Transistoren 802, 814 jeder Verzögerungseinheit 604 nie
im Sperrbereich arbeiten, wenn die Verzögerungseinheit die Richtung wechselt.
Im Gegensatz dazu weisen bei dem Ausführungsbeispiel der 8 beim
Richtungswechsel der Verzögerungseinheiten 604 die
Transistoren 802, 814 eine Spannung von etwa VCC
sowohl an dem Gate als auch an der Source auf, so dass sie im Sperrbereich
arbeiten.
-
Es
versteht sich, dass vorstehend zwar verschiedene Ausführungsformen
und Vorteile der vorliegenden Erfindung in der vorausgehenden Beschreibung
erläutert
worden sind, jedoch dient die vorstehende Offenbarung lediglich
der Erläuterung, und
es können Änderungen
in den Details vorgenommen werden, während man dennoch im Umfang
der Ansprüche
bleibt. Z. B. können
viele der vorstehend beschriebenen Komponenten unter Verwendung
entweder digitaler oder analoger Schaltungseinrichtungen oder einer
Kombination aus beiden ausgeführt werden,
wobei sie bei Bedarf auch durch Software realisiert werden können, die
mit geeigneten Verarbeitungsschaltungen arbeitet. Die vorliegende
Erfindung ist somit lediglich im Umfang der beigefügten Ansprüche einzuschränken.