DE60305543T2

DE60305543T2 - Phaseninterpolationbasierter PLL Frequenzsynthetisierer

Info

Publication number: DE60305543T2
Application number: DE60305543T
Authority: DE
Inventors: Chun-Ying 92618 Irvine Chen; Michael Q. 92618 Irvine Le; Myles 92677 Laguna Niguel Wakayama
Original assignee: Broadcom Corp
Current assignee: Broadcom Corp
Priority date: 2002-03-01
Filing date: 2003-03-03
Publication date: 2007-05-10
Anticipated expiration: 2023-03-04
Also published as: EP1341309B1; US7162002B2; US20030165209A1; US20070110207A1; US8233578B2; DE60305543D1; EP1341309A1

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft einen Frequenzsynthetisierer und ein Verfahren zur Frequenzeinstellung eines Frequenzsynthetisierers mit einem Phasenregelkreis.
Technischer Hintergrund
Herkömmliche Systeme verwenden Frequenzsynthetisierer zum Generieren einer neuen Taktfrequenz basierend auf einem Referenzfrequenztakt. Einige Beispiele für solche Frequenzsynthetisierer umfassen eine Fraktional-N-Phasenregelkreis- ("PLL-" – "Phase-Locked-Loop") Schaltung oder einen PLL mit direktem digitalen Frequenzsynthetisierer ("DDFS" – "Direct Digital Frequency Synthesizier"). Diese Systeme haben einige Nachteile. Fraktional-N-PLL-Systeme beispielsweise besitzen ein kompliziertes digitales Modulationsschema und ein schlechtes "Spur Noise". Andererseits benötigen PLL-Systeme mit DDFS eine Read-only-Memory("ROM"-) Tabelle und einen Digital-Analog-Umsetzer ("DAC"), die viel Energie und Schaltungsfläche verbrauchen. Daher besteht Bedarf an einem besseren Frequenzsynthetisierer mit verbesserter PLL-Architektur, der dazu in der Lage ist, Jitter (zeitliche Schwankungen) im System zu reduzieren, ohne die Energie und/oder Schaltungsfläche zu beeinträchtigen.
Das Dokument EP-A-0 909 035 offenbart eine Vorrichtung zum Erzeugen eines oszillierenden Signals, das mit einem Eingangssignal in einem vordefinierten Phasenverhältnis steht. Die Vorrichtung generiert ihr Ausgangssignal durch Mischen zweier oder mehrerer oszillierender Referenzsignale in variablen Anteilen. Die Referenzsignale befinden sich z.B. in einem Quadratur-Verhältnis zueinander und haben ungefähr dieselbe Frequenz.
Das Dokument Larsson P.: "A 2-1600-MHz CMOS Clock Recovery PLL mit Low-Vdd Capability", IEEE Journal of Solid-State Circuits, IEEE Inc. New York, US, Band 34, Nr. 12, Dezember 1999 (1999-12), Seiten 1951-1960, zeigt einen Phasenregelkreis (PLL) mit programmierbaren Bitraten unter Verwendung einer Phasenauswahl zum automatischen Anfangsfrequenzeinfang.
In dem Dokument US 6,310,498 B1 ist ein eine digitale Phasenauswahlschaltung und ein Verfahren zur Verringerung von Jitter offenbart. Gemäß US 6,310,498 B1 werden verschiedene Ausgangssignale eines VCO an einen Multiplexer angelegt, der so betrieben wird, dass er jeweils eines dieser Ausgangssignale mit einem Ausgang des Multiplexers koppelt.
Das Dokument D1, US 2001/006544, zeigt einen Frequenzsynthetisierer zum Generieren eines Ausgangssignals mit einer Frequenz, die derjenigen eines Referenztaktes zugeordnet ist. Ein Referenztaktsignal (Kr) wird einer Phasenvergleichsschaltung zugeführt, die mit einer Ladungspumpenschaltung verbunden ist. Die Phasenvergleichsschaltung ermittelt die Phasendifferenz zwischen dem Referenztaktsignal und einem Vergleichssignal und gibt einen Aufwärts-/Abwärts-Impuls an die Ladungspumpenschaltung aus. Die Ladungspumpenschaltung generiert eine Fehlerspannung und gibt sie in eine allgemeine Steuersignalerzeugungsschaltung ein, die eine jeweilige Steuerspannung ausgibt.
Die Erfindung stellt einen Frequenzsynthetisierer gemäß dem Gegenstand von Anspruch 1 und ein Verfahren zur Frequenzeinstellung eines Frequenzsynthetisierers mit einem Phasenregelkreis gemäß dem Gegenstand von Anspruch 12 bereit. Weitere vorteilhafte Merkmale der Erfindung sind in den Unteransprüchen definiert.
Der Phasenregelkreis umfasst einen Phasendetektor, ein Tiefpassfilter, eine Ladungspumpe, einen spannungsgesteuerten Oszillator ("VCO" – Voltage Controlled Oscillator") und einen Rückführpfad, der den Ausgang des VCO mit einem der Eingangsanschlüsse des Phasendetektors verbindet. Der Rückführpfad umfasst einen Phasendreher, der mit dem Ausgang des VCO und einem Eingang eines Frequenzteilers im Rückführpfad verbunden ist. Der Teiler verbindet den Phasendreher mit einem der Eingangsanschlüsse des Phasendetektors.
Eine grobe Frequenzsteuerung wird durch Einstellen des Teilerverhältnisses des Frequenzteilers ausgeführt. Bei einer anderen Ausführungsform kann eine grobe Frequenzsteuerung durch Einstellen der Eingangsreferenzfrequenz des Phasendetektors implementiert. Eine feine Frequenzsteuerung wird durch Einstellen der Drehgeschwindigkeit des Phasendrehers erreicht.
Zur feinen Frequenzsteuerung stellt der Phasendreher die VCO-Ausgangsfrequenz durch konstantes Drehen der Phase des VCO-Ausgangs ein. Die Drehge schwindigkeit des Phasendrehers bestimmt, ob die VCO-Frequenz aufwärts oder abwärts eingestellt wird. Durch konstantes Drehen der Phasen des VCO-Ausgangs verändert der Phasendreher die VCO-Frequenz, da die Frequenz eine Ableitung der Phase ist. Insbesondere dreht der Phasendreher die Phase des VCO-Ausgangs in Übereinstimmung mit einem Eingangstakt, wobei die feine Frequenzsteuerung durch Erhöhen oder Senken der Frequenz des Eingangstaktes ausgeführt wird. Der Phasendreher ermöglicht eine Frequenzsynthese mit guter Auflösung und geringem Rauschen.
Die Drehgeschwindigkeit oder Drehzahl des Phasendrehers wird durch einen Akkumulator und ein digitales Frequenzsteuerwort gesteuert. Das digitale Frequenzsteuerwort (oder eine programmierbarer Stufe) aktiviert den Akkumulator dahingehend, die Drehgeschwindigkeit des Phasendrehers zu verändern.
Jegliches Hochfrequenzrauschen, das durch den Phasendreher erzeugt wird, wird vom PLL durch ordnungsgemäßes Einstellen der Kreisbandbreite des PLL unterdrückt. Daher wird ein rauscharmer synthetisierter Ausgang des VCO generiert.
KURZBESCHREIBUNG DER ZEICHNUNGEN/FIGUREN
Die begleitenden Zeichnungen, die hierin enthalten sind und einen Teil der Patentschrift bilden, zeigen die vorliegende Erfindung und dienen ferner dazu, zusammen mit der Beschreibung, die Grundlagen der Erfindung zu erläutern und es einem Fachmann auf dem oder den relevanten Gebiet(en) zu ermöglichen, die Erfindung auszuführen und anzuwenden.
1 zeigt eine herkömmliche Phasenregelkreisschaltung.
2 zeigt eine Frequenzsynthetisiererschaltung gemäß einer Ausführungsform der vorliegenden Erfindung.
3 zeigt ein Blockdiagramm eines erfindungsgemäßen 6-Bit-Phasendrehers.
4 zeigt einen 4-Bit-Phasendreher gemäß den Ausführungsformen der vorliegenden Erfindung.
5 ist ein Blockdiagramm einer Ausführungsform eines in 4 gezeigten Digital-Analog-Umsetzers.
6 ist ein Diagramm eines vollen Phasenzyklus, das bestimmte Phasen zeigt.
7 ist eine Tabelle, die die Sequenzen zeigt, welche die durch einen 4-Bit-Phasendreher generierten Phasen darstellen.
8 ist eine Tabelle, die die Sequenzen zeigt, welche die durch einen gemäß den Ausführungsformen der vorliegenden Erfindung modifizierten 4-Bit-Phasendreher generierten Phasen darstellen.
9 ist ein Flussdiagramm des Betriebsverfahrens des Phasendrehers gemäß der vorliegenden Erfindung.
10 ist eine detailliertere Darstellung eines in 9 gezeigten Verfahrensschritts zum Verschieben von Bits im Phasendreher.
11 ist ein Diagramm, das die dem in 2 gezeigten erfindungsgemäßen Phasenregelkreis zugeordnete Frequenzeinstellung zeigt.
Die vorliegende Erfindung wird unter Bezugnahme auf die begleitenden Zeichnungen beschrieben. In den Zeichnungen bezeichnen gleiche Bezugszeichen identische oder funktionell ähnliche Elemente. Darüber hinaus weist die Ziffer links außen eines Bezugszeichen auf die Zeichnung hin, in der das Bezugszeichen erstmals erscheint.
GENAUE BESCHREIBUNG DER ERFINDUNG
Inhaltsverzeichnis

1. Übersicht
2. Phasenregelkreisschaltung
3. Frequenzsynthetisiererschaltung mit Phasendreher
4. Phasendreher
5. Phasendreher mit geringem Jitter
6. Schlusswort

1. Übersicht
Die vorliegende Erfindung betrifft Systeme und Verfahren zur Ausgangsphasen- und Frequenzeinstellung eines Frequenzsynthetisierers mit einem Phasenregelkreis ("PLL"). Die vorliegende Erfindung ist dazu in der Lage, basierend auf einer dem PLL zugeführten Referenztaktfrequenz eine neue Frequenz zu generieren. Die vorliegende Erfindung stellt die Referenztaktfrequenz ein, um die neue Frequenz zu generieren. Bei einer Ausführungsform sind die erfindungsgemäßen Systeme und Verfahren außerdem dazu in der Lage, das mit dem Betrieb des PLL in Verbindung stehende Jitter zu reduzieren.
Bei der vorliegenden Erfindung umfasst der PLL einen Phasendetektor, eine Ladungspumpe, ein Tiefpassfilter, einen spannungsgesteuerten Oszillator ("VCO") und eine Teilerschaltung. Bei einer Ausführungsform umfasst die vorliegende Erfindung einen Phasendreher, der im Rückführpfad des PLL angeordnet ist. Der Phasendreher verbindet den VCO-Ausgang mit der Tellerschaltung.
Der Frequenzsynthetisierer führt eine grobe Ausgangsfrequenzsteuerung und eine feine Ausgangsfrequenzsteuerung durch. Bei einer Ausführungsform führt der Frequenzsynthetisierer eine grobe Frequenzsteuerung durch Einstellen eines Tellerverhältnisses der Tellerschaltung durch. Bei einer anderen Ausführungsform führt der Frequenzsynthetisierer eine grobe Frequenzsteuerung durch Variieren der Eingangsreferenzsignalfrequenz durch, die vom Phasendetektor empfangen wird.
Der Frequenzsynthetisierer führt eine feine Ausgangsfrequenzsteuerung durch Verwenden des Phasendrehers im Rückführpfad des PLL durch. Der Phasendreher stellt die VCO-Ausgangsfrequenz durch konstantes Drehen der Phasen des VCO-Ausgangssignals ein. Die Drehgeschwindigkeit des Phasendrehers bestimmt, ob die VCO-Frequenz aufwärts oder abwärts eingestellt wird. Eine Akkumulatorschaltung, die durch ein Frequenzsteuerwort (eine programmierbaren Stufe) gesteuert wird, steuert die Drehgeschwindigkeit des Phasendrehers.
Der Frequenzsynthetisierer empfängt ein Referenzsignal und generiert eine Mehrzahl an Ausgangssignalen mit einer Mehrzahl jeweiliger Phasen. Die Ausgangssignale werden dem Phasendreher im Rückführpfad des PLL des Frequenzsynthetisierers zugeführt. Der Phasendreher generiert kontinuierlich mehr Phasen aus der Mehrzahl empfangener Phasen. Die generierten Phasen grenzen aneinan der an und werden dem Ausgang des Phasendrehers kontinuierlich zugeführt. Die generierten Phasen werden mit einer kontinuierlichen Rate gedreht, um die Frequenz-Feineinstellung durchzuführen, da die Frequenz eine Ableitung der Phase ist.
Die vorliegende Erfindung kann in einem System ausgeführt werden, in dem eine Vielzahl an Geräten mit dem Frequenzsynthetisierer verbunden ist. Solche Geräte können im Hinblick auf ihre Antriebstaktquellen spezifische Anforderungen haben.
2. Phasenregelkreisschaltung
1 zeigt einen herkömmlichen Phasenregelkreis ("PLL") 100. Der Phasenregelkreis 100 umfasst einen Phasendetektor 110, eine Ladungspumpe 120, ein Tiefpassfilter 130, einen spannungsgesteuerten Oszillator ("VCO") 140 und einen Teiler 150.
Der Phasendetektor 110 ist eine Vorrichtung, die die Phasen von zwei Eingangssignalen miteinander vergleicht, wobei ein Phasenfehlerausgang generiert wird, der ein Maß ihrer Differenz ist. Spezifischer empfängt der Phasendetektor 110 ein Eingangsreferenzsignal CLK_REF 101 an einem ersten Eingangsanschluss 144 und ein VCO-Rückkopplungssignal 113 an einem zweiten Eingangsanschluss 145. Der Phasendetektor 110 vergleicht die Phasen des Eingangsreferenzsignals CLK_REF 101 mit dem VCO-Rückkopplungssignal 113.
Die Ladungspumpe 120 ist mit dem Phasendetektor 110 verbunden. Die Ladungspumpe 120 erzeugt einen Ausgangsstrom 105, der repräsentativ für die Phasendifferenz zwischen dem Eingangsreferenzsignal CLK_REF 101 und dem VCO-Rückkopplungssignal 113 ist. Das Tiefpassfilter 130 führt am Phasendetektor-Ausgangsstrom 105 eine Tiefpassfilterung durch, um Hochfrequenzrauschen zu beseitigen, und generiert eine Ausgangsspannung 107.
Die Ausgangsspannung 107 des Tiefpassfilters 130 ist die Steuerspannung für den VCO 140. Der VCO 140 empfängt die Steuerspannung 107 und generiert ein Signal CLK_VCO 109, das eine Frequenz besitzt, die durch die Steuerspannung 107 bestimmt wird. Die Tellerschaltung 150 teilt die Frequenzen des VCO-Ausgangssignals CLK_VCO 109 auf, so dass es konsistent mit der Frequenz des Eingangssignals CLK_REF 101 ist, wobei das VCO-Rückkopplungssignal 113 generiert wird.
3. Frequenzsynthetisiererschaltung mit Phasendreher
2 zeigt eine Ausführungsform eines Frequenzsynthetisierers, der einen Phasenregelkreis 200 mit einer Phasendreherschaltung 205 gemäß den Ausführungsformen der vorliegenden Erfindung umfasst. Der PLL 200 weist den Phasendetektor 110, die Ladungspumpe 120, das Tiefpassfilter 130, den spannungsgeregelten Oszillator 140 und einen Rückführpfad 202 auf, der einen Phasendreher 205 und einen Teiler 150 umfasst.
Wie vorstehend besprochen, vergleicht der Phasendetektor 110 die Phasen von zwei Eingangssignalen, wobei ein Phasenfehlerausgang generiert wird, der ein Maß ihrer Differenz ist. Der Phasendetektor 110 empfängt das CLK_REF-Signal 101 am Anschluss 144 und ein VCO-Rückkopplungssignal CLK_FB 212 vom Teiler 150 an einem Eingangsanschluss 145. Der Phasendetektor 110 vergleicht die Phasen des Eingangsreferenzsignals CLK_REF 101 und des VCO-Rückkopplungssignals CLK_FB 212 und generiert ein Fehlersignal 103, das ihre Differenz repräsentiert. Die Ladungspumpe 120 erzeugt einen Ausgangsstrom 105, der repräsentativ für die Phasendifferenz zwischen dem CLK_REF-Signal 101 und dem CLK_FB-Signal 212 ist. Die Ladungspumpe 120 führt den Ausgangsstrom 105 dem Tiefpassfilter 130 zu, wobei das Tiefpassfilter 130 den Ausgangsstrom 105 filtert, um Hochfrequenzrauschen zu beseitigen, und eine Ausgangsspannung 107 generiert. Die Ausgangsspannung 107 ist die Steuerspannung für den VCO 140. Der VCO 140 empfängt die Steuerspannung 107 und generiert ein Ausgangssignal CLK_VCO 109, das eine Frequenz besitzt, die basierend auf der Steuerspannung 107 einstellbar ist. Das Ausgangssignal CLK_VCO 109 ist auch der Ausgang des PLL.
Der Rückführpfad 202 empfängt ebenfalls CLK_VCO 109 als Eingang, um das Rückkopplungssignal CLK_FB 212 zur Verarbeitung durch den Phasendetektor 110 zu generieren. Spezifischer ist CLK_VCO 109 das Eingangssignal für den Phasendreher 205 und einen Akkumulator 207. Bei einer alternativen Ausführungsform kann CLK_VCO 109 durch einen externen Takt ersetzt werden, der unabhängig von CLK_VCO 109 ist. Der Phasendreher 205 dreht kontinuierlich die Phase von CLK_VCO 109 mit einer Drehgeschwindigkeit, die durch den Akkumulator 207 bestimmt wird, was zu einem Signal CLK_MIX 210 führt. Die kontinuierliche Phasendrehung durch den Phasendreher 205 führt eine Frequenz-Feineinstellung durch, da die Frequenz eine Ableitung der Phase ist. Der Phasendreher 205 gibt das CLK_MIX_Signal 210 an den Frequenzteiler 150 aus. Der Teiler 150 führt an dem CLK_MIX_Signal 210 eine Frequenzteilung durch, um das CLK_FB-Signal 212 zu erzeugen, das eine Frequenz besitzt, die konsistent mit der Frequenz von CLK_REF 101 ist. Der Phasendetektor 110 empfängt das CLK_FB-Signal 212 am Anschluss 145 zum Vergleich mit CLK_REF 101.
Zur Synchronisation des PLL 200 mit der Referenzfrequenz von CLK_REF 101, sollte das folgende Verhältnis gelten: fCLK_ FB = f CLK_REF (1)
Daher sollte die Frequenz des CLK_MIX-Signals 210 mit dem folgenden Verhältnis übereinstimmen: fCLK_MIX = N·fCLK_REF (2)
Der Akkumulator 207 steuert die Drehgeschwindigkeit des Phasendrehers 205 basierend auf der Frequenz von CLK_VCO 109 und dem Frequenzsteuerwort 216. Das Frequenzsteuerwort 216 ist ein digitales Signal, das Bits aufweist, die die gewünschte Frequenz von CLK_VCO 109 oder eine gewünschte Erhöhung oder Verringerung der Drehgeschwindigkeit des Phasendrehers 205 repräsentieren. Wenn der Akkumulator 207 einen gewissen Schwellenwert erreicht, generiert er ein Signal CLK_PI 214. Das CLK_PI-Signal 214 veranlasst den Phasendreher 205 die Phasenstufe, auf der sich der Phasendreher 205 dreht, entweder zu erhöhen oder zu verringern. Die Drehgeschwindigkeit des Phasendrehers 205 ist vom CLK_PI-Signal 214 abhängig. Wenn das CLK_PI-Signal 214 beispielsweise 1 MHz beträgt, dann beträgt die Drehgeschwindigkeit ebenfalls 1 MHz. Daher veranlasst das CLK_PI-Signal 214 den Phasendreher 205, eine Frequenz-Feineinstellung von CLK_MIX 210 und CLK_VCO 109 durchzuführen. Der Phasendreher 205 verschiebt kontinuierlich die Phase von CLK_VCO 109, um CLK_MIX 210 zu generieren. Die kontinuierliche Phasendrehung von CLK_MIX 210 bewirkt eine feine Frequenzverschiebung in CLK_MIX 210 (und somit in CLK_FB 212) in Bezug auf CLK_VCO 109. Die feine Frequenzverschiebung wird durch die Rückkopplungseigenschaften des PLL schließlich in der Frequenz von CLK_VCO 109 reflektiert. Demgemäß stellt eine Erhöhung oder Verringerung der Drehgeschwindigkeit des Phasendrehers 205 die Frequenzverschiebung von CLK_MIX 210 ein, was eine entsprechende Frequenzverschiebung in CLK_VCO 109 bewirkt, da die Frequenz eine Ableitung ihrer Phase ist. Die bei CLK_VCO 109 beobachtete Frequenzverschiebung kann aufgrund des Frequenzteilers 150 ein Bruchteil der in Bezug auf CLK_210 beobachteten sein.
Wie vorstehend besprochen, wird die Frequenz-Feineinstellung von CLK_VCO 109 unter Verwendung des Phasendrehers 205 ausgeführt. Wohingegen die Frequenz-Grobeinstellung unter Verwendung des Teilers 150 ausgeführt wird. Spezifischer kann die Frequenz-Grobeinstellung durch Einstellen des Tellerverhältnisses des Teilers 150 durchgeführt werden. Alternativ kann die Frequenz von CLK_REF 101 eingestellt werden, um eine Frequenz-Grobeinstellung durchzuführen.
11 vergleicht die Grob- und Feineinstellung des PLL 200. Die horizontale Achse stellt Frequenzteilungen der Eingangsreferenzfrequenz des CLK_REF-Signals 101 dar. Die vertikalen Linien 1101-1104 stellen die Frequenz-Grobeinstellungsgrenzen des PLL 200 dar, die durch Einstellen entweder des Teilerverhältnisses des Teilers 150 oder von CLK_REF 101 vorgesehen werden. Beispielsweise werden die folgenden Grobeinstellungsbereiche dargestellt durch:
die vertikale Linie 1101: f_{CLK_MIX}=(N – 1)·f_{CLK_REF},
die vertikale Linie 1102: f_{CLK_MIX}=N·f_{CLK_REF},
die vertikale Linie 1103: f_{CLK_MIX}=(N + 1)·f_{CLK_REF},
und so weiter, wobei N das Tellerverhältnis darstellt.
Die Frequenzintervalle 1110 bis 1130 liegen zwischen den Frequenz-Grobeinstellungsgrenzen 1101 bis 1104 und stellen die durch den Phasendreher 205 bereitgestellten Feineinstellungsbereiche dar. Daher ist der Phasendreher 205, innerhalb der Frequenzintervalle 1110 bis 1130, dazu in der Lage, die Frequenz des CLK_MIX-Signals 210 und somit von CLK_VCO 109 fein einzustellen.
Bei einer Ausführungsform ist der Akkumulator 207 eine digitale Vorrichtung, die einen L-Bit-Zähler und einen L-Bit-Addierer aufweist. L ist als Zählschwellenwert definiert. Daher wird, sobald das CLK_VCO-Signal 109 oder ein externer Takt den Akkumulator auslöst, zu dem L-Bit-Zählerwert des Akkumulators ein programmierten Wert (in diesem Falle ist es das FCW-Signal 216) addiert. Beim Erreichen des Zählschwellenwerts generiert der Akkumulator 207 das CLK_PI-Signal 214. Das CLK_PI-Signal 214 veranlasst den Phasendreher 205, die Phasenstufe, die die Drehgeschwindigkeit des Phasendrehers 205 angibt, entweder zu erhöhen oder zu verringern. Somit wird die Frequenz des CLK_PI-Signals 214 basierend auf den Frequenzen des CLK_VCO-Signals 109 (oder eines vom CLK_VCO-Signal 109 unabhängigen externen Taktes) und dem FCW-Signal (Frequenzsteuerwortsignal) 216 berechnet:
wobei das CLK_VCO-Signal 109 durch einen vom CLK_VCO-Signal 109 unabhängigen externen Takt ersetzt werden kann.
4 zeigt eine beispielhafte Ausführungsform eines Phasendrehers 205. Der Phasendreher 205 umfasst mehrere Differenzverstärker 412 (a, b, c, d), die mit Gruppen von Digital-Analog-Umsetzern ("DAC") 411 (a, b, c, d) verbunden sind, welche durch ein Schieberegister 490 (a, b, c, d) gesteuert werden. Die Differenzverstärker 412, DACs 411 und Schieberegister 490 sind in 4 Gruppen konfiguriert, um die 4 Primärphasen rund um den Einheitszyklus darzustellen, nämlich 0, 90, 180 und 270 Grad. In 4 umfasst jede DAC-Gruppe 411 vier Digital-Analog-Umsetzer 517 (a, b, c, d). Die Anzahl der DACs 517 in jeder Gruppe 411 kann jedoch mit der Anzahl an Bits im Dreher variieren. 5 zeigt ferner eine DAC-Gruppe 411 mit vier einzelnen DACs 517, wobei jeder DAC 517 einen Schalter 516 und eine Stromquelle 515 umfasst.
Die Differenzverstärker 412 sind mit entsprechenden DAC-Gruppen 411 verbunden, wobei die DAC-Gruppe 411 einen Vormagnetisierungsstrom für die entsprechenden Differenzverstärker 412 bereitstellt. Jeder Differenzverstärker 412 umfasst ein Paar MOS-Einrichtungen 413 (a, b, c, d) bzw. 414 (a, b, c, d), um einen Differenzausgang 403a und 403b bereitzustellen. Die MOS-Einrichtungen 413 (a, b, c, d) und 414 (a, b, c, d) werden durch CLK_VCO 109 gesteuert, das durch die erfindungsgemäße Phasenregelkreisschaltung 200 zugeführt wird. Die CLK_VCO-Signale 109 des PLL werden an die jeweiligen Gates der MOS-Einrichtungen 413 und 414 angelegt. Bei einer Ausführungsform umfasst der PLL vier Differenz-Verzögerungszellen (die vier Differenzverstärkern 412 entsprechen), die vier Differenzsignale mit acht Phasen erzeugen. In 4 wird beispielsweise CLK_VCO 109a an den Differenzverstärker 412a, CLK_VCO 109b an den Differenzverstärker 412b und so weiter angelegt. (Es wird darauf hingewiesen, dass in 4 "-1" und "-2" die positiven und negativen Komponenten des Differenzsignals darstellen.) CLK_VCO 109a, 109b, 109c und 109d haben verschiedene Phasenverschiebungen, da sie an verschiedenen Stellen des Ausgangs des VCO 140 abgegriffen werden, um die verschiedenen Phasen zu erzeugen. Diese Differenzsignale werden durch die Differenzverstärker 412 gewichtet und kombiniert, um das CLK_MIX-Signal 210 zu erzeugen. Die relative Gewichtung der Signale CLK_VCO 109a, 109b, 109c und 109d wird durch die Aktivierung der entsprechenden DACs 411 bestimmt, wie nachfolgend näher beschrieben.
Das CLK_VCO-Signal 109 des PLL moduliert die Differenzverstärker 412 in Übereinstimmung mit dem durch die aktiven DACs 517 in jeder jeweiligen DAC-Gruppe 411 zugeführten Strom, um gewichtete Ausgangssignale 415 (a, b, c, d) zu erzeugen. Die Ausgangssignale 415 werden in Bezug auf einander basierend auf den aktiven DACs 517 gewichtet, wie nachfolgend näher erläutert. Die gewichteten Ausgangssignale 415 (a, b, c, d) werden an den Ausgangsanschlüssen 403 (a, b) kombiniert, um ein Differenzausgangssignal 404 (a, b) zu erzeugen, welches das Signal CLK_MIX 210 ist. Das Differenzausgangssignal 404 stellt einen Phasenzustand des 360-Grad-Zyklus dar, wie durch relative Gewichtung der gewichteten Ausgangssignale 415 (a, b, c, d) bestimmt.
Der DAC 517 wird unter Verwendung von digitalen Bits (d.h. ein digitales Wort bildender binärer Sequenzen von Oen oder 1sen) gesteuert. Wenn ein einen DAC 517 steuerndes digitales Bit einen Wert von 1 hat, dann wird an den DAC 517 ein Strom angelegt. Wenn das einen DAC 517 steuernde digitale Bit einen Wert von 0 hat, dann wird kein Strom an den DAC 517 angelegt. Da es in einem digitalen Bit nur zwei Werte gibt, die das Anlegen von Strom an jeden DAC 517 steuern, und ein 4-Bit-Wort dem Dreher zugeführt wird, repräsentiert eine Sequenz von sechzehn Oen oder 1sen das digitale 4-Bit-Wort, das den Phasendreher steuert.
Jeder DAC 517 (a, b, c, d) wird durch einen Schalter 516 (a, b, c, d) und eine jeweilige Stromquelle 515 (a, b, c, d) repräsentiert. Jeder Schalter 516 wird durch ein entsprechendes Bit in einem Schalterregister 490 mit einzelnen Registerausgängen 491 gesteuert. Die Registerausgänge 491 sind in Gruppen 490a bis 490d zusammengefasst, um den DAC-Gruppen 411 zu entsprechen. Jede Gruppe 490 (a, b, c, d) entspricht einer bestimmten Taktphasenquelle von 0°, 90°, 180°, 270°. Wenn ein Registerausgang 491 eine "1" ist, dann wird der entsprechende Schalter 516 geschlossen und Strom dem DAC 517 zugeführt. Wenn ein Registerausgang 491 eine "0" ist, dann wird der entsprechende Schalter 516 geschlossen und dem entsprechenden DAC 517 kein Strom zugeführt. Die Folge davon ist, dass die CLK_VCO-Signale 109 durch die entsprechenden DACs 517 gewichtet werden, um gewichtete Ausgangssignale 415 (a, b, c, d) zu erzeugen. Die gewichteten Ausgangssignale 415 (a, b, c, d) repräsentieren die durch die entsprechenden DACs 517 gewichteten Taktphasenquellen (0°, 90°, 180°, 270°). Die gewichteten Ausgangssignale 415 werden an den Differenzausgangsanschlüssen 403 kombiniert, um das Differenz ausgangssignal CLK_MIX 210 (wie beschrieben) zu erzeugen. Das Differenzausgangssignal 404 repräsentiert einen der Phasenzustände des 360-Grad-Zyklus.
Das Schalterregister 490 verschiebt inkrementell eine Gruppe von "1sen" durch die Ausgangsports 491, wobei die Anzahl an "1sen" in einer Gruppe 2ⁿ/4 beträgt (wobei n die Anzahl an Bits im Phasendreher darstellt). Folglich verändert sich die relative Gewichtung der gewichteten Ausgangssignale 415 (a, b, c, d) kontinuierlich mit der Zeit. Das Differenzausgangssignal 404 repräsentiert einen der Phasenzustände des 360-Grad-Zyklus, wobei ersichtlich ist, dass es sich rund um den 360-Grad-Zyklus dreht, wie nachfolgend näher erläutert.
Das CLK_PI-Signal 214 vom Akkumulator 207 aktiviert kontinuierlich die Digital-Analog-Umsetzer in den DAC-Gruppen 411 (a, b, c, d). Dies bewirkt, dass den CLK_VCO-Signalen 109 (a, b, c, d) mit der Zeit unterschiedliche Gewichte zugewiesen werden, wodurch die Phasendrehung der Differenzausgänge 404 bewirkt wird, die das CLK_MIX-Signal 210 darstellen. Das CLK_MIX-Signal 210 besitzt eine Phase, die in Übereinstimmung mit der Frequenz des CLK_PI-Signals 214 kontinuierlich dreht, da die die Geschwindigkeit der Verschiebebits die Phasendrehgeschwindigkeit des gewichteten Ausgangssignals an den Anschlüssen 403 (a, b) bestimmt. Das CLK_PI-Signal 214 ist ein Eingangstakt für den Phasendreher 205, wobei eine Zu- oder Abnahme der Frequenz von CLK_214 die Phasendrehung von CLK_MIX 210 erhöht oder verringert und auch die Frequenz von CLK_MIX 210 verschiebt. Außerdem wird das CLK_VCO-Signal 109 auch durch den Betrieb des PLL 200 fein eingestellt. Daher kann die Frequenz des CLK_VCO-Signals 109 wie folgt berechnet werden:
wobei M die Anzahl an Bits im Digital-Analog-Umsetzer in den DAC-Gruppen 411 (a, b, c, d) ist. Es sei darauf hingewiesen, dass jegliches digitale Quantisierungsrauschen, das durch die Erhöhung oder Verringerung der Phasenstufe des Phasendrehers 205 verursacht wird, durch die Digital-Analog-Umsetzer in den DAC-Gruppen 411 (a, b, c, d) abgeschwächt wird, da f_{CLK_VCO} durch 2^M dividiert wird. Darüber hinaus reduziert ein Einstellen der Kreisbandbreite des PLL 200 derart, dass das Rauschen aus der Kreisbandbreite des PLL 200 heraus fällt, dieses Quantisierungsrauschen. Das Quantisierungsrauschen wird außerdem durch Einstellen der Anzahl an Bits im Akkumulator 207 abgeschwächt. Dies ist der Fall, da:
wobei L die Anzahl der dem Akkumulator 207 zugeordneten Bits ist. Daher kann die Frequenz des CLK_VCO-Signals 109 umgeschrieben werden, indem die Gleichungen (4) und (5) wie folgt kombiniert werden:
wobei das CLK_VCO-Signal 109 ein vom CLK_VCO-Signal 109 unabhängiger externer Takt sein kann.
Jegliches dem CLK_PI-Signal 214 zugeordnetes Quantisierungsrauschen wird sowohl durch die Bitgröße des Digital-Analog-Umsetzers in den DAC-Gruppen 411 (a, b, c, d) im Phasendreher 205 als auch die Bitgröße des Akkumulators 207 reduziert. Darüber hinaus wird, aufgrund der PLL-Architektur, jegliches Hochfrequenzrauschen durch eine Tiefpassfilterung im PLL-Kreis abgeschwächt. Das Niederfrequenzrauschen wird aufgrund der kleineren Phasenstufe im Phasendreher 205 ebenfalls reduziert, welcher im Rückkopplungskreis des PLL 200 angeordnet ist.
Daher wird durch Steuern der Frequenz des CLK_PI-Signals 214, wie aus den Gleichungen (4)-(6) ersichtlich, eine Steuerung der Frequenz des CLK_MIX-Signals 210 erzielt. Das FCW-Signal 216 und der Akkumulator 207 steuern wie schnell der Phasendreher 205 die Phasen von CLK_VCO 109 dreht. Dies verändert wiederum die Frequenz des CLK_VCO-Signals 109, da die Frequenz eine Ableitung der Phase ist. Somit liegt die Frequenz des CLK_MIX-Signals 210 näher bei N·f_{CLK_REF}. Daher liegt die Frequenz des CLK_FB-Signals 212, das der Phasendetektor 110 am Anschluss 145 empfängt, näher bei der Frequenz des CLK_REF-Signals 101.
Der erfindungsgemäße Frequenzsynthetisierer mit dieser PLL-Architektur generiert ein äußerst niedriges Phasen-Jitter. Diese Architektur verbessert außerdem die Frequenzauflösung. Bei einer Ausführungsform kann die Frequenzauflösung 300Hz-Schritte umfassen und über ein Band von 50 MHz bis 500 MHz eingestellt werden. Bei einer anderen Ausführungsform kann die PLL-Kreisbandbreite so eingestellt werden, außerdem jegliches Hochfrequenzrauschen abzuschwächen. Schließlich reduziert diese PLL-Architektur die Schaltungsgröße.
Der Phasendreher 205 ist nachfolgend näher beschrieben. Der Phasendreher 205 ist in 4 als 4-Bit-Phasendreher mit einem 16-Bit-Ausgang dargestellt. Es sind jedoch auch andere Ausführungsformen des Phasendrehers 205 mit anderen Bitzahlen möglich.
4. Phasendreher
Wie vorstehend besprochen, generiert der Phasendreher (auch "Phaseninterpolator" genannt) aus den vom VCO 140 empfangenen Phasen mehr Phasen, wobei die Phasen kontinuierlich gedreht werden (zeitlich), um eine Frequenzverschiebung im Signal CLK_MIX 214 zu implementieren. Die Phasen werden in inkrementell gedreht, wobei die Differenz zwischen zwei Phasenzuständen als Jitter bezeichnet wird und im Allgemeinen reduziert werden sollte.
Ein Dreher besteht aus mehreren Digital-Analog-Umsetzern (DACs), die in Übereinstimmung mit den Taktphasenquellen von 0°, 90°, 180° und 270° miteinander zu einer Gruppe verbunden sind. Der Phasendreher arbeitet in einem vollen Phasenzyklus von 360°. Andere Taktphasenquellen sind möglich, was für einen Durchschnittsfachmann auf dem Gebiet ersichtlich ist.
Bezug nehmend auf 6 ist ein voller Phasenzyklus 600 von 360° mit einer ersten Taktphasenquelle 601 bei 0°, einer zweiten Taktphasenquelle 602 bei 90°, einer dritten Taktphasenquelle 608 bei 180° und einer vierten Taktphasenquelle 609 bei 270° dargestellt. Jede Taktphasenquelle stellt ein Viertel des vollen Phasenzyklus 600 dar. Die Taktphase wird durch ein Verhältnis definiert, bei dem die Frequenz eines kontinuierlich gedrehten Signals eine Ableitung der Taktphase ist.
Die Anzahl an DACs bestimmt das Phasen-Jitter im System. Je kleiner die Anzahl an DACs, desto größer das Phasen-Jitter oder -rauschen und je größer die Anzahl an DACs, desto kleiner das Jitter. Dies tritt auf, da die Anzahl an DACs auch die Anzahl an Phasenzuständen bestimmt, die im 360-Grad-Drehzyklus vorhanden sind. Je größer die Anzahl an DACs, desto größer die Anzahl an Phasenzuständen. Das Phasen-Jitter muss beträchtlich reduziert werden, ohne die Schaltungsfläche zu vergrößern und die Energie zum Betrieb der Schaltung zu erhöhen.
Bezug nehmend auf 6 ist das Phasen-Jitter als Lücke dargestellt, die zwischen zwei benachbarten, durch den Phasendreher generierten Phasen gebildet wird. Wenn beispielsweise die durch die Pfeile 604 und 605 dargestellten Phasen benachbarte Phasen wären, würde die zwischen den zwei Phasen gebildete Lücke das Jitter im System repräsentieren. Je größer die Lücke, desto größer das Jitter. Im Gegensatz dazu gilt, je kleiner die Lücke, desto geringer das Jitter.
Jede DAC-Gruppe wird durch ein der Gruppe zugeführtes Differenzsignal gesteuert. Das Differenzsignal kann von einer Phasenregelkreisschaltung kommen, die mit dem Phasendreher verbunden ist. Der PLL kann eine Mehrzahl an Verzögerungszellen aufweisen, die paarweise angeordnet sein können, um eine Mehrzahl an dem Phasendreher zuzuführenden Differenzsignalen zu generieren.
Ein DAC umfasst einen Schalter und eine Stromquelle. Immer wenn der digitale Wert eines DAC 1 beträgt, wird der Schalter geschlossen und Strom an den DAC angelegt. Wenn der digitale Wert des DAC 0 beträgt, ist der Schalter offen und es wird kein Strom an den DAC angelegt. Daher erzeugen alle an das System gesendeten Datensignale Strom, wobei, wenn dieser Strom an den DAC angelegt wird, er durch eine Sequenz von 0en und 1sen in digitaler Form dargestellt wird. Somit wird, wenn ein n-Bitwort empfangen wird, dieses durch eine Sequenz von 0en und 1sen dargestellt.
Da das decodierte digitale Wort durch eine binäre Zahl (0en oder 1sen) dargestellt wird, kann die Gesamtlänge des decodierten digitalen Wortes durch 2ⁿ dargestellt werden, wobei n eine ganze Zahl ist. Die ganze Zahl n ist die Anzahl an Zeichen in einem digitalen Wort (d.h. 4-Bit-, 6-Bit-, etc.), die durch den Decoder des Drehers decodiert wird. Daher ist bei einem 4-Bit-Phasendreher n gleich 4 und die Länge des digitalen Wortes beträgt 16. Bei einem 6-Bit-Phasendreher ist n gleich 6 und die Länge des digitalen Wortes beträgt 64.
Die Anzahl an Zeichen, die decodiert werden muss, bestimmt wie viele Bits in dem decodierten digitalen Wort 1 und wie viele 0 betragen würden. Daher sind bei einem 4-Bit-Dreher, in dem decodierten digitalen Wort mit einer Länge von 16, 4 Einsen und 12 Nullen vorhanden. In ähnlicher Weise werden bei Verwendung des 6-Bit-Drehers 16 Einsen und 48 Nullen erzeugt. Jede 1 in dem decodierten digitalen Wort entspricht dem Einschalten eines DAC. Dies bedeutet, dass der in diesem DAC befindliche Schalter geschlossen ist und dem DAC Strom zugeführt wird. Jede 0 in dem decodierten digitalen Wort entspricht dem Abschalten eines DAC. Dies bedeutet, dass der in diesem DAC befindliche Schalter offen ist und ihm kein Strom zugeführt wird.
Jedes decodierte digitale Wort stellt einen bestimmten Phasenzustand des 360-Grad-Phasenzyklus dar, der in 6 gezeigt ist. Eine Ausgangsphase wird durch Berechnen des Mittelwerts der durch benachbarte Taktphasenquellen (d.h. 0°, 90°, 180° oder 270°) definierten Phasen bestimmt. Daher wäre, wenn zwei Phasen aus zwei benachbarten Taktphasenquellen (z.B. 0° und 90°) vorhanden sind, die Ausgangsphase gleich dem Mittelwert der zwei Phasen. Die folgende Formel zeigt wie die neue Ausgangsphase φ₀ unter Verwendung der zwei Phasen φ_a und φ_b aus zwei benachbarten Taktphasenquellen berechnet wird:
wobei k der Anzahl an DACs entspricht, die den Wert 1 in einer bestimmten Taktphasenquelle (d.h. 0°, 90°, 180° oder 270°) haben, N der Gesamtzahl an Bits im DAC entspricht (d.h. im Falle eines 6-Bit-Drehers sind 8 Bits pro Taktphasenquelle vorhanden), f und t der Frequenz bzw. Zeit entsprechen.
Beim Dreher wird die Ausgangsphase dadurch bestimmt, wie viele DACs einen Wert von 1 haben, d.h. dem DAC wird Strom zugeführt. Bei einem 4-Bit-Dreher beispielsweise wird, wenn die ersten vier DACs (von 16) einen Wert von 1 haben, die Ausgangsphase durch Folgendes bestimmt:
Daher beträgt die Ausgangsphase 0°. Bei einem zweiten Beispiel hat der erste DAC einen Wert von 0 und die folgenden vier DACs haben einen Wert von 1. Daher wird die Ausgangsphase wie folgt berechnet:
Daher beträgt die Ausgangsphase 22,5°. Die Ausgangsphase hängt davon ab, wie der Strom jedem Digital-Analog-Umsetzer in jeder Taktphasenquelle (0°, 90°, 180°, 270°) zugeführt wird. Die Stromzufuhr zum DAC entspricht dem Wert von 1, der dem DAC zugeordnet ist, und zählt bei der Berechnung der Ausgangsphase zur Bestimmung des Zählers des Bruches eines jeden Taktphasenquellenbeitrags. Bezug nehmend auf das obige zweite Beispiel, wird 3 DACs an der Taktphasenquelle von 0° ein Strom zugeführt und 1 DAC an der Taktphasenquelle von 90° ein Strom zugeführt, um eine Ausgangsphase von 22,5° zu erzeugen.
Daher ist der Dreher, durch Decodieren von Informationen, die sich in dem dem Dreher zugeführten n-Bitwort befinden, dazu in der Lage, eine 2ⁿ-Sequenz von 0en und 1sen zu erzeugen, in der n Einsen und (2ⁿ – n) Nullen vorhanden sind. Daher sind verschiedene decodierte digitale Worte repräsentierende 2ⁿ-Kombinationen möglich. Dann beträgt die Anzahl der Phasen 2ⁿ.
Sobald der Dreher ein digitales n-Bitwort in ein decodiertes digitales Wort decodiert, verschiebt der Dreher die Ausgangsphase in Abhängigkeit davon, wie die neuen Phasen an jeder Taktphasenquelle zugeführt werden. Eine solche Verschiebung wird kontinuierlich durchgeführt. Dies wird durch Ändern des zugewiesenen Wertes der DACs von 0 auf 1 oder von 1 auf 0 erreicht. Zum Ändern des dem DAC zugewiesenen Wertes muss ein in jedem DAC befindlicher Schalter entweder geöffnet oder geschlossen werden. Ein geschlossener Schalter bedeutet, dass dem DAC Strom zugeführt wird und der DAC einen Wert von 1 annimmt, und ein offener Schalter bedeutet, dass dem DAC kein Strom zugeführt wird und der DAC einen Wert von 0 annimmt. Durch An- und Abschalten der DACs ist es möglich, eine Verschiebung der Phase zu erzielen, wie in der Tabelle von 7 gezeigt. Wenn in der Phase eine Verschiebung vorhanden ist, verändert sich die Ausgangsphase, da die Anzahl an 1sen und 0en einer bestimmten DAC-Veränderung in jeder Taktphasenquelle entspricht.
Wenn sich die Eingangsphasen verschieben, wird abhängig davon, ob der Dreher ein 4-Bit- oder ein 6-Bit- oder ein anderer Dreher ist, eine Lücke zwischen den Ausgangsphasen gebildet. Beispielsweise beträgt bei Verwendung des 4-Bit-Drehers die durch das digitale Wort 0111100000000000 dargestellte Phase 22,5° und die durch das digitale Wort 0011110000000000 dargestellte Phase 45°. Daher ist zwischen den obigen Phasen eine Lücke von 22,5° vorhanden. Wenn eine Feinabstimmung erforderlich ist, erzeugt eine solche Lücke Jitter im System, was eine Verzerrung des dem Ausgang des Systems zugeführten Signals bewirkt und es schwierig macht, die mit dem System gekoppelten, verschiedenen Komponenten zu betreiben. Das Jitter kann durch Verwendung eines 6-Bit-Drehers reduziert werden, bei dem 8 DACs zu jeder gegebenen Zeit einen Wert von 1 haben. Es ist jedoch noch immer eine Lücke von ungefähr 11,25° vorhanden. Dies erzeugt ebenfalls Jitter im System. Darüber hinaus benötigt ein 6-Bit-Dreher mehr Fläche und Energie als ein 4-Bit-Dreher.
Es ist erwünscht, das Jitter zu reduzieren und eine größere Anzahl an Ausgangsphasen zu erzeugen, ohne die Größe des Phasendrehers oder den Energiebedarf zum Betreiben des Phasendrehers zu erhöhen. Bei einer Ausführungsform kann ein 6-Bit-Dreher verwendet werden, es können jedoch auch andere Drehertypen verwendet werden. Ein 6-Bit-Dreher würde 64 Ausgangsphasen erzeugen, aus denen eine gewünschte Phase ausgewählt werden kann. Nichtsdestotrotz kann die Lücke zwischen zwei benachbarten Ausgangsphasen, wie vorstehend beschrieben, eine Größenordnung von 11,25° haben.
7 zeigt die sechzehn Phasen des in 4 gezeigten 4-Bit-Phasendrehers. Die Tabelle, mittels der diese Phasen gezeigt sind, stellt sich wie folgt dar: Die Zeilen oder "Ebenen" stellen spezifische Phasenzustände zu einem gewissen Zeitpunkt dar und die Säulen beschreiben den Wert (entweder 0 oder 1), der jedem Digital-Analog-Umsetzer 517 im Phasendreher durch den entsprechenden Schieberegisterausgang 491 zugewiesen wird. Jede Ebene stellt einen spezifischen Phasenzustand rund um den 360-Grad-Zyklus dar. Die nächste Phase ist die vorherige verschobene Phase. Bei einem 4-Bit-Dreher sind vier DACs 517 jeweils einer Phasentaktquelle (0°, 90°, 180°, 270°) zugeordnet. Somit stellen die ersten vier Säulen in 7 die erste Phasentaktquelle (0°), die nächsten vier Säulen die zweite Phasentaktquelle (90°) und so weiter dar. Die Ausgangsphase wird berechnet, wie vorstehend beschrieben, indem ein Mittelwert der einer jeden der Phasentaktquellen entsprechenden Werte genommen wird.
Noch immer Bezug nehmend auf 7, ist die 0° entsprechende, erste Phase in Ebene 0 gezeigt und wird durch die folgende Sequenz dargestellt: 11110000000000. Die nächste Phase ist in Ebene 1 durch 0111100000000000 dargestellt. Die Ebene-1-Phase ist die um ein Bit verschobene Ebene 0. Die Phase auf Ebene 1 entspricht 22,5°. Sämtliche der durch den 4-Bit-Phasendreher erzeugten sechzehn Phasen sind sequenziell dargestellt. Die Sequenz 1111000000000000 kann ein decodiertes digitales 4-Bitwort darstellen, das einem ersten digitalen Wort entspricht, bevor der Dreher die Phase um einen gewissen Grad verschiebt, wie in 7 in Zeile 0 gezeigt. Wenn der 4-Bit-Dreher eine Phase verschiebt, wird das nächste decodierte digitale Wort durch die folgende Sequenz dargestellt: 0111100000000000 (7, Zeile 1).
Ein 6-Bit-Phasendreher kann 64 Phasen erzeugen und umfasst 64 DACs 517, die in Übereinstimmung mit jeder der benachbarten Taktphasenquellen 0°, 90°, 180° oder 270° zu Gruppen zusammengefasst sind. Jede Gruppe 311 an DACs 517 umfasst sechzehn DACs 517, wie in 3 gezeigt. Ein digitales 6-Bitwort wird zu einer Sequenz von 0en und 1sen decodiert, die 64 Zeichen lang ist. Zu jedem gegebenen Zeitpunkt sind sechzehn entsprechende DACs vorhanden, die einen Wert von 1 haben (was bedeutet, dass dem DAC Strom zugeführt wird), wobei die restlichen DACs einen Wert von 0 haben (was bedeutet, dass dem DAC kein Strom zugeführt wird). Der 6-Bit-Phasendreher arbeitet ähnlich wie der 4-Bit-Dreher, umfasst jedoch mehr Bits und mehr Phasenzustände.
Bezug nehmend nochmals auf 6, sind zwei benachbarte, durch den 6-Bit-Phasendreher erzeugte Phasen gezeigt. Eine Phase 604 stellt eine 45°-Phase dar, die durch einen 6-Bit-Dreher erzeugt wurde. Die Phase 605 stellt eine 33,75°-Phase dar, wobei die Phase 605 eine an die Phase 604 angrenzende Phase ist. Eine Lücke 606 von 11,25° ist zwischen den Phasen 604 und 605 gebildet. Die Lücke 606 stellt das Jitter im System dar, wenn der 6-Bit-Dreher dazu verwendet wird, Phasen zu erzeugen und zu verschieben.
5. Phasendreher mit geringem Jitter
Bei einer Ausführungsform ist der Dreher so ausgeführt, dass er das Jitter im System minimiert. Spezifischer wird, wenn der 6-Bit-Dreher eine Verschiebung von einer Phase zur nächsten durchführt (d.h. Abschalten des ersten DAC mit dem Wert 1 und Anschalten des DAC, der den Wert 0 hat und auf den letzten DAC mit dem Wert 1 folgt), der Strom noch immer dem ursprünglich ersten DAC mit dem Wert 1 zugeführt. Daher hat das digitale Wort während der nächsten Phase neun DACs mit einem Wert von 1. Bei der nächsten Phasenverschiebung wird nur der erste DAC abgeschaltet, wodurch er den Wert 0 annimmt. Die Phasenverschiebung verläuft daher in zwei Stufen und erzeugt somit zwei separate Phasen. Dieser Vorgang wird wiederholt, um einen Übergang in andere Phasenzustände zu bewirken.
Der 6-Bit-Dreher wird praktisch ein 7-Bit-Dreher, ohne die Schaltungsgröße oder die Energie zum Betreiben des DAC zu erhöhen. Die Anzahl an erzeugen Ausgangsphasen steigt auf 128, was das Doppelte der ursprünglichen 64 Ausgangsphasen ist, die mit einem 6-Bit-Dreher erzielt werden. Dies kann die Differenz zwischen zwei benachbarten Phasen auf 2,5° verkleinern, was das Jitter im System reduziert. Bei einer Ausführungsform verringern die vorstehend genannten Techniken das Jitter im System um 6 dB.
8 zeigt ferner die Jitter-Verringerung bei einem 4-Bit-Phasendreher. Bezug nehmend auf die Ebene k, ist die durch die Sequenz 0000001111000000 repräsentierte Phase ist so dargestellt, dass sie 135° entspricht. Die in Ebene k+1 gezeigte Phase, die durch die Sequenz 0000001111100000 dargestellt ist, entspricht 144°. Die in Ebene k+2 gezeigte Phase, die durch 0000000111100000 dargestellt ist, entspricht 157,5°. Bei dem herkömmlichen 4-Bit-Phasendreher sind die Phasen in den Ebenen k und k+2 benachbarte Phasen und die Differenz zwischen diesen zwei Phasen würde 22,5° betragen. Wohingegen bei der vorliegenden Erfindung die Differenz zwischen benachbarten Phasen zwischen aneinandergrenzenden Phasen verkleintert ist. Die Phasen in den Ebenen k und k+2 sind nicht länger benachbarte Phasen. Die Phasen in den Ebenen k und k+1 sind benachbarte Phasen und die Phasen in den Ebenen k+1 und k+2 aneinander angrenzende Phasen. Die Phasendifferenz zwischen den Phasen in den Ebenen k und k+1 beträgt 9° und die Phasendifferenz zwischen den Phasen in den Ebenen k+1 und k+2 beträgt 13,5°. Da die Phasendifferenz zwischen den benachbarten Phasen kleiner als bei dem herkömmlichen System ist, ist der Jitter-Betrag reduziert.
Der Betrieb des Phasendrehers mit geringem Jitter kann, wie durch das 4-Bit-Beispiel in 8 beschrieben, wie folgt für einen n-Bit-Phasendreher bestehend aus einer N=2ⁿ-Anzahl an Digital-Analog-Umsetzern (DACs) verallgemeinert werden. Die verallgemeinerte Erörterung ist durch das Flussdiagramm 900 in 9 näher beschrieben.
In Schritt 902 wird ein Phasendreher bereitgestellt, der durch eine Gruppe von N=2ⁿ Digital-Analog-Umsetzern (DACs) gesteuert wird. Der Phasendreher 205 in 4 beispielsweise umfasst einen N-Bit-DAC 411, der den Phasendreher steuert, wobei N in 4 16 beträgt.
In Schritt 904 werden m = N/4 Bits durch den DAC 411 mit einer konstanten Rate verschoben, um den DAC-Strom und die Ausgangsphase des Phasendrehers zu steuern. 8 zeigt beispielsweise das Verschieben von Bits durch den DAC, um die Ausgangsphase des Phasendrehers zu steuern.
Der Schritt 904 im Flussdiagramm 900 kann durch das Flussdiagramm 1000 näher beschrieben werden.
Bei einer k^ten Phase in Schritt 1002 wird der Phasendreher derart konfiguriert, dass er eine erste Gruppe DACs mit m = N/4 DACs besitzt, die aktiv und als m₀, m₁, ... m_(N/4-1) indiziert sind. Bezug nehmend auf 8 beispielsweise, sind in Ebene k die DACs Nr. 7-10 aktiv, wobei der DAC Nr. 7 m₀, der DAC Nr. 8 m₁, der DAC Nr. 9 m₂ und der DAC Nr. 10 m₃ repräsentiert.
Bei einer (k+1)^ten Phase in Schritt 1004 wird der Phasendreher derart konfiguriert, dass er eine zweite Gruppe DACs mit (m+1) DACs besitzt, die aktiv und als m₀, m₁, ... m_(N/ ₄₎ indiziert sind. Bezug nehmend auf 8 sind z.B. die DACs Nr. 7-11 aktiv, wobei der DAC Nr. 11 m₄ repräsentiert.
Bei einer (k+2)^ten Phase in Schritt 1006 wird der Phasendreher derart konfiguriert, dass er eine dritte Gruppe aus m DACs besitzt, die aktiv und als m₁, m₂, ... m_(N/4) indiziert sind. Bezug nehmend auf 8 sind z.B. die DACs Nr. 8-11 aktiv.
Die Schritte im Flussdiagramm 1000 werden bei allen Phasenzuständen rund um den 360-Grad-Phasenzyklus kontinuierlich wiederholt. Es wird darauf hingewiesen, dass der m₀ ^te DAC bei der (k+1)^ten Phase aktiv bleibt und nicht vor der (k+2)^ten deaktiviert wird. Dies hat zur Folge, dass es bei der (k+1)^ten Phase einen aktiven DAC mehr gibt als bei der k^ten Phase oder der (k+2)^ten Phase. Daher werden die Lücken zwischen den k^ten, (k+1)^ten und (k+2)^ten Phasenzuständen verringert, wodurch das Phasen-Jitter des Phasendrehers reduziert wird.
Fachleute auf dem Gebiet werden verstehen, dass der Phasendreher mit geringem Jitter nicht darauf beschränkt ist, vier Taktphasenquellen zu besitzen. Bei einer anderen Ausführungsform kann ein Phasendreher bereitgestellt werden, der durch eine Gruppe von N Digital-Analog-Umsetzern (DACs) gesteuert wird, wobei N eine positive ganze Zahl ist. Der Phasendreher 205 gemäß 4 beispielsweise umfasst N-Bit-DACs 411, die den Phasendreher steuern, wobei M < N. Zu jedem gegebenen Zeitpunkt werden m = M Bits durch den DAC 411 mit einer konstanten Rate verschoben, um den DAC-Strom und die Ausgangsphase des Phasendrehers zu steuern.
Bei einer k^ten Phase wird der Phasendreher derart konfiguriert, dass er eine erste Gruppe DACs mit m = M DACs besitzt, die aktiv und als m₀, m₁, ... m_(M-1) indiziert sind.
Bei einer (k+1)^ten Phase wird der Phasendreher derart konfiguriert, dass er eine zweite Gruppe DACs mit m = M+1 DACs besitzt, die aktiv und als m₀, m₁, ... m_(M) indiziert sind.
Bei einer (k+2)^ten Phase wird der Phasendreher derart konfiguriert, dass er eine dritte Gruppe aus m DACs besitzt, die aktiv und als m₁, m₂, ... m_(M) indiziert sind.
Die obigen Schritte werden bei allen Phasenzuständen rund um den 360-Grad-Phasenzyklus kontinuierlich wiederholt. Es wird darauf hingewiesen, dass der m₀ ^te DAC bei der (k+1)^ten Phase aktiv bleibt und nicht vor der (k+2)^ten deaktiviert wird. Dies hat zur Folge, dass es bei der (k+1)^ten Phase einen aktiven DAC mehr gibt als bei der k^ten Phase oder der (k+2)^ten Phase. Daher sind die Lücken zwischen den k^ten, (k+1)^ten und (k+2)^ten Phasenzuständen kleiner, wodurch das Phasen-Jitter des Phasendrehers reduziert wird.
6. Schlusswort
Beispielhafte Ausführungsformen der Verfahren, Schaltungen und Komponenten der vorliegenden Erfindung wurden hierin beschrieben. Wie an anderer Stelle erwähnt, wurden diese beispielhaften Ausführungsformen lediglich zu illustrativen Zwecken beschrieben und stellen keine Einschränkung dar. Andere Ausführungsformen sind möglich und durch die Erfindung abgedeckt. Derartige Ausführungsformen sind für Fachleute auf dem/den relevanten Gebiet(en) auf der Basis der hierin enthaltenen Lehren offenkundig. Somit sollen die Breite und der Umfang der vorliegenden Erfindung nicht durch eine der vorstehend beschriebenen beispielhaften Ausführungsformen eingeschränkt werden, sondern vielmehr ausschließlich in Übereinstimmung mit den nachfolgenden Ansprüchen und deren Entsprechungen definiert werden.

Claims

Frequenzsynthetisierer mit: – einem Phasendetektor (110), – einer Ladungspumpe (120), die mit einem Ausgang des Phasendetektors (110) verbunden ist, – einem Tiefpassfilter (130), der mit einem Ausgang der Ladungspumpe (120) verbunden ist, – einem spannungsgesteuerten Oszillator ("VCO", 140), der mit einem Ausgang des Tiefpassfilters (120) verbunden ist, und – einem Rückführpfad (202), der zwischen einem Ausgang des VCO (140) und dem Phasendetektor (110) verbunden ist, wobei der Rückführpfad (202) einen Phasendreher (205) umfasst, der dazu in der Lage ist, an einer Ausgangsfrequenz (109) des VCO (140) in Antwort auf eine Frequenz eines Eingangstakts (214) eine Feineinstellung durchzuführen, dadurch gekennzeichnet, dass der Frequenzsynthetisierer einen Akkumulator (207) umfasst, der mit dem Phasendreher (205) verbunden ist, wobei der Akkumulator (207) ein Frequenzsteuerwortsignal (216) und die VCO-Ausgangsfrequenz (109) oder eine von der VCO-Ausgangsfrequenz (109) unabhängige externe Taktfrequenz als Eingangssignale empfängt, und wobei der Akkumulator (207) die Drehgeschwindigkeit des Phasendrehers (205) basierend auf dem Eingangstakt (214) steuert, wobei die Frequenz des Eingangstakts (214) basierend auf den Frequenzen des Frequenzsteuerwortsignals (216) und des VCO-Ausgangsfrequenzsignals (109) oder des externen Taktfrequenzsignals berechnet wird.
Frequenzsynthetisierer nach Anspruch 1, wobei der Akkumulator (207) dem Phasendreher (205) einen Eingangstakt (214) zuführt.
Frequenzsynthetisierer nach Anspruch 2, wobei der Phasendreher (205) nach dem Anlegen des Eingangstakts (214) an der VCO-Ausgangsfrequenz (109) eine Feineinstellung durchführt.
Frequenzsynthetisierer nach Anspruch 3, wobei die Frequenz des Eingangstakts (214) die Drehgeschwindigkeit des Phasendrehers (205) bestimmt.
Frequenzsynthetisierer nach Anspruch 1, wobei der VCO-Ausgang eine Mehrzahl von Abgriffen umfasst, die eine Mehrzahl an VCO-Ausgangsphasen (109a-109d) erzeugen.
Frequenzsynthetisierer nach Anspruch 5, wobei der Phasendreher (205) umfasst: – eine Einrichtung zum Gewichten der Mehrzahl an VCO-Ausgangsphasen (109a-109d) über die Zeit in Antwort auf den Eingangstakt (214), und – eine Einrichtung zum Kombinieren der gewichteten VCO-Ausgangsphasen (415a-415d), um eine Ausgangsphase (210) des Phasendrehers (205) zu erzeugen, wobei die Ausgangsphase (210) in Antwort auf die Frequenz des Eingangstakts (214) dreht.
Frequenzsynthetisierer nach Anspruch 5, wobei der Phasendreher (205) umfasst: – mehrere Differenzverstärker (412a-412d), die die Mehrzahl an VCO-Ausgangsphasen (109a-109d) empfangen, – einen Differenzausgang, der die jeweiligen Ausgänge der Differenzverstärker (412a-412d) kombiniert, – mehrere in Gruppen angeordnete Digital-Analog-Umsetzer (DACs) (411a-411d), wobei jede Gruppe von DACs (411a-411d) einem entsprechenden Differenzverstärker (412a-412d) einen Ruhestrom zuführt, – ein Schieberegister (490a-490d), das den Eingangstakt (214) empfängt und eine Mehrzahl an Ausgängen aufweist, die die mehreren Digital-Analog-Umsetzer (DACs) (411a-411d) in Antwort auf den Eingangstakt (214) schaltet.
Frequenzsynthetisierer nach Anspruch 7, wobei die Frequenz des Eingangstakts (214) die Schaltgeschwindigkeit der DACs (411a-411d) und dadurch die Drehgeschwindigkeit der Phase des Differenzausgangs (210) bestimmt.
Frequenzsynthetisierer nach Anspruch 7, wobei jeder der DACs (411a-411d) eine Stromquelle (515a-515d) umfasst, die mit einem Schalter (516a-516d) in Reihe geschaltet ist, wobei der Schalter (516a-516d) durch einen jeweiligen Ausgang des Schieberegisters (490a-490d) gesteuert wird.
Frequenzsynthetisierer nach Anspruch 7, wobei die Ausgangsfrequenz des VCO (140) gemäß der folgenden Gleichung bestimmt wird: fCLK_VCO = N·fCLK_REF+/-fCLK_PI/2M;wobei f_{CLK_REF} eine Frequenz eines Referenztakts (101) ist, der vom Phasendetektor (110) empfangen wird, f_{CLK_PI} die Frequenz des Eingangstakts (214) ist, und M die Anzahl an Bits in den Digital-Analog-Umsetzern (411a-411d) in den DAC-Gruppen ist.
Frequenzsynthetisierer nach Anspruch 7, wobei der Akkumulator (207) dem Phasendreher (205) den Eingangstakt (214) zuführt und wobei die Ausgangsfrequenz des VCO (140) gemäß der folgenden Gleichung bestimmt wird: fCLK_VCO = N·fCLK_REF+/-FCW/2L+M·fCLK_VCO;wobei f_{CLK_REF} eine Frequenz eines Referenztakts (101) ist, der vom Phasendetektor (110) empfangen wird, L die Anzahl an dem Akkumulator (207) zugeordneten Bits ist, und M die Anzahl an Bits in den Digital-Analog-Umsetzern (411a-411d) in den DAC-Gruppen ist.
Verfahren zur Frequenzeinstellung eines Frequenzsynthetisierers mit einem Phasenregelkreis, welcher einen Phasendetektor (110), eine Ladungspumpe (120), einen Tiefpassfilter (130), einen spannungsgesteuerten Oszillator ("VCO") (140) und einen Rückführpfad zwischen einem Ausgang des VCO (140) und dem Phasendetektor (110) umfasst, das die Schritte umfasst: – das Empfangen eines Eingangsreferenzsignals (101) mit einer Referenzphase und -frequenz, – das Erzeugen eines VCO-Ausgangssignals (109) basierend auf dem Eingangsreferenzsignal (101), – das Zuführen des VCO-Ausgangssignals (109) über den Rückführpfad zum Phasendetektor (110), – das Phasendrehen des VCO-Ausgangssignals (109) im Rückführpfad, um am VCO-Ausgangssignal (109) eine Frequenz-Feineinstellung durchzuführen, dadurch gekennzeichnet, dass das Verfahren ferner die Schritte umfasst: das Erhöhen oder Verringern der Drehgeschwindigkeit der Phasendrehung des VCO-Ausgangssignals (109) basierend auf der Frequenz eines Eingangstaktsignals (216), wobei die Frequenz des Eingangstakts (214) basierend auf den Frequenzen eines Frequenzsteuerwortsignals (216) und eines VCO-Ausgangsfrequenzsignals (109) oder eines externen Taktfrequenzsignals berechnet wird, wobei bei der Berechnung ein Akkumulator (207) verwendet wird, der ein Frequenzsteuerwortsignal (216) und das VCO-Ausgangsfrequenzsignal (109) oder das externe Taktfrequenzsignal als Eingänge empfängt.
Verfahren nach Anspruch 12, das ferner den Schritt des Einstellens des Tellerverhältnisses eines Frequenzteilers (150) im Rückführpfad umfasst, um eine Frequenz-Grobeinstellung durchzuführen.
Verfahren nach Anspruch 12, das ferner den Schritt des Einstellens der Referenzsignalfrequenz (101) umfasst, um eine Frequenz-Grobeinstellung durchzuführen.
Verfahren nach Anspruch 12, umfassend das Einstellen der konstanten Geschwindigkeit der Phasendrehung, um eine Frequenzverschiebung im VCO-Ausgangssignal (109) zu bewirken.
Verfahren nach Anspruch 12, wobei das VCO-Ausgangssignal (109) mehreren Abgriffen entnommen wird, welche eine Mehrzahl an VCO-Ausgangsphasen (109a-109d) erzeugen.
Verfahren nach Anspruch 12, wobei das VCO-Ausgangssignal eine Mehrzahl an VCO-Ausgangsphasen (109a-109d) umfasst und wobei der Schritt des Phasendrehens die Schritte umfasst: – das Gewichten der Mehrzahl an VCO-Ausgangsphasen (109a-109d) über die Zeit in Antwort auf einen Eingangstakt (214), und – das Kombinieren der gewichteten VCO-Ausgänge (415a-415d), um eine Ausgangsphase (210) zu erzeugen, wobei die Ausgangsphase in Antwort auf eine Frequenz des Eingangstakts (214) dreht.