DE60218192T2

DE60218192T2 - LVDS-Treiber mit Vorverzerrung

Info

Publication number: DE60218192T2
Application number: DE60218192T
Authority: DE
Inventors: Andrzej Gajdardziew Radelinow
Original assignee: Alcatel Lucent SAS
Current assignee: Alcatel Lucent SAS
Priority date: 2002-12-23
Filing date: 2002-12-23
Publication date: 2007-11-22
Anticipated expiration: 2022-12-24
Also published as: DE60218192D1; US6977534B2; ATE354207T1; EP1434347A1; US20040124888A1; EP1434347B1

Description

Feld der Erfindung
Die vorliegende Erfindung betrifft die Übertragung von seriellen binären Daten mit hoher Geschwindigkeit über eine Kupferleitung entsprechend dem LVDS-Verfahren (Low Voltage Differential Signaling, differenzielle Signalübertragung mit niedriger Spannung).
Stand der Technik
Low Voltage Differential Signaling (LVDS) ist ein Verfahren zur sehr schnellen seriellen Übertragung von binären Daten über eine Kupferleitung. Wegen seiner Unempfindlichkeit gegen Übersprechen, seinen geringen elektromagnetischen Störungen und der geringen Verlustleistung ist es in Telekommunikationseinrichtungen weit verbreitet. Die steigende Anzahl von Verbindungen über die Rückwandplatinen in Telekommunikationssystemen mit mehreren GBit/s führt zu einem beträchtlichen Anstieg der Störungen durch Übersprechen und der Kanal-Intersymbolstörungen. Der Hauptgrund für Intersymbolstörungen in seriellen Hochgeschwindigkeits-Verbindungen ist die Dämpfung und die Dispersion von Frequenzkomponenten, die sich durch die Signalausbreitung entlang einer Übertragungsleitung ergibt. Bei Datenimpulsen treten durch diese Effekte eine Verringerung der Amplitude und ein Zeitversatz auf, was als deterministischer Jitter bekannt ist.
Um die Schaltgeschwindigkeit zu erhöhen, wird ein Vorverzerrungs-Schaltkreis verwendet. Das Vorverzerrungs-Filter steuert die Ausgangsleistung des LVDS-Treibers auf eine Weise, dass wenn ein Bit-Übergang auftritt die gesendete Leistung dem maximalen Pegel entspricht, und wenn keine Bit-Übergänge vorliegen, die Leistung verringert wird. Diese Signal-Formung wird durch ein digitales Filter realisiert. Dies führt zu einer Entzerrung der Amplitude aller gesendeten Bits am Anschlusspunkt und zu einem verringerten datenabhängigen Jitter.
Der bisherige Stand der Technik US2002/0084870 ist vom Prinzip her sehr ähnlich, betrifft jedoch einen nicht zu LVDS kompatiblen Puffer-Typ. In dieser Erfindung wird eine Gegentakt-Ausgangs-Struktur vorgeschlagen.
Im bisherigen Stand der Technik US 6,288,581 hat der LVDS-Ausgangspuffer zwei parallele Stufen. Eine erste (Primär-) Stufe enthält zwei Stromquellen und vier Schalter zur Erzeugung der Impulse (Bits) zur Übertragung auf der Leitung, und eine zweite Stufe enthält zwei Stromquellen und vier Schalter zur Bereitstellung eines zusätzlichen (kleineren) Stroms, nur wenn sich das Signal schnell ändert. Es sind zwei Verbindungs-Transistoren vorhanden, die einen zusätzlichen unerwünschten Widerstand darstellen. Der Spannungsabfall über diesem Widerstand verringert den differentiellen Dynamikbereich des Treibers im Fall eines Low-Voltage-CMOS-Prozesses. Ein weiterer wichtiger Nachteil dieses bisherigen Standes der Technik ist die Tatsache, dass die Verbindung zwischen den beiden Stufen mit einem einzigen NMOS-Bauelement pro Ausgang hergestellt wird, was zur Folge hat, dass die Verbindungs-Bauelemente ausgeschaltet werden, wenn die Spannung an ihren Source-Anschlüssen höher als die Differenz zwischen der Versorgungsspannung und der Schwellspannung der Verbindungs-Bauelemente ist. Dies führt zu Gleichtakt-Glitches am Ausgang, wenn der Treiber in einer Umgebung eingesetzt wird, die eine niedrige Versorgungsspannung erfordert.
Der bisherige Stand der Technik US-6,281,715 verwendet Switched-Tail-Stromquellen, die mit PMOS- und NMOS-Bauelementen realisiert werden, die den LVDS-Ausgangsstrom einstellen. Weil die Steuerung des Vorverzerrungs-Stroms durch Schalten der PMOS- und NMOS-Transistor-Schalter realisiert wird, welche die Ströme der PMOS- und NMOS-Stromquellen unterbrechen, erscheinen auf dem Ausgangssignal Gleichtakt-Glitches. Der Grund hierfür ist die nicht-synchrone Steuerung der NMOS- und PMOS-Schalter, die durch zusätzliche Inverter-Laufzeiten und eine höhere Gate-Kapazität des PMOS-Schalters sowie durch die hohe Ausgangs-Gleichtakt-Impedanz des Treibers verursacht wird. Ein weiterer Nachteil ist, dass die Verzögerung der Inverter abhängig von Prozess-Änderungen ist und bei einer beträchtlichen Anzahl benutzter Inverter einen sehr schmalen Vorverzerrungs-Impuls erzeugt. Dieser kurze Vorverzerrungs-Impuls enthält sehr hohe Frequenzkomponenten, die von der Übertragungsleitung gedämpft werden. Als Folge dient der Vorverzerrungs-Impuls nicht effizient zur Verbesserung des Augendiagramms am Anschlusspunkt. Wegen der Streuung der Prozess-Parameter, der Versorgungsspannung und durch Temperaturänderungen ist die Signal-Formung nicht gut reproduzierbar.
Ein weiterer Nachteil des bisherigen Standes der Technik US-6,281,715 ist die Tatsache, dass in der Ausgangs-Struktur des Treibers nur NMOS-Bauelemente benutzt werden, was zu einer asymmetrischen Übertragungs-Charakteristik der Ausgangsstufe führt, die zu einer asymmetrischen Positiv-nach-negativ-Signalform führt. Hierdurch verringert sich auch der Dynamikbereich der Stufe beim Low-Voltage-CMOS-Prozess. Ein weiteres Problem bei dieser Ausgangs-Struktur ist die Unmöglichkeit, spezielle I/O-Transistoren mit eingebettetem ESD-Schutz zu benutzen.
Noch ein weiterer wichtiger Nachteil des bisherigen Standes der Technik US-6,281,715 ist die Tatsache, dass die Umwandlung des unsymmetrischen Logik-(Digital-)-Signals in ein Differenz-Signal, das zur Ansteuerung der Differenz-Ausgangsstufe benötigt wird, mit einem einfachen Inverter realisiert wird. Die durch den Inverter eingeführte Verzögerung erzeugt Gleichtakt-Glitches an den Gates der Ausgangstransistoren. Diese Gleichtakt-Komponente wird am Verstärker-Ausgang verstärkt. Diese Komponente ist unerwünscht, da sie die Störungen der Leiterplatte und die Erzeugung von Jitter der Empfangseinrichtung erhöht.
Noch ein weiterer Nachteil des bisherigen Standes der Technik US-6,281,715 und US-6,288,581 ist das Fehlen eines Gleichtakt-Vorspannungs-Schaltkreises. Bei US-6,288,581 führt dies dazu, dass ein Ausgangs-Gleichtaktmodus undefiniert ist. Bei US-6,281,715 führt dies dazu, dass die Ausgangs-Gleichtaktspannung bei verschiedenen Vorverzerrungs-Pegeln und Widerstands-Prozess-Änderungen einen Versatz hat. Dieser Gleichtakt-Versatz macht eine direkte DC-Verbindung zwischen dem Treiber und der Empfangs-LVDS-Einrichtung schwierig, da die Eingangs-Gleichtaktspannung des Empfängers auf einen nicht optimalen Wert gezwungen wird.
Ziel der Erfindung
Die vorliegende Erfindung hat das Ziel, einen verbesserten LVDS-(Low Voltage Differential Signaling)-Treiber mit einem Vorverzerrungs-Schaltkreis bereitzustellen, der die beim bisherigen Stand der Technik auftretenden Probleme löst.
Zusammenfassung der Erfindung
Die vorliegende Erfindung betrifft einen Low Voltage Differential Signaling (LVDS)-Treiber, der folgendes umfasst:

– Eine Primärstufe, die erste Schalt-Mittel hat, die angeordnet sind, eine Sequenz von Impulsen mit einem vorher festgelegten Strompegel zu liefern,
– Eine Sekundärstufe, die zweite Schalt-Mittel hat, die angeordnet sind, einen zusätzlichen Strompegel für die Impulse zu liefern, und
– Einen Steuerungs-Schaltkreis, der angeordnet ist, Steuersignale zur Steuerung der ersten und zweiten Schalt-Mittel zu liefern, und wobei der Steuerungs-Schaltkreis angeordnet ist, eine Differenz der Pegel zwischen zwei aufeinander folgenden Impulsen der Sequenz zu erkennen und entsprechende Steuersignale an die ersten und zweiten Schalt-Mittel auf eine Weise bereitzustellen, dass wenn sich die aufeinander folgenden Impulse der Sequenz unterscheiden, der zusätzliche Strompegel zu dem vorher festgelegten Strompegel hinzuaddiert wird.

Der Steuerungs-Schaltkreis enthält vier Standard-Flipflop-Zellen, und wenn die aufeinander folgenden Impulse der Sequenz identisch sind, ist der Steuerungs-Schaltkreis weiterhin so angeordnet, dass er den zusätzlichen Strompegel von dem vorher festgelegten Strompegel subtrahiert.
Es muss darauf hingewiesen werden, dass das US-Patent US-6 288 581-B1 von A.Y. Yong mit dem Titel "Low-Voltage Differential Signaling Output Buffer with Pre-Emphasis" (1. Sept. 2001) sowie das US-Patent US-6 281 715-B1 von L.W. DeClue mit dem Titel "Low-Voltage Differential Signaling Driver with Pre-Emphasis Circuit" (28. Aug. 2001) beide einen Schaltkreis offen legen, der den Treibern für geringe Spannung der vorliegenden Erfindung ähnlich ist. Die in diesen bekannten Dokumenten erwähnten Ausgangsstufen führen jedoch nur die Summation der Ströme oder Strompegel durch. Es wird darin weder etwas über eine mögliche Subtraktion der Ströme erwähnt, insbesondere durch einen Steuerungs-Schaltkreis, noch dass ein solcher Steuerungs-Schaltkreis vier Flipflop-Zellen enthalten muss, noch deren Vorteile.
Entsprechend einer bevorzugten Ausführung der Erfindung enthält die Primärstufe auch eine erste und eine zweite Stromquelle und eine erste und zweite Stromsenke. Die Sekundärstufe enthält auch eine Stromquelle und eine Stromsenke.
In einer anderen Ausführung des LVDS-Treibers, der weiterhin einen Strom-Steuerungs-Schaltkreis enthält, sind die zweite Stromquelle und die zweite Stromsenke der Primärstufe im Wesentlichen identisch zur Stromquelle und zur Stromsenke der Sekundärstufe. Die zweite Stromquelle und die zweite Stromsenke der Primärstufe und die Stromquelle und die Stromsenke der Sekundärstufe werden durch den Strom-Steuerungs-Schaltkreis gesteuert.
In einer speziellen Ausführung enthält der LVDS-Treiber weiterhin N Strom-Steuerungs-Schaltkreise, wobei N > 2 ist, die angepasst sind, zur Steuerung der ersten und zweiten Stromquelle und der ersten und zweiten Stromsenke der Primärstufe kombiniert zu werden.
Es ist von Vorteil, wenn der Low Voltage Differential Signaling Treiber gemäß der Erfindung weiterhin einen Gleichtakt-Vorspannungs-Schaltkreis mit einem ersten Widerstands-Paar, einem zweiten Widerstands-Paar und einem Transkonduktanz-Operationsverstärker enthält.
Kurzbeschreibung der Zeichnungen
1 zeigt ein Differential-Schieberegister mit Standard-Flipflops.
2 zeigt eine LVDS-Ausgangsstufe mit Vorverzerrung und Gleichtakt-Vorspannung gemäß der Erfindung.
3 zeigt einen LVDS-Treiber mit programmierbarer Vorverzerrung.
4 zeigt ein Timing-Diagramm und eine Wahrheitstabelle.
5 zeigt die erzielte Verringerung des datenabhängigen Jitters am Anschlusspunkt, dargestellt als Verbesserung des Augendiagramms.
Detaillierte Beschreibung der Zeichnungen
Ein Differential-Schieberegister mit Standard-Flipflops, wie das in 1 gezeigte, speichert das aktuell gesendete Bit und das zuvor gesendete Bit. Die Schieberegister-Ausgänge treiben über die Puffer B1, B2, B3, B4 zwei komplementäre NMOS-PMOS-Differential-Ausgangs-LVDS-Stufen (gezeigt in 2): Eine Primärstufe (MN5, MN6, MP5, MP6) und eine Sekundärstufe (MN8, MN9, MP8, MP9). In einer bestimmten Ausführung haben die Transistoren MN1, MM3 die gleiche Breite W und Länge L, und MP1, MP3 haben die gleiche Breite W und Länge L. Die Transistoren MN2, MN4, MN7 haben die gleiche Breite W und Länge L. MP2, MP4, MP7 haben ebenfalls die gleiche Breite W und Länge L. Somit erzeugen die Primärstufe und die Sekundärstufe die Ausgangsströme I1 = IB1 + IB2 bzw. I2 = IB2. In dem wirklichen Schaltkreis sind die Breiten W der Vorspannungs-Transistoren MN1, MN2, MP1, MP2 sowie die Ströme IB1 und IB2 verkleinert. Die parallele Querverbindung beider Ausgangsstufen bewirkt, dass der Gesamt-Ausgangsstrom IOUT des Treibers entweder die Summe oder die Differenz der Ausgangsströme der Primär- und der Sekundärstufe ist, abhängig vom Datenmuster, das zum Treiber gesendet wird (4). Das Ergebnis ist, dass wenn ein aktuelles Bit gleich dem vorherigen Bit ist, die Differenz der Ströme I1-I2 an die Leitung geliefert wird, während wenn das aktuell gesendete Bit sich vom vorherigen Bit unterscheidet, die Summe der Ströme I1 + I2 geliefert wird. Dies wird zur Zwei-Pegel-Formung des Ausgangssignals benutzt. Diese Lösung hat einen vorteilhaften Effekt auf das Augendiagramm des Schaltkreises.
Eine andere spezielle Eigenschaft der Erfindung ist die Tatsache, dass derselbe zusätzliche Strom I2, der in der Sekundärstufe erzeugt wird, auch zum Vorstrom der Primärstufe addiert wird. Dies wird durch die kopierten (gespiegelten) Stromquellen MN4, MP4 realisiert, wobei MN4 die gleiche W und L hat wie MN7, und MP4 die gleiche W und L hat wie MP7 (2). Auf diese Weise ist der Strompegel des zweiten Ausgangs, I1 – I2, (der bei einer Sequenz identischer Bits auftritt) immer fest, weil der Strom der Sekundärstufe vom kopierten Strom in der Primärstufe gelöscht wird: I1 – I2 = IB1 + IB2 – IB2 = IB1. Dies ermöglicht die Programmierbarkeit des ersten Vorverzerrungs-Pegels (Spitzen-Ausgangsleistung) durch Voreinstellung des Stroms IB2, während der zweite Pegel fest bleibt.
Ein LVDS-Treiber mit programmierbarer Vorverzerrung wird in 3 gezeigt. Die Programmierbarkeit des Vorverzerrungs-Stroms wird durch 3 binär gewichtete Stromquellen MN2B, MN3B, MN4B realisiert, die von den Transistoren SW1, SW2, SW3 geschaltet werden, was 2³ = 8 voreingestellte Werte für den Vorverzerrungs-Spitzenstrom IB2 erlaubt. Dieser Strom ist äquivalent zum Strom IB2 im Schaltkreis in 2. Der Gesamtstrom des Treibers kann von den Schaltern SW4 und SW5 programmiert werden: Die Steuersignale P0 und P1 definieren 4 binär gewichtete Voreinstellungen des Treiber-Ruhestroms.
Das Differential-Schieberegister in 1 enthält zwei unsymmetrische Schieberegister mit gemeinsamem Taktsignal, wobei bei einem Schieberegister die Daten am Eingang von Inverter IV1 invertiert werden. Auf diese Weise haben die komplementären (Differenz-) Ausgangssignale vom Register keinen Zeitversatz durch die Verzögerung des zusätzlichen Inverters, wie es im bisherigen Stand der Technik US-6,281,715 der Fall ist. Der Grund dafür ist, dass die Umwandlung von einem asymmetrischen in ein Differenz-Signal im digitalen Bereich mit positiv flankengesteuerten Flipflops erfolgt. Die Schieberegister werden durch vier Standard-Flipflop-Zellen FF1, FF2, FF3, FF4 realisiert.
Ein Gleichtakt-Vorspannungs-Schaltkreis erzeugt eine Vorspannung für die Ausgangs-Gleichtaktspannung des Treibers mit einer Spannung, die gleich der Referenzspannung VREF ist, die üblicherweise gleich der Hälfte der Versorgungsspannung ist. Eine Gleichtakt-Schleife wird mit zwei Widerstands-Paaren, die durch die in Reihe geschalteten Widerstände RP1, RP2 bzw. RP3, RP4 gebildet werden, und einen Transkonduktanz-Operationsverstärker OTA realisiert. Das erste Widerstands-Paar RP1, RP2 wird dazu benutzt, die Treiber-Ausgangs-Gleichtaktspannung Vcm = (Vout1 + Vout2)/2 zu messen, während das zweite Widerstands-Paar RP3, RP4 dazu benutzt wird, die Treiber-Ausgangs-Gleichtaktspannung auf die Referenzspannung VREF zu zwingen, indem ein Gleichtakt-Strom in die Differenz-Leitung eingespeist wird, der vom OTA erzeugt und durch die Widerstände RP3 und RP4 geteilt wird.
Detaillierter ausgedrückt sind die ersten und zweiten Widerstands-Paare parallel zwischen den Ausgangs-Anschlüssen OUT1 und OUT2 des LVDS-Treibers angeschlossen. Der Verbindungspunkt zwischen RP1 und RP2 ist mit dem invertierenden Eingang des Verstärkers OTA verbunden, dessen Ausgang mit dem Verbindungspunkt von RP3 und RP4 verbunden ist, wobei die Referenzspannung an den nicht invertierenden Eingang (+) des OTA angeschlossen ist. Die Fähigkeit des OTA, Ausgangsstrom zu liefern, wird so ausgelegt, dass die Strom-Fehlanpassung zwischen den PMOS- und NMOS-Stromquellen im LVDS-Treiber kompensiert wird.
Das Augendiagramm am Anschlusspunkt wird beträchtlich verbessert, wenn der Schaltkreis der Erfindung aktiviert wird, wie in 5 gezeigt. Wenn die Vorverzerrungs-Funktion ausgeschaltet ist, gilt folgendes:

– Die Amplitude alternierender Datenbits wird reduziert
– Das Augendiagramm am Eingang der Empfangseinrichtung ist bezüglich der minimalen Signalamplitude und des Timings beträchtlich mehr geschlossen, was dazu führt, dass eine Datenwiedergewinnung oder Synchronisation unmöglich wird.

Wenn die Vorverzerrungs-Funktion eingeschaltet ist, gilt folgendes:

– Die Amplitude aller Datenbits ist gleich
– Das Augendiagramm am Eingang der Empfangseinrichtung (Leitungsabschluss) ist beträchtlich weiter geöffnet, was die erzielte Reduktion des datenabhängigen Jitters zeigt.

Die vorliegende Erfindung bietet mehrere Vorteile gegenüber Lösungen nach dem bisherigen Stand der Technik: LVDS-Kompatibilität, geringe Komplexität, kleinere Gleichtakt-Störungen auf der Leiterplatte und ein präzise vorverzerrtes Ausgangssignal, das zu einem weit offenen Augendiagramm am Empfänger-Eingang führt.
Fig. 1

Daten
Differential-Schieberegister mit Standard-Flipflops

Fig. 2
Fig. 3
Fig. 4
Timing-Diagramm und Wahrheitstabelle
Fig. 5

Claims

Ein LVDS-(Low Voltage Differential Signaling)-Treiber, der folgendes umfasst: – Eine Primärstufe (MP3-MP6, MN3-MN6), die erste Schalt-Mittel (MP5, MP6, MN5, MN6) hat, die so angeordnet sind, dass sie eine Sequenz von Impulsen (OUT1; OUT2) mit einem vorher festgelegten Strompegel (I1) liefern, – Eine Sekundärstufe (MP7-MP9, MN7-MN9), die zweite Schalt-Mittel (MP8, MP9, MN8, MN9) hat, die so angeordnet sind, dass sie einen zusätzlichen Strompegel (I2) für die Impulse liefern, – Ein Steuerungs-Schaltkreis (1), der so angeordnet ist, dass er Steuersignale (A, A, B, B) zur Steuerung der ersten und zweiten Schalt-Mittel liefert, wobei der Steuerungs-Schaltkreis so angeordnet ist, dass er eine Differenz der Pegel zwischen zwei aufeinander folgenden Impulsen der Sequenz erkennt und entsprechende Steuersignale (A, A, B, B) an die ersten und zweiten Schalt-Mittel auf eine Weise liefert, dass wenn sich die aufeinander folgenden Impulse der Sequenz unterscheiden, der zusätzliche Strompegel zu dem vorher festgelegten Strompegel (I1) hinzuaddiert wird, dadurch gekennzeichnet, dass der Steuerungs-Schaltkreis vier Standard-Flipflop-Zellen (FF1-FF4) enthält, und dadurch, dass wenn aufeinander folgende Impulse der Sequenz identisch sind, der Steuerungs-Schaltkreis weiterhin so angeordnet ist, dass er den zusätzlichen Strompegel (I2) von dem vorher festgelegten Strompegel (I1) subtrahiert.
Der LVDS-(Low Voltage Differential Signaling)-Treiber nach Anspruch 1, dadurch gekennzeichnet, dass die Primärstufe (MP3-MP6, MN3-MN6) auch eine erste (MP3) und eine zweite (MP4) Stromquelle und eine erste (MN3) und eine zweite (MN4) Stromsenke enthält, und dadurch, dass die Sekundärstufe (MP7-MP9, MN7-MN9) auch eine Stromquelle (MP7) und eine Stromsenke (MN7) enthält.
Der LVDS-(Low Voltage Differential Signaling)-Treiber nach Anspruch 2, dadurch gekennzeichnet, dass der Treiber weiterhin mindestens einen Strom-Steuerungs-Schaltkreis (IB2, MP2, MN2) enthält, dadurch, dass die zweite Stromquelle (MP4) und die zweite Stromsenke (MN4) der Primärstufe (MP3-MP6, MN3-MN6) im Wesentlichen identisch zur Stromquelle (MP7) und zur Stromsenke (MN7) der Sekundärstufe (MP7-MP9, MN7-MN9) sind, und dadurch, dass die zweite Stromquelle (MP4) und die zweite Stromsenke (MN4) der Primärstufe (MP3-MP6, MN3-MN6) und die Stromquelle (MP7) und die Stromsenke (MN7) der Sekundärstufe (MP7-MP9, MN7-MN9) durch den Strom-Steuerungs-Schaltkreis gesteuert werden.
Der LVDS-(Low Voltage Differential Signaling)-Treiber nach Anspruch 3, dadurch gekennzeichnet, dass der Treiber N Strom-Steuerungs-Schaltkreise (SW1, SW2, SW3) mit N > 2 enthält, die angepasst sind, zur Steuerung der ersten (MP3) und der zweiten (MP4) Stromquelle und der ersten (MN3) und der zweiten (MN4) Stromsenke der Primärstufe (MP3-MP6, MN3-MN6) kombiniert zu werden.
Der LVDS-(Low Voltage Differential Signaling)-Treiber nach Anspruch 1, dadurch gekennzeichnet, dass der Treiber weiterhin einen Gleichtakt-Vorspannungs-Schaltkreis enthält, der ein erstes Widerstands-Paar (RP1, RP2) und ein zweites Widerstands-Paar (RP3, RP4) und einen Transkonduktanz-Operationsverstärker (OTA) enthält.
Der LVDS-(Low Voltage Differential Signaling)-Treiber nach Anspruch 5, dadurch gekennzeichnet, dass das erste Widerstands-Paar (RP1, RP2) mit einem ersten Eingang des Transkonduktanz-Operationsverstärkers (OTA) gekoppelt ist, dadurch, dass ein Ausgang des Verstärkers mit dem zweiten Widerstands-Paar (RP3, RP4) gekoppelt ist, und dadurch, dass eine Referenzspannung (VREF) an den zweiten Eingang des Verstärkers angelegt wird.