JP3302073B2 - データ識別回路及びこれを用いた並列データ受信器 - Google Patents
データ識別回路及びこれを用いた並列データ受信器Info
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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Description
【0001】 (目次) 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段(図1、図2) 作用 実施例(第1の実施例:図3乃至図6) (第2の実施例:図7乃至図10) (第3の実施例:図11乃至図12) (第4の実施例:図13) (第5の実施例:図14乃至図18) (第6の実施例:図19乃至図20) (第7の実施例:図21) 発明の効果
【0002】
【産業上の利用分野】本発明は、ディジタル信号伝送系
の受信側に備えられるデータ識別回路及びこれを用いた
並列データ伝送系の受信器に関する。
の受信側に備えられるデータ識別回路及びこれを用いた
並列データ伝送系の受信器に関する。
【0003】光通信技術の発展に伴い、幹線系のみなら
ず、加入者系へも光伝送技術を導入して、光ファイバを
敷設して動画像などの広帯域情報伝送を行う、いわゆる
ファイバ・トゥ・ザ・ホーム(FTTH)などが注目さ
れ、検討されている。
ず、加入者系へも光伝送技術を導入して、光ファイバを
敷設して動画像などの広帯域情報伝送を行う、いわゆる
ファイバ・トゥ・ザ・ホーム(FTTH)などが注目さ
れ、検討されている。
【0004】光伝送技術を例えば加入者系に導入する場
合には、低コストであることが非常に重要な要件となる
ため、送信/受信器の構成を、幹線系で使用しているよ
うなものよりも大幅に簡単化し、できるだけ調整部分を
少なくする必要がある。
合には、低コストであることが非常に重要な要件となる
ため、送信/受信器の構成を、幹線系で使用しているよ
うなものよりも大幅に簡単化し、できるだけ調整部分を
少なくする必要がある。
【0005】特に、受信部においては、光ファイバを伝
送されてきた光信号を電気信号に変換した後にディジタ
ルの「1」又は「0」の識別を行うデータ識別回路にお
いて、データと識別クロックとの間のタイミング関係
(位相関係)を、適切に調整する必要がある。
送されてきた光信号を電気信号に変換した後にディジタ
ルの「1」又は「0」の識別を行うデータ識別回路にお
いて、データと識別クロックとの間のタイミング関係
(位相関係)を、適切に調整する必要がある。
【0006】この部分についてもできるだけ個別の調整
をせずにするよう、LSI化等による簡単化は重要であ
り、更にはLSI化する場合でもできるだけ簡単な構成
にすることにより、消費電力の低減、或いは回路規模の
縮小等、加入者系に導入するためにいくつかの課題を解
決する必要がある。
をせずにするよう、LSI化等による簡単化は重要であ
り、更にはLSI化する場合でもできるだけ簡単な構成
にすることにより、消費電力の低減、或いは回路規模の
縮小等、加入者系に導入するためにいくつかの課題を解
決する必要がある。
【0007】一方、幹線系のみでなく、伝送端局装置、
交換機などの通信機器間若しくは機器内、或いはコンピ
ュータ内における高速データ伝送に、光ファイバの広帯
域性を利用した光伝送技術の適用が注目され検討されて
いる。
交換機などの通信機器間若しくは機器内、或いはコンピ
ュータ内における高速データ伝送に、光ファイバの広帯
域性を利用した光伝送技術の適用が注目され検討されて
いる。
【0008】このような光伝送インタフェースにおいて
は、多くの信号を並列して伝送する光並列伝送方式が有
効である。かかる伝送方式においても、受信部について
は上記したような課題を解決する必要がある。
は、多くの信号を並列して伝送する光並列伝送方式が有
効である。かかる伝送方式においても、受信部について
は上記したような課題を解決する必要がある。
【0009】更に並列伝送においては、並列に伝送され
ているデータ相互間でのデータの伝搬時間にばらつき
(スキュー)が生じるため、スキューにより伝送距離が
制限される場合が生じる。
ているデータ相互間でのデータの伝搬時間にばらつき
(スキュー)が生じるため、スキューにより伝送距離が
制限される場合が生じる。
【0010】従って並列伝送特有の課題として、受信部
においては受信した並列データ相互間のスキューを解消
してビットレベルでデータの位相関係を同期処理するこ
とが必要である。
においては受信した並列データ相互間のスキューを解消
してビットレベルでデータの位相関係を同期処理するこ
とが必要である。
【0011】
【従来の技術】従来の技術による光受信器の構成を、幹
線系における端局間伝送を行う光中継器の場合につい
て、図22(1)に示す。
線系における端局間伝送を行う光中継器の場合につい
て、図22(1)に示す。
【0012】従来の光中継器においては、光ファイバ2
0を伝送されてきた光信号を受光素子21で光電流に光
電変換し、それを等化・増幅回路22にて識別可能なレ
ベルまで増幅すると同時に、タイミング回路24におい
て識別用クロックを抽出し、前記増幅された信号ととも
に識別再生回路23に入力する。
0を伝送されてきた光信号を受光素子21で光電流に光
電変換し、それを等化・増幅回路22にて識別可能なレ
ベルまで増幅すると同時に、タイミング回路24におい
て識別用クロックを抽出し、前記増幅された信号ととも
に識別再生回路23に入力する。
【0013】この時、識別再生回路23に入力する信号
とクロックとの位相関係は、各回路内での伝搬時間のば
らつき等により、一意には定まらず、従って適切な位相
関係を確保するためには何らかの形で位相関係の調整部
を設ける必要がある。
とクロックとの位相関係は、各回路内での伝搬時間のば
らつき等により、一意には定まらず、従って適切な位相
関係を確保するためには何らかの形で位相関係の調整部
を設ける必要がある。
【0014】かかる光中継器などの場合には、個々の受
信器に対応して、個別に同軸ケーブル25などで接続を
行い、その同軸ケーブルの長さを適切に調節することで
所望の位相関係を得るようにしているものが多い。
信器に対応して、個別に同軸ケーブル25などで接続を
行い、その同軸ケーブルの長さを適切に調節することで
所望の位相関係を得るようにしているものが多い。
【0015】又、近年のIC技術の進展に伴い、位相関
係を自動的に調整する回路を光受信器に具有させたもの
もある。第22図(2)は、そのような位相自動調整回
路の例を示したものである。(出展:Peter Cochrane e
t al., IEEE Journal onSelected Areas in Communicat
ions. Vol. SAC-4, No.9, December 1986.)
係を自動的に調整する回路を光受信器に具有させたもの
もある。第22図(2)は、そのような位相自動調整回
路の例を示したものである。(出展:Peter Cochrane e
t al., IEEE Journal onSelected Areas in Communicat
ions. Vol. SAC-4, No.9, December 1986.)
【0016】第22図(2)に示した回路では、識別前
の信号と識別後の信号とを、それぞれS−Rラッチ2
6、27に入力して、出力される信号パルスを積分し、
そのレベルを基準となるレベル(基準電圧)と比較して
電圧制御型位相シフタ28にフィードバックをかけてク
ロックの位相を所定の値に保つようにしている。
の信号と識別後の信号とを、それぞれS−Rラッチ2
6、27に入力して、出力される信号パルスを積分し、
そのレベルを基準となるレベル(基準電圧)と比較して
電圧制御型位相シフタ28にフィードバックをかけてク
ロックの位相を所定の値に保つようにしている。
【0017】この結果として、図22(1)に示す同軸
ケーブルを用いる場合と比較して、回路の温度特性であ
るとか経時的な特性変化によって最適な位相関係が変化
しても、フィードバックにより一定の位相関係が保てる
ようにしたものである。
ケーブルを用いる場合と比較して、回路の温度特性であ
るとか経時的な特性変化によって最適な位相関係が変化
しても、フィードバックにより一定の位相関係が保てる
ようにしたものである。
【0018】このような回路は、アナログ的にクロック
位相を制御することによって適正な位相に保とうとする
ものであるが、回路的には複雑になり、また多くの場合
消費電力が大きくなる。従って構成の簡単化と低消費電
力化を実現しなければ、加入者系に導入することは困難
である。
位相を制御することによって適正な位相に保とうとする
ものであるが、回路的には複雑になり、また多くの場合
消費電力が大きくなる。従って構成の簡単化と低消費電
力化を実現しなければ、加入者系に導入することは困難
である。
【0019】これに対して、前述したように加入者系に
おいては、端局間伝送に比べて伝送距離が非常に短い
(1〜数km程度)ので、光受信器に入力する光レベルは
方式的に大きくとることが可能である。
おいては、端局間伝送に比べて伝送距離が非常に短い
(1〜数km程度)ので、光受信器に入力する光レベルは
方式的に大きくとることが可能である。
【0020】そのため、識別回路では受信した信号にお
いて所望の特性を確保できる位相余裕が大きくとれるた
め、前述のようなアナログ的な位相制御ではなく、例え
ば複数のいくつかの異なる位相を有するクロックから1
つの位相のクロックを選択して、そのクロックを用いて
識別をすることにより、所望の識別特性を得ることが可
能になる。
いて所望の特性を確保できる位相余裕が大きくとれるた
め、前述のようなアナログ的な位相制御ではなく、例え
ば複数のいくつかの異なる位相を有するクロックから1
つの位相のクロックを選択して、そのクロックを用いて
識別をすることにより、所望の識別特性を得ることが可
能になる。
【0021】そのようなデータ識別回路の構成例として
は、「特開平1─233850」或いは「特開平1─1
88050」の公開公報等に記載の技術がある。
は、「特開平1─233850」或いは「特開平1─1
88050」の公開公報等に記載の技術がある。
【0022】このうち、「特開平1─233850」で
は、わずかにタイミングの違う2種類のクロックで同じ
データを識別し、結果が異なればクロック位相が適切で
ないと判断してクロックの位相を反転するようにしてい
る。
は、わずかにタイミングの違う2種類のクロックで同じ
データを識別し、結果が異なればクロック位相が適切で
ないと判断してクロックの位相を反転するようにしてい
る。
【0023】又、「特開平1─188050」では、デ
ータ速度の2倍の周波数のクロックを用意して、データ
が入力するとその立ち上がりエッジでT−F/F(フリ
ップフロップ)をリセットして2倍周波数のクロックを
分周し、データの立ち上がりよりある程度の時間遅れを
有するクロックでデータを識別するようにしている。
ータ速度の2倍の周波数のクロックを用意して、データ
が入力するとその立ち上がりエッジでT−F/F(フリ
ップフロップ)をリセットして2倍周波数のクロックを
分周し、データの立ち上がりよりある程度の時間遅れを
有するクロックでデータを識別するようにしている。
【0024】これらはいずれも、識別回路そのものはロ
ジック回路で構成でき、例えばゲートアレイ等で製作す
ることが可能であるため、回路の簡略化、又コストの低
減が図れる。
ジック回路で構成でき、例えばゲートアレイ等で製作す
ることが可能であるため、回路の簡略化、又コストの低
減が図れる。
【0025】しかし、「特開平1─233850」公開
公報に記載の技術では、例えば2種類のクロックがいず
れも「0」のデータを「1」と誤って識別した場合にも
適切なクロックと判断してしまう。
公報に記載の技術では、例えば2種類のクロックがいず
れも「0」のデータを「1」と誤って識別した場合にも
適切なクロックと判断してしまう。
【0026】又、前記の2種類のクロック同士の時間差
と入力するデータを分岐して2つの識別部〔D−F/
F〕に入力する際の時間差により識別結果が影響を受け
るため、非常に微妙なタイミング設計が要求されるとい
う欠点を有する。
と入力するデータを分岐して2つの識別部〔D−F/
F〕に入力する際の時間差により識別結果が影響を受け
るため、非常に微妙なタイミング設計が要求されるとい
う欠点を有する。
【0027】一方、「特開平1─188050」公開公
報に記載の技術では、2倍の周波数のクロッックを扱う
ため、回路がこの周波数で動作することが必要であり、
又伝送系の伝送速度の2倍の周波数のクロックを用意し
なければならない。このためシステム全体の構成に親和
性を欠くだけでなく、クロック逓倍回路を持たなければ
ならず、結果として回路規模の増大を招くという欠点を
有する。
報に記載の技術では、2倍の周波数のクロッックを扱う
ため、回路がこの周波数で動作することが必要であり、
又伝送系の伝送速度の2倍の周波数のクロックを用意し
なければならない。このためシステム全体の構成に親和
性を欠くだけでなく、クロック逓倍回路を持たなければ
ならず、結果として回路規模の増大を招くという欠点を
有する。
【0028】更に図22(1)、(2)に示す従来の方
式では、構成の簡単化と低消費電力化という点におい
て、並列伝送系における課題を解決することは困難であ
る。又並列伝送では、各データに対して最適なクロック
が制御されるため、並列方向に見た場合に位相が連続的
に変化する。
式では、構成の簡単化と低消費電力化という点におい
て、並列伝送系における課題を解決することは困難であ
る。又並列伝送では、各データに対して最適なクロック
が制御されるため、並列方向に見た場合に位相が連続的
に変化する。
【0029】このような回路方式を用いた光並列伝送系
及びビット同期の構成としては、例えば「特開昭62─
278836」公開公報に記載の技術がある。この構成
は、ビットレベルでの位相同期は原理的には可能である
が、実際の回路は規模が大きくなるため前記の並列伝送
系に導入するのは不可能に近い。
及びビット同期の構成としては、例えば「特開昭62─
278836」公開公報に記載の技術がある。この構成
は、ビットレベルでの位相同期は原理的には可能である
が、実際の回路は規模が大きくなるため前記の並列伝送
系に導入するのは不可能に近い。
【0030】一方、機器間乃至機器内伝送系においては
端局間伝送に比べて伝送距離が非常に短いので(数百m
乃至数km程度) 光受信器に入力する光レベルは方式的に
大きくとることが可能である。
端局間伝送に比べて伝送距離が非常に短いので(数百m
乃至数km程度) 光受信器に入力する光レベルは方式的に
大きくとることが可能である。
【0031】結果として識別回路では受信した信号にお
いて所望の特性を確保できる位相余裕が大きくとれるた
め前述のようなアナログ的な位相制御ではなく、例えば
複数の幾つかの異なる位相を有するクロックから1 つの
位相のクロックを選択して、そのクロックを用いて識別
をすることにより所望の識別特性を得ることが可能にな
る。
いて所望の特性を確保できる位相余裕が大きくとれるた
め前述のようなアナログ的な位相制御ではなく、例えば
複数の幾つかの異なる位相を有するクロックから1 つの
位相のクロックを選択して、そのクロックを用いて識別
をすることにより所望の識別特性を得ることが可能にな
る。
【0032】又、幾つかの離散的な位相を有するクロッ
クから適切なものを選んで識別処理を行うため、共通の
位相余裕部分を用いて再度識別処理を施すことによって
ビットレベルでの位相同期処理、即ちビット同期処理が
可能になる。
クから適切なものを選んで識別処理を行うため、共通の
位相余裕部分を用いて再度識別処理を施すことによって
ビットレベルでの位相同期処理、即ちビット同期処理が
可能になる。
【0033】そのような並列データの識別及びビット同
期処理装置の構成としては、「特開平1─23384
9」公開公報に記載のものがある。この公開公報に記載
された発明ではデータ速度の2倍の周波数のクロックを
用意してT−F/Fを用いて2倍周波数のクロックを分
周し、わずかにタイミングの違う2種類のクロックで同
じデータを識別し、結果が異なればクロック位相が適切
でないと判断してクロックの位相を反転するようにして
識別処理を行う。
期処理装置の構成としては、「特開平1─23384
9」公開公報に記載のものがある。この公開公報に記載
された発明ではデータ速度の2倍の周波数のクロックを
用意してT−F/Fを用いて2倍周波数のクロックを分
周し、わずかにタイミングの違う2種類のクロックで同
じデータを識別し、結果が異なればクロック位相が適切
でないと判断してクロックの位相を反転するようにして
識別処理を行う。
【0034】即ち前述した2倍周波数のクロックを用い
て1/4タイムスロットだけ識別クロックと位相の異な
るクロックで共通に識別処理を再度行ってビット同期処
理を行う構成としている。
て1/4タイムスロットだけ識別クロックと位相の異な
るクロックで共通に識別処理を再度行ってビット同期処
理を行う構成としている。
【0035】かかる技術によれば識別回路そのものはロ
ジック回路で構成でき例えばゲートアレイ等で製作する
ことが可能であるため回路の簡略化又コストの低減が図
れる。
ジック回路で構成でき例えばゲートアレイ等で製作する
ことが可能であるため回路の簡略化又コストの低減が図
れる。
【0036】しかし2倍の周波数のクロックを扱うため
この回路がこの周波数で動作することが必要であり、又
伝送系の伝送速度の2倍の周波数のクロックを用意しな
ければならない。このためシステム全体の構成に親和性
を欠くだけでなく、クロック逓倍回路を持たなければな
らず結果として回路規模の増大を招くという欠点を有す
る。
この回路がこの周波数で動作することが必要であり、又
伝送系の伝送速度の2倍の周波数のクロックを用意しな
ければならない。このためシステム全体の構成に親和性
を欠くだけでなく、クロック逓倍回路を持たなければな
らず結果として回路規模の増大を招くという欠点を有す
る。
【0037】
【発明が解決しようとする課題】従って従来の技術では
安定且つ確実にデータとクロックの位相関係を適切に保
ちつつ識別を行い且つビット同期を行うという方式は構
成が困難であった。或いは可能としても必然的に回路の
複雑化や規模の増大という欠点を避けられないものであ
った。
安定且つ確実にデータとクロックの位相関係を適切に保
ちつつ識別を行い且つビット同期を行うという方式は構
成が困難であった。或いは可能としても必然的に回路の
複雑化や規模の増大という欠点を避けられないものであ
った。
【0038】従って本発明は第1に比較的簡単な回路構
成でデータとクロックとの位相関係を適切な状態で確定
しデータ識別動作を可能にするデータ識別回路を提供す
ることを目的とする。
成でデータとクロックとの位相関係を適切な状態で確定
しデータ識別動作を可能にするデータ識別回路を提供す
ることを目的とする。
【0039】第2にかかるデータ識別回路を用いて並列
データ伝送系の受信側における受信器を構成することを
目的とする。
データ伝送系の受信側における受信器を構成することを
目的とする。
【0040】
【課題を解決するための手段】図1は入力データとクロ
ック信号との位相関係を適切な状態で確定しデータ識別
動作を可能にする本発明に従うデータ識別回路の原理ブ
ロックダイヤグラムである。
ック信号との位相関係を適切な状態で確定しデータ識別
動作を可能にする本発明に従うデータ識別回路の原理ブ
ロックダイヤグラムである。
【0041】図1において、入力データ1をクロック信
号に同期して識別し、識別データ7として出力するデー
タ識別部3を有する。
号に同期して識別し、識別データ7として出力するデー
タ識別部3を有する。
【0042】更にこの入力データ1と識別データ7とを
入力し、それらの間の位相関係を判定する位相関係判定
部4を有する。5はクロック位相制御部であり位相関係
判定部4の出力に基づき初期状態で決定されているクロ
ック信号の位相を制御する位相制御信号を生成する。
入力し、それらの間の位相関係を判定する位相関係判定
部4を有する。5はクロック位相制御部であり位相関係
判定部4の出力に基づき初期状態で決定されているクロ
ック信号の位相を制御する位相制御信号を生成する。
【0043】このクロック位相制御部5からの位相制御
信号により、初期状態で決定されているクロック信号の
位相を変更決定するクロック信号位相決定部6を更に備
えている。
信号により、初期状態で決定されているクロック信号の
位相を変更決定するクロック信号位相決定部6を更に備
えている。
【0044】図2は並列伝送系における受信側での並列
データのビット同期を可能にする本発明に従う受信器の
原理構成ブロックダイヤグラムである。
データのビット同期を可能にする本発明に従う受信器の
原理構成ブロックダイヤグラムである。
【0045】図2において並列に伝送される複数の入力
信号1のそれぞれに対し、備えられた複数のデータ識別
回路8−1乃至8−nと、共通のクロック信号発生部9
と、複数のデータ識別回路8−1乃至8−nからのそれ
ぞれの識別データを入力し、クロック信号発生部9から
のクロック信号2を基準として、識別データ間のビット
同期をとるビット同期部10を有している。
信号1のそれぞれに対し、備えられた複数のデータ識別
回路8−1乃至8−nと、共通のクロック信号発生部9
と、複数のデータ識別回路8−1乃至8−nからのそれ
ぞれの識別データを入力し、クロック信号発生部9から
のクロック信号2を基準として、識別データ間のビット
同期をとるビット同期部10を有している。
【0046】更に複数のデータ識別回路8−1乃至8−
nの各々は次のように構成される。データ識別部3と位
相関係判定部4とクロック位相制御部5及びクロック信
号位相決定部6を有して構成され、データ識別部3は入
力データ1をクロック信号2に同期して識別し識別デー
タ7として出力する。
nの各々は次のように構成される。データ識別部3と位
相関係判定部4とクロック位相制御部5及びクロック信
号位相決定部6を有して構成され、データ識別部3は入
力データ1をクロック信号2に同期して識別し識別デー
タ7として出力する。
【0047】位相関係判定部4は入力データ1と識別デ
ータ7とを入力しそれらの間の位相関係を判定する。更
にクロック位相制御部5は位相関係判定部4の出力に基
づき初期状態で決定されているクロック信号の位相を制
御する位相制御信号を生成する。
ータ7とを入力しそれらの間の位相関係を判定する。更
にクロック位相制御部5は位相関係判定部4の出力に基
づき初期状態で決定されているクロック信号の位相を制
御する位相制御信号を生成する。
【0048】次いでクロック信号位相決定部6はクロッ
ク位相制御部5からの位相制御信号により初期状態で決
定されているクロック信号の位相を変更決定する。
ク位相制御部5からの位相制御信号により初期状態で決
定されているクロック信号の位相を変更決定する。
【0049】
【作用】図1に示した原理図ではまずデータ入力1がデ
ータ識別部3に入力しクロック位相決定部6により初期
状態で設定された位相でクロック信号2がデータ識別部
3に入力する。
ータ識別部3に入力しクロック位相決定部6により初期
状態で設定された位相でクロック信号2がデータ識別部
3に入力する。
【0050】この結果データ入力1は「0」「1」をデ
ータ識別部3により識別されて出力される。データ識別
部3から出力された識別データは2つに分岐され一方は
識別データ7として出力される。もう一方はデータとク
ロック信号との間の位相関係を判定する位相関係判定部
4に入力される。
ータ識別部3により識別されて出力される。データ識別
部3から出力された識別データは2つに分岐され一方は
識別データ7として出力される。もう一方はデータとク
ロック信号との間の位相関係を判定する位相関係判定部
4に入力される。
【0051】位相関係判定部4においては、識別データ
7とデータ入力1との間での位相関係を判定する。具体
的には例えば入力データ1の立ち下がりエッジで識別デ
ータ7を再度識別する。
7とデータ入力1との間での位相関係を判定する。具体
的には例えば入力データ1の立ち下がりエッジで識別デ
ータ7を再度識別する。
【0052】初期状態でのクロック信号でデータ「1」
を正しく識別していれば、前記入力データ1の立ち下が
りエッジで識別データを識別した結果もやはり「1」と
なる。
を正しく識別していれば、前記入力データ1の立ち下が
りエッジで識別データを識別した結果もやはり「1」と
なる。
【0053】しかしもし初期状態のクロックが「0」と
誤っていれば前記入力データ1の立ち下がりエッジで識
別データ7を識別した結果は「0」となる。これによっ
て初期クロック信号が正しく入力データ1を識別してい
るかどうかを見極めることが可能になる。
誤っていれば前記入力データ1の立ち下がりエッジで識
別データ7を識別した結果は「0」となる。これによっ
て初期クロック信号が正しく入力データ1を識別してい
るかどうかを見極めることが可能になる。
【0054】この判定結果を位相関係判定部4からクロ
ック位相制御部5に送る。これによりクロック信号の位
相を次にどう制御するかの制御信号をクロック位相決定
部6に送り最終的に識別に使用するクロック信号の位相
をクロック位相決定部6で決定する。
ック位相制御部5に送る。これによりクロック信号の位
相を次にどう制御するかの制御信号をクロック位相決定
部6に送り最終的に識別に使用するクロック信号の位相
をクロック位相決定部6で決定する。
【0055】クロック位相決定部6で決定されたクロッ
ク信号はデータ識別部3に入力されることにより適切な
位相のクロック信号で識別したデータを得ることが可能
になる。
ク信号はデータ識別部3に入力されることにより適切な
位相のクロック信号で識別したデータを得ることが可能
になる。
【0056】更に図2の原理図においては複数のデータ
識別回路8−1乃至8−nの構成は図1の原理図で示し
たクロック同期のための原理図と同様である。従って各
データ識別回路8−1乃至8−nの各々における作用は
既に図1において説明したと同様である。
識別回路8−1乃至8−nの構成は図1の原理図で示し
たクロック同期のための原理図と同様である。従って各
データ識別回路8−1乃至8−nの各々における作用は
既に図1において説明したと同様である。
【0057】特に図2において9はクロック発生部であ
りこれにより発生したクロックはビット同期部10に供
給される。従ってビット同期部10は供給されたクロッ
クを用いてデータ識別回路8−1乃至8−nの並列デー
タを全て共通の位相を有するクロックで識別することに
なる。
りこれにより発生したクロックはビット同期部10に供
給される。従ってビット同期部10は供給されたクロッ
クを用いてデータ識別回路8−1乃至8−nの並列デー
タを全て共通の位相を有するクロックで識別することに
なる。
【0058】即ち、並列データが全て識別に使用したク
ロックに同期し、ビットレベルでの同期処理が可能とな
る。
ロックに同期し、ビットレベルでの同期処理が可能とな
る。
【0059】
【実施例】(第1の実施例)図3は、本発明の入力デー
タ1とクロック信号とのクロック同期を取り、当該入力
データ1を識別するための図1に示した原理図に対応す
る第1の実施例のブロックダイヤグラムである。
タ1とクロック信号とのクロック同期を取り、当該入力
データ1を識別するための図1に示した原理図に対応す
る第1の実施例のブロックダイヤグラムである。
【0060】以下、実施例の説明において、各図共通に
同一または類似のものには同一の番号を付してある。
同一または類似のものには同一の番号を付してある。
【0061】図3において、データ識別部3は第1のD
−FFで構成される。ここでD−FFはC入力端子に入
力されるクロック信号の立ち上がりまたは立ち下がりの
時刻だけ動作させるようにした同期式のフリップフロッ
プである。
−FFで構成される。ここでD−FFはC入力端子に入
力されるクロック信号の立ち上がりまたは立ち下がりの
時刻だけ動作させるようにした同期式のフリップフロッ
プである。
【0062】さらに、データとクロック間の位相関係を
判定する位相関係判定部4はデータ入力1の極性を反転
するインバータ40と第2のD─FF42に従続するR
S−FF43及びインバータ40の出力及びRS−FF
42のQ1 出力を入力しそれらの論理積を取り出力する
アンドゲート45より成る。
判定する位相関係判定部4はデータ入力1の極性を反転
するインバータ40と第2のD─FF42に従続するR
S−FF43及びインバータ40の出力及びRS−FF
42のQ1 出力を入力しそれらの論理積を取り出力する
アンドゲート45より成る。
【0063】クロック位相制御部5はT−FFで構成さ
れる。ここでT−FFはトグル型のフリップフロップで
あってトリガー入力パルスが入るごとにQ出力が反転す
るフリップフロップである。
れる。ここでT−FFはトグル型のフリップフロップで
あってトリガー入力パルスが入るごとにQ出力が反転す
るフリップフロップである。
【0064】さらにクロック位相決定部6は、EXOR
回路で構成される。このEXOR回路6の1の入力には
クロック信号2が他の入力にはクロック位相制御部5か
らの制御信号が入力される。図4は図3に示す構成に沿
って各部分でのタイムチャートを示すものである。
回路で構成される。このEXOR回路6の1の入力には
クロック信号2が他の入力にはクロック位相制御部5か
らの制御信号が入力される。図4は図3に示す構成に沿
って各部分でのタイムチャートを示すものである。
【0065】図3に示す構成では、入力データ1のう
ち、第1のD−FF3におけるセットアップ/ホールド
時間やクロック/データの実態により、例えば図4
(1)に示したようにデータの時間幅の中で識別不可能
な時間領域が生じる(図中には斜線で示した部分)。
ち、第1のD−FF3におけるセットアップ/ホールド
時間やクロック/データの実態により、例えば図4
(1)に示したようにデータの時間幅の中で識別不可能
な時間領域が生じる(図中には斜線で示した部分)。
【0066】今、この部分に初期クロック(2)があっ
てデータ「1」を「0」と誤ってしまうと、(識別デー
タの破線で示されるパルス部分(3)参照)入力データ
1をインバータ40で反転した信号(4)の立ち上がり
(入力データ1の立ち下がり)をトリガーとして第2の
D−FF42で識別すると、そのQ出力は「0」であ
る。
てデータ「1」を「0」と誤ってしまうと、(識別デー
タの破線で示されるパルス部分(3)参照)入力データ
1をインバータ40で反転した信号(4)の立ち上がり
(入力データ1の立ち下がり)をトリガーとして第2の
D−FF42で識別すると、そのQ出力は「0」であ
る。
【0067】この第2のD−FF42のQ1 出力をRS
─FF43のリセット入力に、Q出力をセット入力に入
れるとRS─FF43のQ1 出力44は「1」になる。
従って、アンドゲート45でインバータ40からの反転
データ41(図4(4)参照)とSR−FF43のQ1
出力44との論理積をとった結果はパルス状になって出
力される(図4の(6)の位相制御パルス50)。
─FF43のリセット入力に、Q出力をセット入力に入
れるとRS─FF43のQ1 出力44は「1」になる。
従って、アンドゲート45でインバータ40からの反転
データ41(図4(4)参照)とSR−FF43のQ1
出力44との論理積をとった結果はパルス状になって出
力される(図4の(6)の位相制御パルス50)。
【0068】このアンドゲート45の出力をT−FF5
に入力するとそのQ出力は反転する(図4(7))。E
XORゲート6にその1の入力からクロック信号2が入
力され、他の入力にはT−FF5からの制御信号が入力
されると、クロック位相が反転する(図4(8))。
に入力するとそのQ出力は反転する(図4(7))。E
XORゲート6にその1の入力からクロック信号2が入
力され、他の入力にはT−FF5からの制御信号が入力
されると、クロック位相が反転する(図4(8))。
【0069】この位相のクロック(図4(8))で以降
識別された入力データ1は、前述の反転したデータ7
(図4(3))による識別の結果出力が「1」となっ
て、この位相が適切であるという結果がでる。この結
果、この位相のまま確定されることになる。
識別された入力データ1は、前述の反転したデータ7
(図4(3))による識別の結果出力が「1」となっ
て、この位相が適切であるという結果がでる。この結
果、この位相のまま確定されることになる。
【0070】結果として入力データ1を適切な位相のク
ロックで識別するという機能が実現されることになる。
図3および図4においては入力するクロックは位相とし
て1種類で適切でないと判断した時にそのクロックの位
相を反転する構成としているが、結果として反転の有無
により2種類の位相のクロックを準備しているのと同じ
である。
ロックで識別するという機能が実現されることになる。
図3および図4においては入力するクロックは位相とし
て1種類で適切でないと判断した時にそのクロックの位
相を反転する構成としているが、結果として反転の有無
により2種類の位相のクロックを準備しているのと同じ
である。
【0071】図5は従って互いに反転した関係にある2
種類のクロックをクロック入力部により入力しクロック
位相制御部5からの信号に応じて当該2種類のクロック
から適切な位相のクロックを選択する構成とする実施例
である。
種類のクロックをクロック入力部により入力しクロック
位相制御部5からの信号に応じて当該2種類のクロック
から適切な位相のクロックを選択する構成とする実施例
である。
【0072】すなわち図5にはクロック位相決定部6と
してMUXを用いた例を示している。このMUXは又図
6に示す如くセレクタの構成とすることも可能である。
そして図6に示すS入力端子にはクロック位相制御部5
からの制御信号が入力される。
してMUXを用いた例を示している。このMUXは又図
6に示す如くセレクタの構成とすることも可能である。
そして図6に示すS入力端子にはクロック位相制御部5
からの制御信号が入力される。
【0073】ここで2種類のクロックを作り出すのは回
路上簡易にしなければならないので図5に示すようにO
R/NORゲート60を使ってクロック入力部2から入
力するクロックを互いに反転した関係にある2種類のク
ロックφ1、φ2にする構成としても良い。
路上簡易にしなければならないので図5に示すようにO
R/NORゲート60を使ってクロック入力部2から入
力するクロックを互いに反転した関係にある2種類のク
ロックφ1、φ2にする構成としても良い。
【0074】以上説明してきた実施例では、入力データ
1が1ビットだけ「1」であり、その前後のビットが
「0」である場合を想定していた。しかし実際にはデー
タ「1」の連続があり得る。
1が1ビットだけ「1」であり、その前後のビットが
「0」である場合を想定していた。しかし実際にはデー
タ「1」の連続があり得る。
【0075】そこでクロック信号1の位相は受信機の電
源をONにしたときに確定すれば、後は電源を切るまで
そのままということにすると送受信システムとして考え
た時には、送信機の電源ONの時には必ずデータのプレ
アンブルとして「0」、「1」、「0」のデータ列を含
むデータが送られてくるものとすることにより、上記の
クロック位相の判定・確定の処理が確実に行えることに
なる。
源をONにしたときに確定すれば、後は電源を切るまで
そのままということにすると送受信システムとして考え
た時には、送信機の電源ONの時には必ずデータのプレ
アンブルとして「0」、「1」、「0」のデータ列を含
むデータが送られてくるものとすることにより、上記の
クロック位相の判定・確定の処理が確実に行えることに
なる。
【0076】若しくは送られてくるデータ中に必ず
「0」、「1」、「0」のデータ列が含まれるような信
号系列を送信及び受信することとしておけばよい。しか
しながら、これらの場合にはシステム上絶対的要件とし
てデータ中に「0」、「1」、「0」のデータを存在さ
せることが必須であり制約となる。
「0」、「1」、「0」のデータ列が含まれるような信
号系列を送信及び受信することとしておけばよい。しか
しながら、これらの場合にはシステム上絶対的要件とし
てデータ中に「0」、「1」、「0」のデータを存在さ
せることが必須であり制約となる。
【0077】(第2の実施例)従って図7はかかる送受
信システムに対し何ら制約を置かないようにするための
クロック同期の第2の実施例のブロックダイヤグラムで
ある。即ち図7においてデータ識別部3と位相関係判定
部4との間に、最終ビット検出部8を設けている点に特
徴を有する。
信システムに対し何ら制約を置かないようにするための
クロック同期の第2の実施例のブロックダイヤグラムで
ある。即ち図7においてデータ識別部3と位相関係判定
部4との間に、最終ビット検出部8を設けている点に特
徴を有する。
【0078】この最終ビット検出部8により「1」のデ
ータが連続した時にその最後の1ビットだけを検出して
位相関係判定部4に入力するようにしている。これによ
って図3に示す構成と同様の処理が可能となる。
ータが連続した時にその最後の1ビットだけを検出して
位相関係判定部4に入力するようにしている。これによ
って図3に示す構成と同様の処理が可能となる。
【0079】即ちデータ「1」が連続すると、たとえ初
期のクロックが適切でない領域にあったとしても、連続
している間のビットは「1」と識別する。このため図8
に示すように初期クロック(2)が確率的に入力データ
(1)を識別できない領域(図において斜線で示す領
域)にあっても「1」と識別してしまう場合がある(図
8(3)参照)。
期のクロックが適切でない領域にあったとしても、連続
している間のビットは「1」と識別する。このため図8
に示すように初期クロック(2)が確率的に入力データ
(1)を識別できない領域(図において斜線で示す領
域)にあっても「1」と識別してしまう場合がある(図
8(3)参照)。
【0080】これは見かけ上は正しく識別しているよう
であるが、実際には確率的に誤ることが出てくるため、
この位相ではなく反転した位相のクロックで識別するよ
うに制御できなければならない。
であるが、実際には確率的に誤ることが出てくるため、
この位相ではなく反転した位相のクロックで識別するよ
うに制御できなければならない。
【0081】このため、図7に示したような最終ビット
検出部8により、「1」が連続しても、識別データの最
終の1ビット分のみを検出してそれに対応して1ビット
分遅延させた反転データで識別する構成にすれば全体で
は図3に示したものと同様の過程で位相関係が不適であ
ることを判定し、クロック位相制御信号がクロックを反
転するように位相制御回路5から出力される。
検出部8により、「1」が連続しても、識別データの最
終の1ビット分のみを検出してそれに対応して1ビット
分遅延させた反転データで識別する構成にすれば全体で
は図3に示したものと同様の過程で位相関係が不適であ
ることを判定し、クロック位相制御信号がクロックを反
転するように位相制御回路5から出力される。
【0082】そしてかかる機能を持つ最終ビット検出部
8の構成例として図9に示されるものが採用される。図
10は、図9の実施例の動作タイムチャートである。
8の構成例として図9に示されるものが採用される。図
10は、図9の実施例の動作タイムチャートである。
【0083】図9に示すようにデータ識別部3から入力
した識別データ7を従続接続したD−FF80乃至82
に入力する。これを互いに反転したクロックを生成する
ためにクロック信号11をインバータ85を介してD−
FF81に入力し、さらに他のD−FF80および82
に対してはそのまま入力する。このように互いに反転し
たクロック信号で識別するとデータが1ビット分遅延す
ることになる(図10(4)参照)。
した識別データ7を従続接続したD−FF80乃至82
に入力する。これを互いに反転したクロックを生成する
ためにクロック信号11をインバータ85を介してD−
FF81に入力し、さらに他のD−FF80および82
に対してはそのまま入力する。このように互いに反転し
たクロック信号で識別するとデータが1ビット分遅延す
ることになる(図10(4)参照)。
【0084】従って1ビット分遅延した識別データと遅
延される前の識別データ7とをEXORゲート83に入
力する。EXORゲート83では入力される信号が1ビ
ットずつずれた同一の信号であるため出力は1ビットだ
け孤立したパルスとなり、前述の処理が可能な状態にな
る(図10(5)参照)。
延される前の識別データ7とをEXORゲート83に入
力する。EXORゲート83では入力される信号が1ビ
ットずつずれた同一の信号であるため出力は1ビットだ
け孤立したパルスとなり、前述の処理が可能な状態にな
る(図10(5)参照)。
【0085】若しくはEXORゲート83に代わり図9
右上破線内で示される1入力端に否定論理を持つアンド
ゲート84が用いられる。即ち遅延しない方の識別デー
タ7を否定論理を通して極性を反転してアンドゲートに
入力する構成とする。
右上破線内で示される1入力端に否定論理を持つアンド
ゲート84が用いられる。即ち遅延しない方の識別デー
タ7を否定論理を通して極性を反転してアンドゲートに
入力する構成とする。
【0086】以上述べてきた実施例においては互いに反
転した関係にある2種類のクロックのうち、より適切な
方のクロックで識別したデータを出力する事が可能にな
る。
転した関係にある2種類のクロックのうち、より適切な
方のクロックで識別したデータを出力する事が可能にな
る。
【0087】しかし、実際の受信機等で用いられるロジ
ック回路においては、例えばフレーム同期回路において
は、フレームを検出するために同期保護回路を設けてい
る。従って本発明によるデータ識別回路においてもその
場合と同様に同期保護回路を設けてもよい。
ック回路においては、例えばフレーム同期回路において
は、フレームを検出するために同期保護回路を設けてい
る。従って本発明によるデータ識別回路においてもその
場合と同様に同期保護回路を設けてもよい。
【0088】(第3の実施例)図11はこの同期保護回
路を設けた本発明の第3の実施例である。すなわち図1
1において位相関係判定部4の後部に同期保護回路9を
設けている。図12はかかる同期保護回路9の一例を示
すブロックダイヤグラムである。
路を設けた本発明の第3の実施例である。すなわち図1
1において位相関係判定部4の後部に同期保護回路9を
設けている。図12はかかる同期保護回路9の一例を示
すブロックダイヤグラムである。
【0089】即ち図12において従属されたD−FF9
0乃至94とこれらFFのQ出力の論理積をとるアンド
ゲート95とこれらFFのQ1 出力の論理積をとるアン
ドゲート96を有している。
0乃至94とこれらFFのQ出力の論理積をとるアンド
ゲート95とこれらFFのQ1 出力の論理積をとるアン
ドゲート96を有している。
【0090】更にアンドゲート95及び96の出力はそ
れぞれSR─FF97のセット入力及びR入力に入力さ
れる。更にD−FF90のD入力には位相関係判定部4
からの出力が入力されクロック信号は各D−FFのクロ
ック入力端Cに共通に入力される。
れぞれSR─FF97のセット入力及びR入力に入力さ
れる。更にD−FF90のD入力には位相関係判定部4
からの出力が入力されクロック信号は各D−FFのクロ
ック入力端Cに共通に入力される。
【0091】この図12に示す同期保護回路9において
はアンドゲート95により前方保護のタイミングが得ら
れ、アンドゲート96により後方保護のタイミングが得
られる。SR─FF97のQ1 出力及びクロック信号と
の論理積がアンドゲート98により取られその出力が位
相制御部5に導かれる。
はアンドゲート95により前方保護のタイミングが得ら
れ、アンドゲート96により後方保護のタイミングが得
られる。SR─FF97のQ1 出力及びクロック信号と
の論理積がアンドゲート98により取られその出力が位
相制御部5に導かれる。
【0092】(第4の実施例)図13は本発明の第4の
実施例であり本発明のデータ識別回路を光受信機に適応
した例を示すブロックダイヤグラムである。
実施例であり本発明のデータ識別回路を光受信機に適応
した例を示すブロックダイヤグラムである。
【0093】即ち受光ダイオード110と等価増幅器1
11で構成される光受信回路からの受信データが入力デ
ータ1として識別部3のD端子に入力される。同時に等
価増幅器111から導かれる分岐された信号は、タイミ
ング再生回路112に導かれここでタイミング信号が抽
出され、クロック位相決定部であるEXORゲート6の
1の入力にクロック信号2として入力される。
11で構成される光受信回路からの受信データが入力デ
ータ1として識別部3のD端子に入力される。同時に等
価増幅器111から導かれる分岐された信号は、タイミ
ング再生回路112に導かれここでタイミング信号が抽
出され、クロック位相決定部であるEXORゲート6の
1の入力にクロック信号2として入力される。
【0094】以上説明したように本発明に係るデータ識
別回路ではロジック回路のみで構成され、互いに判定し
た関係にある2種類のクロック信号を使用してデータの
識別を行い、いずれか適切な方のクロック信号でデータ
を識別するという機能を実現している。
別回路ではロジック回路のみで構成され、互いに判定し
た関係にある2種類のクロック信号を使用してデータの
識別を行い、いずれか適切な方のクロック信号でデータ
を識別するという機能を実現している。
【0095】(第5の実施例)図14は並列データ伝送
システムにおいて受信側で到来した並列データを各チャ
ネルに対しビットを揃えて出力するための本発明の第5
の実施例のブロックダイヤグラムである。
システムにおいて受信側で到来した並列データを各チャ
ネルに対しビットを揃えて出力するための本発明の第5
の実施例のブロックダイヤグラムである。
【0096】図14は図2に示す原理図に対し省略して
図示されている。即ち各チャネルに対しデータ識別回路
が図2のように複数のチャネルに対し、それぞれデータ
識別回路8−1乃至8−nとして備えられている。しか
し図14ではかかる各データ識別回路が図示省略されて
いる。
図示されている。即ち各チャネルに対しデータ識別回路
が図2のように複数のチャネルに対し、それぞれデータ
識別回路8−1乃至8−nとして備えられている。しか
し図14ではかかる各データ識別回路が図示省略されて
いる。
【0097】図14において7は各データ識別回路から
の識別データを示している。S1、S2、Snは従って
それぞれの対応するデータ識別回路からの並列識別信号
である。ここでは各チャネルに対しそれぞれビットタイ
ミングが異なっている。本発明ではかかる並列データ伝
送における各チャネル間のデータのビットを揃えること
を目的とするものである。
の識別データを示している。S1、S2、Snは従って
それぞれの対応するデータ識別回路からの並列識別信号
である。ここでは各チャネルに対しそれぞれビットタイ
ミングが異なっている。本発明ではかかる並列データ伝
送における各チャネル間のデータのビットを揃えること
を目的とするものである。
【0098】かかる機能を備えるのがビット同期部10
である。ビット同期部10の構成としては識別データ出
力7の各々に対応してD−FF101、102乃至10
nを備えている。クロック発生部9から共通にクロック
信号がかかるD−FF101乃至10nに供給される。
従ってこのクロック発生部9から供給されるクロック信
号のタイミングで各識別データ7について再度識別を行
う。
である。ビット同期部10の構成としては識別データ出
力7の各々に対応してD−FF101、102乃至10
nを備えている。クロック発生部9から共通にクロック
信号がかかるD−FF101乃至10nに供給される。
従ってこのクロック発生部9から供給されるクロック信
号のタイミングで各識別データ7について再度識別を行
う。
【0099】その結果、ビット同期部10からはクロッ
ク信号に同期した位相を有する並列識別データS01、
S02乃至S0nが出力され、ビットレベルでの同期処
理が実現される。
ク信号に同期した位相を有する並列識別データS01、
S02乃至S0nが出力され、ビットレベルでの同期処
理が実現される。
【0100】なおここでクロック発生部9においてクロ
ックを発生する方法として図15乃至18の方法が想定
される。即ち図15において91は分配器であり90は
クロック入力部である。クロック入力部90に入力され
たクロック発生部9内の分配器91からクロック信号が
分岐して出力され各図14におけるD−FFのクロック
入力端子に入力される。
ックを発生する方法として図15乃至18の方法が想定
される。即ち図15において91は分配器であり90は
クロック入力部である。クロック入力部90に入力され
たクロック発生部9内の分配器91からクロック信号が
分岐して出力され各図14におけるD−FFのクロック
入力端子に入力される。
【0101】図16においては複数のチャネル1乃至n
に対応する伝送路92とそれとは別個にn+1番目の伝
送路93を設け、この伝送路を通じ送信側から受信側に
クロック信号を送りこれをクロック発生部9が受け各チ
ャネルの同期部10に分配するように構成する。
に対応する伝送路92とそれとは別個にn+1番目の伝
送路93を設け、この伝送路を通じ送信側から受信側に
クロック信号を送りこれをクロック発生部9が受け各チ
ャネルの同期部10に分配するように構成する。
【0102】図17は受信側にクロック信号発生源94
を設けこれからクロック発生部9はクロック信号を受
け、同期部10の各チャネル対応のD−FFのクロック
入力端子にクロック信号を分配する。
を設けこれからクロック発生部9はクロック信号を受
け、同期部10の各チャネル対応のD−FFのクロック
入力端子にクロック信号を分配する。
【0103】図18は更に複数のチャネルに対する伝送
路の少なくとも1つからクロック信号を抽出する方法で
ある。
路の少なくとも1つからクロック信号を抽出する方法で
ある。
【0104】即ちクロック信号抽出回路95を設け、こ
れを少なくとも1つの伝送路と接続する。図18ではn
チャネルの伝送路にクロック抽出回路95が接続されて
いる。従って伝送路nに送られる信号からクロック信号
が抽出されクロック発生部9の入力端子90にクロック
信号を供給することが可能である。
れを少なくとも1つの伝送路と接続する。図18ではn
チャネルの伝送路にクロック抽出回路95が接続されて
いる。従って伝送路nに送られる信号からクロック信号
が抽出されクロック発生部9の入力端子90にクロック
信号を供給することが可能である。
【0105】(第6の実施例)ここでデータ識別部3に
おいて識別に使用されるクロックの位相が2種類である
場合、最終的に確定した位相がどちらのクロック信号で
あるかが判ればそれに応じて再度クロックで識別するか
どうかの処理を行えば結果として上記と同様の処理が可
能である。
おいて識別に使用されるクロックの位相が2種類である
場合、最終的に確定した位相がどちらのクロック信号で
あるかが判ればそれに応じて再度クロックで識別するか
どうかの処理を行えば結果として上記と同様の処理が可
能である。
【0106】即ち図19に示す本発明の第6の実施例に
よってこれが可能である。図19においてビット同期部
10をデータ識別回路8−1乃至8−nの各々に対応し
て固有の同期部10−1乃至10−nを設ける。
よってこれが可能である。図19においてビット同期部
10をデータ識別回路8−1乃至8−nの各々に対応し
て固有の同期部10−1乃至10−nを設ける。
【0107】データ識別部3の出力である識別データ7
とクロック位相決定部6から出力される識別クロックと
クロック位相制御部5から出力されるクロック位相制御
情報とをビット同期部10−1乃至10−nに入力し、
このクロック位相制御部5から出力されるクロック位相
制御情報とクロック位相決定部6から出力される識別ク
ロックとを用いてビット同期を行えば良い。
とクロック位相決定部6から出力される識別クロックと
クロック位相制御部5から出力されるクロック位相制御
情報とをビット同期部10−1乃至10−nに入力し、
このクロック位相制御部5から出力されるクロック位相
制御情報とクロック位相決定部6から出力される識別ク
ロックとを用いてビット同期を行えば良い。
【0108】かかる構成によればクロック位相制御部5
から出力されるクロック位相制御情報によって2種類
(仮にA、Bとしておく)あるクロック位相のうちのど
ちらかの位相のクロックで識別したかを検出し、例えば
位相Aのクロックで確定した場合には、その識別データ
をそのままビット同期部10−1乃至10−nから出力
する。
から出力されるクロック位相制御情報によって2種類
(仮にA、Bとしておく)あるクロック位相のうちのど
ちらかの位相のクロックで識別したかを検出し、例えば
位相Aのクロックで確定した場合には、その識別データ
をそのままビット同期部10−1乃至10−nから出力
する。
【0109】一方位相Bで確定した場合には再度位相A
のクロックで識別して出力する構成とすることによりビ
ット同期部10−1乃至10−nから出力されるデータ
はすべて位相Aのクロックに同期していることになる。
のクロックで識別して出力する構成とすることによりビ
ット同期部10−1乃至10−nから出力されるデータ
はすべて位相Aのクロックに同期していることになる。
【0110】これによりビットレベルでの同期処理が実
現する。具体的な回路として例えば図20に示す同期回
路として構成できる。即ち図20において8−1は1つ
のデータ識別回路である。1つの識別回路8−1に対し
て1つの同期回路8−1が備えられる。
現する。具体的な回路として例えば図20に示す同期回
路として構成できる。即ち図20において8−1は1つ
のデータ識別回路である。1つの識別回路8−1に対し
て1つの同期回路8−1が備えられる。
【0111】そしてこの同期回路10−1はインバータ
101とD−FF102とセレクタ又はマルチプレクサ
103とを有して構成される。このセレクタ又はマルチ
プレクサ103にはデータ識別部3からの識別データ7
及びD−FF102からの出力が入力される。
101とD−FF102とセレクタ又はマルチプレクサ
103とを有して構成される。このセレクタ又はマルチ
プレクサ103にはデータ識別部3からの識別データ7
及びD−FF102からの出力が入力される。
【0112】D−FF102には識別データ7及びイン
バータ101を通して反転されたクロック位相決定部6
からの反転クロック信号が入力される。
バータ101を通して反転されたクロック位相決定部6
からの反転クロック信号が入力される。
【0113】更にセレクタ又はマルチプレクサ103に
はクロック位相制御部5からの制御信号が入力されこの
制御信号によりセレクタ又はマルチプレクサ103は識
別データ7又はD−FF102からの出力のいずれかを
切り換え選択して出力する。
はクロック位相制御部5からの制御信号が入力されこの
制御信号によりセレクタ又はマルチプレクサ103は識
別データ7又はD−FF102からの出力のいずれかを
切り換え選択して出力する。
【0114】このようにして並列伝送された並列データ
に対する適切な位相のクロックでの識別処理又は識別し
たデータとのビットレベルでの同期処理が実現される。
に対する適切な位相のクロックでの識別処理又は識別し
たデータとのビットレベルでの同期処理が実現される。
【0115】(第7の実施例)図21は本発明の第7の
実施例であり、光並列受信器に本発明を適用した実施例
である。
実施例であり、光並列受信器に本発明を適用した実施例
である。
【0116】図21において8−1乃至8−nは各デー
タ識別回路でありこれらは既に説明したデータ識別回路
と同様である。9はクロック発生部、10はビット同期
部である。
タ識別回路でありこれらは既に説明したデータ識別回路
と同様である。9はクロック発生部、10はビット同期
部である。
【0117】12−1及び13−1はそれぞれ光受信回
路を構成するフォトダイオードと等価増幅回路である。
これと同様な光受信回路がデータ識別回路8−1乃至8
−nに対応してそれぞれ設けられている。
路を構成するフォトダイオードと等価増幅回路である。
これと同様な光受信回路がデータ識別回路8−1乃至8
−nに対応してそれぞれ設けられている。
【0118】各々の光受信回路の等価増幅器13−1乃
至13−nから受信した光信号に対応する電気信号がデ
ータ入力信号1として各々のデータ識別回路に入力す
る。一方12−(n+1)及び13−(n+1)はそれ
ぞれタイミング信号用の受信回路を構成するフォトダイ
オード及び等価増幅回路である。
至13−nから受信した光信号に対応する電気信号がデ
ータ入力信号1として各々のデータ識別回路に入力す
る。一方12−(n+1)及び13−(n+1)はそれ
ぞれタイミング信号用の受信回路を構成するフォトダイ
オード及び等価増幅回路である。
【0119】フォトダイオード12−(n+1)はタイ
ミング信号に相当する光信号を受信し電気信号に変換
し、等価増幅回路13−(n+1)に入力し一定レベル
に増幅してタイミング発生部9に入力する。
ミング信号に相当する光信号を受信し電気信号に変換
し、等価増幅回路13−(n+1)に入力し一定レベル
に増幅してタイミング発生部9に入力する。
【0120】クロック発生部9からのクロック信号はデ
ータ識別回路8−1乃至8−nのクロック位相決定部6
のクロック入力部2にそれぞれ分配入力される。一方、
クロック発生部9からは同時に同期部10にクロック信
号が送られる。
ータ識別回路8−1乃至8−nのクロック位相決定部6
のクロック入力部2にそれぞれ分配入力される。一方、
クロック発生部9からは同時に同期部10にクロック信
号が送られる。
【0121】従って同期部10では既に説明した通りの
機能によってクロック発生部9からのクロック信号に従
って並列伝送された光信号に対応した並列データをビッ
ト同期して出力することが可能である。
機能によってクロック発生部9からのクロック信号に従
って並列伝送された光信号に対応した並列データをビッ
ト同期して出力することが可能である。
【0122】
【発明の効果】以上説明したように本発明によればデジ
タル信号伝送系を構成する受信器において、信号の識別
を行うデータ識別回路を、ロジック回路のみで構成が可
能である。
タル信号伝送系を構成する受信器において、信号の識別
を行うデータ識別回路を、ロジック回路のみで構成が可
能である。
【0123】このためゲートアレイ等による低コストな
データ識別回路及びこの識別回路を用いた光受信器を構
成することが可能である。従って本発明により光加入者
系の近距離光伝送系における回路構成の簡単な光受信器
の実現が可能となる。
データ識別回路及びこの識別回路を用いた光受信器を構
成することが可能である。従って本発明により光加入者
系の近距離光伝送系における回路構成の簡単な光受信器
の実現が可能となる。
【0124】同時に本発明によればデジタル信号の並列
伝送系を構成する並列データ受信器において、信号の識
別を行うデータ識別回路及びビット同期処理を、ロジッ
ク回路のみで構成可能となる。
伝送系を構成する並列データ受信器において、信号の識
別を行うデータ識別回路及びビット同期処理を、ロジッ
ク回路のみで構成可能となる。
【0125】かかる点から本発明は装置間伝送等の並列
光伝送系において、回路構成の簡単な並列受信器を実現
することに寄与するところが大である。
光伝送系において、回路構成の簡単な並列受信器を実現
することに寄与するところが大である。
【図1】本発明のデータとクロック間の同期をとるため
の原理図である。
の原理図である。
【図2】本発明の並列伝送におけるビット同期の原理図
である。
である。
【図3】図1のクロック同期の原理図に対応する本発明
の第1の実施例ブロックダイヤグラムである。
の第1の実施例ブロックダイヤグラムである。
【図4】図3の実施例の動作タイムチャートである。
【図5】2位相クロック信号源を用いるクロック位相決
定部6の実施例である。
定部6の実施例である。
【図6】クロック位相決定部6をセレクタで構成した実
現例である。
現例である。
【図7】図1のクロック同期の原理図に対応する本発明
の第2の実施例ブロックダイヤグラムである。
の第2の実施例ブロックダイヤグラムである。
【図8】図7の実施例を説明するためのタイムチャート
である。
である。
【図9】図7の最終ビット検出部8の実施例ブロックダ
イヤグラムである。
イヤグラムである。
【図10】図9の実施例動作タイムチャートである。
【図11】図1のクロック同期の原理図に対応する本発
明の第3の実施例ブロックダイヤグラムである。
明の第3の実施例ブロックダイヤグラムである。
【図12】図11における同期回路9の一実施例ブロッ
クダイヤグラムである。
クダイヤグラムである。
【図13】図1のクロック同期の原理図に対応する本発
明の第4の実施例ブロックダイヤグラムである。
明の第4の実施例ブロックダイヤグラムである。
【図14】図2に示す本発明のビット同期に対応する第
5の実施例ブロックダイヤグラムである。
5の実施例ブロックダイヤグラムである。
【図15】クロック発生部9の実施例である。
【図16】クロック入力方法の第1の実施例である。
【図17】クロック入力方法の第2の実施例である。
【図18】クロック入力方法の第3の実施例である。
【図19】図2に示すビット同期の原理図に対応する本
発明の第6の実施例ブロックダイヤグラムである。
発明の第6の実施例ブロックダイヤグラムである。
【図20】図19における同期回路の構成例である。
【図21】図2に示すビット同期の原理図に対応する本
発明の第7の実施例ブロックダイヤグラムである。
発明の第7の実施例ブロックダイヤグラムである。
【図22】従来の例を示すブロック図である。
1 入力データ 2 入力クロック信号 3 データ識別部 4 位相関係決定部 5 クロック位相制御部 6 クロック位相決定部 7 識別データ 8 最終ビット検出部 8−1〜8−n データ識別回路 9 クロック発生部 10 ビット同期部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04L 29/00 H04L 7/00
Claims (33)
- 【請求項1】入力データをクロック信号に同期して識別
し、識別データとして出力するデータ識別部と、 該入力データと該識別データとを入力し、前記識別デー
タを前記入力データの立下がりエッジで識別して、それ
らの間の位相関係を判定する位相関係判定部と、 該位相関係判定部の出力に基づき初期状態で決定されて
いる該クロック信号の位相を制御する位相制御信号を生
成するクロック位相制御部と、 該クロック位相制御部からの位相制御信号により、初期
状態で決定されているクロック信号の位相を変更決定す
るクロック信号位相決定部を有して構成されたことを特
徴とするデータ識別回路。 - 【請求項2】請求項1において、 前記データ識別部は、前記入力データとクロック信号が
入力される第一のD−FF(フリップフロップ)で構成
され、 前記位相関係判定部は、該入力データを反転するインバ
ータ、該第一のD−FFの出力と該反転された入力信号
が入力される第二のD−FF、該第二のD−FFに縦続
される第三のD−FFおよび該反転された入力信号と該
第三のD−FFの出力との論理積を得るアンドゲートで
構成され、 該データ識別部からの識別データは、該位相関係判定部
の該第二のD−FFにおいて、該インバータにより反転
された入力データの立ち上がり(反転前の入力データの
立下がりに対応)エッジで識別し、その識別出力で該第
三のD−FFをセット又はリセットするように構成され
たことを特徴とするデータ識別回路。 - 【請求項3】請求項2において、 更に、前記クロック位相制御部は前記アンドゲートの出
力を入力するT−FF(フリッフフロップ)で構成し、
前記クロック位相決定部は、該T−FFの出力及びクロ
ック信号を入力するEXORゲートで構成したことを特
徴とするデータ識別回路。 - 【請求項4】請求項1において、 更に前記データ識別部と位相関係判定部との間に最終ビ
ット検出部を備え、前記入力データにおいて「1」が連
続する場合、その最終ビットの「1」を検出して、該位
相関係判定部に入力するように構成されたことを特徴と
するデータ識別回路。 - 【請求項5】請求項2において、 縦続接続されたD−FF(フリップフロップ)を有し、
且つ中間のD−FF(81)にはインバータを通してク
ロック信号が供給され、 更に該中間のD−FFの入力と次段のD−FFの出力が
入力されるEXORゲートもしくは一入力否定論理を有
するアンドゲートを有して構成される最終ビット検出部
を前記データ識別部と前記第二のD−FFとの間に備
え、前記入力データにおいて「1」が連続する場合、そ
の最終ビットの「1」を検出して、該第二のD−FFに
入力するように構成されたことを特徴とするデータ識別
回路。 - 【請求項6】請求項1において、 前記クロック信号位相決定部は、互いに所定の位相差を
有する2つのクロック信号を入力し、前記クロック位相
制御部からの位相制御信号に基づき、該2つのクロック
信号のいずれか1つを選択して出力するように構成され
たことを特徴とするデータ識別回路。 - 【請求項7】請求項6において、 前記互いに所定の位相差を有する2つのクロック信号
は、互いに極性が反転された位相関係にあることを特徴
とするデータ識別回路。 - 【請求項8】請求項6において、 前記クロック信号位相決定部(6)は、マルチプレクサ
又はセレクタで構成されていることを特徴とするデータ
識別回路。 - 【請求項9】請求項7において、 前記互いに極性が反転された位相関係にある2つのクロ
ック信号は、一のクロック信号をOR/NORゲートに
導き、その出力として得られる2つの信号とすることを
特徴とするデータ識別回路。 - 【請求項10】請求項1において、 前記位相関係判定部の出力側に、更に同期保護回路を備
えたことを特徴とするデータ識別回路。 - 【請求項11】請求項4において、 前記位相関係判定部の出力側に、更に同期保護回路を備
えたことを特徴とするデータ識別回路。 - 【請求項12】請求項11において、 前記同期保護回路は、縱続接続された所定段数のD−F
F(フリップフロップ)と、該D−FFのそれぞれのQ
出力の論理積を得るアンドゲートと、 それぞれのQ1 出力(Q出力に対する論理反転出力)の
論理積を得るアンドゲートと、 該アンドゲート及びアンドゲートの出力をそのセット
(S)入力端、リセット(R)入力端に入力するRS−
FFを備え、 第一段目のD−FFに、前記最終ビット検出部の出力、
更に各段のD−FFに共通にクロック信号を入力し、該
アンドゲートにより前方保護、該アンドゲートにより後
方保護を行うように構成されたことを特徴とするデータ
識別回路。 - 【請求項13】請求項3において、 前記データ識別部に入力する入力データは、光信号を光
受信回路により電気信号に変換して得た信号であり、前
記EXORゲートに入力されるクロック信号は、該入力
データからタイミング回路により抽出された信号である
ことを特徴とするデータ識別回路。 - 【請求項14】並列に伝送される複数の入力データのそ
れぞれに対し、備えられた複数のデータ識別回路と、共
通のクロック信号発生部と、該複数のデータ識別回路か
らのそれぞれの識別データを入力し、該クロック信号発
生部からのクロック信号を基準として、該識別データ間
のビット同期をとるビット同期部を有し、 該複数のデータ識別回路の各々は、前記入力データとクロック信号が入力され第一のD−F
F(フリップフロップ)で構成され、 該入力データをク
ロック信号に同期して識別し、識別データとして出力す
るデータ識別部と、前記 入力データと前記識別データとを入力し、それらの
間の位相関係を判定する位相関係判定部と、 該位相関係判定部の出力に基づき初期状態で決定されて
いる該クロック信号の位相を制御する位相制御信号を生
成するクロック位相制御部と、 該クロック位相制御部からの位相制御信号により、初期
状態で決定されているクロック信号の位相を変更決定す
るクロック信号位相決定部を有し、前記位相関係判定部は前記入力データを反転するインバ
ータ、前記第一のD−FFの出力と前記反転された入力
信号が入力される第二のD−FF、前記第二のD−FF
に縦続される第三のD−FFおよび前記反転された入力
信号と該第三のD−FFの出力との論理積を得るアンド
ゲートで構成され、前記データ識別部からの識別データ
は、該位相関係判定部の前記第二のD−FFにおいて、
前記インバータにより反転された入力データの立ち上が
り(反転前の入力データの立下がりに対応)エッジで識
別し、その識別出力で該第三のD−FFをセット又はリ
セットするように 構成されたことを特徴とする並列デー
タ受信器。 - 【請求項15】請求項14において、 更に、前記クロック位相制御部は前記アンドゲートの出
力を入力するT−FF(フリッフフロップ)で構成し、
前記クロック位相決定部は、該T−FFの出力及びクロ
ック信号を入力するEXORゲートで構成したことを特
徴と特徴とする並列データ受信器。 - 【請求項16】請求項14において、 更に前記データ識別部と位相関係判定部との間に最終ビ
ット検出部を備え、前記入力データにおいて「1」が連
続する場合、その最終ビットの「1」を検出して、該位
相関係判定部に入力するように構成されたことを特徴と
する並列データ受信器。 - 【請求項17】請求項14において、 縦続接続されたD−FF(フリップフロップ)を有し、
且つ中間のD−FFにはインバータを通してクロック信
号が供給され、更に該中間のD−FFの入力と次段のD
−FFの出力が入力されるEXORゲートもしくは一入
力否定論理を有するアンドゲートを有して構成される最
終ビット検出部を前記データ識別部と前記第二のD−F
Fとの間に備え、前記入力データにおいて「1」が連続
する場合、その最終ビットの「1」を検出して、該位相
関係判定部に入力するように構成されたことを特徴とす
る並列データ受信器。 - 【請求項18】請求項14において、 前記クロック信号位相決定部は、互いに所定の位相差を
有する2つのクロック信号を入力し、前記クロック位相
制御部からの位相制御信号に基づき、該2つのクロック
信号のいずれか1つを選択して出力するように構成され
たことを特徴とする並列データ受信器。 - 【請求項19】請求項18において、 前記互いに所定の位相差を有する2つのクロック信号
は、互いに極性が反転された位相関係にあることを特徴
とする並列データ受信器。 - 【請求項20】請求項18において、 前記クロック信号位相決定部は、マルチプレクサ又はセ
レクタで構成されていることを特徴とする並列データ受
信器。 - 【請求項21】請求項19において、 前記互いに極性が反転された位相関係にある2つのクロ
ック信号は、一のクロック信号をOR/NORゲートに
導き、その出力として得られる2つの信号とすることを
特徴とする並列データ受信器。 - 【請求項22】請求項14において、 前記位相関係判定部の出力側に、更に同期保護回路を備
えたことを特徴とする並列データ受信器。 - 【請求項23】請求項18において、 前記位相関係判定部の出力側に、更に同期保護回路を備
えたことを特徴とする並列データ受信器。 - 【請求項24】請求項23において、 前記同期保護回路は、縱続接続された所定段数のD−F
F(フリップフロップ)と、該D−FFのそれぞれのQ
出力の論理積を得るアンドゲートと、 それぞれのQ 出力(Q出力に対する論理反転出力)の
論理積を得るアンドゲートと、 該アンドゲート及びアンドゲートの出力をそのセット
(S)入力端、リセット(R)入力端に入力するRS−
FF(97)を備え、 第一段目のD−FFに、前記最終ビット検出部の出力、
更に各段のD−FFに共通にクロック信号を入力し、該
アンドゲートにより前方保護、該アンドゲートにより後
方保護を行うように構成されたことを特徴とする並列デ
ータ受信器。 - 【請求項25】請求項15において、 前記データ識別部に入力する入力データは、光データ信
号を光受信回路により電気信号に変換して得た信号であ
り、 前記EXORゲートに入力されるクロック信号は、光ク
ロック信号を光受信回路により電気信号に変換して得ら
れるタイミングに基づき前記クロック信号発生部により
発生されることを特徴とする並列データ受信器。 - 【請求項26】請求項14において、 前記クロック信号発生部は、外部クロック入力部とクロ
ック信号分配部を有し、 該外部クロック入力部に入力されるクロック信号を該ク
ロック信号分配部により、前記複数のデータ識別器に分
配して入力するように構成されたことを特徴とする並列
データ受信器。 - 【請求項27】請求項26において、 前記外部クロック入力部には、前記複数の入力信号を並
列に伝送する並列伝送路とは別個に設けられた並列伝送
路を通して送られるクロック信号が入力されることを特
徴とする並列データ受信器。 - 【請求項28】請求項26において、 前記外部クロック入力部には、受信器内に備えられる個
別のクロック信号源からのクロック信号が供給されるこ
とを特徴とする並列データ受信器。 - 【請求項29】請求項26において、 前記複数の入力信号を並列に伝送する並列伝送路のいず
れか一の伝送路の入力信号からタイミング信号を抽出再
生するタイミング回路を備え、該タイミング回路からの
タイミング信号を前記外部クロック入力部に入力するよ
うにしたことを特徴とする並列データ受信器。 - 【請求項30】請求項14において、 前記ビット同期部は、前記複数のデータ識別回路のそれ
ぞれに対応して備えられる複数のD−FF(フリップフ
ロップ)を有し、該複数のデータ識別回路から入力する
識別データを前記クロック信号発生部からの共通クロッ
ク信号で識別するように構成されたことを特徴とする並
列データ受信器。 - 【請求項31】請求項14において、 前記ビット同期部は、前記複数のデータ識別回路のそれ
ぞれに対応して個別に設けられ、更に前記クロック信号
発生部からのクロック信号が、該複数のデータ識別回路
の前記第一のD−FF(フリップフロップ)の各々に入
力するように構成されたことを特徴とする並列データ受
信器。 - 【請求項32】請求項31において、 前記ビット同期部の各々は、インバータ、D−FF(フ
リップフロップ)及びセレクタもしくはマルチプレクサ
を有し、 該D−FF(フリップフロップ)は、識別データを前記
クロック位相決定部から該インバータを通して入力され
るクロック信号により識別し、 該セレクタもしくはマルチプレクサは、識別データ及び
該D−FF(フリップフロップ)からの識別出力が入力
され、該識別データ又は、該D−FF(フリップフロッ
プ)からの識別出力のいずれか一方を対応するデータ識
別回路の前記クロック位相制御部のクロック位相制御信
号に基づき出力するように構成されたことを特徴とする
並列データ受信器。 - 【請求項33】請求項14において、 前記位相関係判定部は、前記識別データを前記入力信号
の立下がりエッジで識別するようにしたことを特徴とす
る並列データ受信器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2625193A JP3302073B2 (ja) | 1993-01-21 | 1993-01-21 | データ識別回路及びこれを用いた並列データ受信器 |
US08/583,961 US5740210A (en) | 1993-01-21 | 1996-01-11 | Data discriminating circuit and a parallel data receiver using the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2625193A JP3302073B2 (ja) | 1993-01-21 | 1993-01-21 | データ識別回路及びこれを用いた並列データ受信器 |
Publications (2)
Publication Number | Publication Date |
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JPH06224962A JPH06224962A (ja) | 1994-08-12 |
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Family
ID=12188060
Family Applications (1)
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Country | Link |
---|---|
US (1) | US5740210A (ja) |
JP (1) | JP3302073B2 (ja) |
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---|---|---|---|---|
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US6088415A (en) * | 1998-02-23 | 2000-07-11 | National Semiconductor Corporation | Apparatus and method to adaptively equalize duty cycle distortion |
JP3964528B2 (ja) * | 1998-03-02 | 2007-08-22 | 富士通株式会社 | シリアルバス高速化回路 |
JP2001285076A (ja) * | 2000-03-31 | 2001-10-12 | Ando Electric Co Ltd | Crc符号演算回路、及びcrc符号演算方法 |
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1996
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