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Diese
Erfindung liegt auf dem Gebiet integrierter Halbleiterschaltungen
und betrifft insbesondere integrierte Strukturen zum Schützen solcher Schaltungen
vor elektrostatischen Entladungsereignissen.
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Es
ist bekannt, dass moderne integrierte Schaltungen hoher Dichte für eine Beschädigung durch
die elektrostatische Entladung (ESD) eines geladenen Körpers (eines
menschlichen oder anderen Körpers)
anfällig
sind, wenn dieser eine integrierte Schaltung physikalisch kontaktiert.
Eine ESD-Beschädigung
tritt auf, wenn die Ladungsmenge die Belastbarkeit des Leitungswegs
durch die integrierte Schaltung übersteigt.
Die typischen ESD-Fehlermechanismen umfassen einen thermischen Durchbruch,
der zu einem Kurzschluss eines Halbleiterübergangs führt, und einen dielektrischen
Durchbruch, der zu einem Gate-Halbleiterübergangs-Kurzschluss führt (beispielsweise
im Metall-Oxid-Halbleiter-
oder MOS-Zusammenhang).
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Zum
Verhindern einer Beschädigung
durch ESD weisen moderne integrierte Schaltungen an jedem äußeren Anschluss
ESD-Schutzvorrichtungen oder -strukturen auf. ESD-Schutzvorrichtungen
funktionieren im Allgemeinen durch Bereitstellen eines Leitungswegs
hoher Kapazität,
so dass die kurze, jedoch massive ESD-Ladung sicher von der Schaltungsanordnung
fortgeleitet werden kann, die nicht in der Lage ist, das Ereignis
zu behandeln. In den meisten Fällen
ist der ESD-Schutz an dem jeweiligen Anschluss inhärent vorhanden,
wie im Fall eines Versorgungsanschlusses, der mit einem sehr großen pn-Übergang
verbunden ist, welcher in der Lage ist, die ESD-Ladung zu absorbieren.
Eingänge
und Ausgänge
haben andererseits typischerweise eine getrennte ESD-Schutzvorrichtung,
die parallel zu dem funktionellen Anschluss hinzugefügt ist.
Die ideale ESD-Schutzvorrichtung schaltet ansprechend auf ein ESD-Ereignis
schnell ein, um die ESD-Ladung sicher und schnell zu leiten, sie
bleibt jedoch während
des Normalbetriebs ausgeschaltet und stellt keine Last dar.
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Beispiele
von ESD-Schutzvorrichtungen sind auf dem Fachgebiet wohlbekannt.
Im Fall der MOS-Technologie wurde eine frühe ESD-Schutzvorrichtung durch einen parasitären Dickfeldoxid-MOS-Transistor
bereitgestellt, der durchgeschaltet wurde und einen ESD-Strom leitete,
wie in
US-A-4 692 781 und
US-A-4 855 620 beschrieben
ist, die beide auf Texas Instruments Incorporated übertragen wurden
und auf die hiermit verwiesen sei. Als die Strukturmerkmalsgrößen integrierter
MOS-Schaltungen kleiner wurden und mit dem Aufkommen der komplementären MOS-Technologie
(CMOS-Technologie),
verwendeten die beliebtesten ESD-Schutzvorrichtungen eine parasitäre Bipolarvorrichtung
zum Leiten des ESD-Stroms, die durch eine Thyristorstruktur (SCR-Struktur)
getriggert wurde, wie in Rountree u. a. "A Process-Tolerant Input Protection Circuit
for Advanced CMOS Processes",
1988 EOS/ESD Symposium, S. 201–205,
worauf hiermit verwiesen sei, und in
US-A-5
012 317 und
US-A-5 307
462 , die beide auf Texas Instruments Incorporated übertragen
wurden und auf die hiermit auch verwiesen sei, beschrieben ist.
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1 zeigt
eine integrierte Schaltung mit herkömmlichen ESD-Schutzvorrichtungen
und -strukturen, wobei externe Anschlüsse vor einer Beschädigung durch
eine elektrostatische Entladung in Bezug auf die Vorrichtungssubstratmasse
geschützt werden.
Wie in 1 dargestellt ist, dienen die externen Anschlüsse PIN1,
PIN2 als Eingänge
oder als Ausgänge
oder sowohl als Eingänge
als auch als Ausgänge
für die
funktionelle Schaltungsanordnung 10. Der externe Anschluss
GND ist typischerweise mit dem Substrat der integrierten Schaltung
verbunden, das als Vorrichtungsmasse dient. Fachleute werden verstehen,
dass die externen Anschlüsse PIN1,
PIN2, GND auf verschiedene Arten physikalisch verwirklicht werden
können.
Typischerweise weisen diese externen Anschlüsse an der Oberfläche des
Chips der integrierten Schaltung selbst eine Bondkontaktstelle auf,
die durch einen Bonddraht oder einen Leiterrahmen mit einem externen
Anschluss des Gehäuses
der Vorrichtung (in der Art eines Gehäusestifts, einer Gehäuseanschlussstelle
für oberflächenmontierte
Gehäuse
oder eines Löthöckers) verbunden
ist oder welche direkt an einen Kontaktfleck einer Leiterplatte
oder eines Mehrchipsubstrats gelötet
ist. In jedem Fall sind die Anschlüsse PIN1, PIN2, GND außerhalb
der integrierten Schaltung elektrisch angeschlossen, um Signale
zu übermitteln
oder eine Vorspannung zu empfangen, und sie sind dabei in der Lage,
eine elektrostatische Entladung zu empfangen.
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Bei
dieser herkömmlichen
Anordnung wird die elektrostatische Entladung (ESD) von den Anschlüssen PIN1,
PIN2 zur Vorrichtungsmasse GND sicher durch npn-Transistoren 4A bzw. 4B geleitet. Mit
Bezug auf das Beispiel der Schutzschaltung für den Anschluss PIN1 sei bemerkt,
dass der Kollektor des npn-Transistors 4A an den Anschluss
PIN1 angeschlossen ist und sein Emitter an die Substratmasse GND
angeschlossen ist, wobei dieser Anschluss im Wesentlichen parallel
zur funktionellen Schaltungsanordnung 10 hergestellt ist.
Ein Trigger 6A und ein Widerstand 7A sind in Reihe
zwischen den Anschluss PIN1 und die Substratmasse GND geschaltet,
und die Basis des Transistors 4A ist an den Knoten zwischen
der Triggerschaltung 6A und dem Widerstand 7A angeschlossen.
Typischerweise entspricht der Trigger 6A einer Vorrichtung
oder einem Element, die oder das das Durchschalten des Transistors 4A definiert.
In manchen Fällen
ist der Trigger 6A keine bestimmte Komponente (d. h. einfach
eine Verbindung), wobei der Transistor 4A in diesem Fall durchschaltet,
wenn sein Basis-Kollektor-Übergang infolge
eines ESD-Ereignisses positiver Polarität durchbricht (bei einer Spannung
BVcbo). Bei einem anderen Beispiel kann
der Trigger 6A ein Kondensator oder ein Element in der
Art einer Zener-Diode sein, das bei einer Spannung durchbricht,
welche durch ein bedeutsames ESD-Ereignis
positiver Polarität überschritten
wird, wobei der Spannungsabfall am Widerstand 7A infolge
dieses Stroms den Basis-Emitter-Übergang
des Transistors 4A in Durchlassrichtung vorspannt. Alternativ
kann dieses ESD-Schutzschema
stattdessen eine Feldeffektvorrichtung in der Art des Transistors 4A,
beispielsweise einen n-Kanal-MOSFET, aufweisen, wie auf dem Fachgebiet
bekannt ist. In jedem Fall leitet der Transistor 4A sicher
die ESD-Energie durch einen Weg niedriger Impedanz zur Substratmasse
GND, wodurch gewährleistet
wird, dass schädliche
Energiedichten nicht durch die funktionelle Schaltungsanordnung 10 geleitet
werden. Während
des Normalbetriebs der Vorrichtung bleiben die Transistoren 4A, 4B unter
der Annahme einer ausreichend hohen Triggerspannung ausgeschaltet
und beeinträchtigen
daher nicht den Betrieb der integrierten Schaltung.
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Ein
Schutz vor ESD-Ereignissen negativer Polarität an den Anschlüssen PIN1,
PIN2 wird durch Dioden 5A bzw. 5B bereitgestellt.
Typischerweise sind die Dioden 5A, 5B einfach
die parasitären
Dioden zwischen dem n-leitenden Bereich, der als der Kollektor der
Transistoren 4A, 4B dient, und dem p-leitenden
Substrat. Die Dioden 5A, 5B werden durch negative
ESD-Ereignisse an den Anschlüssen PIN1,
PIN2 jeweils in Durchlassrichtung vorgespannt, so dass die ESD-Energie
sicher durch diesen Weg niedriger Impedanz geleitet wird. Beim Normalbetrieb
liegt die Substratmasse GND bei einer ausreichend niedrigen Spannung
in Bezug auf die spezifizierten Spannungen an den Anschlüssen PIN1, PIN2,
so dass diese Dioden 5A, 56 in Sperrrichtung vorgespannt
bleiben und weder die Spannungspegel an den Anschlüssen PIN1,
PIN2 noch der Betrieb der funktionellen Schaltungsanordnung 10 beeinträchtigt werden.
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Einige
Typen moderner integrierter Schaltungen benötigen einen ESD-Schutz nicht
nur zwischen den Anschlüssen
PIN1, PIN2 und der Substratmasse GND, sondern auch einen Schutz
vor ESD-Ereignissen zwischen jedem gegebenen Paar ihrer Signalanschlüsse (beispielsweise
zwischen den Anschlüssen PIN1
und PIN2), welche nicht die Substratmasse GND betreffen. Diese Schaltungstypen
umfassen so genannte integrierte Mischsignalschaltungen, welche sowohl
digitale als auch analoge Funktionen aufweisen. Beispiele solcher
Mischsignalvorrichtungen umfassen Ladungspumpenschaltungen, Spannungsregelschaltungen,
Boot-Strap- oder "Flying"-Gate-Treiber und
dergleichen. 2 zeigt eine solche integrierte
Schaltung mit einer herkömmlichen ESD-Schutzschaltung
zwischen den Anschlüssen PIN1,
PIN2.
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In
diesem Beispiel ist der Kollektor des npn-Transistors 4C an
den Anschluss PIN1 angeschlossen und sein Emitter an den Anschluss
PIN2 angeschlossen. Der Trigger 6C und der Widerstand 7C sind
auch in Reihe zwischen die Anschlüsse PIN1, PIN2 geschaltet,
und die Basis des Transistors 4C ist an den Knoten zwischen
der Triggerschaltung 6C und dem Widerstand 7C angeschlossen.
Diese Vorrichtungen schützen
die funktionelle Schaltungsanordnung 10 vor einer Beschädigung durch
ESD-Ereignisse positiver Polarität
am Anschluss PIN1 in Bezug auf den Anschluss PIN2.
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Die
parasitäre
Diode 5C am Kollektor des Transistors 4C ist jedoch
nicht mit dem Anschluss PIN2 verbunden, sondern stattdessen an der
Substratmasse GND an das Substrat angeschlossen. Daher wird im Fall
eines ESD-Ereignisses negativer Polarität am Anschluss PIN1 in Bezug
auf den Anschluss PIN2 die Spannung, bei der der Anschluss PIN1
entweder durch die Reihenkombination der Struktur 5C und
der Struktur 4B oder die Struktur des Transistors 4C geklemmt
wird, höher
als für
eine wirksame ESD-Schutzfunktion wünschenswert. Stattdessen wird
der Schutz für
Stift-zu-Stift-ESD-Ereignisse negativer Polarität durch eine isolierte Diode 15C bereitgestellt,
deren Kathode am Anschluss PIN1 liegt und deren Anode am Anschluss
PIN2 liegt. Wiederum spannt wie im Fall von 1 ein ESD-Ereignis
negativer Polarität
am Anschluss PIN1 in Bezug auf den Anschluss PIN2 die isolierte
Diode 15C in Durchlassrichtung vor, so dass ein Weg niedriger Impedanz
für diese
Energie bereitgestellt wird, wodurch eine Beschädigung der funktionellen Schaltung 10 verhindert
wird.
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Fachleute,
denen diese Beschreibung bekannt ist, werden verstehen, dass es
nicht notwendig ist, eine spiegelbildliche ESD-Struktur zwischen
den Anschlüssen
PIN1, PIN2 bereitzustellen (d. h. mit einem npn-Transistor, dessen
Kollektor sich am Anschluss PIN2 befindet und dessen Emitter sich
am Anschluss PIN1 befindet). Vielmehr ist die Schaltung aus 2,
einschließlich
der isolierten Diode 15C, in der Lage, beide Anschlüsse PIN1,
PIN2 in beiden Richtungen zu schützen.
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Die
Orientierung der ESD-Struktur (insbesondere der isolierten Diode 15C)
zwischen den Signalanschlüssen
PIN1, PIN2 sollte Situationen berücksichtigen, in denen die funktionelle
Schaltungsanordnung 10 ermöglichen kann, dass die Spannung an
einem Signalanschluss (beispielsweise PIN1) die Spannung an einem
anderen Signalanschluss (beispielsweise PIN2) beim Normalbetrieb übersteigt. Zusätzlich sind,
wie auf dem Fachgebiet üblich, ähnliche
ESD-Schutzschaltungen
zwischen allen Anschlusspaaren bereitgestellt, die einen solchen Schutz
benötigen.
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Wenngleich
die Anordnung aus 2 für alle Kombinationen von ESD-Ereignissen einen
ausgezeichneten ESD-Schutz bereitstellt, waren herkömmliche
Implementationen des Stift-zu-Stift-Schutzes, insbesondere beim
Bereitstellen der zusätzlichen isolierten
Diode 15C, wie in 2 dargestellt
ist, in der Praxis unwirksam. 3 zeigt
die herkömmliche physikalische
Implementation der in 2 dargestellten Stift-zu-Stift-ESD-Schutzschaltung
in einer Schnittansicht.
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In
dem in 3 dargestellten herkömmlichen Beispiel ist die integrierte
Schaltung in einem leicht dotierten p-leitenden Substrat 30 gebildet.
Eine n- leitende
vergrabene Schicht 32 ist ein stark dotierter n-leitender
Bereich, der unter einem Abschnitt der Oberfläche des Substrats 30 liegt,
und sie stellt einen Subkollektor für den npn-Transistor 4C bereit.
Der Kollektor des Transistors 4C ist durch eine n-Wanne 34,
die oberhalb der n-leitenden vergrabenen Schicht 32 angeordnet
ist, bereitgestellt, und die Basis des Transistors 4C ist
der p-leitende Bereich 36, der von der Oberfläche in die
n-Wanne 34 diffundiert ist. Der Emitter des Transistors 4C ist
durch einen in einen p-Bereich 36 diffundierten (n+)-Bereich 38 implementiert,
und der (n+)-Bereich ist durch einen Metallleiter (nicht dargestellt)
an den Signalanschluss PIN2 angeschlossen. Ein (p+)-Bereich 40 ist
auch innerhalb des p-Bereichs 36 angeordnet und durch den
Widerstand 7C, typischerweise ein Polysilicium- oder ein diffundierter
Widerstand, und einen entsprechenden Metallleiter (nicht dargestellt)
an den Signalanschluss PIN2 angeschlossen. Der Subkollektor an der
n-leitenden vergrabenen Schicht 32 ist durch einen vergrabenen
Kontakt 44 (typischerweise ein stark dotierter vergrabener
Bereich), einen darüber liegenden
(n+)-Bereich 42 und einen entsprechenden Metallleiter (nicht
dargestellt) an den Signalanschluss PIN1 angeschlossen.
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In
diesem Beispiel ist der Trigger 6C einfach die Verbindung
mit dem Kollektorbereich 42 und der Kollektorbereich 42 selbst.
Ein positives ESD-Ereignis
ausreichender Energie zwischen den Signalanschlüssen PIN1, PIN2 bricht den
Kollektor-Basis-Übergang
des Transistors 4C durch. Der Durchbruchsstrom fließt in die
Basis des Transistors 4C und durch den Widerstand 7C zum
Signalanschluss PIN2, wodurch der Emitter-Basis-Übergang in Durchlassrichtung
vorgespannt wird und eine bipolare Leitung eingeleitet wird. Sobald
der Transistor 4C durchgeschaltet wurde, wird der Kollektor-Emitter-Strom sicher vom
Signalanschluss PIN1 durch den (n+)-Bereich 42, den vergrabenen
Kontakt 44, die n-leitende vergrabene Schicht 32,
die n-Wanne 34, den p-leitenden Bereich 36 und
den (n+)-Bereich 38 geleitet.
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Bei
dieser herkömmlichen
Anordnung werden ESD-Ereignisse negativer Polarität durch
die isolierte Diode 15C behandelt. Die isolierte Diode 15C hat
eine durch den (p+)-Bereich 48, der innerhalb der n-Wanne 46 angeordnet
ist, gebildete Anode und eine durch den (n+)-Bereich 50,
der sich auch innerhalb der n-Wanne 46 befindet, gebildete
Kathode. Der (p+)-Bereich 48 und der (n+)-Bereich 50 sind
mit den Signalanschlüssen
PIN2 bzw. PIN1 durch herkömmliche Metallleiter
(nicht dargestellt) verbunden. Die parasitäre Diode 5C ist zwischen
dem (n+)-Bereich 50 und der n-Wanne 46 und dem
p-leitenden Substrat 46 bereitgestellt. Bei dieser Anordnung spannt
ein ESD-Ereignis negativer Polarität am Signalanschluss PIN1 in
Bezug auf den Signalanschluss PIN2 die isolierte Diode 15C in
Durchlassrichtung vor, welche die ESD-Energie sicher zwischen diesen Signalanschlüssen leitet.
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Bei
dieser herkömmlichen
Anordnung, wie in 3 dargestellt ist, belegt die
zweite Instanz der n-Wanne 46, die für die isolierte Diode 15C bereitgestellt
ist, jedoch einen großen
Teil der Siliciumfläche. Insbesondere
haben herkömmliche
integrierte Schaltungen typischerweise eine Entwurfsregel, die den minimal
akzeptierbaren Abstand zwischen benachbarten n-Wannen, insbesondere
um Durchschläge zu
verhindern, spezifiziert. in dem Beispiel aus 3 ist
dieser Wanne-zu-Wanne-Abstand zwischen den benachbarten n-Wannen 34, 46 durch
den Abstand WW dargestellt. Eine typische Spezifikation für den Abstand
WW bei einer herkömmlichen
Mischsignalvorrichtung mit einer hohen Spannungsfestigkeit ist 15
bis 20 μm.
Insbesondere können
angesichts der Tatsache, dass eine entsprechende isolierte Diode 15C zwischen
jedem Paar von Signalanschlüssen
in der Vorrichtung erforderlich ist, die für die Diode benötigte Fläche und
der Wanne-zu-Wanne-Abstand beträchtlich
werden.
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Ein
weiteres Beispiel ist in der japanischen Patentanmeldung
JP2252261 vorgestellt, worin
ein Transistor und eine Diode dargestellt sind, die zwischen einen
ersten und einen zweiten Anschluss geschaltet sind, welche beide
zum ESD-Schutz in Wannen ausgebildet sind.
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Die
vorliegende Erfindung sieht eine in den Ansprüchen dargelegte ESD-Struktur vor.
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Die
vorliegende Erfindung kann durch Bilden einer Struktur zum Schutz
vor elektrostatischen Entladungen implementiert werden, die zwischen
die beiden Signalanschlüsse
einer integrierten Schaltung geschaltet ist. Die Struktur weist
sowohl einen Transistor als auch eine Schutzdiode entgegengesetzter
Polarität
innerhalb einer gemeinsamen Wanne auf. In dem Beispiel eines Bipolar-Schutztransistors
hat die gemeinsame Wanne den gleichen Leitfähigkeitstyp wie der Kollektor
des Bipolartransistors. Der erste Signalanschluss ist an den Kollektor
des Bipolartransistors angeschlossen, während der zweite Signalanschluss
an den Emitter des Bipolartransistors angeschlossen ist und resistiv
an die Basis dieses Transistors angeschlossen ist. Der erste und
der zweite Signalanschluss sind an die Kathode und die Anode der
Diode angeschlossen. Der Bipolartransistor leitet ESD-Energie einer
ersten Polarität,
und die Diode leitet ESD-Energie der entgegengesetzten Polarität. Die Diode
ist so aufgebaut, dass sie eine Durchbruchsspannung in Sperrrichtung
aufweist, die größer ist
als die Triggerspannung des Bipolartransistors, so dass die Diode
den Normalbetrieb der integrierten Schaltung nicht stört und nicht
durch eine ESD-Beanspruchung
der ersten Polarität
beschädigt wird.
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KURZBESCHREIBUNG DER MEHREREN
ANSICHTEN DER ZEICHNUNG
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1 ist
ein schematischer Schaltplan einer herkömmlichen Schaltung zum Schutz
vor elektrostatischen Entladungen (ESD).
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2 ist
ein schematischer Schaltplan einer herkömmlichen Schaltung zum Schutz
vor elektrostatischen Entladungen (ESD), welche einen Schutz zwischen
Signalstiften bereitstellt.
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3 ist
eine Schnittansicht der herkömmlichen
ESD-Struktur aus 2.
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4 ist
ein schematischer Schaltplan einer Schaltung zum Schutz vor elektrostatischen
Entladungen (ESD) gemäß den bevorzugten
Ausführungsformen
der Erfindung.
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Die 5a und 5b sind
eine Schnittansicht bzw. eine Draufsicht einer ESD-Schutzstruktur gemäß einer
ersten bevorzugten Ausführungsform der
Erfindung.
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Die 6a und 6b sind
eine Schnittansicht bzw. eine Draufsicht einer ESD-Schutzstruktur gemäß einer
zweiten bevorzugten Ausführungsform der
Erfindung.
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DETAILLIERTE BESCHREIBUNG
DER ERFINDUNG
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Die
vorliegende Erfindung wird in Zusammenhang mit ihren bevorzugten
Ausführungsformen und
insbesondere in Zusammenhang mit einem Beispiel dieser bevorzugten
Ausführungsform
der Erfindung beschrieben, das eine integrierte Schaltung betrifft,
die gemäß einer
herkömmlichen
bipolaren und komplementären
Metall-Oxid-Halbleiter-(BiCMOS)-Technologie aufgebaut ist. Es sei
bemerkt, dass diese Beschreibung nur als Beispiel dient und den
Schutzumfang dieser Erfindung gemäß den Ansprüchen nicht einschränken soll.
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4 zeigt
anhand eines Schaltplans ein Beispiel einer integrierten Schaltung
mit einer ESD-Schutzschaltung gemäß der bevorzugten Ausführungsform
der Erfindung. Es wird angenommen, dass die integrierte Schaltung
aus 4 eine integrierte Schaltung mit einem "Einzelchip" ist, wobei die in 4 dargestellten
Elemente alle auf derselben integrierten Schaltungsvorrichtung verwirklicht sind.
Diese integrierte Schaltung weist demgemäß mehrere Anschlüsse zum
Herstellen einer Verbindung zu Schaltungsanordnungen außerhalb
der integrierten Schaltung auf, wobei an diesen Anschlüssen ein
Schutz vor elektrostatischen Entladungsereignissen (ESD-Ereignissen)
bereitzustellen ist. Insbesondere betrifft diese Erfindung das Bereitstellen
eines ESD-Schutzes zwischen Signalstiften und das sichere Leiten
von ESD-Energie und Strom zwischen den beiden Signalstiften, so
dass die funktionelle Schaltungsanordnung nicht durch das ESD-Ereignis
beschädigt
wird.
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Herkömmliche
ESD-Schutzschaltungen wurden vorstehend im Hintergrund der Erfindung
mit Bezug auf die 1 und 2 beschrieben.
Wie anhand dieser Figuren und anhand 4 offensichtlich ist,
sind einige Elemente in den herkömmlichen ESD-Schutzschaltungen
auch in der ESD-Schaltungsanordnung gemäß den bevorzugten Ausführungsformen
dieser Erfindung vorhanden. Im Interesse der Klarheit werden die
gleichen Bezugszahlen in dieser 4 verwendet,
um jene Schaltungselemente zu bezeichnen, die jenen in den 1 und 2 gleichen.
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In
diesem Beispiel dienen die externen Anschlüsse PIN1, PIN2 als Signalanschlüsse (Eingangsanschlüsse, Ausgangsanschlüsse oder
gemeinsame E/A-Anschlüsse),
die mit der funktionellen Schaltungsanordnung 10 verbunden
sind. Der externe Anschluss GND ist typischerweise mit dem Substrat
der integrierten Schaltung verbunden und absorbiert als solcher
einen großen
Anteil der transienten Ladung an den pn-Übergängen, weshalb das Substrat
typischerweise als Masse für
die Vorrichtung dient. Fachleute werden verstehen, dass die externen
Anschlüsse
PIN1, PIN2 und GND auf verschiedene Arten physikalisch verwirklicht
werden können. Diese
externen Anschlüsse
umfassen mindestens eine so genannte Bondkontaktstelle an der integrierten
Schaltung, von der eine Verbindung leicht zu einem externen Stift
oder einer externen Anschlussstelle eines Gehäuses einer integrierten Schaltung, eines
Substrats in einem Mehr-Chip-Modul oder einer Leiterplatte hergestellt
werden kann. Diese Verbindungen können durch eine herkömmliche
Drahtverbindung zu einer Gehäusehalterung
oder einem Leiterrahmen, durch einen Löthöcker zu einer Gehäusehalterung,
einem Leiterrahmen oder einer Leiterplatte oder durch eine Band-
oder Fahnenleitung bei anderen Gehäusetypen gebildet werden. In
jedem Fall werden die externen Signalanschlüsse PIN1, PIN2 elektrisch mit
dem Äußeren der
integrierten Schaltung verbunden, um Signale zur funktionellen Schaltungsanordnung
oder von dieser zu übermitteln,
und der externe Anschluss GND empfängt eine Referenzspannung.
Natürlich
sind auch andere Anschlüsse,
einschließlich
anderer Signalanschlüsse und
Versorgungsanschlüsse,
innerhalb der integrierten Schaltung bereitgestellt, im Interesse
der Klarheit sind jedoch in 4 nur die
Signalanschlüsse
PIN1, PIN2 und der Referenzspannungsanschluss GND dargestellt.
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Jeder
dieser externen Anschlüsse
ist elektrostatischen Entladungsereignissen (ESD-Ereignissen) ausgesetzt.
Typischerweise hat ein ESD-Ereignis die Form einer sehr hohen Spannung
mit einer endlichen, jedoch hohen Ladungsmenge, die durch die integrierte
Schaltung entladen wird. Die Funktion der ESD-Schutzschaltung gemäß den bevorzugten Ausführungsformen
der Erfindung, wie beispielsweise in 4 dargestellt
ist, besteht darin, einen Weg ausreichend niedriger Impedanz für diesen
Spitzenstrom bereitzustellen, so dass dieser hohe Spitzenstrom nicht
durch die empfindliche funktionelle Schaltungsanordnung 10 der
Vorrichtung geleitet wird.
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Bei
der integrierten Schaltung aus 4 wird die
ESD-Energie von einem der Anschlüsse
PIN1, PIN2 zur Vorrichtungsmasse GND sicher durch jeweilige der
npn-Transistoren 4A, 4B geleitet. Der Signalanschluss
PIN1 ist mit dem Kollektor des npn-Transistors 4A und mit
der funktionellen Schaltungsanordnung 10 verbunden, und
der Emitter des Transistors 4A ist mit der Substratmasse
GND verbunden (ebenso wie die funktionelle Schaltungsanordnung 10).
Der Trigger 6A ist zwischen den Signalanschluss PIN1 und
die Basis des Transistors 4A geschaltet, und der Widerstand 7A ist
zwischen diesen Knoten an der Basis des Transistors 4A und
die Vorrichtungsmasse GND geschaltet. Wie zuvor ist der Trigger 6A ein
beliebiges herkömmliches
Element, das das Durchschalten des Transistors 4A definiert. Ein
Beispiel der Triggerschaltung 6A ist in dem Fall, in dem
der Transistor 4A durch einen Kollektor-Basis-Übergangs-Durchbruch
infolge eines ESD-Ereignisses durchzuschalten ist, einfach eine
direkte Verbindung zum Kollektor des Transistors 4A. Der
Trigger 6A kann auch eine zusätzliche Komponente in der Art
einer Zener-Diode sein, die Strom vom Signalanschluss PIN1 zur Basis
des Transistors 4A und des Widerstands 7A leitet,
wenn sich die Zener-Diode in einem Sperrrichtungsdurchbruch befindet.
Der Widerstand 7A ist vorzugsweise als ein Polysiliciumwiderstand
implementiert. Der Transistor 4B ist ähnlich zwischen dem Signalanschluss
PIN2 und dem externen Anschluss GND konfiguriert.
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Jeder
der Transistoren 4A, 4B leitet ESD-Energie positiver
Polarität
an den externen Anschlüssen PIN1,
PIN2 in Bezug auf die Substratmasse GND. In einem solchen Fall leitet
der entsprechende der Bipolartransistoren 4A, 46 sicher
den ESD-Strom als den Kollektor-Emitter-Strom. Dieser ESD-Strom
wird demgemäß von der
funktionellen Schaltungsanordnung 10 abgeleitet, wodurch
sie vor einer Überstrombeschädigung infolge
des ESD-Ereignisses geschützt
wird.
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Wie
bei den vorstehend in Bezug auf die 1 und 2 beschriebenen
herkömmlichen Strukturen
schützen
die Dioden 5A, 56 die externen Anschlüsse PIN1,
PIN2 vor einer Beschädigung
infolge von ESD-Ereignissen negativer Polarität in Bezug auf die Substratmasse
GND. Typischerweise sind die Dioden 5A, 56 einfach
die parasitären
Sperrschichtdioden zwischen dem als Kollektor der Transistoren 4A, 46 dienenden
n-leitenden Bereich und dem p-leitenden Substrat. Ein ESD-Ereignis
negativer Polarität
an den Anschlüssen
PIN1, PIN2 spannt die Dioden 5A bzw. 5B in Durchlassrichtung
vor, wodurch ein Weg niedriger Impedanz bereitgestellt wird. Beim Normalbetrieb
hält die
niedrige Spannung an der Substratmasse GND in Bezug auf die Anschlüsse PIN1,
PIN2 die Dioden 5A, 5B in Sperrrichtung vorgespannt
und für
die funktionelle Schaltungsanordnung 10 transparent.
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Der
ESD-Schutz wird gemäß den bevorzugten
Ausführungsformen
der Erfindung zwischen dem externen Anschluss PIN1 und dem externen
Anschluss PIN2, ungeachtet der Substratmasse GND, und in beiden
Polaritäten
bereitgestellt. Dieser Stift-zu-Stift-ESD-Schutz ist für bestimmte
Typen integrierter Schaltungen besonders wichtig und häufig notwendig.
Ladungspumpenschaltungen, Spannungsregler und andere integrierte
Mischsignalschaltungen, die sowohl analoge als auch digitale Funktionen
aufweisen, benötigen
typischerweise einen solchen Schutz. Zusätzlich kann die Spannung an
einem Signalanschluss (beispielsweise PIN1) die Spannung an einem
anderen Signalanschluss (beispielsweise PIN2) beim Normalbetrieb
der funktionellen Mischsignal-Schaltungsanordnung 10 übersteigen,
und dieser Vorgang muss bei der Konstruktion der ESD-Schutzstrukturen
zwischen Signalstiften berücksichtigt
werden.
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Gemäß den bevorzugten
Ausführungsformen
der Erfindung stellt der npn-Transistor 4C,
wie im herkömmlichen
Fall von 2, diesen Schutz in einer Polarität bereit
(vom Anschluss PIN1 zum Anschluss PIN2 in dem Beispiel aus 4).
Der externe Anschluss PIN1 ist mit dem Kollektor des Transistors 4C verbunden,
und der externe Anschluss PIN2 ist mit dem Emitter dieses Bauelements
verbunden. Der Trigger 6C und der Widerstand 7C sind
auch in Reihe zwischen die Anschlüsse PIN1, PIN2 geschaltet,
wobei die Basis des Transistors 4C an den Knoten zwischen
der Triggerschaltung 6C und dem Widerstand 7C angeschlossen
ist. Der Transistor 4C schaltet ansprechend auf ESD-Ereignisse
positiver Polarität
am Anschluss PIN1 in Bezug auf den Anschluss PIN2 durch, wodurch
ein Weg niedriger Impedanz für
diese ESD-Energie
bereitgestellt wird, wie vorstehend beschrieben wurde.
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Gemäß den bevorzugten
Ausführungsformen
der Erfindung ist die Diode 25 zwischen dem Signalanschluss
PIN1 und dem Signalanschluss PIN2 bereitgestellt, um die funktionelle
Schaltungsanordnung 10 vor ESD-Ereignissen entgegengesetzter
Polarität
zu schützen,
wobei in diesem Fall der Signalanschluss PIN1 negativ in Bezug auf
den Signalanschluss PIN2 ist. Gemäß den bevorzugten Ausführungsformen
der Erfindung ist die Diode 25 eine Sperrschichtdiode,
deren Anode an den Signalanschluss PIN2 angeschlossen ist und deren
Kathode über
den Kollektor des Transistors 4C an den Signalanschluss
PIN1 angeschlossen ist. Wie anhand der folgenden Beschreibung offensichtlich
wird, wird die Diode 25 gemäß den bevorzugten Ausführungsformen
der Erfindung, insbesondere verglichen mit dem herkömmlichen
Ansatz aus 3, der eine isolierte Diode 15C aufweist,
sehr Platz sparend implementiert.
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Die 5a und 5b zeigen
in einer Schnittansicht bzw. einer Draufsicht die Konstruktion einer
ESD-Schutzstruktur entsprechend der Schaltung aus 4 gemäß einer
ersten bevorzugten Ausführungsform
der Erfindung. Wie vorstehend erwähnt wurde, ist diese Schutzstruktur
vorgesehen, um vor einer Beschädigung
der funktionellen Schaltungsanordnung 10 durch ein ESD-Ereignis
beliebiger Polarität
zwischen Signalanschlüssen,
beispielsweise zwischen den Signalanschlüssen PIN1, PIN2, zu schützen.
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Wie
in den
5a und
5b dargestellt
ist, ist die Struktur an der Oberfläche des p-Substrats
60 ausgebildet,
das in diesem Fall im Normalbetrieb direkt oder indirekt vom Substratmasseanschluss
GND vorgespannt wird. An der gewählten
Stelle des Substrats
60 ist eine n-leitende vergrabene
Schicht
62 angeordnet, die in diesem Beispiel als ein Subkollektor
für den
Transistor
4C dient. Die n-leitende vergrabene Schicht
62 wird
in herkömmlicher
Weise gebildet, beispielsweise wie in
US-A-4 958 213 beschrieben ist, das auf den
Erwerber der vorliegenden Anmeldung übertragen ist und auf das hiermit
verwiesen sei. Die n-Wanne
64 wird in herkömmlicher
Weise über
der n-leitenden vergrabenen Schicht
62 gebildet, beispielsweise
als ein implantierter Bereich über
einer epitaxialen Schicht, die über
der vergrabenen Schicht
62 gebildet ist, wie auch in
US-A-4 958 213 beschrieben ist,
und sie fällt
im Wesentlichen mit der vergrabenen Schicht
62 zusammen.
In der Draufsicht aus
5b ist die vergrabene Schicht
62 daher nicht
sichtbar, weil sie im Wesentlichen unter der n-Wanne
64 liegt.
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Der
Basisbereich des Transistors 4C wird innerhalb der p-Wanne 66 gebildet,
die in herkömmlicher
Weise innerhalb der n-Wanne 64 gebildet wird. Der Emitter
des Transistors 4C wird durch den innerhalb der p-Wanne 66 gebildeten
ionenimplantierten (n+)-Bereich 68 gebildet, beispielsweise
durch den gleichen Ionenimplantationsprozess oder die gleichen Ionenimplantationsprozesse,
die zur Bildung eines n-leitenden Source/Drain-Bereichs für MOS-Transistoren
an anderer Stelle innerhalb der integrierten Schaltung verwendet
werden. Gemäß dieser
Ausführungsform
der Erfindung wird der (p+)-Bereich 70 auch innerhalb der
p-Wanne 66 gebildet, beispielsweise auch durch die gleiche
p-Implantation, die zur Bildung der p-leitenden Source/Drain-Bereiche
für MOS-Vorrichtungen
an anderer Stelle in der integrierten Schaltung verwendet wird.
Dieser (p+)-Bereich 70 ist durch den Widerstand 7C (vorzugsweise
aus Polysilicium gebildet, nicht dargestellt) mit dem Signalanschluss
PIN2 verbunden, und der (n+)-Bereich 68 ist, beispielsweise
durch einen Metallleiter (nicht dargestellt), direkt mit dem Signalanschluss
PIN2 verbunden.
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Gemäß dieser
Ausführungsform
der Erfindung ist der Kollektorkontakt des Signalanschlusses PIN1
durch einen (n+)-Bereich 72 und einen vergrabenen Kontaktstopfen 74,
der die vergrabene Schicht 62 direkt kontaktiert (oder
sich dieser in manchen Fällen
nur nähert),
gebildet. Der vergrabene Kontaktstopfen 74 ist ein leitender
Kontakt zur n-leitenden vergrabenen Schicht 62, beispielsweise
in Form eines durch herkömmliche
Techniken gebildeten stark dotierten vergrabenen Bereichs. Der (n+)-Bereich 72 kann
dann zu einer epitaxialen Schicht geformt werden, die über dem
Stopfen 74 liegt, beispielsweise in dem Fall, in dem der
Rest der Oberfläche
des Substrats 60 auch zu einer epitaxialen Schicht gebildet
ist. Die Verbindung des (n+)-Bereichs 72 mit dem Signalanschluss
PIN2 wird dann durch einen herkömmlichen
Metallleiter (nicht dargestellt) gebildet.
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In
diesem Fall sei unter Rückbezug
auf den Schaltplan aus 4 bemerkt, dass der Trigger 6A einfach
durch die Verbindung des Signalanschlusses PIN1 mit dem Kollektor
des Transistors 6C gebildet ist, so dass der Transistor 4C ansprechend
auf ein ESD-Ereignis positiver Polarität zwischen den Signalanschlüssen PIN1
und PIN2, das ausreicht, um den Kollektor-Basis-Übergang
zu durchbrechen, durchschaltet. Mit Bezug auf 5a sei
bemerkt, dass dieser Durchbruch wahrscheinlich zwischen dem n-leitenden
Bereich 64 und der p-Wanne 66 auftritt. Sobald
dieser Übergang
durchbricht, fließt
ein Strom vom Signalanschluss PIN1 über den (n+)-Bereich 68,
den (p+)-Bereich 70 und den Widerstand 7C zum
Signalanschluss PIN2. Dieser Strom spannt den Basis-Emitter-Übergang
im (n+)-Bereich 68 in Durchlassrichtung vor, wodurch eine bipolare
Leitung durch den Transistor 4C eingeleitet wird und ein
Kollektor-Emitter-Stromweg
niedriger Impedanz für
die ESD-Energie bereitgestellt wird.
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Gemäß dieser
Ausführungsform
der Erfindung ist die Diode 25 durch die Anordnung des (p+)-Bereichs 78 an
einer Stelle innerhalb der n-Wanne 64 gebildet. Wie anhand
der 5a und 5b ersichtlich
ist, befindet sich der (p+)-Bereich 78 innerhalb
derselben n-Wanne 64, in der der Transistor 4C angeordnet
ist, vorzugsweise auf der anderen Seite des Kollektorkontakts des
(n+)-Bereichs 72 von der Transistorbasis. Dieser (p+)-Bereich 78 ist
durch einen Metallleiter (nicht dargestellt) mit dem Signalanschluss
PIN2 verbunden.
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Die
Dotierungskonzentration und die Übergangstiefe
des (p+)-Bereichs 78 werden vorzugsweise so ausgewählt, dass
geeignete Eigenschaften für die
Diode 25 gewährleistet
werden. Unter Rückbezug auf
den Schaltplan aus 4 sei bemerkt, dass es wichtig
ist, dass die Durchbruchsspannung in Sperrrichtung der Diode 25 größer ist
als die Durchschaltspannung des Transistors 4C, so dass
der Transistor 4C (statt der Diode 25) ESD-Energie
positiver Polarität
leitet. Wie vorstehend beschrieben wurde, schaltet der Transistor 4C in
diesem Beispiel beim Durchbruch seines Kollektor-Basis-Übergangs
durch. Dementsprechend muss die Durchbruchsspannung der Diode 25 in
Sperrrichtung höher
sein als die Durchbruchsspannung des Kollektor-Basis-Übergangs
des Transistors 4C. Dies kann dadurch gewährleistet
werden, dass der (p+)-Bereich 78 verhältnismäßig tief gebildet wird und
möglicherweise
eine niedrigere Dotierungskonzentration aufweist als der (n+)-Bereich 72.
Beispielsweise kann der (p+)-Bereich 78 innerhalb eines
Bereichs gebildet werden, der die p-Wannen-Implantation empfängt. Es
wird davon ausgegangen, dass diese Eigenschaften für den (p+)-Bereich 78 in
dem Merkmalssatz für
die integrierte Schaltung verfügbar
sind, die in diesem Beispiel in dem Substrat 60 gebildet
wird.
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Bei
manchen Implementationen kann der (p+)-Bereich 78 innerhalb
der n-Wanne 64 in
der Struktur eine gewisse Empfindlichkeit für einen Latch-Up herbeiführen. Es
wird jedoch davon ausgegangen, dass das Vorhandensein der n-leitenden vergrabenen
Schicht 62 und des Stopfens 74 gemäß dieser
Ausführungsform
der Erfindung im Allgemeinen eine parasitäre Thyristorleitung verhindert,
so dass es wahrscheinlich ist, dass ein Latch-Up bei dieser Implementation
von geringer Bedeutung ist.
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Die
Diode 25 am Übergang
zwischen der n-Wanne 64 und dem (p+)-Bereich 78 bietet
demgemäß Schutz
vor ESD-Ereignissen negativer Polarität (Signalanschluss PIN1 zu
PIN2), indem sie einen Weg niedriger Impedanz für die Leitung in dieser Richtung
bereitstellt. Falls der Signalanschluss PIN2 ESD-Energie positiver Polarität in Bezug
auf den Signalanschluss PIN1 empfangen sollte, wird der pn-Übergang
am (p+)-Bereich 78 in Bezug auf die n-Wanne 64 in
Durchlassrichtung vorgespannt. Der Strom kann dann sicher vom (p+)-Bereich 78 durch die
n-Wanne 64 zum vergrabenen Stopfen 74 und vom
(n+)-Bereich 72 zum Signalanschluss PIN2 geleitet werden.
Die funktionelle Schaltungsanordnung 10 wird demgemäß gemäß dieser
Implementation durch die Diode 25 geschützt.
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Wie
anhand eines Vergleichs der 5a und 5b mit 3 ersichtlich
ist, ermöglicht
das Bereitstellen des (p+)-Bereichs 78 und damit der Diode 25 innerhalb
der n-Wanne 64 wichtige Effizienzen bei der Herstellung
der integrierten Schaltung. Weil die Diode 25 nicht von
der n-Wanne 64 isoliert ist, während die Diode 15 in 3 in
Bezug auf die n-Wanne 34 isoliert war, ist der Wanne-Wanne-Abstand
WW nicht erforderlich. Hierdurch wird in der integrierten Schaltung
erhebliche Chipfläche
gespart, insbesondere angesichts der Tatsache, dass typische Wanne-zu-Wanne-Abstandsanforderungen
bei der modernen Technologie in der Größenordnung von 15 bis 20 μm liegen.
Unter Berücksichtigung,
dass dieser Abstand für
jede Implementation der ESD-Struktur erforderlich wäre, ist
die gemäß der vorliegenden
Erfindung zwischen jedem Paar von Signalanschlüssen der Vorrichtung eingesparte
Chipfläche
erheblich. Zusätzlich
wird auch der parasitäre
Widerstand, der erforderlich ist, indem eine Verbindung über den Wanne-Wanne-Abstand
gebildet wird, beseitigt, wodurch eine verbesserte Funktionsweise
der Vorrichtung bei ESD-Ereignissen erzielt wird.
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Andere
Konfigurationen der ESD-Schutzstruktur für den Schutz zwischen Signalstiften
werden gemäß dieser
Erfindung auch erwogen. Diese verschiedenen Konfigurationen können zusätzliche Komponenten
einschließen,
welche für
eine bestimmte Herstellungstechnologie erwünscht sind, oder um bestimmte
Vorgaben in Bezug auf die Funktionsweise zu erreichen. Die Figuren 6a und 6b zeigen
in einer Schnittansicht bzw. in einer Draufsicht ein Beispiel einer
solchen alternativen Konfiguration. Metallebenen sind aus Gründen der
Klarheit in der Draufsicht aus 6b nicht
dargestellt.
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Wie
anhand der 6a und 6b ersichtlich
ist, weist die ESD-Struktur gemäß dieser
Ausführungsform
der Erfindung den Bipolartransistor 4C und die Diode 25 (4)
innerhalb einer einzigen n-Wanne 164 auf, wobei in diesem
Beispiel die n-Wanne 164 über der n-leitenden vergrabenen Schicht 162 liegt,
die beide so gebildet sind wie vorstehend beschrieben wurde. Die
p-Wanne 166 ist innerhalb der n-Wanne 164 angeordnet,
welche als die Basis des Transistors 4C dient, und enthält mehrere (n+)-Bereiche 168,
die als Emitter des Transistors 4C dienen. Die (n+)-Bereiche 168 sind
durch einen Metallleiter (nicht dargestellt) mit dem Signalanschluss PIN2
verbunden. Der Signalanschluss PIN2 ist auch an der Peripherie mit
(p+)-Bereichen 170 verbunden, innerhalb der p-Wanne 166 jedoch über ein
Paar von Polysiliciumwiderständen 107C verbunden.
Der Kollektor des Transistors 4C an der n-leitenden vergrabenen
Schicht 162 wird durch den vergrabenen Stopfen 174 kontaktiert,
der wie zuvor an den Signalanschluss PIN1 angeschlossen ist.
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Gemäß dieser
Ausführungsform
der Erfindung ist der Trigger 6A durch eine Zener-Diode
implementiert, die durch (n+)-Bereiche 175 gebildet ist, welche
in der p-Wanne 166 gebildet sind und mit dem Signalanschluss
PIN1 verbunden sind. In der herkömmlichen
Weise bricht die am Übergang
zwischen den (n+)-Bereichen 175 und
der p-Wanne 166 gebildete Zener-Diode, ansprechend auf
ein ESD-Ereignis positiver Polarität am Signalanschluss PIN1 in Bezug
auf den Signalanschluss PIN2, in etwa bei einer spezifizierten Spannung
durch. Sobald dieser Durchbruch auftritt, fließt ein Strom vom Signalanschluss
PIN1 zum Signalanschluss PIN2 über
die (p+)-Bereiche 170 und die Widerstände 107C und über die
(n+)-Bereiche 168 in die p-Wanne 166. Der Emitter-Basis-Übergang
an den (n+)-Bereichen 168 und der p-Wanne 166 wird
in Durchlassrichtung vorgespannt, wodurch ein Kollektor-Emitter-Strom
vom Signalanschluss PIN1 über
den Stopfen 174 und die n-leitende vergrabene Schicht 162 durch
die Basis der p-Wanne 166 und aus dem Emitter an den (n+)-Bereichen 168 ermöglicht wird.
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Für ESD-Ereignisse
negativer Polarität
(wobei der Signalanschluss PIN2 auf einem höheren Potential liegt als der
Signalanschluss PIN1) ist gemäß dieser
Ausführungsform
der Erfindung die Diode 25 vorgesehen. Insbesondere ist
die Anode der Diode 25 durch (p+)-Bereiche 178 innerhalb
der n-Wanne 164 gebildet, die mit dem Signalanschluss PIN2
verbunden ist (durch nicht dargestellte Metallleiter). Die Kathode
der Diode 25 ist durch die n-Wanne 164 selbst
bereitgestellt, zu der über
die Kontakte 174 des vergrabenen Stopfens und die n-leitende
vergrabene Schicht 162 Kontakt vom Signalanschluss PIN1 hergestellt
ist. Auf diese Weise spannt ein positives Potential infolge eines
ESD-Ereignisses
am Signalanschluss PIN2 in Bezug auf den Signalanschluss PIN1 die Übergänge zwischen
den (p+)-Bereichen 178 und der n-Wanne 164 in
Durchlassrichtung vor, wodurch über
die n-leitende vergrabene Schicht 162 und die Stopfenkontakte 174 ein
sicherer Leitungsweg zum Signalanschluss PIN1 bereitgestellt wird.
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Falls
es erwünscht
ist und falls es von der Technologie ermöglicht wird, können die
(p+)-Bereiche 178 innerhalb eines p-leitenden Basisimplantationsbereichs
innerhalb der n-Wanne 164 gebildet werden. Hierdurch können andere
Eigenschaften für die
Diode 25 bereitgestellt werden, insbesondere durch Erhöhen ihrer
Durchbruchsspannung in Sperrrichtung.
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Auch
gemäß dieser
Ausführungsform
der Erfindung sind die (p+)-Bereiche 178 von (n+/p+)-Ketten 180 umgeben.
Diese Ketten 180 sind durch benachbarte (n+)- und (p+)-Bereiche
implementiert, die entlang der horizontalen Richtung (in 6b)
einander abwechseln. Bereiche beider Leitfähigkeitstypen in den Ketten 180 sind
durch einen Metallleiter (nicht dargestellt) mit dem Signalanschluss
PIN1 verbunden. Die (n+/p+)-Ketten 180 bieten einen zusätzlichen
Schutz vor einem Latch-Up durch Ausschließen jeder parasitären pnp-Transistorwirkung,
die andernfalls seitlich zwischen den (p+)-Bereichen 178 und der
p-Wanne 166 durch die n-Wanne 164 eingeleitet werden
könnte.
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Gemäß dieser
Ausführungsform
der Erfindung ist die ESD-Schutzstruktur in einem erheblich kleineren
Bereich der integrierten Schaltung implementiert als dies möglich wäre, falls
die in Sperrrichtung vorgespannte Diode wie bei herkömmlichen Vorrichtungen
in ihrer eigenen Wanne zu isolieren wäre. Die Konstruktion gemäß dieser
Erfindung macht den Wanne-zu-Wanne-Abstand zwischen der in Sperrrichtung
vorgespannten ESD-Schutzdiode und dem in Durchlassrichtung vorgespannten ESD-Schutz-Bipolartransistor überflüssig. Diese
verringerte Chipfläche
ist angesichts der Tatsache, dass diese Schutzstrukturen zwischen
allen Paaren von Signalanschlüssen
in der Gesamtvorrichtung zu implementieren sind, besonders wichtig. Überdies
verringert die kleinere Strukturfläche auch den parasitären Widerstand
der Leiter, die Kontakt zu den Schutzelementen herstellen, wodurch
die Funktionsweise der Vorrichtung weiter verbessert wird.
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Fachleuten
wird verständlich
sein, dass auch andere alternative Implementationen und Modifikationen
in Zusammenhang mit dieser Erfindung verwendet werden können. Insbesondere
können
alternativ andere in Durchlassrichtung vorgespannte Strukturen,
einschließlich
solcher Vorrichtungen, wie Thyristoren ("SCR"),
MOS-Transistoren und dergleichen, verwendet werden. Zusätzlich wird
davon ausgegangen, dass diese Erfindung in Zusammenhang mit einem
breiten Bereich von Vorrichtungstypen, einschließlich der vorstehend erwähnten Mischsignalvorrichtungen,
sowie in rein digitalen und analogen integrierten Schaltungen, die
durch MOS-, Bipolar-, BiCMOS- und andere Technologien hergestellt werden,
nützlich
ist.