DE60011629T2

DE60011629T2 - Speicher mit mehrfachen datenraten

Info

Publication number: DE60011629T2
Application number: DE60011629T
Authority: DE
Inventors: D. John PORTER; N. William THOMPSON; Gene Larren WEBER
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1999-08-06
Filing date: 2000-08-03
Publication date: 2005-07-14
Anticipated expiration: 2020-08-04
Also published as: WO2001011629A1; US6823407B2; EP1439543B1; DE60011629D1; EP1204975A1; KR100475624B1; EP1439543A1; EP1204975B1; KR20020038715A; US6516363B1; ATE269577T1; ATE515032T1; JP4609979B2; AU6514100A; JP2003506807A; US6865628B2; US20030115386A1; US20030120843A1

Description

Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich allgemein auf Datenwege, und insbesondere auf Ausgangsdatenwege, die für den Betrieb mit einfacher oder doppelter Datenübertragungsrate geeignet sind.
Ausgangssituation der Erfindung
Die Geschwindigkeit der Übertragung von Daten in einem Computersystem stellt häufig eine wesentliche Komponente der Gesamtleistung des Systems dar. Je schneller Daten von einem Bauelement zu einem anderen übertragen werden können, desto schneller ist das System. Diese Datenübertragungsrate kann eine gravierende Einschränkung der Systemleistung darstellen.
Speichervorrichtungen und Speicherschaltkreise sind Bauelemente in Systemen, die eine hohe Datenübertragungsrate erfordern. Speichervorrichtungen weisen einen Datenweg zur Übertragung von Daten auf. Speicherschaltkreise sind unentbehrliche Bauelemente in Computersystemen und anderen Systemen, die eine permanente oder eine temporäre Datenspeicherung erfordern. Die Speicherschaltkreise, zum Beispiel dynamische Speicher (DRAM), werden in Systemen eingesetzt, zum Beispiel innerhalb eines Mikroprozessorsystems. Die Geschwindigkeit und das Volumen der in diesen Systemen gehandhabten Daten hat zugenommen, was zu einem gestiegenen Bedarf an Speicherschaltkreisen führt. Die Datenmenge, die innerhalb einer bestimmten Zeitdauer geschrieben oder gelesen werden kann, ist kritisch. Der Speicher stellt häufig ein kritisches Bauelement in den unterschiedlichsten computerbezogenen Systeme dar. Durch Erhöhen der Geschwindigkeit, mit der auf Daten zugegriffen werden kann, ist es möglich, die Geschwindigkeit dieser Systeme zu erhöhen.
In einem prozessorbasierten System arbeitet ein Prozessor mit einer bestimmten Frequenz. Im Idealfall könnten Speichervorrichtungen mit derselben Frequenz wie der Prozessor arbeiten. Speichervorrichtungen arbeiten jedoch nicht mit derselben Geschwindigkeit wie der Prozessor, im Hinblick auf die damit verbundenen hohen Kosten. Speichervorrichtungen arbeiten generell mit einem Bruchteil der Geschwindigkeit des Prozessors und haben eine Verlangsamung des Systems zur Folge.
In Datenverarbeitungssystemen wurden die Arbeitsgeschwindigkeiten von dynamischen Speichern, die als Hauptspeicher verwendet werden, erhöht, sie sind jedoch im Vergleich zur Arbeitsgeschwindigkeit von Mikroprozessoren immer noch gering. Diese vergleichsweise geringe Geschwindigkeit erhöht die Wartezeit des Mikroprozessors und behindert eine schnelle Verarbeitung, weil die Zugriffszeit und eine Zykluszeit des DRAM einen Engpaß in der Gesamtleistung des Systems bilden.
Eine Möglichkeit, die Schreib- und Lesegeschwindigkeit von Speicherschaltkreisen zu erhöhen, besteht darin, die Speicherschaltkreise so zu entwerfen, dass sie mit einer höheren Taktfrequenz arbeiten und Daten mit einer höheren Datenrate übertragen. Dies hat man bei Mikroprozessoren getan, wie an der Erhöhung der Arbeitsfrequenz von Mikroprozessoren zu erkennen ist. Zum Beispiel ist ein Mikroprozessor, der bei 200 MHz arbeitet, allgemein gesagt, viel schneller als ein Mikroprozessor, der bei 50 Mhz arbeitet. Wenn Schaltkreise mit einer höheren Arbeitsfrequenz betrieben werden, stößt man jedoch auf zusätzliche Probleme. So können zum Beispiel die erzeugte Verlustwärme und die Leistungsaufnahme einer Schaltung, die mit einer höheren Frequenz arbeitet, stark vergrößert sein. Dies macht kostenintensive Lösungen erforderlich, um Wärme- und Leistungsprobleme in den Griff zu bekommen. Darüber hinaus macht es der verstärkte Einsatz von transportablen Geräten, zum Beispiel von Laptopcomputern, erforderlich, die Leistungsaufnahme der Schaltungen zu verringern. Die höhere Arbeitsfrequenz kann auch zur Folge haben, dass die IC-Matrizen teurer werden.
Weil Speichervorrichtungen in den unterschiedlichsten Systemen eingesetzt werden, kann eine Steigerung der Geschwindigkeit von Speichervorrichtungen, ohne wesentliche Erhöhung der Kosten, in vielen Fällen eine schnellere Abarbeitung der Aufgaben ermöglichen, vom PC für Textverarbeitung bis hin zu Bankautomaten.
Andere Systemkomponenten benutzen zur Übertragung von Daten ebenfalls Datenwege. Wenn diese Datenwege Daten schneller übertragen können, kann die Gesamtleistung des Systems gesteigert werden. Datenwege können benutzt werden, um Daten von einem Datenfeld oder einer Festplatte zu übertragen.
Aus den oben genannten und aus weiteren nachfolgend genannten Gründen, die dem Fachmann beim Lesen und Verstehen der vorliegenden Beschreibung einleuchten, gibt es in der Fachwelt einen Bedarf an Datenwegen für die doppelte Datenübertragungsrate und an einem Verfahren, um Daten mit doppelter Datenübertragungsrate zu übertragen.
ZUSAMMENFASSUNG DER ERFINDUNG
Ein Ausführungsbeispiel der vorliegenden Erfindung stellt ein System zur Verfügung, das eine Dateneinheit, ein Ausgaberegister und ein Halteregister aufweist. Das Ausgaberegister ist mit der Dateneinheit verbunden. Das Halteregister ist mit der Dateneinheit und mit dem Ausgaberegister verbunden. Das System kann Daten mit einfacher oder doppelter Datenübertragungsrate übertragen.
Ein weiteres Ausführungsbeispiel der Erfindung stellt ein Verfahren für die Übertragung von Daten zur Verfügung. Ein erstes Datenfragment wird in ein Ausgaberegister übertragen-. Ein zweites Datenfragment wird in ein Halteregister übertragen. Das zweite Datenfragment wird vom Halteregister in das Ausgaberegister übertragen.
Weitere Ausführungsbeispiele werden beschrieben und beansprucht.
Kurze Beschreibung der Zeichnungen
Auf den Zeichnungen, bei denen sich in den zahlreichen Ansichten gleiche Bezugszeichen auf gleiche Bauelemente beziehen, ist folgendes dargestellt:
1A ist ein Blockdiagramm eines Ausführungsbeispiels eines Datenweges;
1B ist ein Blockdiagramm eines Ausführungsbeispiels eines Datenweges;
1C ist ein Blockdiagramm eines Ausführungsbeispiels eines Datenweges;
1D ist ein Blockdiagramm eines Ausführungsbeispiels eines Datenweges;
2 ist ein Blockdiagramm eines Ausführungsbeispiels eines Datenweges;
3A ist ein Blockdiagramm eines Ausführungsbeispiels eines Datenweges;
3B ist ein Blockdiagramm eines Ausführungsbeispiels eines Datenweges und eines Ausgabepuffers;
3C ist eine Wahrheitstabelle eines Ausführungsbeispiels eines Ausgabepuffers;
3D ist ein Blockdiagramm eines Ausführungsbeispiels eines Registers;
4 ist ein Blockdiagramm eines Ausführungsbeispiels einer Echo-Taktsignalbaugruppe;
5A ist ein Blockdiagramm eines Ausführungsbeispiels eines Impulsgenerators;
5B ist ein Blockdiagramm eines Ausführungsbeispiels eines Impulsgenerators;
6 ist ein Ablaufdiagramm eines Ausführungsbeispiels eines Verfahrens zur Übertragung von Daten; und
7 ist ein zeitliches Ablaufdiagramm eines Ausführungsbeispiels eines Datenweges.
Ausführliche Beschreibung der Erfindung
In der nachfolgenden ausführlichen Beschreibung der bevorzugten Ausführungsbeispiele wird auf die, einen Bestandteil der Beschreibung bildenden, beigefügten _Zeichnungen Bezug genommen, auf denen anschaulich dargestellt ist, wie die speziellen Ausführungsbeispiele der Erfindungen praktisch ausgeführt werden können. Diese Ausführungsbeispiele werden hinreichend detailliert beschrieben, um den Fachmann in die Lage zu versetzen, die Erfindung praktisch auszuführen, und es ist einleuchtend, dass andere Ausführungsbeispiele verwendet werden können, und dass Abänderungen des Verfahrens oder mechanische Veränderungen vorgenommen werden können, ohne den Geltungsbereich der vorliegenden Erfindung zu verlassen. Die in der nachfolgenden Beschreibung verwendeten Ausdrücke „Wafer" und „Substrat" schließen beliebige Halbleitergrundstrukturen ein. Beide sind so zu verstehen, dass sie Silizium-auf-Saphir (SOS)-Technologie, Silizium-auf-Isolator (SOI)-Technologie, Dünnschichttransistor (TFT)-Technologie, dotierte und nichtdotierte Halbleiter, epitaxiale Schichten auf Silizium, das von einer Halbleitergrundstruktur getragen wird, sowie andere Halbleiter-Trägerstrukturen einschließen, die dem Fachmann gut bekannt sind. Darüber hinaus können, wenn in der nachfolgenden Beschreibung auf einen Wafer oder ein Substrat Bezug genommen wird, vorgelagerte Verfahrensschritte angewendet worden sein, um Bereiche oder Sperrschichten in der Halbleitergrundstruktur zu erzeugen. Die nachfolgende detaillierte Beschreibung ist aus diesem Grunde nicht im einschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird lediglich durch die nachfolgenden Ansprüchen bestimmt.
Die vorliegende Erfindung umfasst einen Ausgangsdatenweg, der mehrfache Datenübertragungsraten übertragen kann. Durch Übertragung von Daten mit doppelter Datenübertragungsrate kann in der gleichen Zeiteinheit die doppelte Datenmenge übertragen werden, wie bei der Übertragung von Daten mit einfacher Datenübertragungsrate. In einigen Anwendungsfällen, bei denen Datenwege verwendet werden, wird bevorzugt mit einfacher Datenübertragungsrate gearbeitet, während in anderen Anwendungsfällen vorzugsweise mit doppelter Datenübertragungsrate gearbeitet wird. Ein Anwender kann die Übertragungsrate vom doppelten auf den einfachen oder vom einfachen auf den doppelten Wert schnell verändern, ohne die Steuerung des zeitlichen Ablaufs zu ändern. In einigen Ausführungsbeispielen steuert in der Betriebsart mit einfacher Datenübertragungsrate, ausgehend von der ansteigenden Flanke eines Taktsignals, ein einzelner Datenanschluß (DQ) ein Bit je Takt an, und in der Betriebsart mit doppelter Datenübertragungsrate steuert er zwei Bit an, ein Bit mit der ansteigenden Flanke und ein Bit mit der fallenden Flanke eines Taktsignals. Wechselweise kann ein komplementäres Taktsignal erzeugt werden, welches das Komplement zum Taktsignal darstellt. Somit können zwei Bit pro Periode abgegeben werden, eines mit der ansteigenden Flanke des Taktsignals und eines mit der ansteigenden Flanke des komplementären Taktsignals. Der Betrieb mit doppelter Datenübertragungsrate erlaubt bei gleicher Geschwindigkeit die Übertragung der zweifachen Datenmenge. Im Betrieb mit doppelter Datenübertragungsrate wird eine Datenleitung zu einem Ausgaberegister durchgeschaltet, während zur selben Zeit die andere Datenleitung zu einem Halteregister durchgeschaltet wird. In der Betriebsart mit einfacher Datenübertragungsrate wird dieselbe Datenleitung sowohl zum Ausgaberegister als auch zum Halteregister durchgeschaltet, so dass dieselben Daten mit beiden Flanken eines Taktsignals angesteuert werden.
Die vorliegende Erfindung kann auch in einem beliebigen System oder in einer Vorrichtung eingesetzt werden, wo die Bandbreite ein Problem darstellt. Zum Beispiel kann sie in Verbindung mit einem Diskettenlaufwerk, einem SRAM (statischer RAM-Speicher), und einem DRAM (dynamischer RAM-Speicher) verwendet werden.
Es wird nun auf 1A Bezug genommen, wo ein Datenweg nach einem Ausführungsbeispiel der Erfindung dargestellt ist. Der Datenweg besteht aus einer Dateneinheit 101, einem Ausgaberegister 102, und einem Halteregister 103.
Die Dateneinheit 101 kann ein System oder eine Vorrichtung für die Speicherung von Daten sein. Die Dateneinheit ist gewöhnlich eine Speicherzelle, ein Speicherblock oder eine Speicherfeld, sie kann jedoch auch ein Diskettenlaufwerk sein.
Das Ausgaberegister 102 ist mit der Dateneinheit 101 verbunden. Das Ausgaberegister kann als ein Paar von Datenleitungen mit einer bistabilen Verriegelungsschaltung implementiert sein. Das Ausgaberegister 102 kann auch auf andere Art und Weise implementiert sein. Ein erstes Datenfragment wird von der Dateneinheit 101 mit einer ansteigende Flanke eines Taktsignals in das Ausgaberegister 102 übertragen.
Das Halteregister 103 ist mit der Dateneinheit 101 und mit dem Ausgaberegister 102 verbunden. Das Halteregister 103 kann als ein Paar von Datenleitungen mit einer bistabilen Verriegelungsschaltung implementiert sein. Das Halteregister 103 kann auch auf andere Art und Weise implementiert sein. Ein zweites Datenfragment wird von der Dateneinheit in das Halteregister 103 mit der ansteigenden Flanke des Taktsignals übertragen. In der Betriebsart mit einfacher Datenübertragungsrate ist das zweite Datenfragment mit dem ersten Datenfragment identisch und repräsentiert denselben Speicherort. In der Betriebsart mit doppelter Datenübertragungsrate ist das zweite Datenfragment nicht identisch mit dem ersten Datenfragment und repräsentiert einen anderen Speicherort. Das zweite Datenfragment wird mit einer fallenden Flanke des Taktsignals in das Ausgaberegister übertragen.
Es wird nun auf 1B Bezug genommen, wo ein Datenweg nach einem Ausführungsbeispiel der Erfindung dargestellt ist. Der Datenweg besteht aus einer Dateneinheit 101, einem Ausgaberegister 102 und einer Vielzahl von Halteregistern 106.
Die Dateneinheit 101 kann ein System oder eine Vorrichtung für die Speicherung von Daten sein. Die Dateneinheit ist normalerweise eine Speicherzelle, ein Speicherblock oder ein Speicherfeld, sie kann jedoch auch ein Diskettenlaufwerk sein.
Das Ausgaberegister 102 ist mit der Dateneinheit 101 verbunden. Das Ausgaberegister kann als ein Paar von Datenleitungen mit einer bistabilen Verriegelungsschaltung implementiert sein. Ein erstes Datenfragment wird von der Dateneinheit 101 zum Ausgaberegister 102 übertragen.
Die Vielzahl von Halteregistern 106 ist mit der Dateneinheit 101 und dem Ausgaberegister 102 verbunden. Jedes Halteregister kann als ein Paar von Datenleitungen mit einer bistabilen Verriegelungsschaltung implementiert sein. Eine Vielzahl zweiter Datenfragmente wird von der Dateneinheit 101 zu der Vielzahl von Halteregistern 106 im wesentlichen zur selben Zeit übertragen, wenn das erste Datenfragment von der Dateneinheit 101 in das Ausgaberegister 102 übertragen wird. Die Vielzahl zweiter Datenfragmente wird anschließend von der Vielzahl von Halteregistern 106 in das Ausgaberegister 102 übertragen, so dass die Vielzahl von zweiten Datenfragmenten in das Ausgaberegister 102 innerhalb desselben Taktsignalzyklus oder im Verlauf mehrerer Zyklen übertragen wird.
Die Übertragung der Vielzahl von zweiten Datenfragmenten aus der Vielzahl von Halteregistern 106 in die Ausgaberegister kann auf die verschiedenste Art und Weise bewerkstelligt werden. Jedes der zweiten Datenfragmente kann mit Hilfe der verschiedensten Signale oder Eingaben übertragen werden, durch Teilen eines Taktsignals oder durch Übertragen der Datenfragmente bei unterschiedlichen Phasen eines Taktsignals. Wenn zum Beispiel zehn Halteregister zehn Datenfragmente übertragen, könnten zehn zusätzliche Signale verwendet werden, um die zehn Datenfragmente innerhalb einer Periode zu übertragen.
In einem weiteren Ausführungsbeispiel enthält der Datenweg einen Ausgabepuffer 104, wie dies auf 1C dargestellt ist. Der Ausgabepuffer 104 ist mit dem Ausgaberegister 102 verbunden.
In einem weiteren Ausführungsbeispiel enthält der Datenweg einen Ausgabepuffer 104 und eine Verzögerungsschaltung 105, wie dies auf 1D dargestellt ist. Der Ausgabepuffer 104 ist mit der Verzögerungsschaltung 105 verbunden, die mit dem Ausgaberegister 102 verbunden ist. Die Verzögerungsschaltung 105 erlaubt es, ein Datenfragment zu verschieben oder zu verzögern, bevor es an den Ausgabepuffer 104 gesendet wird.
Es wird nun auf 2 Bezug genommen, wo ein Datenweg nach einem Ausführungsbeispiel der Erfindung offenbart wird. Der Datenweg umfasst eine Dateneinheit 101, einen ungeraden Schaltungszweig 204, einen geraden Schaltungszweig 205, ein Ausgaberegister 102, eine Auswahlvor richtung 206 und ein Halteregister 103.
Die Dateneinheit 101 kann ein beliebiges System oder eine Vorrichtung für die Speicherung von Daten sein. Zum Beispiel kann die Dateneinheit ein Diskettenlaufwerk oder ein Datenspeicherfeld sein.
Der ungerade Schaltungszweig 204 ist mit der Dateneinheit 101 verbunden. Der ungerade Schaltungszweig 204 ist in der Lage, Daten mit einer ungeraden Adresse oder Daten, die an ungeradzahligen Speicherplätzen gespeichert sind, auszuwählen. Die Benennung "UNGERADE DATEN" bezieht sich auf diejenigen Daten, auf die im ungeraden Schaltungszweig 204 zugegriffen wird. Der ungerade Schaltungszweig 204 bezieht sich nicht auf der ausschließlichen Zugriff auf Daten mit ungeraden Werten.
Der gerade Schaltungszweig 205 ist mit der Dateneinheit verbunden. Der gerade Schaltungszweig 205 ist in der Lage, Daten mit einer geraden Adresse oder Daten, die an geradzahligen Speicherorten gespeichert sind, auszuwählen. Die Benennung "GERADE DATEN" bezieht sich auf Daten mit einer geraden Adresse oder Daten, die an geradzahligen Speicherorten gespeichert sind. Andere Ausführungsbeispiele können andere Arten der Auswahl der Daten in der Dateneinheit 101 verwenden. Zum Beispiel wäre es möglich, dass der gerade Schaltungszweig 205 die letzte Hälfte der Daten in der Dateneinheit 101 auswählt, während der ungerade Schaltungszweig 204 die erste Hälfte der Daten in der Dateneinheit 101 auswählen könnte.
Das Ausgaberegister 102 ist mit dem ungeraden Schaltungszweig 204 und dem geraden Schaltungszweig 205 verbunden. Das Ausgaberegister 102 kann als ein Paar von Datenleitungen mit einer bistabilen Verriegelungsschaltung implementiert sein. Ein erstes Datenfragment wird mit einer ansteigende Flanke eines Taktsignals von der Dateneinheit 101 über den ungeraden Schaltungszweig 204 oder den geraden Schaltungszweig 205 in das Ausgaberegister 102 übertragen. Das erste Datenfragment kann vom Typ GERADE DATEN oder vom Typ UNGERADE DATEN sein.
Das Halteregister 103 ist mit dem ungeraden Schaltungszweig 204, dem geraden Schaltungszweig 205 und dem Ausgaberegister 102 verbunden. Das Halteregister 103 kann als ein Paar von Datenleitungen mit einer bistabilen Verriegelungsschaltung implementiert sein. Ein zweites Datenfragment wird mit der ansteigende Flanke des Taktsignals von der Dateneinheit über den ungeraden Schaltungszweig 204 oder den geraden Schaltungszweig 205 in das Halteregister 103 übertragen.
In der Betriebsart mit einfacher Datenübertragungsrate ist das zweite Datenfragment mit dem ersten Datenfragment identisch, und das zweite Datenfragment repräsentiert dieselbe Speicheradresse oder denselben Speicherort wie die, beziehungsweise den, des ersten Datenfragments. Die mit Hilfe des ungeraden Schaltungszweigs 204 oder des geraden Schaltungszweigs 205 ausgewählten Daten werden im wesentlichen gleichzeitig in das Ausgaberegister 102 und in das Halteregister 103 übertragen. Die Daten werden mit der ansteigende Flanke des Taktsignals übertragen, es kann jedoch eine geringe Verzögerung bei der Übertragung der Daten in das Halteregister 103 auftreten.
In der Betriebsart mit doppelter Datenübertragungsrate ist das zweite Datenfragment ein anderes Fragment als das erste Datenfragment. Wenn das erste Datenfragment vom Typ GERADE DATEN ist, dann ist das zweite Datenfragment vom Typ UNGERADE DATEN. Wenn das erste Datenfragment vom Typ UNGERADE DATEN ist, dann ist das zweite Datenfragment vom Typ GERADE DATEN. Das zweite Datenfragment wird anschließend vom Halteregister 103 mit einer fallenden Flanke des Taktsignals in das Ausgaberegister 102 übertragen.
In einem Ausführungsbeispiel kann der Datenweg einen Auswahlanschluß oder eine Auswahlvorrichtung 206 enthalten. Die Auswahlvorrichtung 206 ist mit dem Datenweg verbunden und ermöglicht die Wahl der Betriebsart mit einfacher oder mit doppelter Datenübertragungsrate. Mit der Auswahlvorrichtung 206 ist es möglich, auszuwählen, welcher Datentyp übertragen wird (UNGERADE DATEN oder GERADE DATEN).
Es wird nun auf 3A Bezug genommen, wo ein Ausgangsdatenweg 300 nach einem Ausführungsbeispiel der Erfindung offenbart wird. Der Datenweg umfasst eine Dateneinheit 101, einen geraden Multiplexer 305, einen ungeraden Multiplexer 304, einen ersten Puffer 306, einen zweiten Puffer 307, einen ersten zusätzlichen Puffer 308, einen zweiten zusätzlichen Puffer 309, einen dritten Puffer 310, einen vierten Puffer 311, ein Ausgaberegister 102, ein Halteregister 103, einen Null-Detektor 324, ein PASSO-Signal 313, ein PASSE-Signal 312, ein PASSOd-Signal 315, ein PASSEd-Signal 314, ein PASSF-Signal 316 und ein TRIPULS-Signal 317.
Ein Puffer ist eine Schaltung, die ein Signal konditionieren kann, zum Beispiel Daten, die über eine Leitung gesendet werden. Ein Tristate-Puffer ist ein Puffer, der seinen Ausgang auf 0, 1, oder in einen Tristatezustand setzten kann. Ein Tristate-Puffer kann keine Daten übertragen, wenn er sich im Tristatezustand befindet.
Die Dateneinheit 101 kann ein beliebiges System oder eine Vorrichtung zur Speicherung von Daten sein. Normalerweise ist die Dateneinheit ein Speicherblock, ein Speicherfeld oder eine Speicherzelle. Die Dateneinheit 101 kann eine Steuerschaltung enthalten, um den mehrfachen Zugriff auf Daten innerhalb eines Taktsignalzyklus zu ermöglichen. Die Dateneinheit 101 kann auch ein Diskettenlaufwerk sein.
Der ungerade Multiplexer 304 ist mit der Dateneinheit 101 verbunden. Der ungerade Multiplexer 304 kann Daten mit ungerader Adresse auswählen oder Daten, die an ungeradzahligen Speicherorten gespeichert sind. Die Benennung UNGERADE DATEN bezieht sich auf die vom ungeraden Multiplexer 304 ausgewählten Daten. Der ungerade Multiplexer 304 bezieht sich nicht auf den ausschließlichen Zugriff auf Daten mit ungeraden Werten.
Der gerade Multiplexer 305 ist mit der Dateneinheit 101 verbunden. Der gerade Multiplexer 305 kann Daten mit gerader Adresse auswählen, oder Daten, die an geradzahligen Speicherorten gespeichert sind. Die Benennung GERADE DATEN bezieht sich auf die Daten mit gerader Adresse oder auf Daten, die an geradzahligen Speicherorten gespeichert sind. Bei anderen Ausführungsbeispielen können andere Wege zur Bereitstellung multipler Verbindungen mit der Dateneinheit 101 beschritten werden.
Der gerade Multiplexer 305 und der ungerade Multiplexer 304 können Teil der geraden oder der ungeraden Schaltungswege sein. Beide stellen separat voneinander ein vorläufiges Niveau des Multiplexbetriebs bereit, das von dem Multiplexbetrieb der Tristate-Puffer, des Ausgaberegisters 102, und des Halteregisters 103 getrennt ist. Eine Anzahl von Datenleitungen kann an jeden Multiplexer geführt werden. Eine Liste möglicher Datenleitungen enthält: multiple Datenbitleitungen (falls der interne Datenweg breiter als erforderlich ist), redundante Datenwege, und Leitungen für zwischengespeicherte Schreibdaten. Welche Datenleitung ausgewählt wird, wird mit Hilfe der peripheren Logik bestimmt. Jeder Datenmultiplexer stellt die korrekten Daten bereit (der gerade Multiplexer 305 liefert GERADE DATEN und der ungerade Multiplexer 304 liefert UNGERADE DATEN).
Der erste Puffer 306 ist mit dem geraden Multiplexer 305 verbunden. Der erste Puffer 306 ist ein Puffer, der in den Tristatezustand versetzt werden kann. Der erste Puffer 306 überträgt GERADE DATEN aus der Dateneinheit 101, die über den geraden Multiplexer 305 in das Ausgaberegister 102 übertragen wurden. Ein PASSE-Impulssignal 312 signalisiert dem ersten Puffer 306, dass dieser mit der ansteigenden Flanke des Taktsignals GERADE DATEN überträgt. Wenn das PASSE-Signal 312 ausgelöst wird, werden das PASSO-Signal 313 und das TRIPULS-Signal 317 nicht ausgelöst.
Der zweite Puffer 307 ist mit dem ungeraden Multiplexer 304 verbunden. Der zweite Puffer 307 ist ein Puffer, der in den Tristatezustand versetzt werden kann. Der zweite Puffer 307 überträgt UNGERADE DATEN aus der Dateneinheit 101, die über den ungeraden Multiplexer 304 in das Ausgaberegister 102 übertragen wurden. Ein PASSO-Impulssignal 313 signalisiert dem zweiten Puffer 307, dass dieser mit der ansteigende Flanke des Taktsignals UNGERADE DATEN überträgt. Wenn das PASSO- Signal 313 ausgelöst wird, werden das PASSE-Signal 317_ und das TRIPULS-Signal 317 nicht ausgelöst.
Das Ausgaberegister 102 ist mit dem ersten Puffer 306 und dem zweiten Puffer 307 verbunden. Das Ausgaberegister 102 kann als ein Paar von Datenleitungen mit einer bistabilen Verriegelungsschaltung implementiert werden. Eine derartige Implementierung eines Ausgaberegisters ist auf 3D dargestellt.
Der dritte Puffer 310 ist mit dem Ausgaberegister 102 verbunden. Der dritte Puffer 310 ist ein Puffer, der in den Tristatezustand versetzt werden kann. Der dritte Puffer 310 kann Zweifachnullen zum Ausgaberegister 102 übertragen. Der dritte Puffer 310 kann lediglich eine Zweifachnull zum Ausgaberegister 102 übertragen. Durch Einschreiben von Zweifachnullen in das Ausgaberegister 102 und bei Vorhandensein eines Zweifachnullen-Detektors 324 zum Erkennen der Zweifachnullen, wird auch in das Halteregister 103 eine Zweifachnull eingeschrieben. Eine Zweifachnull liegt vor, wenn jeweils eine Null am MULTIPLEXER und am MULTIPLEXER* anlegt. Ein TRIPULS-Signal 317 ist mit dem dritten Puffer 310 verbunden, um zu signalisieren, wann die Zweifachnullen in das Ausgaberegister 102 eingeschrieben werden müssen. Das TRIPULS-Signal 317 arbeitet bei ansteigenden Taktflanken, je nach Auswahl durch den Anwender. Wenn das TRIPULS-Signal 317 abgegeben wird, werden die Signale PASSO 313 und PASSE 312 nicht ausgelöst.
Der erste zusätzliche Puffer 308 ist mit dem geraden Multiplexer 305 verbunden. Der erste zusätzliche Puffer 308 ist ein Puffer, der in den Tristatezustand versetzt werden kann. Der erste zusätzliche Puffer 308 überträgt GERADE DATEN von der Dateneinheit 101, die durch den geraden Multiplexer 305 in das Halteregister 103 übertragen wurden. Ein PASSEd-Impulssignal 314 signalisiert dem ersten zusätzlichen Puffer 308, dass dieser GERADE DATEN mit der ansteigende Flanke des Taktsignals in das Halteregister 103 überträgt. Das PASSEd Signal 314 stellt eine leicht verzögerte Version des PASSE-Signals 312 oder des PASSO-Signals 313 dar.
Der zweite zusätzliche Puffer 309 ist mit dem ungeraden Multiplexer 304 verbunden. Der zweite zusätzliche Puffer 309 ist ein Puffer, der in den Tristatezustand versetzt werden kann. Der zweite zusätzliche Puffer 309 überträgt UNGERADE DATEN aus der Dateneinheit 101, die durch den ungeraden Multiplexer 304 in das Halteregister 103 übertragen wurden. Ein PASSOd-Impulssignal 315 signalisiert dem zweiten zusätzlichen Puffer 309, dass dieser mit der ansteigende Flanke des Taktsignals UNGERADE DATEN in das Halteregister 103 überträgt. Das PASSOd-Signal 315 stellt eine etwas verzögerte Version des PASSO-Signals 313 oder des PASSE-Signals 312 dar.
In der Betriebsart mit einfacher Datenübertragungsrate werden die Signale PASSOd und PASSEd gesendet, wenn die entsprechenden Signale PASSO und PASSE gesendet wurden, wodurch dasselbe Datenfragment in das Halteregister 103 und in das Ausgaberegister 102 übertragen wird. In der Betriebsart mit doppelter Datenübertragungsrate werden die Signale PASSOd und PASSEd gesendet, wenn die entsprechenden Signale PASSE und PASSO gesendet wurden, wodurch GERADE DATEN in das Halteregister 103 übertragen werden, wenn UNGERADE DATEN in das Ausgaberegister 102 übertragen werden und UNGERADE DATEN in das Halteregister 103 übertragen werden, wenn GERADE DATEN in das Ausgaberegister 102 übertragen werden.
Das Halteregister 103 ist mit dem ersten zusätzlichen Puffer 308, dem zweiten zusätzlichen Puffer 309 und dem vierten Puffer 311 verbunden. Das Halteregister kann als Paar von Datenleitungen mit einer bistabilen Verriegelungsschaltung implementiert werden. Eine derartige Implementierung eines Ausgaberegisters ist auf 3D dargestellt. Ein zweites Datenfragment wird mit der ansteigenden Flanke des Taktsignals von der Dateneinheit 101 in das Halteregister 103 übertragen. Das zweite Datenfragment ist vom Typ GERADE DATEN oder UNGERADE DATEN. In der Betriebsart mit einfacher Datenübertragungsrate ist das zweite Datenfragment mit dem ersten Datenfragment identisch. Die Daten werden mit der ansteigenden Flanke des Taktsignals übertragen, es kann jedoch zu einer leichten Verzögerung bei der Übertragung der Daten kommen.
Der vierte Puffer 311 ist mit dem Halteregister 103 und dem Ausgaberegister 102 verbunden. Der vierte Puffer 311 überträgt mit einer fallenden Flanke des Taktsignals Daten vom Halteregister 103 in das Ausgaberegister 102. Ein dem vierten Puffer 311 zugeführtes PASSF-Signal 316 signalisiert dem vierten Puffer 311, dass dieser die Daten überträgt. Das PASSF-Signal 316 wird dem vierten Puffer 311 mit jeder fallenden Flanke des Taktsignals zugeführt.
Im allgemeinen sind die den Puffern zugeführten Signale Impulse.
In einem Ausführungsbeispiel kann ein Ausgabepuffer 325, wie er auf den 3B und 3C dargestellt ist, mit dem Ausgaberegister 102 des Datenweges 300 verbunden sein, um Daten an andere Systemeinrichtungen zu übertragen. Der Ausgabepuffer weist einen Eingang für logisch „wahr" und einen Blockiereingang auf, so dass er in der Lage ist, drei Ausgangszustände anzunehmen, logisch "1", logisch "0", und einen Tristatezustand. Eine "1", die an den Eingang für logisch „Wahr" des Ausgabepuffers angelegt wird, würde einen Pullup-Zustand einschalten, während eine an den Eingang für logisch „Wahr" des Ausgabepuffers angelegte "0" den Pullup-Zustand ausschalten würde. Der Blockiereingang steuert den Pulldown-Zustand auf ähnliche Art und Weise, so dass der Puffer in der Lage ist, eine "0", eine "1", und einen Tristatezustand anzunehmen. Wenn dem Ausgabepuffer 325 eine Zweifachnull zugeführt wird, versetzt der Ausgabepuffer seinen Ausgang in einen hochohmigen Zustand. Dies macht es möglich, eine Vielzahl von Datenwegen zusammenzuschalten, indem ein Datenweg benutzt wird und andere Datenwege im hochohmigen Zustand gehalten werden.
4 zeigt eine Echo-Taktsignalbaugruppe 401, die mit einem Ausgabepuffer 402 verbunden ist. Eine Echo-Taktsignalbaugruppe kann verwendet werden, um anzuzeigen, wann Daten gültig sind und um die Datenerfassung zu erleichtern. Ein logisch wahres und ein logisch falsches Echo-Taktsignal können erzeugt werden. Ein logisch wahres Echo-Taktsignal läßt sich erzeugen, indem ein Eingang mit VCC verbunden wird, und ein logisch falsches Echo-Taktsignal, indem ein Eingang mit Masse verbunden wird. Die Echotaktsignalbaugruppe 401 umfasst einen ersten Puffer 405, einen zweiten Puffer 406, einen dritten Puffer 407 und einen vierten Puffer 408. Der erste Puffer 405 ist mit dem Eingang, einem Paar von Datenleitungen und einem PASSE-Signal 312 verbunden. Das Paar von Datenleitungen wird durch MUXC und MUXC* dargestellt. MUXC* ist im allgemeinen das Komplement von MUXC. Der erste Puffer 405 überträgt das Eingangssignal zu dem Paar von Datenleitungen, wenn dies durch das PASSE-Signal 312 signalisiert wird. Der zweite Puffer 406 ist mit dem Eingang, dem Paar von Datenleitungen und dem PASSO-Signal 313 verbunden. Der zweite Puffer 406 überträgt das Eingangssignal an das Paar von Datenleitungen, wenn dies durch das PASSO-Signal 313 signalisiert wird. Der dritte Puffer 407 ist mit dem Eingang, dem Paar von Datenleitungen und einem TRIPULS-Signal 317 verbunden. Der dritte Puffer 408 überträgt das Eingangssignal an das Paar von Datenleitungen, wenn dies durch das TRIPULS-Signal 317 signalisiert wird. Der vierte Puffer 408 ist mit dem komplementären Eingang, dem Paar von Datenleitungen, und dem PASSF-Signal 316 verbunden. Der vierte Puffer überträgt das Komplement des Eingangssignals an das Paar von Datenleitungen, wenn dies durch das PASSF-Signal signalisiert wird.
Die Echotaktsignalbaugruppe 401 kann eine Verzögerungsschaltung 409 aufweisen, die das Paar von Datenleitungen mit dem Ausgabepuffer 402 verbindet. Die Verzögerungsschaltung 409 ermöglicht es, Einstellungen an der Steuerung des zeitlichen Ablaufs des Datenausgangs vorzunehmen.
Das Echo-Taktsignal folgt sehr genau dem Datenweg 300. Dieselben Signale (PASSE, PASSO, TRIPULS und PASSF) für das Echo-Taktsignal werden für den Datenweg 300 verwendet, so dass Daten nur bei Vorliegen dieser Signale übertragen werden.
Die 5A und 5B offenbaren einen Impulsgenerator nach einem Ausführungsbeispiel der Erfindung. Der Impulsgenerator besteht aus einem ersten Impulsgenerator 504, einem zweiten Impulsgenerator 505, einem dritten Impulsgenerator 506, einem vierten Impulsgenerator 507, einer Logik 502 für die Auswahl der Datenübertragungsrate, einer Datenratenauswahlleitung 503, dem TRIPULS-Signal 317, dem PASSO-Signal 313, dem PASSE-Signal 312, dem PASSOd-Signal 315, dem PASSEd-Signal 314 und einem PASSF-Signal 316.
Der erste Impulsgenerator 504 erzeugt das TRIPULS-Signal 317 auf Befehl eines Anwenders. Allgemein gesagt wird das TRIPULS-Signal 317 erzeugt, wenn das READ-Signal nicht bestätigt wird, so dass keine Daten ausgegeben werden, wenn nicht gelesen wird. An einem Eingang des ersten Impulsgenerators liegt ein RCLK-Signal (ansteigende Flanke des Taktsignals). Das RCLK-Signal kann einfach ein Systemtaktsignal sein.
Der zweite Impulsgenerator 505 erzeugt das PASSO-Signal 313. Ein Eingang des zweiten Impulsgenerators 505 ist das RCLK-Signal. Der dritte Impulsgenerator 506 erzeugt das PASSE-Signal 312. Ein Eingang des dritten Impulsgenerators 506 erhält das RCLK-Signal. Die Auswahl, welcher Impuls bei einem gegebenen Taktsignalzyklus erzeugt wird, PASSO 313 oder PASSE 312, hängt von A0 ab, der zwischen ungeraden oder geraden Adressen unterscheidet. A0 kann die niedrigste Adresse sein.
Die Logik 502 für die Wahl der Datenübertragungsrate ist mit der Datenratenauswahlleitung 503 und den Signalleitungen PASSE 312- und PASSO 313 verbunden. Die Logik 502 für die Auswahl der Datenübertragungsrate erzeugt eine verzögerte Version, PASSEd 314 oder PASSOd 315, der Signale PASSE 312 oder PASSO 313, als Reaktion auf den Zustand der Datenratenauswahlleitung. Die Datenratenauswahlleitung 503 wird verwendet, um die einfache oder die doppelte Datenübertragungsrate auszuwählen. Die Datenratenauswahlleitung 503 kann einen Zustand für die einfache Datenübertragungsrate und einen Zustand für die doppelte Datenübertragungsrate annehmen, zum Beispiel „low" für die einfache Datenübertragungsrate und „high" für die doppelte Datenübertragungsrate. Die Belegung der Datenratenauswahlleitung 503 kann vom Anwender gewählt werden. Wenn die Belegung der Datenratenauswahlleitung der Betriebsart mit einfacher Datenübertragungsrate entspricht, wird ein PASSEd 314 Signal, beziehungsweise ein PASSOd 315 Signal als Reaktion auf ein generiertes Signal PASSE 312, beziehungsweise PASSO 313 erzeugt. Wenn die Belegung der Datenratenauswahlleitung der Betriebsart mit doppelter Datenübertragungsrate entspricht, wird ein PASSEd-Signal 314 als Reaktion auf ein PASSO-Signal 313 erzeugt, anstelle der Reaktion auf ein PASSE-Signal 312, und ein PASSOd-Signal 315 wird als Reaktion auf ein PASSE-Signal 312 anstelle der Reaktion auf ein PASSO-Signal 313 erzeugt.
Der vierte Impulsgenerator 507 erzeugt das PASSF-Signal 316. An einem Eingang des vierten Impulsgenerators 507 liegt ein FOLK-Signal (fallende Flanke des Taktsignals) an. Das FCLK-Signal ist das Komplement des RCLK-Signals. Das PASSF-Signal 316 wird an den fallenden Flanken des Taktsignals erzeugt.
6 offenbart ein Verfahren für die Übertragung von Daten nach einem Ausführungsbeispiel der Erfindung.
Ein erstes Datenfragment wird in ein Ausgaberegister (601) übertragen. Das erste Datenfragment kann ein Bit oder eine beliebige andere Datenmenge sein, zum Beispiel ein Datenwort oder ein Datensatz. Die Daten werden im allgemeinen an einer ansteigende Flanke eines Taktsignals übertragen.
Ein zweites Datenfragment wird in ein Halteregister (602) übertragen. Das zweite Datenfragment kann ein Bit oder eine beliebige andere Datenmenge sein. Das zweite Datenfragment wird zumeist, im wesentlichen gleichzeitig, mit der Übertragung des ersten Datenfragments übertragen. Dabei kann eine kleine Verzögerung auftreten, die gewöhnlich viel kürzer ist als die Hälfte einer Taktsignalperiode. Die Verzögerung kann erforderlich sein, um das Auslesen des zweiten Datenfragments aus einer Dateneinheit zu ermöglichen, ohne die Übertragung des ersten Daten fragmentes zu verlangsamen.
Das zweite Datenfragment wird aus dem Halteregister in das Ausgaberegister (603) übertragen. Dies findet im allgemeinen an einer fallenden Flanke des Taktsignals statt. Im Betrieb mit einfacher Datenübertragungsrate wird das zweite Datenfragment identisch mit dem ersten Datenfragment sein, somit wird das Ausgaberegister an den ansteigenden und fallenden Flanken des Taktsignals die selben Daten enthalten. In Betrieb mit doppelter Datenübertragungsrate wird das zweite Datenfragment ein anderes Datenfragment aus der Dateneinheit sein. Eine beliebige Anzahl von Datenfragmenten kann mit diesem Verfahren übertragen werden.
Ein weiteres Ausführungsbeispiel dieses Verfahrens schließt die Übertragung des ersten oder zweiten Datenfragments in einen Ausgabepuffer ein. Die Daten werden aus dem Ausgaberegister in den Ausgabepuffer übertragen. Die Daten können von Prozessoren oder anderen Vorrichtungen verarbeitet werden.
Ein weiteres Ausführungsbeispiel der Erfindung ist ein Verfahren für die Übertragung von Daten, die GERADE DATEN und UNGERADE DATEN enthalten. Die Benennung GERADE DATEN bezieht sich auf Daten mit gerader Adresse, an geradzahligen Speicheradressen gespeicherte Daten, eine gerade Sequenz, eine erste Hälfte, einen Bereich oder Teil. Die Benennung UNGERADE DATEN bezieht sich auf Daten mit ungerader Adresse, an ungeradzahligen Speicheradressen gespeicherte Daten, eine ungerade Sequenz, eine zweite Hälfte, einen Bereich oder einen Teil. Die Benennungen GERADE DATEN und UNGERADE DATEN beziehen sich nicht auf Daten mit geraden oder ungeraden Werten.
GERADE DATEN werden von einer Dateneinheit in ein Ausgaberegister oder in ein Halteregister übertragen. UNGERADE DATEN werden von einer Dateneinheit in ein Ausgaberegister oder in ein Halteregister übertragen. Die Daten werden im allgemeinen an der ansteigende Flanke eines Taktsignals übertragen. Die in das Halteregister übertragenen Daten können jedoch gegenüber den in das Ausgaberegister übertragener. Daten verzögert sein.
Daten aus dem Halteregister werden in das Ausgaberegister übertragen. Die aus dem Halteregister in das Ausgaberegister übertragenen Daten sind die Daten, die sich im Halteregister befinden. Diese Daten werden im allgemeinen an der fallenden Flanke des Taktsignals übertragen.
Es wird nun auf 7 Bezug genommen, wo ein zeitliches Ablaufdiagramm für ein Ausführungsbeispiel der Erfindung dargestellt ist. Die erste Hälfte des zeitlichen Ablaufdiagramms (701–703) gilt für die Betriebsart mit einfacher Datenübertragungsrate, und die zweite Hälfte (704–706) gilt für die Betriebsart mit doppelter Datenübertragungsrate. Die Benennung GERADE DATEN bezieht sich auf Baten mit gerader Adresse, in geradzahligen Speicheradressen gespeicherte Daten, oder in einer geraden Sequenz gespeicherte Daten. Die Benennung UNGERADE DATEN bezieht sich auf Daten mit ungerader Adresse, an ungeradzahligen Speicheradressen oder in einer ungeraden Sequenz gespeicherte Daten. Die GERADEN DATEN und die UNGERADEN DATEN werden mit den Puffern verbunden und können mit Hilfe von Multiplexern ausgewählt werden. Der Datenanschluß DQ (data pin) führt die Daten aus dem Ausgabepuffer 325. MUX und MUX* sind die Datenwege für das Ausgaberegister 102.
An der ersten ansteigende Flanke von CK (Taktsignal) 701, wird PASSE (ein Impuls) erzeugt und zu einem ersten Puffer 306 gesendet. Es werden Impulse verwendet, so dass, wenn Daten ausgegeben werden, diese unbelastet ausgegeben werden können, weil sich alle anderen Puffer im Tristatezustand befinden und nur das Ausgaberegister 102 Daten enthält. Das Ausgaberegister besteht aus einer bistabilen Verriegelungsschaltung, die mit Hilfe der Puffer leicht überschrieben werden kann. PASSE ist ein Impuls, so dass der erste Puffer 306 die Daten überträgt und zurück in den Aus-Zustand kehrt, so dass, wenn PASSF anschließend signalisiert und die fallende Flanke Daten ausgibt, die Daten immer ohne Konkurrenz ausgegeben werden. Die ansteigende Flanke von PASSE hat zur Folge, dass ein Datenfragment aus der Dateneinheit 101 übertragen wird, das vom geraden Multiplexer 305 in das Ausgaberegister 102 übertragen wurde. Das veranlaßt DQ, zu fallen, weil die Leitung GERADE DATEN in diesem Beispiel „low" ist. PASSEd wird ebenfalls an der ansteigende Flanke von CK ausgelöst. PASSE signalisiert einem ersten Puffer 306, dass dieser ein gerades Datenfragment in das Ausgaberegister 102 überträgt. PASSEd überträgt ein gerades Datenfragment in das Halteregister 103. PASSE und PASSEd übertragen das selbe Datenfragment aus dem geraden Datenmultiplexer in der Betriebsart mit einfacher Datenübertragungsrate. An der fallenden Flanke von CK oder an der ansteigende Flanke seines Komplementes CK*, wird ein PASSF Signal ausgelöst. Das PASSF Signal wird zu einem vierten Puffer 311 gesendet und bewirkt, dass das Datenfragment aus dem Halteregister 103 in das Ausgaberegister 102 übertragen wird. Weil die Betriebsart mit einfacher Datenübertragungsrate vorliegt, hat PASSF keinen Wechsel der Daten in dem Ausgaberegister 102 zur Folge. PASSF setzt an allen fallenden Flanken von CK oder den ansteigende Flanken von CK* ein und veranlaßt die Übertragung des Inhalts des Halteregisters in das Ausgaberegister.
In der zweiten Taktperiode 702, wird PASSO ausgelöst. GERADE DATEN ist in diesem Beispiel „low" und UNGERADE DATEN ist „high". Die ansteigende Flanke von PASSO hat zur Folge, dass ein Datenfragment aus der Dateneinheit 101 übertragen wird, das durch den ungeraden Multiplexer 304 in das Ausgaberegister 102 übertragen wurde. Das PASSOd-Signal kann ausgelöst werden, kurz nachdem das PASSO-Signal ausgelöst wurde, es wird jedoch im wesentlichen gleichzeitig mit PASSO ausgelöst. PASSOd hat zur Folge, dass UNGERADE DATEN aus der Dateneinheit 101 übertragen werden, die durch den ungeraden Multiplexer 304 in das Halteregister 103 übertragen wurden. Weil UNGERADE DATEN „high" ist und in das Ausgaberegister 102 übertragen wurde, ist bei DQ der Übergang auf „high" zu sehen. Das PASSF-Signal wird erneut an der fallenden Flanke von CK oder an der ansteigenden Flanke von CK* ausgelöst, wie dies oben dargestellt ist.
In der dritten Taktperiode 703 wird ein TRIPULS-Signal ausgelöst und dieses legt eine Zweifachnull an das Ausgaberegister an. Das TRIPULS-Signal wird ausgelöst, um das System in einen hochohmigen Zustand zu versetzen. Es ist nicht erforderlich, dass das TRIPULS-Signal an dieser Stelle ausgelöst wird, es wird jedoch als Reaktion auf einen Auswahlbefehl eines Anwenders an einer ansteigenden Flanke von CK ausgelöst. Wenn das TRIPULS-Signal ausgelöst wird, wechselt das Ausgaberegister 102 auf eine Zweifachnull. Ein Nulldetektor oder eine andere Einrichtung wird verwendet, um das Halteregister 103 zu veranlassen; auf Zweifachnull zu gehen. PASSE, PASSEd, PASSO und PASSOd werden nicht ausgelöst, wenn das TRIPULS-Signal ausgelöst wird. Das Ausgaberegister 102 verbleibt im Zustand Zweifachnull, wenn PASSF ausgelöst wird, weil sich das Halteregister 103 ebenfalls im Zustand Zweifachnull befindet. Das TRIPULS-Signal kann immer dann ausgelöst werden, wenn keine Daten gelesen werden, um zu verhindern, dass DQ so interpretiert wird, als ob Daten vorhanden wären.
In der vierten Taktperiode 704 erfolgt der Übergang in die Betriebsart mit doppelter Datenübertragungsrate. Das DDR-Signal (Doppelte Datenübertragungsrate) hat von „low" auf „high" gewechselt, als Reaktion auf einen Auswahlbefehl eines Anwenders. PASSE wird ausgelöst und überträgt Daten aus der Dateneinheit 101, die über den geraden Datenmultiplexer 305 in das Ausgaberegister 102 übertragen wurden. Im Gegensatz zur Betriebsart mit einfacher Datenübertragungsrate wird jedoch PASSOd anstelle von PASSEd ausgelöst. UNGERADE DATEN werden in das Halteregister übertragen. Bei der fallenden Flanke von CK oder der ansteigende Flanke von CK* wird PASSF ausgelöst, wie dies immer erfolgt. Weil jedoch PASSOd ausgelöst wird, anstelle von PASSEd, wurden UNGERADE DATEN in das Ausgaberegister eingeschrieben. Somit fällt DQ in diesem Beispiel von „high" auf „low".
Im fünften Taktzyklus 705 wird PASSO ausgelöst. PASSEd wird anstelle von PASSOd ausgelöst, wie bei der Betriebsart mit einfacher Datenübertragungsrate. UNGERADE DATEN werden aus der Dateneinheit 101 in das Ausgaberegister 102 übertragen, und GERADE DATEN werden aus der Dateneinheit 101 in das Halteregister 103 übertragen. An der fallenden Flanke von CK oder an der ansteigenden Flanke von CK* wird PASSF ausgelöst und GERADE DATEN aus dem Halteregister werden in das Ausgaberegister geschrieben.
Im sechsten Taktzyklus 706, wird das TRIPULS-Signal ausgelöst, so dass sich das Ausgaberegister in einem Zweifachnull-Zustand befindet.
Schlußfolgerung
Die vorliegende Erfindung findet praktische Anwendung bei vielen Arten elektronischer Systeme. Obwohl an dieser Stelle bestimmte Ausführungsbeispiele anschaulich dargestellt und beschrieben wurden, ist es für den durchschnittlichen Fachmann ersichtlich, dass eine beliebige Anordnung, die darauf abzielt, denselben Zweck zu erreichen, an die Stelle der dargestellten bestimmten Ausführungsbeispiele treten kann. Das Ziel dieser Anmeldung besteht darin, den Geltungsbereich der vorliegenden Erfindung auf alle Anpassungen oder Abwandlungen der Erfindung auszuweiten. Aus diesem Grunde ist es offenkundig, dass die vorliegende Erfindung nur durch die Ansprüche und deren Äquivalente eingeschränkt wird.
Text innerhalb der Figuren 1A bis 7

Claims

System zur Übertragung von Daten zwischen einer Dateneinheit (101), einem Ausgaberegister (102) und einem Halteregister (103), dadurch gekennzeichnet, dass das System umfasst: eine Vielzahl von Schaltungszweigen, die mit der Dateneinheit, dem Ausgaberegister, und dem Halteregister verbunden sind, um bei einer ersten Flanke eines Taktsignals ein erstes Datenfragment aus der Dateneinheit in das Ausgaberegister zu übertragen, um bei der ersten Flanke des Taktsignals ein zweites Datenfragment aus der Dateneinheit in das Halteregister zu übertragen und um bei einer zweiten Flanke des Taktsignals das zweite Datenfragment aus dem Halteregister in das Ausgaberegister zu übertragen; wobei die Vielzahl von Schaltungszweigen so konfiguriert ist, dass sie Daten entweder in einer Betriebsart mit einfacher Datenübertragungsrate oder in einer Betriebsart mit doppelter Datenübertragungsrate übertragen; wobei in der Betriebsart mit einfacher Datenübertragungsrate das erste Datenfragment und das zweite Datenfragment identisch sind; und wobei in der Betriebsart mit doppelter Datenübertragungsrate das erste Datenfragment und das zweite Datenfragment nicht identisch sind.
System nach Anspruch 1, wobei die Vielzahl von Schaltungszweigen eine Vielzahl von internen Pufferspeichern einschließt, die mit dem Ausgaberegister und dem Halteregister verbunden sind, um bei einer ansteigenden Flanke eines Taktsignals das erste Datenfragment aus der Dateneinheit in das Ausgaberegister zu übertragen, um bei der ansteigenden Flanke des Taktsignals das zweite Datenfragment aus der Dateneinheit in das Halteregister zu übertragen, und um bei einer fallenden Flanke des Taktsignals das zweite Datenfragment aus dem Halteregister in das Ausgaberegister zu übertragen.
System nach Anspruch 1, weiter umfassend einen Ausgabepuffer, der mit dem Ausgaberegister verbunden ist, um das erste Datenfragment und das zweite Datenfragment auszugeben.
System nach Anspruch 1, weiter umfassend eine Verzögerungsschaltung, die mit dem Ausgaberegister verbunden ist, um eine Ausgabe des ersten Datenfragmentes und eine Ausgabe des zweiten Datenfragmentes zu verzögern.
System nach Anspruch 4, weiter umfassend einen Ausgabepuffer, der mit der Verzögerungsschaltung verbunden ist, um das erste Datenfragment und das zweite Datenfragment auszugeben.
System nach Anspruch l, wobei die Vielzahl von Schaltungszweigen einschließt: einen ersten Schaltungszweig (204), der mit der Dateneinheit verbunden ist, um einen ersten Datenteil in der Dateneinheit auszuwählen; und einen zweiten Schaltungszweig (205), der mit der Dateneinheit verbunden ist, um einen zweiten Datenteil in der Dateneinheit auszuwählen.
System nach Anspruch 6, wobei der erste Schaltungszweig eine Vielzahl von internen Pufferspeichern einschließt, um den ersten Teil der Daten aus der Dateneinheit in eines der Halteregister und in das Ausgaberegister zu übertragen.
System nach Anspruch 6, wobei der zweite Schaltungszweig eine Vielzahl von internen Pufferspeichern einschließt, um den zweiten Teil der Daten aus der Dateneinheit in eines der Ausgaberegister und in das Halteregister zu übertragen
System nach Anspruch 1, weiter umfassend eine Auswahlvorrichtung (206), die mit der Vielzahl von Schaltungszweigen verbunden ist, um zwischen der Betriebsart mit einfacher Datenübertragungsrate und der Betriebsart mit doppelter Datenübertragungsrate zu wählen.
System nach Anspruch 1, weiter umfassend eine Logikschaltung (502) für die Auswahl der Datenübertragungsrate, die mit der Vielzahl von Schaltungszweigen verbunden ist, für die Erzeugung einer Vielzahl von Taktsignalen, um zu bestimmen, ob die ersten und zweiten Datenfragmente identisch oder nicht identisch sind, als Antwort auf ein Signal, das auf einer Datenratenauswahlleitung (503) der Logikschaltung für die Auswahl der Datenübertragungsrate die Betriebsart mit einfacher Datenübertragungsrate oder die Betriebsart mit doppelter Datenübertragungsrate signalisiert.
System nach Anspruch 1, das eine Vielzahl von zweiten Halteregistern (106 1-N) einschließt, die mit der Dateneinheit und dem Ausgaberegister verbunden sind, um eine Vielzahl von zweiten Datenfragmenten aus der Dateneinheit in die zweiten Halteregister zu übertragen, und um eine Vielzahl von zweiten Datenfragmenten aus den zweiten Halteregistern in das Ausgaberegister zu übertragen; wobei in der Betriebsart mit einfacher Datenübertragungsrate jedes zweite Datenfragment identisch mit dem ersten Datenfragment ist; und wobei in der Betriebsart mit doppelter Datenübertragungsrate die zweiten Datenfragmente nicht identisch mit dem ersten Datenfragment sind.
Verfahren zum Übertragen von Daten, entweder in einer Betriebsart mit einfacher Datenübertragungsrate oder in einer Betriebsart mit doppelter Datenübertragungsrate, gekennzeichnet durch folgende Verfahrensschritte: Übertragen eines ersten Datenfragmentes in ein Ausgaberegister (102), bei einer ersten Taktflanke; Übertragen eines zweiten Datenfragmentes in ein Halteregister (103), bei der ersten Taktflanke; Übertragen des zweiten Datenfragmentes aus dem Halteregister in das Ausgaberegister, bei einer zweiten Taktflanke; wobei: beim Betrieb mit einfacher Datenübertragungsrate das erste Datenfragment und das zweite Datenfragment identisch sind; und beim Betrieb mit doppelter Datenübertragungsrate das erste Datenfragment und das zweite Datenfragment nicht identisch sind.
Verfahren nach Anspruch 12, wobei das Übertragen eines ersten Datenfragmentes und das Übertragen eines zweiten Datenfragmentes bei ansteigenden Flanken des Taktsignals und das Übertragen des zweiten Datenfragmentes aus dem Halteregister in das Ausgaberegister bei fallenden Flanken des Taktsignals stattfindet.
Verfahren nach Anspruch 12, weiter umfassend: Übertragen des ersten oder zweiten Datenfragmentes aus dem Halteregister in einen Ausgabepuffer (104).