DE4429152C2 - Mikrocomputer - Google Patents
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- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
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Description
Die vorliegende Erfindung bezieht sich auf einen Mikrocomputer.
Genauer bezieht sie sich auf eine Schaltung zum Lesen von Daten
aus einem Speicher derselben und insbesondere bezieht sie sich
auf eine Technologie zum Ausdehnen des Betriebsbereiches bezüg
lich der Stromversorgungsspannung und zum Ermöglichen dessen, daß
verhindert wird, daß der Mikrocomputer aufgrund einer Fehlerken
nung von Daten, die aus einem Speicher gelesen werden, außer Kon
trolle gerät, indem auf die Fluktuation der Systemtaktfrequenz
zum Zeitpunkt des Lesens von Daten aus dem internen Speicher des
Mikrocomputers reagiert wird.
Ein Mikrocomputer verwendet einen Takt, der ein Systemtakt ge
nannt wird, um Datenaustausch mit eingebauten ROM und RAM und
peripheren Schaltungen reibungslos auszuführen. Derart verwenden
alle Schaltungen inklusive der in dem Mikrocomputer vorgesehenen
Schaltungen während der Eingabe und Ausgabe von Daten den System
takt.
Ein allgemeiner Aufbau eines solchen Mikrocomputer wird im fol
genden unter Bezugnahme auf das Blockschaltbild aus Fig. 1 be
schrieben.
In Fig. 1 bezeichnet das Bezugszeichen 8 den Hauptteil eines Mi
krocomputers.
Der Mikrocomputer 8 weist eine CPU (Zentrale Prozessoreinheit) 1,
einen ROM 2, einen RAM 3 und periphere Schaltungen 4, die darin
eingebaut sind, auf, welche durch einen Adreßbus 5 zum Austau
schen eines Adreßsignals ADD und einen Datenbus 6 zum Austauschen
eines Datensignals DATA verbunden sind.
Das Bezugszeichen 7 bezeichnet eine Signalleitung (im folgenden
als E-Signalleitung bezeichnet) für den Systemtakt (im folgenden
als E-Signal bezeichnet), welches durch eine Takterzeugungsschal
tung 1C, die in der CPU 1 angeordnet ist, erzeugt und an den ROM
2, den RAM 3 und die periphere Schaltung 4 übertragen wird.
Fig. 2 ist ein Blockschaltbild, das ein Beispiel des internen
Aufbaus des ROM 2 zeigt.
In Fig. 2 bezeichnen die Bezugszeichen 5, 6 und 7 den Adreßbus,
den Datenbus bzw. die E-Signalleitung, die oben beschrieben wur
den.
Das Bezugszeichen 9 bezeichnet eine Adreßdekodierschaltung, das
Bezugszeichen 10 bezeichnet eine Auswahlschaltung, das Bezugszei
chen 11 bezeichnet eine ROM-Transistor-Gruppe, das Bezugszeichen
12 bezeichnet eine Leseverstärker-Steuerschaltung, das Bezugszei
chen 13 bezeichnet eine Leseverstärkerschaltung, das Bezugszei
chen 14 bezeichnet eine Wortleitung, die eine Ausgabesignallei
tung ist, die die Adreßdekodierschaltung 9 mit der ROM-Transi
stor-Gruppe 11 verbindet, das Bezugszeichen 15 bezeichnet einen
Speichertransistor und das Bezugszeichen 16 bezeichnet eine Bit
leitung, die eine Ausgabesignalleitung ist, die die ROM-Transi
stor-Gruppe 11 mit der Auswahlschaltung 10 verbindet.
Die ROM-Transistor-Gruppe 11 weist eine Mehrzahl von Speicher
transistoren 15 auf, die in einer Matrix angeordnet sind, wobei
jeder Speichertransistor 15 mit einer Wortleitung 14 und einer
Bitleitung 16 verbunden ist. Das bedeutet, daß ein Speichertran
sistor 15 durch Auswahl einer Wortleitung 14 und einer Bitleitung
16 identifiziert ist.
Die Adreßdekodierschaltung 9 wählt eine Wortleitung 14 durch De
kodieren eines Adreßsignals ADD aus, welches von dem Adreßbus 5
zugeführt wird.
Zur selben Zeit wird das Ergebnis der Dekodierung des Adreßsi
gnals ADD durch die Adreßdekodierschaltung 9 auch der Auswahl
schaltung 16 zugeführt, welche dadurch eine oder eine Mehrzahl
von Bitleitungen 16 auswählt.
Der Zustand, nämlich der Inhalt des Speichers, von einer oder
einer Mehrzahl von Transistoren 15, die derart durch die Auswahl
von einer Wortleitung und einer oder einer Mehrzahl von Bitlei
tungen 16 spezifiziert ist bzw. sind, wird durch die Leseverstär
kerschaltung 13 identifiziert, wobei der Wert "1" oder "0" abhän
gig von dem Resultat der Identifikation an den Datenbus 6 ausge
geben wird.
Im allgemeinen werden beim Vorgang der Herstellung des ROM 2 zwei
Typen von Transistoren mit unterschiedlichen Eigenschaften herge
stellt, indem für einen Speichertransistor 15 eine Ionenimplanta
tion ausgeführt wird oder nicht, wobei der Wert "1" und "0" den
entsprechenden Typen zugeordnet wird, wodurch ein ROM hergestellt
wird, der ein Nur-Lese-Speicher mit im voraus darin gespeicherten
Daten ist.
Der Betrieb des ROM 2, der in dem Mikrocomputer 8 vorgesehen ist,
wird für den Fall der Ausgabe von Daten unter Bezugnahme auf das
E-Signal inklusive des Zeitablaufes unter Bezugnahme auf ein
Zeitablaufdiagramm, das in Fig. 3 dargestellt ist, beschrieben.
Der Betrieb des Ausgebens von Daten aus dem ROM 2, der in dem
Mikrocomputer 8 vorgesehen ist, wird einfach als "Auslesen von
ROM-Daten" in der folgenden Beschreibung bezeichnet.
In Fig. 3 bezeichnet das Symbol E das E-Signal, ADD bezeichnet
das Adreßsignal, das an den ROM 2 gegeben wird, und DATA bezeich
net das Datensignal, welches aus dem ROM 2 gelesen wird.
Wenn das Niveau des E-Signals das Vcc-Niveau wird, welches die
Stromversorgungsspannung ist (im folgenden als "H"-Niveau be
zeichnet), gibt die CPU 1 das Adreßsignal ADD, das den Speicher
transistor 15 spezifiziert, in dem die Daten bzw. der Wert ge
speichert ist, der aus dem ROM 2 zu lesen ist, an den Adreßbus 5
aus. Zu dieser Zeit, wobei das Adreßsignal ADD zeitweilig eine
undefinierte Periode t1 aufweist (eine Periode (Zeitraum), in dem
der Signalwert nicht festgesetzt ist), wählt die Adreßdekodier
schaltung 9 in dem ROM 2 eine Wortleitung 14 aus der ROM-Transi
stor-Gruppe 11 in einem Zeitraum t2, der darauf folgt, aus, wo
durch eine Gruppe von Speichertransistoren 15, die mit der ausge
wählten Wortleitung 14 verbunden sind, ausgewählt ist.
Zur selben Zeit spezifiziert die Auswahlschaltung 10 eine Bitlei
tung 16, wodurch ein Satz von Speichertransistoren 15, der der
Anzahl von Datenbits entspricht, die durch die CPU 1 zur einer
Zeit benötigt werden, zum Beispiel aus der Gruppe von Speicher
transistoren, die wie oben beschrieben durch die Wortleitung 14
ausgewählt worden sind, aus.
All diese Betriebsabläufe werden in einem Zeitraum ausgeführt,
indem das E-Signal auf dem "H"-Niveau ist.
Die Abfolge der obigen Betriebsabläufe wird der vorbereitende
Betrieb für das Datenauslesen genannt.
Nachdem das E-Signal auf das GND-Niveau (Masseniveau) zurückge
kehrt ist (im folgenden als "L"-Niveau bezeichnet), beginnt dann
die Leseverstärkerschaltung 13 des ROM 2 den Betrieb zur Identi
fizierung des Zustands von jedem aus dem Satz von Speichertransi
storen 15, die ausgewählt worden sind, innerhalb eines Zeitraums
t3, und gibt dementsprechend das Datensignal "1" oder "0" als
DATA an den Datenbus 6 aus.
Es ist aus der obigen Beschreibung offensichtlich, daß das Daten
auslesen unmöglich wird, wenn der Zeitraum des "L"-Niveaus des E-
Signals kürzer als der Zeitraum t3 ist.
Der Ablauf der obigen Betriebsabläufe wird der Datenauslesebe
trieb genannt.
Obwohl die obige Beschreibung zum Zwecke der Vereinfachung an
nimmt, daß der vorbereitende Betrieb für das Datenauslesen und
der Datenauslesebetrieb entsprechend dem Zustand des E-Signals,
"H"-Niveau oder "L"-Niveau, ausgeführt werden, wird ein Auslese
betrieb, der direkt nach der Vollendung des vorbereitenden Be
triebes für das Datenlesen ausgeführt wird, als ein gleichwerti
ger Betrieb betrachtet, vorausgesetzt, daß der Ablauf der Be
triebsabläufe innerhalb eines Zykluszeitraums des E-Signals ver
vollständigt wird.
Nun wird der Betrieb der Leseverstärkerschaltung 13, die in Fig.
2 dargestellt ist, beschrieben.
Die Leseverstärkerschaltung 13 identifiziert über die Bitleitung
16 den Zustand von jedem Speichertransistor 15, der die ROM-Tran
sistor-Gruppe 11 des ROM 2 bildet. Ein Schaltbild in Fig. 4 zeigt
den spezifischen Aufbau der Leseverstärkerschaltung 13.
In Fig. 4 bezeichnen die Symbole P1, P2 p-Kanal-Transistoren und
N1, N2 bezeichnen n-Kanal-Transistoren.
Ein Sourceanschluß des p-Kanal-Transistors P1 ist mit Vcc, wel
ches die Stromversorgungsspannung ist, verbunden, ein Gatean
schluß desselben ist mit GND, welches das Massepotential ist,
verbunden und ein Drainanschluß desselben ist mit einem Drainan
schluß des n-Kanal-Transistors N1 und einem Gateanschluß des n-
Kanal-Transistors N2 verbunden.
Ein Sourceanschluß des n-Kanal-Transistors N1 ist mit GND und ein
Gateanschluß desselben ist mit einem Sourceanschluß des n-Kanal-
Transistors N2 und mit der Bitleitung 16 über bzw. durch die Aus
wahlschaltung 16 verbunden.
Ein Drainanschluß des n-Kanal-Transistors N2 ist mit einem Drain
anschluß des p-Kanal-Transistors P2 und mit einem Eingabean
schluß eines Inverters INV1 verbunden.
Ein Sourceanschluß des p-Kanal-Transistors P2 ist mit Vcc verbun
den, und ein Gateanschluß desselben ist mit GND verbunden.
Bei der Leseverstärkerschaltung 13, die in Fig. 4 gezeigt ist,
wird die Information der Bitleitung 16, die dem Zustand des Spei
chertransistors entspricht, nämlich die Spannung VB, in den Gate
anschluß des n-Kanal-Transistors N1 und in den Sourceanschluß des
n-Kanal-Transistors N2 eingegeben. Die eingegebene Spannung VB
verursacht eine Änderung der Konduktanz (Wirkleitwert) des n-Ka
nal-Transistors N1, und dementsprechend wird die Vorspannungs-
Spannung (Vorspannung) VX, die an den n-Kanal-Transistor N2 an
gelegt ist, ebenfalls geändert.
Die Vorspannung VX kann als der Schnittpunkt der Lastkurve (Aus
gangskennlinie) IN1 der n-Kanal-Transistors N1 bezüglich der Vor
spannung VX und der Lastkurve (Ausgangskennlinie) IP2 des p-Ka
nal-Transistors P1 bestimmt werden, wie in dem Graph aus Fig. 5
gezeigt ist.
Nun wird der Graph aus Fig. 5 im folgenden beschrieben.
VTHP und VTHN sind die Schwellspannungen des p-Kanal-Transistors
bzw. des n-Kanal-Transistors. βP1 und βN1 sind Koeffizienten, die
die Stromtreiberfähigkeiten des p-Kanal-Transistors bzw. des n-
Kanal-Transistors darstellen.
Wenn die Ungleichung Vcc - VX < Vcc - |VTHP| hält, dann VTHP < 0
und demzufolge ist
IP1 = βP1[(Vcc + VTHP) * (Vcc - VX) - (Vcc - Vx) ²/2].
IP1 = βP1[(Vcc + VTHP) * (Vcc - VX) - (Vcc - Vx) ²/2].
Wenn die Ungleichung Vcc - VX Vcc - |VTHP| hält, dann VTHP < 0
und folglich ist
IP1 = βP1(Vcc + VTHP) ²/2.
IP1 = βP1(Vcc + VTHP) ²/2.
Wenn die Ungleichung VX < VB - VTHN hält, dann ist
IN1 = βN1[(VB + VTHN) * VX - VX ²/2].
IN1 = βN1[(VB + VTHN) * VX - VX ²/2].
Wenn die Ungleichung VX VB - VTHN hält, dann
IN1 = βN1(VB - VTHN) ²/2.
IN1 = βN1(VB - VTHN) ²/2.
Die Werte von βP1 und βN1 werden ausschließlich durch die Kanal
länge und die Kanalbreite des Transistors bestimmt und sie können
aus der folgenden Gleichung erhalten werden:
βP1, βN1 = (µe/εox/tox) * (Wc/ls)
wobei µe: Beweglichkeit,
εox: dielektrische Konstante der Oxidschicht,
tox: Dicke der Oxidschicht,
Wc: Kanalbreite,
ls: Kanallänge.
εox: dielektrische Konstante der Oxidschicht,
tox: Dicke der Oxidschicht,
Wc: Kanalbreite,
ls: Kanallänge.
Fig. 5 zeigt außerdem eine Lastkurve (Ausgangskennlinie) des n-
Kanal-Transistors N1, wenn die Spannung VB an ihrem Maximalniveau
ist und eine Lastkurve des n-Kanal-Transistors N1, wenn die Span
nung VB an ihrem Minimalniveau ist, als IN1B bzw. IN1S.
Es ist aus der obigen Beschreibung offensichtlich, daß die Vor
spannung VX sich mit der Bitleitungsspannung VB ändert. Das
heißt, daß die Vorspannung VX ihren Minimalwert VXL annimmt, wenn
die Spannung VB das Maximalniveau erreicht, und sie ihren Maxi
malwert VXH annimmt, wenn die Spannung VB das Minimalniveau er
reicht.
Andererseits kann die Spannung VO an dem Eingabeanschluß des In
verters INV1 ungefähr wie folgt aus der Konduktanz GmN2 des n-
Kanal-Transistors N2 und der Konduktanz GmP2 des p-Kanal-Transi
stors P2 bestimmt werden:
VO = GmN2/(GmP2 + GmN2) * (Vcc - VB).
Wenn man die Tatsache in Betracht zieht, daß GmN2 durch die Vor
spannung VX gesteuert ist und das GmP2 konstant ist, da die Gate
spannung konstant ist (GND), ist zu erkennen, daß die Spannung VO
sich entsprechend der Änderung von GmN2, nämlich der Änderung der
Vorspannung VX, ändert. Das bedeutet, daß die Konduktanz GmN2 des
n-Kanal-Transistors N2 den Minimalwert und die Spannung VO den
Maximalwert aufweisen, wenn die Vorspannung VX ihren Minimalwert
VXl annimmt. Die Konduktanz GmN2 des n-Kanal-Transistors N2 weist
den Maximalwert und die Spannung VO weist den Minimalwert auf,
wenn die Vorspannung VX ihren Maximalwert VXH annimmt. Als Folge
ist es möglich, wenn die Schwelle des Inverters INV1 auf ein Zwi
schenniveau zwischen dem Maximalwert und dem Minimalwert der
Spannung VO eingestellt ist, Daten "1" oder "0" durch die Lese
verstärkerschaltung 13, die in Fig. 4 gezeigt ist, zu lesen.
Nun wird die Betriebsgeschwindigkeit des Leseverstärkers 13 im
folgenden kurz beschrieben.
Während einer Änderung der Spannung zu jedem Zeitpunkt in der
obigen Beschreibung des Betriebes der Leseverstärkerschaltung 13,
die in Fig. 4 gezeigt ist, zum Zwecke der Vereinfachung der Be
schreibung vernachlässigt ist, weist jeder Übergang eine parasi
täre Ladekapazität auf, die in einem definierten Zeitraum resul
tiert, der benötigt wird, bevor die Spannung das berechnete Ni
veau erreicht. Die Spannung, die die längste Zeit zum Erreichen
des spezifizierten Niveaus unter diesen Spannungen benötigt, da
der Punkt die höchste Ladekapazität aufweist, ist die Gatespan
nung des n-Kanal-Transistors N1, nämlich die Spannung VB, welche
die Ladekapazität der Bitleitung 16, die hierzu addiert wird,
beinhaltet.
Es ist aus der obigen Beschreibung des Betriebes des Leseverstär
kers 13 leicht zu erwarten, daß eine längere Zeit, die benötigt
wird, bevor die Spannung VB das spezifizierte Niveau erreicht, in
einer niedrigeren Geschwindigkeit des Datenauslesebetriebes re
sultiert. Darum variiert die Auslesegeschwindigkeit abhängig von
der Kapazität der Bitleitung 16, vorausgesetzt, daß die Lesever
stärkerschaltung 13 mit demselben Schaltungsaufbau und denselben
Schaltungskonstanten verwendet wird. Das bedeutet, daß eine höhe
re Ladekapazität der Bitleitung 16 in einer niedrigeren Lesege
schwindigkeit resultiert.
Es gibt Mikrocomputer, bei denen einen Mehrzahl von Takten (Takt
signalen) mit unterschiedlichen Frequenzen als der Systemtakt
verwendet werden können. Außerdem gibt es Mikrocomputer, bei de
nen eine Mehrzahl von Spannungen als die Stromversorgungsspannung
verwendet werden kann. Desweiteren gibt es bei einem Mikrocompu
ter, der eine Batterie als die Strom- bzw. Spannungsquelle ver
wendet, die Möglichkeit, daß die Stromversorgungsspannung fluktu
iert.
Bei dem oben beschriebenen Mikrocomputer wird jedoch ein normales
Auslesen und Übertragen der ROM-Daten unmöglich, wenn die Takt
frequenz sich in einem solchen Ausmaß erhöht, daß der Zeitraum,
während dem der Systemtakt (E-Signal) auf dem "L"-Niveau ist,
kürzer als der Datenauslesezeitraum t3 ist. Es ist bisher unmög
lich, eine solche Begrenzung des Auslesens von ROM-Daten zuvor zu
wissen bzw. zu erkennen.
Es ist außerdem unmöglich, zu wissen, bzw. zu erkennen, daß auf
grund eines Stromversorgungsspannungsabfalls, der in einer nied
rigeren Geschwindigkeit des Auslesen aus dem ROM oder in einer
niedrigeren Geschwindigkeit der Datenübertragung an den Datenbus
resultiert, oder aufgrund einer erhöhten Taktfrequenz der Spiel
raum des Auslesebetriebes nahe seiner Begrenzung ist, das heißt,
daß es unmöglich geworden ist, Daten innerhalb eines spezifizier
ten Taktzyklus auszulesen.
Das bedeutet, daß ein Mikrocomputer, der eine Batterie als die
Stromversorgungsquelle verwendet, nicht arbeitet oder Fehlfunk
tionen aufweist, wenn die Stromversorgungsspannung unter ein ge
wisses Niveau fällt, wenn die Batterie leer wird.
Desweiteren wird der Bereich zwischen dem Minimalniveau VXL und
dem Maximalniveau VXH der Vorspannung VX sehr klein, wenn die
Stromversorgungsspannung niedrig ist. In einem solchen Fall ist
es möglich, den Bereich zwischen dem Minimalniveau VXL und dem
Maximalniveau VXH der Vorspannung VX durch Erhöhen der Werte von
β des p-Kanal-Transistors P1 und von β des n-Kanal-Transistors N1
zu erhöhen. Jedoch, wenn die Schaltungskonstante der Leseverstär
kerschaltung so eingestellt ist, daß der Bereich optimal wird,
wenn die Stromversorgungsspannung Vcc niedrig ist, zum Beispiel
3V, verursacht die auf dem normalen Niveau befindliche Stromver
sorgungsspannung Vcc, z. B. 5 V, einen Anstieg der Ströme IP1 und
IN1 und dementsprechend erhöht sich der Versorgungsstrom eben
falls, wodurch es schwierig gemacht wird, einen stabilen Betrieb
der Leseverstärkerschaltung zu erreichen, wenn die Prozeß- bzw.
Herstellungsparameter, z. B. VTHP und VTHN, fluktuieren.
Währenddessen produzieren Mikrocomputerhersteller Mikrocomputer,
die mit verschiedenen Stromversorgungsspannungen entsprechend der
Anforderungen der Anwender arbeiten, oder sie produzieren Mikro
computer, die Systemtakte mit verschiedenen Frequenzen haben.
Wenn es gewünscht ist, einen Betriebsspielraum für verschiedene
Mikrocomputer mit einem weiten Bereich von Stromversorgungsspan
nungen oder Systemtakten mit verschiedenen Frequenzen zu haben,
ist es sehr schwierig, eine optimale Schaltungskonstante einzu
stellen, die für einen weiten Bereich von Stromversorgungsspan
nungen bei Verwendung einer Art von Leseverstärkerschaltung pas
send ist. Darum ist es, wenn Mikrocomputer entworfen werden, not
wendig) Leseverstärkerschaltungen mit verschiedenen Eigenschaften
entsprechend zu verschiedenen Stromversorgungsspannungen oder Sy
stemtakten mit verschiedenen Frequenzen zu entwerfen.
Obwohl sich die obige Beschreibung mit ROMs als ein Beispiel ei
nes Speichers beschäftigt, ist es eigentlich nicht notwendig zu
erwähnen, daß dieselben oben beschriebenen Probleme auch für ei
nen RAM existieren.
Aus der DE 40 03 824 A1 ist ein dynamischer Speicher, der z. B.
in einem Microcomputer eingesetzt werden kann, bekannt, bei dem
die Betriebsgeschwindigkeit eines Leseverstärkers für den dyna
mischen Speicher in Abhängigkeit von der Höhe der Versorgungs
spannung eingestellt werden kann. Diese Einstellung erfolgt mit
tels eines extern an den Speicher entsprechend des Nennwertes
der ausgewählten Versorgungsspannung angelegten Instruktionssig
nals.
Aus der DE 42 24 048 A1 ist eine Halbleiterspeichereinrich
tung, die z. B. in einem Microcomputer eingesetzt werden kann,
bekannt, bei der abhängig von einem von einem Detektor erfaßten
Versorgungsspannungspegel zwischen zwei Leseverstärkern, von
denen jeweils einer für einen höheren bzw. einen niedrigeren Pe
gel der Versorgungsspannung geeignet ist, umgeschaltet wird.
Die vorliegende Erfindung wurde zur Lösung der oben beschrie
benen Probleme gemacht und hat die Aufgabe, einen Microcomputer
anzugeben, der, wenn die Stromversorgungsspannung abfällt oder
sich die Systemtaktfrequenz nahe der den Betrieb noch
ermöglichenden Grenze erfüllt, in der Lage ist, dieses zu
detektieren und einen optimalen Betriebsbereich zu sichern.
Diese Aufgabe wird gelöst durch einen Microcomputer nach An
spruch 1 oder 4 oder 5.
Es wird ermöglicht, daß ein Microcomputer an den Vorgang des
Entwurfes von Microcomputern, die mit verschiedenen Stromversor
gungsspannungen oder Systemtakten mit verschiedenen Frequenzen
arbeiten, mit nur einer Art von Leseverstärkerschaltung angepaßt
ist.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn
zeichnet.
Eine erste Ausführungsform des Mikrocomputers der vorliegenden
Erfindung weist einen solchen Aufbau auf, bei dem ein Überwa
chungsspeicher vorgesehen ist, der eine Überwachungsleseverstär
kerschaltung aufweist, bei der der Bereich der Stromversorgungs
spannung für normalen Betrieb enger eingestellt ist, als der bei
der Leseverstärkerschaltung des Hauptspeichers, und bei dem eine
Mehrzahl von Leseverstärkerschaltungsabschnitten und ein Um
schalt-Schaltungsabschnitt für die Auswahl derselben zur Änderung
der Schaltungscharakteristik der Leseverstärkerschaltung des
Hauptspeichers entsprechend eines Signales, das durch den Über
wachungsspeicher zugeführt wird, vorgesehen ist, so daß ein opti
maler Betriebsbereich für eine Mehrzahl von Stromversorgungsspan
nungen gesichert ist.
Eine zweite Ausführungsform weist einen Aufbau auf, bei dem ein
Überwachungsspeicher mit einer Überwachungsleseverstärkerschal
tung, bei der der normale Betriebsbereich für den Systemtakt en
ger als bei der Leseverstärkerschaltung des Hauptspeichers einge
stellt ist, und eine Steuerschaltung, die die Systemtaktfrequenz
ändert, vorgesehen ist, um dadurch die Frequenz des Systemtaktes
entsprechend einem Signal, das von dem Überwachungsspeicher zu
geführt wird, zu ändern, so daß ein optimaler Betriebsbereich für
eine Mehrzahl von Systemtaktfrequenzen gesichert ist.
Eine dritte Ausführungsform kombiniert den Aufbau der ersten Aus
führungsform und den Aufbau der zweiten Ausführungsform, die oben
beschrieben sind.
Bei der ersten Ausführungsform des Mikrocomputers wird, wenn die
Stromversorgungsspannung in einem solchen Ausmaß abfällt, daß die
zulässige Grenze für den Betrieb des Lesens von Daten aus dem
Speicher nahezu erreicht ist, dieser Abfall im voraus detektiert,
um die Charakteristik (die Betriebseigenschaften) der Lesever
stärkerschaltung umzuschalten, um dadurch den normalen Betriebs
bereich auszudehnen, und so ein fehlerhaftes Datenauslesen zu
verhindern.
Bei der zweiten Ausführungsform wird, wenn die Systemtaktfrequenz
in einem solchen Ausmaß ansteigt, daß die zulässige Grenze für
den Betriebsspielraum zum Datenauslesen aus dem Speicher nahezu
erreicht ist, diese Erhöhung im voraus detektiert, um die System
taktfrequenz zu erniedrigen und dadurch den Spielraum für den
Betrieb des Datenauslesens zu sichern, so daß ein fehlerhaftes
Datenauslesen verhindert wird.
Weiter wird bei der dritten Ausführungsform, wenn die Stromver
sorgungsspannung in einem solchen Ausmaß abfällt, daß die zuläs
sige Grenze für den Betrieb des Datenlesens aus dem Speicher na
hezu erreicht ist, dieses im voraus detektiert, um die Charakte
ristik der Leseverstärkerschaltung umzuschalten, um dadurch den
normalen Betriebsbereich zur Verhinderung eines fehlerhaften Da
tenauslesens auszudehnen, und es wird bei der dritten Ausfüh
rungsform, wenn die Systemtaktfrequenz in einem solchen Ausmaß
ansteigt, daß die zulässige Grenze für den Betrieb des Datenle
sens aus dem Speicher nahezu erreicht ist, dieses im voraus de
tektiert, um die Systemtaktfrequenz zu erniedrigen, um dadurch
den Spielraum für den Betrieb des Datenauslesens zu sichern, so
daß ein fehlerhaftes Datenauslesen verhindert wird.
Zweckmäßigkeiten der Erfindung ergeben sich
aus der Beschreibung von Ausführungsbeispielen anhand der
Figuren. Von den Figuren zeigen:
Fig. 1 ein Blockschaltbild, das einen allgemeinen Aufbau
eines Mikrocomputers darstellt;
Fig. 2 ein Blockschaltbild, das ein Beispiel für einen
internen Aufbau des ROM des Mikrocomputers dar
stellt;
Fig. 3 ein Zeitablaufdiagramm, das für den Betrieb und
den Zeitablauf des Betriebes, bei dem der ROM des
Mikrocomputers Daten ausgibt, erläuternd ist;
Fig. 4 ein Blockschaltbild, das den Aufbau der Lesever
stärkerschaltung des Mikrocomputers darstellt;
Fig. 5 ein Graph, der eine Beziehung zwischen einer Last
kurve eines n-Kanal-Transistors und einer Lastkur
ve eines p-Kanal-Transistors bezüglich der Vor
spannung der Leseverstärkerschaltung zeigt;
Fig. 6 ein Blockschaltbild, das ein Aufbaubeispiel einer
ersten Ausführungsform eines Mikrocomputers ent
sprechend der Erfindung zeigt;
Fig. 7 ein Blockschaltbild, das ein detailliertes Aufbau
beispiel des ROM der ersten Ausführungsform des
Mikrocomputers der Erfindung zeigt;
Fig. 8 ein Schaltbild, das den Aufbau einer Überwachungs
leseverstärkerschaltung der ersten Ausführungsform
des Mikrocomputers der Erfindung zeigt;
Fig. 9 ein Schaltbild, das den Aufbau einer Beurteilungs
schaltung der ersten Ausführungsform des Mikrocom
puters der Erfindung zeigt;
Fig. 10 ein Schaltbild, das den Aufbau der Leseverstärker
schaltung der ersten Ausführungsform des Mikrocom
puters zeigt;
Fig. 11 einen Graph, der für das Prinzip zum Erhalt zweier
Arten von Eigenschaften für die Leseverstärker
schaltung der ersten Ausführungsform des Mikrocom
puters erläuternd ist;
Fig. 12 ein Blockschaltbild, das ein Aufbaubeispiel des
ROM nach einer Modifikation der ersten Ausfüh
rungsform des Mikrocomputers zeigt;
Fig. 13 ein Blockschaltbild, das ein Aufbaubeispiel einer
zweiten Ausführungsform des Mikrocomputers zeigt;
Fig. 14 ein Blockschaltbild, das ein detailliertes Aufbau
beispiel des ROM der zweiten Ausführungsform des
Mikrocomputers zeigt;
Fig. 15 ein Schaltbild, das den Aufbau einer Beurteilungs
schaltung der zweiten Ausführungsform des Mikro
computers zeigt; und
Fig. 16 ein Blockschaltbild, das ein Aufbaubeispiel des
ROM einer dritten Ausführungsform des Mikrocompu
ters zeigt.
Obwohl die folgende Beschreibung von ROMs als ein Beispiel eines
Speichers handelt, ist es nicht notwendig zu erwähnen, daß die
Erfindung ebenso auf einen RAM angewendet werden kann.
Fig. 6 ist ein Blockschaltbild, das ein Aufbaubeispiel einer er
sten Ausführungsform des Mikrocomputers zeigt. Fig. 7 ist ein
Blockschaltbild, das detailliert ein Beispiel des Aufbaus des ROM
zeigt. Obwohl es selbstverständlich ist, daß der in Fig. 7 ge
zeigte ROM bei dem in Fig. 1 gezeigten Mikrocomputer, der in der
Beschreibungseinleitung beschrieben wurde, verwendet werden kann,
wird hier in Fig. 6 gezeigt, und mit dem Bezugszeichen 20 be
zeichnet.
Der in Fig. 6 gezeigte Aufbau ist derselbe wie der des in Fig. 1
gezeigten Mikrocomputers, ausgenommen der ROM 20.
In Fig. 7 bezeichnen die Bezugszeichen und Symbole, die identisch
mit den in Fig. 2 verwendeten sind, und auf die bei der Be
schreibung in der Beschreibungseinleitung Bezug genommen wurde,
dieselben oder äquivalente Abschnitte.
In Fig. 7 bezeichnen die Bezugszeichen 5, 6 und 7 einen Adreßbus,
einen Datenbus bzw. eine E-Signalleitung, wie in Fig. 6 gezeigt
ist.
Das Bezugszeichen 9 bezeichnet eine Adreßdekodierschaltung, 10
bezeichnet eine Auswahlschaltung, 11 bezeichnet eine ROM-Transi
stor-Gruppe, 12 bezeichnet eine Leseverstärker-Steuerschaltung,
130 bezeichnet eine Leseverstärkerschaltung, 14 bezeichnet eine
Wortleitung, welche eine Ausgabesignalleitung ist, die von der
Adreßdekodierschaltung 9 zu der ROM-Transistor-Gruppe 11 verbun
den ist, 15 bezeichnet einen Speichertransistor und 16 bezeichnet
eine Bitleitung, welche eine Ausgabesignalleitung ist, die von
der der ROM-Transistor-Gruppe 11 zu der Auswahlschaltung 10 ver
bunden ist.
Die ROM-Transistor-Gruppe 11 weist eine Mehrzahl von Speicher
transistoren 15 auf, die in einer Matrix angeordnet sind, wobei
jeder Speichertransistor 15 mit einer Wortleitung 14 und einer
Bitleitung 16 verbunden ist. Das bedeutet, daß ein Speichertran
sistor 15 durch Auswahl einer Wortleitung und einer Bitleitung 16
identifiziert ist.
Die Adreßdekodierschaltung 9 dekodiert ein Adreßsignal ADD, wel
ches von dem Adreßbus 5 eingegeben wird, um dadurch eine Wortlei
tung 14 auszuwählen.
Zur selben Zeit wird das Resultat der Dekodierung des Adreßsi
gnals ADD durch die Adreßdekodierschaltung 9 auch der Auswahl
schaltung 10 zugeführt, welche eine oder eine Mehrzahl von Bit
leitungen 16 auswählt.
Der Zustand, nämlich der gespeicherte Inhalt, einer oder einer
Mehrzahl von Speichertransistoren, die durch Auswählen einer
Wortleitung 14 und einer oder einer Mehrzahl von Bitleitungen 16
identifiziert ist bzw. sind, wird durch die Leseverstärkerschal
tung 130 identifiziert, und dementsprechend wird der Wert "1"
oder "0" als Reaktion auf das Resultat der Identifizierung an den
Datenbus 6 ausgegeben.
Da Bezugszeichen 100 bezeichnet einen Überwachungs-ROM (Monitor-
ROM), welcher die erste Ausführungsform des Mikrocomputers cha
rakterisiert, und der mit einem Überwachungsspeichertransistor
(Monitorspeichertransistor) 115, einer Überwachungsauswahlschal
tung (Monitorauswahlschaltung) 110, einer Überwachungslesever
stärkerschaltung (Monitorleseverstärkerschaltung) 113 und einer
Beurteilungsschaltung 101 vorgesehen ist.
Der Überwachungsspeichertransistor 115 weist eine Eigenschaft
(Charakteristik) äquivalent zu der Charakteristik der Speicher
transistoren 15, die die ROM-Transistor-Gruppe 11 bilden, auf,
wobei der Drainanschluß mit GND verbunden ist, der Gateanschluß
mit der Stromversorgungsspannung Vcc verbunden ist, und der Sour
ceanschluß mit der Überwachungsauswahlschaltung 110 über eine
Überwachungsbitleitung (Monitorbitleitung) 116 verbunden ist, die
dieselbe Eigenschaft (Charakteristik) wie die Bitleitung 16 auf
weist.
Die Überwachungsauswahlschaltung 110 weist eine Eigenschaft (Cha
rakteristik) äquivalent zu der der Auswahlschaltung 10 auf und
ist mit einem solchen Aufbau ausgebildet, daß sie immer die Über
wachungsbitleitung 116 auswählt.
Als Folge ist es immer möglich, den Zustand des Überwachungsspei
chertransistors 115 unabhängig von dem Adreßsignal ADD zu lesen,
anders als bei den Speichertransistoren 15, die die ROM-Transi
storgruppe 11 bilden. Das heißt, daß der Überwachungsspeicher
transistor 115 keinen vorbereitenden Betrieb zum Datenauslesen
benötigt.
Die Überwachungsauswahlschaltung 110 ist mit der Überwachungsle
severstärkerschaltung 113 über die Signalleitung 103 verbunden.
Das Ausgabesignal bzw. das ausgegebene Signal von der Überwa
chungsleseverstärkerschaltung 113 wird in die Beurteilungsschal
tung 101 über die Signalleitung 104 eingegeben. Ein Schaltsignal,
das von der Beurteilungsschaltung 101 ausgegeben wird, wird in
die Leseverstärkerschaltung 130 über die Signalleitung 102 einge
geben, was später im Detail beschrieben wird.
Die Überwachungsleseverstärkerschaltung 113 ist aufgebaut, wie in
dem Schaltbild aus Fig. 8 dargestellt ist.
Der Unterschied zwischen der Überwachungsleseverstärkerschaltung
113, die in Fig. 8 gezeigt ist, und der in Fig. 4 gezeigte Lese
verstärkerschaltung 13 ist wie folgt. Während die Stromversor
gungsspannung Vcc an die Sourceanschlüsse der p-Kanal-Transisto
ren P1, P2 der Leseverstärkerschaltung 13, die in Fig. 4 gezeigt
ist, angelegt ist, ist eine Spannung Vcc′, die niedriger als die
Stromversorgungsspannung Vcc ist, an die Sourceanschlüsse der p-
Kanal-Transistoren P1, P2 der in Fig. 8 gezeigten Überwachungs
leseverstärkerschaltung 113 angelegt.
Bei einer solchen Überwachungsleseverstärkerschaltung 113, wie
sie in Fig. 8 gezeigt ist, ist der normale Betriebsbereich zum
Auslesen auf der Seite der niedrigen Spannung der Stromversor
gungsspannung Vcc schmaler als in dem Fall der normalen Lesever
stärkerschaltung, nämlich der Leseverstärkerschaltung 13, einge
stellt. Das heißt, daß die minimale Betriebsstromversorgungsspan
nung höher als in dem Fall der normalen Leseverstärkerschaltung
ist.
Wenn die Stromversorgungsspannung Vcc sich auf ein gewisses (be
stimmtes) Niveau erniedrigt, liest die Überwachungsleseverstär
kerschaltung 113 als Folge einen Wert, der sich von einem erwar
teten Wert (Erwartungswert) K1 unterscheidet, aus dem Überwa
chungstransistor 115, trotzdem die Leseverstärkerschaltung 14
normal arbeitet. Die Ausgabe der Überwachungsleseverstärkerschal
tung 113 wird in die Beurteilungsschaltung 101 über die Signal
leitung 104 eingegeben.
Die Beurteilungsschaltung 101 ist aufgebaut, wie es in dem
Schaltbild aus Fig. 9 dargestellt ist.
Die Beurteilungsschaltung 101, die in Fig. 9 gezeigt ist, besteht
hauptsächlich aus einem Exklusiv-ODER-Gatter EXOR1 und einem
Flip-Flop FF.
Wie in Fig. 9 gezeigt ist, empfängt das 2-Eingabe-Exklusiv-ODER-
Gatter EXOR1 das ausgegebene Signal von der Überwachungslesever
stärkerschaltung 113 über die Signalleitung 104 und ein Signal
des Erwartungswertes K1 (in diesem Fall die zu "1" äquivalente
Stromversorgungsspannung Vcc) des Überwachungsspeichertransistors
115 als Eingaben in die Eingänge. Das Exklusiv-ODER-Gatter EXOR1
liefert ein Ausgabesignal auf "H"-Niveau nur dann, wenn die Werte
der Eingaben an beiden Eingabeanschlüssen voneinander unter
schiedlich sind.
Das ausgegebene Signal von dem Exklusiv-ODER-Gatter EXOR1 wird
einem D-Eingabeanschluß des Flip-Flop FF eingegeben, und das E-
Signal wird an einem CK-Eingabeanschluß des Flip-Flop FF eingege
ben. Ein Ausgabesignal KHB von einem Q-Ausgabeanschluß des Flip-
Flop FF und ein Ausgabesignal KLB von einem #Q-Ausgabeanschluß
werden an die Leseverstärkerschaltung 130 über die Signalleitung
102 gesendet.
Das Flip-Flop FF weist einen allgemeinen Aufbau auf, und T2 bis
T5 sind Übertragungsgatter. Die Übertragungsgatter T2, T5 sind in
dem leitenden Zustand, wenn das E-Signal auf "L"-Niveau ist, und
sie sind in nicht leitenden Zustand, wenn das E-Signal auf "H"-
Niveau ist. Die Übertragungsgatter T3, T4 sind im nicht leitenden
Zustand, wenn das E-Signal auf "L"-Niveau ist, und sie sind im
leitenden Zustand, wenn das E-Signal auf "H"-Niveau ist.
INV3 bis INV7 sind Inverter.
Das E-Signal wird von dem CK-Eingabeanschluß intakt oder als EB-
Signal invertiert durch den Inverter INV8 eingegeben, um als ein
Steuersignal für die Übertragungsgatter zu dienen.
Als die letztendlichen Ausgabesignale von dem Flip-Flop FF wird
das Ausgabesignal KHB positiver Logik von dem Q-Ausgabeanschluß
und das Ausgabesignal KLB negativer Logik, das durch Invertieren
des Ausgabesignals KHB positiver Logik in dem Inverter INV7 er
halten wird, an dem #Q-Ausgabeanschluß ausgegeben.
Das Flip-Flop FF hält das Eingabesignal an dem D-Eingabeanschluß
zu der Zeit, wenn das E-Signal sich von "L"-Niveau auf "H"-Niveau
(ansteigende Flanke) ändert, nämlich das Niveau des Ausgabesi
gnals von dem Exklusiv-ODER-Gatter EXOR1 als das Niveau des Aus
gabesignals (KHB) vom dem Q-Ausgabeanschluß, und hält den inver
tierten Wert desselben als das Niveau des Ausgabesignals (KLB)
des #Q-Ausgabeanschlusses.
Darum wird in dem Fall, in dem die Überwachungsleseverstärker
schaltung 113 Daten mit einem Wert, der sich von dem Erwartungs
wert K1 des Überwachungsspeichertransistors 115 unterscheidet,
liest, das Signal an die Beurteilungsschaltung 101 über die Si
gnalleitung 104 gesendet, wodurch ihr Zustand durch die Beurtei
lungsschaltung 101 detektiert wird, so daß das Ausgabesignal KHB
von dem Q-Ausgabeanschluß des Flip-Flop FF auf "L"-Niveau und das
Ausgabesignal KLB von #Q-Ausgabeanschluß auf "H"-Niveau gebracht
wird.
Bei einem solchen Aufbau wird, wenn die Beurteilungsschaltung 101
beurteilt, daß die Betriebsgrenze für die Stromversorgungsspan
nung nahezu erreicht ist, ein Umschaltsignal über die Signallei
tung 102 an die Leseverstärkerschaltung 130 ausgegeben, selbst
wenn die Leseverstärkerschaltung 130 einen normalen Auslesebe
trieb aus der ROM-Transistor-Gruppe 11 ausführt.
Nun wird der spezifische Aufbau und Betrieb der Leseverstärker
schaltung 130 im folgenden unter Bezugnahme auf das Schaltbild
aus Fig. 10, das ein Beispiel des Aufbaus zeigt, beschrieben.
Die Leseverstärkerschaltung 130, die in Fig. 10 gezeigt ist,
weist eine Funktion der Änderung des Bereiches der Betriebsspan
nung auf, anders als die in Fig. 1 und zuvor beschriebene Lese
verstärkerschaltung 13.
In Fig. 10 bezeichnen die Symbole P1, P2, P3, P4 p-Kanal-Transi
storen, N1, N2, N3, N4 bezeichnen n-Kanal-Transistoren, T1 be
zeichnet ein Übertragungsgatter und INV1, INV2 bezeichnen Inver
ter.
In Fig. 10 bezeichnen Bezugszeichen und Symbole, die identisch
mit den in Fig. 4 verwendeten Bezugszeichen sind, auf die bei der
Beschreibung der Leseverstärkerschaltung 13 Bezug genommen wurde,
dieselben oder äquivalente Abschnitte.
An alle Sourceanschlüsse der p-Kanal-Transistoren P1, P2, P3, P4
ist die Stromversorgungsspannung Vcc angelegt. Die Gateanschlüsse
der p-Kanal-Transistoren P1, P2 empfangen das Signal KHB und die
Gateanschlüsse der p-Kanal-Transistoren P3, P4 empfangen das Si
gnal KLB beide über die Signalleitung 102.
Die Drainanschlüsse der p-Kanal-Transistoren P1, P3 sind mit dem
Gateanschluß des n-Kanal-Transistors N2, dem Drainanschluß des n-
Kanal-Transistors N1 und dem Drainanschluß des n-Kanal-Transi
stors N3 verbunden. Die Drainanschlüsse der p-Kanal-Transistoren
P2, P4 sind mit dem Drainanschluß des n-Kanal-Transistors N2 und
dem Eingabeanschluß des Inverters INV1 verbunden.
Der Gateanschluß des n-Kanal-Transistors N3 und der Drainanschluß
des n-Kanal-Transistors 4 sind mit der Bitleitung 16 über das
Übertragungsgatter T1 verbunden, während die Sourceanschlüsse
derselben mit GND (Masse) verbunden sind.
Der Gateanschluß des n-Kanal-Transistors N4 empfängt das daran
angelegte Signal KLB.
Die beiden Gateanschlüsse des Übertragungsgatters T1 empfangen
das Signal KLB bzw. ein Signal, das durch Invertieren von KLB in
dem Inverter INV2 erhalten wird.
Der Sourceanschluß des n-Kanal-Transistors N2 und der Gatean
schluß des n-Kanal-Transistors N1 sind mit der Bitleitung 16 ver
bunden.
Der Sourceanschluß des n-Kanal-Transistors N1 ist mit GND verbun
den.
Der Abschnitt, der durch die strichpunktierte Linie in Fig. 10
eingeschlossen ist, ist eine Schaltung, welche im wesentlichen
denselben Aufbau wie die in der Beschreibungseinleitung beschrie
bene Leseverstärkerschaltung 13, die in Fig. 4 gezeigt ist, auf
weist.
Wie aus einem Vergleich der Fig. 10 und der Fig. 4 miteinander
offensichtlich ist, schalten die p-Kanal-Transistoren P1, P2 und
der n-Kanal-Transistor N4 AN, und die p-Kanal-Transistoren P3,
P4, der n-Kanal-Transistor N3 und das Übertragungsgatter P1
schalten AUS, wenn das Signal KHB auf "L"-Niveau und das Signal
KLB auf "H"-Niveau ist. Derart arbeitet die in Fig. 10 gezeigte
Schaltung als eine Leseverstärkerschaltung mit derselben Charak
teristik wie die der in Fig. 4 gezeigten Schaltung.
Wenn das Signal KHB auf "H"-Niveau und das Signal KLB auf "L"-
Niveau ist, schalten andererseits die p-Kanal-Transistoren P1, P2
und der n-Kanal-Transistor N4 AUS, die p-Kanal-Transistoren P3,
P4 und das Übertragungsgatter T1 schalten AN, und der n-Kanal-
Transistor N3 wird zum Betrieb freigegeben. Darum wird in diesem
Fall die Leseverstärkerschaltung, die aus den p-Kanal-Transisto
ren P3, P4 und dem n-Kanal-Transistor N3 aufgebaut ist, anstelle
der Leseverstärkerschaltung 13, die aus den p-Kanal-Transistoren
P1, P2 und den n-Kanal-Transistoren N1, N2 aufgebaut ist, in Be
trieb gesetzt. Die Leseverstärkerschaltung, die aus den p-Kanal-
Transistoren P3, P4 und dem n-Kanal-Transistor N3 aufgebaut ist,
ist so ausgebildet, daß sie Schaltungskonstanten aufweist, die
durch die Auswahl der Transistoren unterschiedlich von denen der
in der Beschreibungseinleitung beschriebenen Leseverstärkerschal
tung 13 sind, die aus den p-Kanal-Transistoren P1, P2 und den n-
Kanal-Transistoren N1, N2 aufgebaut ist.
Wie oben beschrieben ist die Leseverstärkerschaltung 130 auf der
Basis der gegeneinander komplementären Signale KHB und KLB, die
von der Beurteilungsschaltung 101 über die Signalleitung 102 ge
geben werden, zwischen zwei Leseverstärkerschaltungsabschnitten
umzuschalten, die unterschiedliche Schaltungskonstanten aufweisen
und diese bilden.
Fig. 11 ist ein Graph, der für das Prinzip zum Erhalt der zwei
Arten von Charakteristiken der Leseverstärkerschaltung 130, die
in Fig. 10 gezeigt ist, erläuternd ist.
In Fig. 11 ist angenommen, daß die Stromversorgungsspannung Vcc
von 5,0 V auf 2,5 V abgefallen ist, wobei die Schwellen VTHP und
VTHN der Transistoren beide 0,7 V sind, wobei dann der Wert am
Punkt a von 9,245βP1 in Falle von Vcc = 5,0 V herunter zu
1,620βP1 (Punkt a′ in Fig. 11) im Falle von Vcc = 2,5 V entspre
chend der folgenden Gleichung abnimmt:
I = 1/2 * [βP1 (Vcc - VTHP) ²].
Die Lastkurve (Ausgangskennlinie) des p-Kanal-Transistors P1 ver
schiebt sich von IP1 zu IP1′.
Diese ist ebenso für Punkt b auf der Lastkurve IN1 des n-Kanal-
Transistors N1, welche sich zu IN1′ verschiebt, wobei sich der
Punkt b zu dem Punkt b′ erniedrigt.
Darum, wenn das Verhältnis des p-Kanal-Transistors P3 zum p-Ka
nal-Transistor P1 in dem Wert von (3 auf 5,7 : 1 (9,24 : 1,620) einge
stellt ist und das Verhältnis des n-Kanal-Transistors N3 zum n-
Kanal-Transistor N1 in dem Wert von (3 auf 5,7 : 1 (9,24 : 1,620) ein
gestellt ist, wird das Verhältnis des zusammengesetzten Wertes
von β der n-Kanal-Transistoren N3 und N1 zu β des n-Kanal-Transi
stors N1 nur 5,7 : 1. Derart ist die in Fig. 10 gezeigte Lesever
stärkerschaltung 130 in der Lage, äquivalente Charakteristiken
zur Verfügung zu stellen, selbst wenn die Charakteristiken abhän
gig davon, ob Vcc 2,5 V oder 5,0 V ist, auf der Basis des Signals
KHB und des komplementären Signals KLB zur Verfügung zu stellen.
Die oben angegebenen Zahlenwerte sind bloße Beispiele und es ist
unnötig zu erwähnen, daß die Erfindung nicht auf diese Werte be
schränkt ist.
Während der Gesamtaufbau einer Ausführungsform der ersten Ausfüh
rungsform des Mikrocomputers und der detaillierte Aufbau und der
grundlegende Betrieb jeder Komponente des ROM 20 oben beschrieben
worden sind, arbeitet der Mikrocomputer als Ganzes wie folgt.
Wie zuvor beschrieben benötigt der Überwachungsspeichertransistor
115 den vorbereitenden Betrieb für das Datenauslesen nicht.
Bei der Überwachungsleseverstärkerschaltung 113 ist der Normalbe
reich für den Auslesebetrieb auf der Seite niederer Spannung der
Stromversorgungsspannung Vcc enger als in dem Fall der normalen
Leseverstärkerschaltung, das heißt der Leseverstärkerschaltung
13, eingestellt. Das heißt, die minimale Betriebsstromversor
gungsspannung ist höher als in dem Fall der normalen Leseverstär
kerschaltung.
Als Folge liest, wenn die Stromversorgungsspannung Vcc sich auf
ein bestimmtes Niveau, z. B. von 5,0 V auf 2,5 V, während des Da
tenauslesens aus dem ROM 20, der in Fig. 7 gezeigt ist, ernied
rigt, die Überwachungslesestärkerschaltung 113 Daten mit einem
Wert "0" unterschiedlich von dem Erwartungswert von "1" aus dem
Überwachungsspeichertransistor 115 aus.
Wenn die Beurteilungsschaltung 101 diesen Zustand erkennt, beur
teilt die Beurteilungsschaltung 101, selbst wenn die Leseverstär
kerschaltung 130 zum normalen Lesebetrieb aus der ROM-Transistor-
Gruppe 11 in der Lage ist, daß die Versorgungsspannung Vcc nahe
der Betriebsgrenze ist, und ändert demzufolge das Schaltsignal
KHB, welches über die Signalleitung 102 an die Leseverstärker
schaltung 130 ausgegeben wird, vom "L"-Niveau auf "H"-Niveau, und
das Signal KLB vom "H"-Niveau auf "L"-Niveau.
Wie der Wert der Schaltsignale, welche von der Beurteilungsschal
tung 101 an die Leseverstärkerschaltung 130 ausgegeben werden,
invertiert ist, wird die Funktion der Leseverstärkerschaltung 130
von dem Leseverstärkerschaltungsabschnitt, der hauptsächlich die
p-Kanal-Transistoren P1, P2 und die n-Kanal-Transistoren N1, N2
aufweist, und der Schaltungskonstanten, die für hohe Spannung
geeignet sind, vergleichbar der herkömmlichen Schaltung aufweist,
auf den Leseverstärkerschaltungsabschnitt, der hauptsächlich die
p-Kanal-Transistoren P3, P4 und die n-Kanal-Transistoren N3, N4
aufweist und der Schaltungskonstanten, die für niedrige Spannung
geeignet sind, aufweist, umgeschaltet.
Fig. 12 ist ein Blockschaltbild, das ein Beispiel eines Aufbaus
des ROM in einer anderen Ausführungsform der ersten Ausführungs
form des Mikrocomputers zeigt, wobei Bezugszeichen und Symbole,
die identisch mit denen der in Fig. 7 gezeigten Ausführungsform
sind, dieselben oder äquivalente Abschnitte bezeichnen.
Bei der in Fig. 7 gezeigten und oben beschriebenen Ausführungs
form ist die Leseverstärkerschaltung 130 mit einem solchen Aufbau
ausgebildet, daß einer von zwei Leseverstärkerschaltungsabschnit
ten, die unterschiedliche Charakteristiken aufweisen und in der
Leseverstärkerschaltung 130 vorgesehen sind, abhängig von den
Schaltsignalen KHB, KLB, welche von außerhalb zugeführt werden,
ausgewählt und in Betrieb gesetzt wird. Bei dieser Ausführungs
form sind im Gegensatz zwei Leseverstärkerschaltungen 131, 132
mit unterschiedlichen Charakteristiken vorgesehen, und entweder
die Leseverstärkerschaltung 131 oder 132 wird entsprechend eines
Schaltsignales, welches von der Beurteilungsschaltung 101 ausge
geben wird, verwendet.
Außerdem sind Leseverstärker-Steuerschaltungen 121, 122 für die
Leseverstärkerschaltungen 131 bzw. 132 vorgesehen.
Der übrige Aufbau der in Fig. 12 gezeigten Ausführungsform ist
vergleichbar zu der in Fig. 7 gezeigten Ausführungsform, ausge
nommen, daß entweder die Leseverstärkerschaltung 131 oder die
Leseverstärkerschaltung 132 durch Schalten entsprechend der Werte
der wechselseitig komplementären Schaltsignale KHB, KLB, welche
über die Signalleitung 102 von der Beurteilungsschaltung 101 aus
gegeben werden, in Betrieb genommen werden, und daher wird die
Beschreibung desselben weggelassen.
Fig. 13 ist ein Blockschaltbild, das ein Beispiel des Aufbaus
einer zweiten Ausführungsform des Mikrocomputers der Erfindung
zeigt. Fig. 14 ist ein Blockschaltbild, das ein Beispiel des de
taillierten Aufbaus des ROM zeigt.
Es ist unnötig zu sagen, daß der in Fig. 14 gezeigte ROM bei dem
in Fig. 1 gezeigten Mikrocomputer, auf den bei der Beschreibung
in der Beschreibungseinleitung Bezug genommen wurde, angewendet
werden kann, obwohl er in Fig. 13 mit dem Bezugszeichen 21 be
zeichnet ist.
Der in Fig. 13 gezeigte Aufbau unterscheidet sich von dem in Fig.
1 gezeigten Mikrocomputer und dem in Fig. 6 gezeigten Mikrocompu
ter der ersten Ausführungsform in Abschnitten, die nicht der ROM
21 sind, darin, daß die CPU 1 mit einer Taktsteuerschaltung 1D
zusätzlich zu der Takterzeugungsschaltung 1C vorgesehen ist.
In Fig. 14 bezeichnen Bezugszeichen und Symbole, die identisch
mit denen aus Fig. 2 sind, auf die bei der Beschreibung in der
Beschreibungseinleitung Bezug genommen wurde, und die identisch
mit denen in Fig. 7 sind, auf die bei der Beschreibung der ersten
Ausführungsform Bezug genommen wurde, dieselben oder äquivalente
Komponenten.
Das Bezugszeichen 1000 in Fig. 14 bezeichnet einen Überwachungs-
ROM, welcher die zweite Ausführungsform des Mikrocomputers cha
rakterisiert.
Die zweite Ausführungsform unterscheidet sich von der ersten Aus
führungsform, die in Fig. 7 gezeigt ist, dadurch, daß die Lese
verstärkerschaltung 13, die vergleichbar zu der der Beschrei
bungseinleitung ist, in dem ROM 21 der zweiten Ausführungsform
anstelle der Leseverstärkerschaltung 130, die in der ersten Aus
führungsform verwendet wird, verwendet wird. Außerdem unterschei
det sich die zweite Ausführungsform in dem Überwachungs-ROM 1000
von der ersten Ausführungsform dadurch, daß ein Kondensator C,
der durch das Bezugszeichen 117 bezeichnet wird, mit der Überwa
chungsbitleitung 116 verbunden ist, die den Überwachungsspeicher
transistor 115 und die Überwachungsauswahlschaltung 110 mitein
ander verbindet, und daß eine Überwachungsleseverstärkerschal
tung, die durch das Bezugszeichen 1130 bezeichnet wird, die ver
gleichbar zu der ursprünglichen Leseverstärkerschaltung 13 ist,
in der zweiten Ausführungsform verwendet wird. Außerdem unter
scheidet sie sich dadurch, daß die Beurteilungsschaltung 1010 bei
der zweiten Ausführungsform im Aufbau und der Funktion ein wenig
unterschiedlich ist.
Der Kondensator 117 ist so eingestellt, daß er eine ein wenig
größere Kapazität als die Ladekapazität der Bitleitung 16, die in
der ROM-Transistor-Gruppe 11 vorgesehen ist, aufweist. Dies dient
dem Zweck, daß der Zeitraum t3, der in dem Zeitablaufdiagramm aus
Fig. 3 gezeigt ist, länger gemacht wird, wenn Signale aus dem
Überwachungsspeichertransistor 115 über die Überwachungsbitlei
tung 116 gelesen werden, gegenüber dem Fall des Lesens des Si
gnals aus dem Speichertransistor 15 der ROM-Transistor-Gruppe 11
über die Bitleitung 16.
Die Beurteilungsschaltung 1010 der zweiten Ausführungsform, die
in Fig. 14 gezeigt ist, ist wie in dem Schaltbild aus Fig. 15
gezeigt aufgebaut, wobei ein Ausgabesignal S derselben an die
Taktsteuerschaltung 1D der CPU 1, die in Fig. 13 gezeigt ist,
über eine Signalleitung 1011 gesandt wird.
In Fig. 15 empfängt ein 2-Eingänge-Exklusiv-ODER-Gatter EXOR2 ein
ausgegebenes Signal von der Überwachungsauswahlschaltung 110 über
die Signalleitung 103 und ein Signal des Erwartungswertes K1 (in
diesem Fall die Stromversorgungsspannung Vcc äquivalent zu "1")
des Überwachungsspeichertransistors 115 als Eingaben. Das Exklu
siv-ODER-Gatter EXOR2 liefert das Ausgabesignal S auf "H"-Niveau
nur, wenn die Werte der Eingabe an beiden Eingabeanschlüssen von
einander unterschiedlich sind.
Bei der in Fig. 14 gezeigten zweiten Ausführungsform des Mikro
computers liest die Leseverstärkerschaltung 113 des Überwachungs-
ROMs 1000 einen Wert, der sich von dem Erwartungswert K1 ("1")
des Speichertransistors 115 unterscheidet, wenn die Betriebsfre
quenz des Mikrocomputers sich über eine gewisse (bestimmte) Fre
quenz erhöht.
Wenn die Beurteilungsschaltung 1010 diesen Zustand erkennt, beur
teilt die Beurteilungsschaltung, selbst wenn die Leseverstärker
schaltung 13 zu einem normalen Lesebetrieb aus der ROM-Transi
stor-Gruppe 11 in der Lage ist, daß die Grenze des Bereiches für
den Auslesebetrieb nahezu erreicht ist, nämlich wird bestimmt,
daß die Länge des Zeitraumes, in dem der Systemtakt, der in dem
Zeitablaufdiagramm aus Fig. 3 mit dem Symbol E bezeichnet ist,
auf "L"-Niveau ist, nahe dem Zeitraum t3 ist, und dementsprechend
wird das Signal S an die Taktsteuerschaltung 1D der CPU 1, die in
Fig. 13 gezeigt ist, gesandt.
Die Taktsteuerschaltung 1D verlängert zeitweilig den Taktzyklus
des Systemtaktes, der durch die Takterzeugungsschaltung 1C er
zeugt wird, auf den Empfang des Signales S hin, oder in anderen
Worten, die Systemtaktfrequenz wird erniedrigt, um den Zeitraum,
in dem der in dem Zeitablaufdiagramm aus Fig. 3 mit dem Symbol E
bezeichnetes Systemtakt auf "L"-Niveau ist, ausreichend länger
als den Zeitraum t3 zu machen.
Die oben beschriebene Änderung der Systemtaktfrequenz in der
Taktsteuerschaltung 1D kann zufriedenstellend mit bekannten Mit
teln erreicht werden, und daher wird eine detaillierte Beschrei
bung derselben hier weggelassen.
Fig. 16 ist ein Blockschaltbild, das ein Beispiel eines Aufbaus
des ROMs in einer dritten Ausführungsform der Erfindung zeigt.
Es ist nicht notwendig zu sagen, daß der in Fig. 16 gezeigte ROM
bei dem in Fig. 1 gezeigten Mikrocomputer, auf den bei der Be
schreibung in der Beschreibungseinleitung Bezug genommen wurde,
verwendet werden kann, obwohl er in Fig. 13 mit dem Bezugszeichen
21 bezeichnet ist.
In Fig. 16 bezeichnen Bezugszeichen und Symbole, die identisch
mit denen in Fig. 2, Fig. 7 und Fig. 14 verwendeten, auf die bei
der Beschreibung in der Beschreibungseinleitung, bei der Be
schreibung der ersten Ausführungsform und bei der Beschreibung
der zweiten Ausführungsform Bezug genommen wurde, dieselben oder
äquivalente Komponenten.
Bei der dritten Ausführungsform kombiniert der ROM 21 den Aufbau
der ersten Ausführungsform, die in Fig. 7 gezeigt ist, und den
Aufbau der zweiten Ausführungsform, die in Fig. 14 gezeigt ist.
In anderen Worten, der ROM 21 ist mit beiden, dem Überwachungs-
ROM 100 des Mikrocomputers der ersten Ausführungsform, die in
Fig. 7 gezeigt ist, und dem ROM 1000 des Mikrocomputers der zwei
ten Ausführungsform, die in Fig. 14 gezeigt ist, vorgesehen.
Als Folge wird bei dem Mikrocomputer der dritten Ausführungsform,
wenn die Beurteilungsschaltung 101 bestimmt, daß die Stromversor
gungsspannung nahe der Betriebsgrenze (das heißt der für den Be
trieb akzeptablen Grenze) ist, die Schaltungskonstante (die
Schaltungseigenschaften) der Leseverstärkerschaltung 130 durch
Umschalten des Schaltsignales KHB, welches über die Signalleitung
102 an die Leseverstärkerschaltung 130 ausgegeben wird, vom "L"-
Niveau auf "H"-Niveau und durch Umschalten von KLB vom "H"-Niveau
auf "L"-Niveau umgeschaltet, und wenn die Beurteilungsschaltung
1010 bestimmt, daß die Grenze des Spielraums (der Taktfrequenz)
für das Auslesen nahezu erreicht ist, wird das Signal S an die
Taktsteuerschaltung 1D der CPU 1 über die Signalleitung 1011 ge
sandt, wodurch die Systemtaktfrequenz erniedrigt wird.
Obwohl die dritte Ausführungsform der Erfindung, die in Fig. 16
gezeigt ist, einen solchen Aufbau aufweist, der den in Fig. 7
gezeigten Aufbau und den in Fig. 14 gezeigten Aufbau miteinander
kombiniert, ist es ebenfalls möglich, einen Aufbau zu verwenden,
der den Aufbau, der in Fig. 12 gezeigt ist, und den Aufbau, der
in Fig. 14 gezeigt ist, miteinander kombiniert.
Obwohl die Beschreibungen der obigen Ausführungsformen einen ROM
als ein Beispiel eines Speichers verwenden, ist es eigentlich
unnötig zu erwähnen, daß die Erfindung grundsätzlich auch auf
einen RAM angewendet werden kann.
Wie oben im Detail beschrieben, wird entsprechend der ersten Aus
führungsform des Mikrocomputers der Erfindung, wenn die Stromver
sorgungsspannung so abfällt, daß die (zulässige bzw. mögliche)
Grenze für den Datenauslesebetrieb aus dem Speicher nahezu er
reicht wird, dieses im voraus detektiert, um die Charakteristik
der Leseverstärkerschaltung umzuschalten und den normalen Be
triebsbereich derselben auszudehnen, um dadurch das Lesen von
fehlerhaften Daten zu verhindern.
Außerdem wird bei der zweiten Ausführungsform, wenn die System
taktfrequenz sich in einem solchen Ausmaß erhöht, daß die Grenze
des Spielraumes für den Datenauslesebetrieb aus dem Speicher na
hezu erreicht ist, dieses im voraus detektiert, um die System
taktfrequenz so zu erniedrigen, daß der Spielraum für den Daten
auslesebetrieb gesichert ist, um dadurch zu verhindern, das feh
lerhafte Daten ausgelesen werden.
Weiter wird entsprechend der dritten Ausführungsform, wenn die
Stromversorgungsspannung so abfällt, daß die Grenze für den Da
tenauslesebetrieb aus dem Speicher nahezu erreicht ist, dieses im
voraus detektiert, um die Charakteristik der Leseverstärkerschal
tung umzuschalten und den normalen Betriebsbereich derselben aus
zudehnen, wodurch Auslesen von fehlerhaften Daten verhindert
wird, und es wird, wenn die Systemtaktfrequenz sich in einem sol
chen Ausmaß erhöht, daß die Grenze des Spielraumes für den Daten
auslesebetrieb aus dem Speicher nahezu erreicht ist, dieses im
voraus detektiert, um die Systemtaktfrequenz so zu erniedrigen,
daß der Spielraum für den Datenauslesebetrieb gesichert ist, wo
durch das Lesen fehlerhafter Daten verhindert wird.
Demzufolge ist es entsprechend dieser Erfindung zusätzlich dazu,
daß der Mikrocomputer in der Lage ist, mit einer Fluktuation bei
der Stromversorgungsspannung und einer Fluktuation bei der Sy
stemtaktfrequenz umzugehen, möglich, daß der Entwurf einer Art
von Leseverstärkerschaltung für Mikrocomputer, die mit verschie
denen Stromversorgungsspannungen oder verschiedenen Systemtakt
frequenzen arbeiten, im Entwurfstadium dieser Mikrocomputer ge
eignet ist.
Claims (7)
1. Mikrocomputer mit:
einer zentralen Prozessoreinheit (1) mit einer Takterzeugungs schaltung (1c), die ein Taktsignal (E) erzeugt, das als die Refe renz für den Betrieb dient, und
einem Speicher (20) mit
einer Adreßdekodierschaltung (9), mit der eine Mehrzahl von Wort leitungen (14) verbunden sind, und die eine Wortleitung (14) aus wählt, wenn ein Adreßsignal (ADD) von der zentralen Prozessorein heit (1) gegeben wird,
einer Auswahlschaltung (10), mit der eine Mehrzahl von Bitleitun gen (16) verbunden sind, und die mindestens eine Bitleitung (16) auswählt, wenn das Adreßsignal (ADD) von der zentralen Prozessor einheit (1) gegeben wird,
einer Speichertransistorgruppe (11), die Speichertransistoren (15) aufweist, von denen jeweils einer an einer der Kreuzungen der Mehrzahl von Wortleitungen (14) und der Mehrzahl von Bitlei tungen (16) verbunden ist, und
einer Leseverstärkerschaltung (130), die entsprechend einem Si gnal, das aus dem Speichertransistor (15) gelesen ist, der an der Kreuzung der einen Wortleitung (14), die durch die Adreßdekodier schaltung (9) ausgewählt ist, und einer Bitleitung (16), die durch die Auswahlschaltung (10) ausgewählt ist, in Synchronisa tion mit dem Takt (E) ein Datensignal auf "1" oder "0" ausgibt, der weiter aufweist:
einen Überwachungsspeicher (100) mit
einem Überwachungsspeichertransistor (115) mit einer Charak teristik, die im wesentlichen identisch mit derjenigen der Speichertransistoren (15) ist, und der im voraus ein spezi fiziertes Signal als einen Erwartungswert gespeichert hat,
einer Überwachungsauswahlschaltung (110), die immer den Überwachungstransistor (115) unabhängig von dem Adreßsignal (ADD) spezifiziert,
einer Überwachungsleseverstärkerschaltung (11 3), deren Nor malbetriebsbereich für die Stromversorgungsspannung enger als der der Leseverstärkerschaltung (130) eingestellt ist, und die entsprechend einem Signal, das aus dem Überwachungs speichertransistor (115), der immer durch die Überwachungs auswahlschaltung (110) ausgewählt wird, gelesen wird, ein Datensignal auf "1" oder "0" in Synchronisation mit dem Takt (E) ausgibt, und
einer Beurteilungsschaltung (101), die beurteilt, ob das von der Überwachungsleseverstärkerschaltung (113) ausgegebene Datensignal bezüglich des Erwartungswertes wahr oder falsch ist,
wobei die Leseverstärkerschaltung (130) eine Mehrzahl von Lese verstärkerschaltungsabschnitten aufweist, die jeweils eine opti male Charakteristik für voneinander unterschiedliche Stromversor gungsspannungen aufweisen,
die Überwachungsleseverstärkerschaltung (113) ein Signal aus dem Überwachungsspeichertransistor (115) in demselben Zeitraum, oder in einem Zeitraum unmittelbar davor, wie einen Zeitraum des Tak tes (E), während dem die zentrale Prozessoreinheit (1) Daten aus der Speichertransistorgruppe (11) liest, liest, und
die Beurteilungsschaltung (101) von dem Leseverstärkerschaltungs abschnitt, der in Betrieb ist, zu einem anderen Leseverstärker schaltungsabschnitt in der Leseverstärkerschaltung (130) umschal tet, der eine optimale Charakteristik aufweist, wenn das von der Überwachungsleseverstärkerschaltung (113) ausgegebene Datensignal als falsch beurteilt wird.
einer zentralen Prozessoreinheit (1) mit einer Takterzeugungs schaltung (1c), die ein Taktsignal (E) erzeugt, das als die Refe renz für den Betrieb dient, und
einem Speicher (20) mit
einer Adreßdekodierschaltung (9), mit der eine Mehrzahl von Wort leitungen (14) verbunden sind, und die eine Wortleitung (14) aus wählt, wenn ein Adreßsignal (ADD) von der zentralen Prozessorein heit (1) gegeben wird,
einer Auswahlschaltung (10), mit der eine Mehrzahl von Bitleitun gen (16) verbunden sind, und die mindestens eine Bitleitung (16) auswählt, wenn das Adreßsignal (ADD) von der zentralen Prozessor einheit (1) gegeben wird,
einer Speichertransistorgruppe (11), die Speichertransistoren (15) aufweist, von denen jeweils einer an einer der Kreuzungen der Mehrzahl von Wortleitungen (14) und der Mehrzahl von Bitlei tungen (16) verbunden ist, und
einer Leseverstärkerschaltung (130), die entsprechend einem Si gnal, das aus dem Speichertransistor (15) gelesen ist, der an der Kreuzung der einen Wortleitung (14), die durch die Adreßdekodier schaltung (9) ausgewählt ist, und einer Bitleitung (16), die durch die Auswahlschaltung (10) ausgewählt ist, in Synchronisa tion mit dem Takt (E) ein Datensignal auf "1" oder "0" ausgibt, der weiter aufweist:
einen Überwachungsspeicher (100) mit
einem Überwachungsspeichertransistor (115) mit einer Charak teristik, die im wesentlichen identisch mit derjenigen der Speichertransistoren (15) ist, und der im voraus ein spezi fiziertes Signal als einen Erwartungswert gespeichert hat,
einer Überwachungsauswahlschaltung (110), die immer den Überwachungstransistor (115) unabhängig von dem Adreßsignal (ADD) spezifiziert,
einer Überwachungsleseverstärkerschaltung (11 3), deren Nor malbetriebsbereich für die Stromversorgungsspannung enger als der der Leseverstärkerschaltung (130) eingestellt ist, und die entsprechend einem Signal, das aus dem Überwachungs speichertransistor (115), der immer durch die Überwachungs auswahlschaltung (110) ausgewählt wird, gelesen wird, ein Datensignal auf "1" oder "0" in Synchronisation mit dem Takt (E) ausgibt, und
einer Beurteilungsschaltung (101), die beurteilt, ob das von der Überwachungsleseverstärkerschaltung (113) ausgegebene Datensignal bezüglich des Erwartungswertes wahr oder falsch ist,
wobei die Leseverstärkerschaltung (130) eine Mehrzahl von Lese verstärkerschaltungsabschnitten aufweist, die jeweils eine opti male Charakteristik für voneinander unterschiedliche Stromversor gungsspannungen aufweisen,
die Überwachungsleseverstärkerschaltung (113) ein Signal aus dem Überwachungsspeichertransistor (115) in demselben Zeitraum, oder in einem Zeitraum unmittelbar davor, wie einen Zeitraum des Tak tes (E), während dem die zentrale Prozessoreinheit (1) Daten aus der Speichertransistorgruppe (11) liest, liest, und
die Beurteilungsschaltung (101) von dem Leseverstärkerschaltungs abschnitt, der in Betrieb ist, zu einem anderen Leseverstärker schaltungsabschnitt in der Leseverstärkerschaltung (130) umschal tet, der eine optimale Charakteristik aufweist, wenn das von der Überwachungsleseverstärkerschaltung (113) ausgegebene Datensignal als falsch beurteilt wird.
2. Mikrocomputer nach Anspruch 1, dadurch gekennzeichnet,
daß die Mehrzahl von Leseverstärkerschaltungsabschnitten der Le
severstärkerschaltung (130) in derselben Leseverstärkerschaltung
ausgebildet ist.
3. Mikrocomputer nach Anspruch 1, dadurch gekennzeichnet,
daß die Mehrzahl der Leseverstärkerschaltungsabschnitten der
Leseverstärkerschaltung (130) als unterschiedliche Leseverstär
kerschaltungen (131, 132) ausgebildet ist.
4. Mikrocomputer mit:
einer zentralen Prozessoreinheit (1) mit einer Takterzeugungs schaltung (1c), die ein Taktsignal (E) erzeugt, das als die Basis für den Betrieb dient, und
einem Speicher (21) mit
einer Adreßdekodierschaltung (9), mit der eine Mehrzahl von Wort leitungen (14) verbunden sind, und die eine Wortleitung (14) aus wählt, wenn ein Adreßsignal (ADD) von der zentralen Prozessorein heit (1) gegeben wird,
einer Auswahlschaltung (10), mit der eine Mehrzahl von Bitleitun gen (16) verbunden sind, und die mindestens eine Bitleitung (16) auswählt, wenn das Adreßsignal (ADD) von der zentralen Prozesso reinheit (1) gegeben wird,
einer Speichertransistorgruppe (11), die Speichertransistoren (15) aufweist, von denen jeweils einer an einer der Kreuzungen der Mehrzahl von Wortleitungen (14) und der Mehrzahl von Bitlei tungen (16) verbunden ist, und
einer Leseverstärkerschaltung (130), die entsprechend einem Si gnal, der aus dem Speichertransistor (15) gelesen ist, der an der Kreuzung der einen Wortleitung (14), die durch die Adreßdekodier schaltung (9) ausgewählt ist, und einer Bitleitung (16), die durch die Auswahlschaltung (10) ausgewählt ist, in Synchronisa tion mit dem Takt (E) ein Datensignal auf "1" oder "0" ausgibt, der weiter aufweist:
einen Überwachungsspeicher (1000) mit
einem Überwachungsspeichertransistor (115) mit einer Charak teristik, die im wesentlichen identisch mit derjenigen der Speichertransistoren (15) ist, und der im voraus ein spezi fiziertes Signal als einen Erwartungswert gespeichert hat,
einer Überwachungsauswahlschaltung (110), die immer den Überwachungstransistor (115) unabhängig von dem Adreßsignal (ADD) spezifiziert,
einer Überwachungsleseverstärkerschaltung (1130), die im wesentlichen die identische Charakteristik wie die Lesever stärkerschaltung (130) aufweist, und die entsprechend einem Signal, das aus dem Überwachungsspeichertransistor (115) gelesen wird, der immer durch die Überwachungssteuerschal tung (110) ausgewählt ist, ein Datensignal auf "1" oder "0" in Synchronisation mit dem Takt (E) ausgibt,
einer Lastkapazität (117), die mit einem Abschnitt zwischen dem Überwachungsspeichertransistor (115) und der Überwa chungsauswahlschaltung (110) verbunden ist, so daß die Ge schwindigkeit des Lesens von Daten durch die Überwachungs leseverstärkerschaltung (1130) aus dem Überwachungsspei chertransistor (115) niedriger als die der Leseverstärker schaltung (130) aus dem Speichertransistor (15) ist, und einer Beurteilungsschaltung (1010), die beurteilt, ob das von der Überwachungsleseverstärkerschaltung (1130) ausgege bene Datensignal wahr oder falsch bezüglich des Erwartungs wertes ist, und
eine Taktsteuerschaltung (1D), die die Frequenz des Taktes (E), der durch die Takterzeugungsschaltung (1C) erzeugt wird, ändert, wobei die Überwachungsleseverstärkerschaltung (1130) ein Signal aus dem Überwachungsspeichertransistor (115) in demselben Zeit raum, oder in einem Zeitraum direkt davor, wie einem Zeitraum des Taktes (E), während dem die zentrale Prozessoreinheit (1) Daten aus der Speichertransistorgruppe (11) liest, liest, und
die Beurteilungsschaltung (1010) die Taktsteuerschaltung (1D) zum Erniedrigen der Frequenz des Taktes (E), der durch die Takterzeu gungsschaltung (1C) erzeugt wird, steuert, wenn das von der Über wachungsleseverstärkerschaltung (1130) ausgegebene Datensignal als falsch beurteilt wird.
einer zentralen Prozessoreinheit (1) mit einer Takterzeugungs schaltung (1c), die ein Taktsignal (E) erzeugt, das als die Basis für den Betrieb dient, und
einem Speicher (21) mit
einer Adreßdekodierschaltung (9), mit der eine Mehrzahl von Wort leitungen (14) verbunden sind, und die eine Wortleitung (14) aus wählt, wenn ein Adreßsignal (ADD) von der zentralen Prozessorein heit (1) gegeben wird,
einer Auswahlschaltung (10), mit der eine Mehrzahl von Bitleitun gen (16) verbunden sind, und die mindestens eine Bitleitung (16) auswählt, wenn das Adreßsignal (ADD) von der zentralen Prozesso reinheit (1) gegeben wird,
einer Speichertransistorgruppe (11), die Speichertransistoren (15) aufweist, von denen jeweils einer an einer der Kreuzungen der Mehrzahl von Wortleitungen (14) und der Mehrzahl von Bitlei tungen (16) verbunden ist, und
einer Leseverstärkerschaltung (130), die entsprechend einem Si gnal, der aus dem Speichertransistor (15) gelesen ist, der an der Kreuzung der einen Wortleitung (14), die durch die Adreßdekodier schaltung (9) ausgewählt ist, und einer Bitleitung (16), die durch die Auswahlschaltung (10) ausgewählt ist, in Synchronisa tion mit dem Takt (E) ein Datensignal auf "1" oder "0" ausgibt, der weiter aufweist:
einen Überwachungsspeicher (1000) mit
einem Überwachungsspeichertransistor (115) mit einer Charak teristik, die im wesentlichen identisch mit derjenigen der Speichertransistoren (15) ist, und der im voraus ein spezi fiziertes Signal als einen Erwartungswert gespeichert hat,
einer Überwachungsauswahlschaltung (110), die immer den Überwachungstransistor (115) unabhängig von dem Adreßsignal (ADD) spezifiziert,
einer Überwachungsleseverstärkerschaltung (1130), die im wesentlichen die identische Charakteristik wie die Lesever stärkerschaltung (130) aufweist, und die entsprechend einem Signal, das aus dem Überwachungsspeichertransistor (115) gelesen wird, der immer durch die Überwachungssteuerschal tung (110) ausgewählt ist, ein Datensignal auf "1" oder "0" in Synchronisation mit dem Takt (E) ausgibt,
einer Lastkapazität (117), die mit einem Abschnitt zwischen dem Überwachungsspeichertransistor (115) und der Überwa chungsauswahlschaltung (110) verbunden ist, so daß die Ge schwindigkeit des Lesens von Daten durch die Überwachungs leseverstärkerschaltung (1130) aus dem Überwachungsspei chertransistor (115) niedriger als die der Leseverstärker schaltung (130) aus dem Speichertransistor (15) ist, und einer Beurteilungsschaltung (1010), die beurteilt, ob das von der Überwachungsleseverstärkerschaltung (1130) ausgege bene Datensignal wahr oder falsch bezüglich des Erwartungs wertes ist, und
eine Taktsteuerschaltung (1D), die die Frequenz des Taktes (E), der durch die Takterzeugungsschaltung (1C) erzeugt wird, ändert, wobei die Überwachungsleseverstärkerschaltung (1130) ein Signal aus dem Überwachungsspeichertransistor (115) in demselben Zeit raum, oder in einem Zeitraum direkt davor, wie einem Zeitraum des Taktes (E), während dem die zentrale Prozessoreinheit (1) Daten aus der Speichertransistorgruppe (11) liest, liest, und
die Beurteilungsschaltung (1010) die Taktsteuerschaltung (1D) zum Erniedrigen der Frequenz des Taktes (E), der durch die Takterzeu gungsschaltung (1C) erzeugt wird, steuert, wenn das von der Über wachungsleseverstärkerschaltung (1130) ausgegebene Datensignal als falsch beurteilt wird.
5. Mikrocomputer mit:
einer zentralen Prozessoreinheit (1) mit einer Takterzeugungs schaltung (1c), die ein Taktsignal (E) erzeugt, das als die Basis für den Betrieb dient, und
einem Speicher (21) mit
einer Adreßdekodierschaltung (9), mit der eine Mehrzahl von Wort leitungen (14) verbunden sind, und die eine Wortleitung (14) aus wählt, wenn ein Adreßsignal (ADD) von der zentralen Prozessorein heit (1) gegeben wird,
einer Auswahlschaltung (10), mit der eine Mehrzahl von Bitleitun gen (16) verbunden sind, und die mindestens eine Bitleitung (16) auswählt, wenn das Adreßsignal (ADD) von der zentralen Prozesso reinheit (1) gegeben wird,
einer Speichertransistorgruppe (11), die Speichertransistoren (15) aufweist, von denen jeweils einer an einer der Kreuzungen der Mehrzahl von Wortleitungen (14) und der Mehrzahl von Bitlei tungen (16) verbunden ist, und
einer Leseverstärkerschaltung (130), die entsprechend einem Si gnal, das aus dem Speichertransistor (15) gelesen ist, der an der Kreuzung der einen Wortleitung (14), die durch die Adreßdekodier schaltung (9) ausgewählt ist, und einer Bitleitung (16), die durch die Auswahlschaltung (10) ausgewählt ist, in Synchronisa tion mit dem Takt (E) ein Datensignal auf "1" oder "0" ausgibt, der weiter aufweist:
einen ersten Überwachungsspeicher (100) mit
einem Überwachungsspeichertransistor (115) mit einer Charak teristik, die im wesentlichen identisch mit derjenigen der Speichertransistoren (15) ist, und der im voraus ein spezi fiziertes Signal als einen Erwartungswert gespeichert hat, einer Überwachungsauswahlschaltung (110), die immer den Überwachungstransistor (115) unabhängig von dem Adreßsignal (ADD) spezifiziert,
einer Überwachungsleseverstärkerschaltung (113), deren Nor malbetriebsbereich für die Stromversorgungsspannung enger als der der Leseverstärkerschaltung (130) eingestellt ist, und die entsprechend einem Signal, das aus dem Überwachungs speichertransistor (115), der immer durch die Überwachungs auswahlschaltung (110) ausgewählt wird, gelesen wird, ein Datensignal auf "1" oder "0" in Synchronisation mit dem Takt (E) ausgibt, und
einer Beurteilungsschaltung (101), die beurteilt, ob das von der Überwachungsleseverstärkerschaltung (113) ausgegebene Datensignal bezüglich des Erwartungswertes wahr oder falsch ist,
einen zweiten Überwachungsspeicher (1000) mit
einem Überwachungsspeichertransistor (115) mit einer Charak teristik, die im wesentlichen identisch mit derjenigen der Speichertransistoren (15) ist, und der im voraus ein spezi fiziertes Signal als einen Erwartungswert gespeichert hat,
einer Überwachungsauswahlschaltung (110), die immer den Überwachungstransistor (115) unabhängig von dem Adreßsignal (ADD) spezifiziert,
einer Überwachungsleseverstärkerschaltung (1130), die im wesentlichen die identische Charakteristik wie die Lesever stärkerschaltung (130) aufweist, und die entsprechend einem Signal, das aus dem Überwachungsspeichertransistor (115) gelesen wird, der immer durch die Überwachungssteuerschal tung (110) ausgewählt ist, ein Datensignal auf "1" oder "0" in Synchronisation mit dem Takt (E) ausgibt,
einer Lastkapazität (117), die mit einem Abschnitt zwischen dem Überwachungsspeichertransistor (115) und der Überwa chungsauswahlschaltung (110) verbunden ist, so daß die Ge schwindigkeit des Lesens von Daten durch die Überwachungs leseverstärkerschaltung (1130) aus dem Überwachungsspei chertransistor (115) niedriger als die der Leseverstärker schaltung (130) aus dem Speichertransistor (15) ist, und einer Beurteilungsschaltung (1010), die beurteilt, ob das von der Überwachungsleseverstärkerschaltung (1130) ausgege bene Datensignal wahr oder falsch bezüglich des Erwartungs wertes ist, und
eine Taktsteuerschaltung (1D), die die Frequenz des Taktes (E), der durch die Takterzeugungsschaltung (1C) erzeugt wird, ändert, wobei die Leseverstärkerschaltung (130) eine Mehrzahl von Lese verstärkerschaltungsabschnitten aufweist, die jeweils eine opti male Charakteristik für voneinander unterschiedliche Stromversor gungsspannungen aufweisen,
die Überwachungsleseverstärkerschaltung (113) des ersten Überwa chungsspeichers (100) ein Signal aus dem Überwachungsspeicher transistor (115) in demselben Zeitraum, oder in einem Zeitraum unmittelbar davor, wie einen Zeitraum des Taktes (E), während dem die zentrale Prozessoreinheit (1) Daten aus der Speichertransi storgruppe (11) liest, liest,
die Beurteilungsschaltung (101) des ersten Überwachungsspeichers (100) von dem Leseverstärkerschaltungsabschnitt, der in Betrieb ist, zu einem anderen Leseverstärkerschaltungsabschnitt in der Leseverstärkerschaltung (130) umschaltet, der eine optimale Cha rakteristik aufweist, wenn das von der Überwachungsleseverstär kerschaltung (113) des ersten Überwachungsspeichers (100) ausge gebene Datensignal als falsch beurteilt wird,
die Überwachungsleseverstärkerschaltung (1130) des zweiten Über wachungsspeichers (1000) ein Signal aus dem Überwachungsspeicher transistor (115) des zweiten Überwachungsspeichers (1000) in dem selben Zeitraum, oder in einem Zeitraum direkt davor, wie einem Zeitraum des Taktes (E), während dem die zentrale Prozessorein heit (1) Daten aus der Speichertransistorgruppe (11) liest, liest, und
die Beurteilungsschaltung (1010) des zweiten Überwachungsspei chers (1000) die Taktsteuerschaltung (1D) zum Erniedrigen der Frequenz des Taktes (E), der durch die Takterzeugungsschaltung (1C) erzeugt wird, steuert, wenn das von der Überwachungslesever stärkerschaltung (1130) des zweiten Überwachungsspeichers (1000) ausgegebene Datensignal als falsch beurteilt wird.
einer zentralen Prozessoreinheit (1) mit einer Takterzeugungs schaltung (1c), die ein Taktsignal (E) erzeugt, das als die Basis für den Betrieb dient, und
einem Speicher (21) mit
einer Adreßdekodierschaltung (9), mit der eine Mehrzahl von Wort leitungen (14) verbunden sind, und die eine Wortleitung (14) aus wählt, wenn ein Adreßsignal (ADD) von der zentralen Prozessorein heit (1) gegeben wird,
einer Auswahlschaltung (10), mit der eine Mehrzahl von Bitleitun gen (16) verbunden sind, und die mindestens eine Bitleitung (16) auswählt, wenn das Adreßsignal (ADD) von der zentralen Prozesso reinheit (1) gegeben wird,
einer Speichertransistorgruppe (11), die Speichertransistoren (15) aufweist, von denen jeweils einer an einer der Kreuzungen der Mehrzahl von Wortleitungen (14) und der Mehrzahl von Bitlei tungen (16) verbunden ist, und
einer Leseverstärkerschaltung (130), die entsprechend einem Si gnal, das aus dem Speichertransistor (15) gelesen ist, der an der Kreuzung der einen Wortleitung (14), die durch die Adreßdekodier schaltung (9) ausgewählt ist, und einer Bitleitung (16), die durch die Auswahlschaltung (10) ausgewählt ist, in Synchronisa tion mit dem Takt (E) ein Datensignal auf "1" oder "0" ausgibt, der weiter aufweist:
einen ersten Überwachungsspeicher (100) mit
einem Überwachungsspeichertransistor (115) mit einer Charak teristik, die im wesentlichen identisch mit derjenigen der Speichertransistoren (15) ist, und der im voraus ein spezi fiziertes Signal als einen Erwartungswert gespeichert hat, einer Überwachungsauswahlschaltung (110), die immer den Überwachungstransistor (115) unabhängig von dem Adreßsignal (ADD) spezifiziert,
einer Überwachungsleseverstärkerschaltung (113), deren Nor malbetriebsbereich für die Stromversorgungsspannung enger als der der Leseverstärkerschaltung (130) eingestellt ist, und die entsprechend einem Signal, das aus dem Überwachungs speichertransistor (115), der immer durch die Überwachungs auswahlschaltung (110) ausgewählt wird, gelesen wird, ein Datensignal auf "1" oder "0" in Synchronisation mit dem Takt (E) ausgibt, und
einer Beurteilungsschaltung (101), die beurteilt, ob das von der Überwachungsleseverstärkerschaltung (113) ausgegebene Datensignal bezüglich des Erwartungswertes wahr oder falsch ist,
einen zweiten Überwachungsspeicher (1000) mit
einem Überwachungsspeichertransistor (115) mit einer Charak teristik, die im wesentlichen identisch mit derjenigen der Speichertransistoren (15) ist, und der im voraus ein spezi fiziertes Signal als einen Erwartungswert gespeichert hat,
einer Überwachungsauswahlschaltung (110), die immer den Überwachungstransistor (115) unabhängig von dem Adreßsignal (ADD) spezifiziert,
einer Überwachungsleseverstärkerschaltung (1130), die im wesentlichen die identische Charakteristik wie die Lesever stärkerschaltung (130) aufweist, und die entsprechend einem Signal, das aus dem Überwachungsspeichertransistor (115) gelesen wird, der immer durch die Überwachungssteuerschal tung (110) ausgewählt ist, ein Datensignal auf "1" oder "0" in Synchronisation mit dem Takt (E) ausgibt,
einer Lastkapazität (117), die mit einem Abschnitt zwischen dem Überwachungsspeichertransistor (115) und der Überwa chungsauswahlschaltung (110) verbunden ist, so daß die Ge schwindigkeit des Lesens von Daten durch die Überwachungs leseverstärkerschaltung (1130) aus dem Überwachungsspei chertransistor (115) niedriger als die der Leseverstärker schaltung (130) aus dem Speichertransistor (15) ist, und einer Beurteilungsschaltung (1010), die beurteilt, ob das von der Überwachungsleseverstärkerschaltung (1130) ausgege bene Datensignal wahr oder falsch bezüglich des Erwartungs wertes ist, und
eine Taktsteuerschaltung (1D), die die Frequenz des Taktes (E), der durch die Takterzeugungsschaltung (1C) erzeugt wird, ändert, wobei die Leseverstärkerschaltung (130) eine Mehrzahl von Lese verstärkerschaltungsabschnitten aufweist, die jeweils eine opti male Charakteristik für voneinander unterschiedliche Stromversor gungsspannungen aufweisen,
die Überwachungsleseverstärkerschaltung (113) des ersten Überwa chungsspeichers (100) ein Signal aus dem Überwachungsspeicher transistor (115) in demselben Zeitraum, oder in einem Zeitraum unmittelbar davor, wie einen Zeitraum des Taktes (E), während dem die zentrale Prozessoreinheit (1) Daten aus der Speichertransi storgruppe (11) liest, liest,
die Beurteilungsschaltung (101) des ersten Überwachungsspeichers (100) von dem Leseverstärkerschaltungsabschnitt, der in Betrieb ist, zu einem anderen Leseverstärkerschaltungsabschnitt in der Leseverstärkerschaltung (130) umschaltet, der eine optimale Cha rakteristik aufweist, wenn das von der Überwachungsleseverstär kerschaltung (113) des ersten Überwachungsspeichers (100) ausge gebene Datensignal als falsch beurteilt wird,
die Überwachungsleseverstärkerschaltung (1130) des zweiten Über wachungsspeichers (1000) ein Signal aus dem Überwachungsspeicher transistor (115) des zweiten Überwachungsspeichers (1000) in dem selben Zeitraum, oder in einem Zeitraum direkt davor, wie einem Zeitraum des Taktes (E), während dem die zentrale Prozessorein heit (1) Daten aus der Speichertransistorgruppe (11) liest, liest, und
die Beurteilungsschaltung (1010) des zweiten Überwachungsspei chers (1000) die Taktsteuerschaltung (1D) zum Erniedrigen der Frequenz des Taktes (E), der durch die Takterzeugungsschaltung (1C) erzeugt wird, steuert, wenn das von der Überwachungslesever stärkerschaltung (1130) des zweiten Überwachungsspeichers (1000) ausgegebene Datensignal als falsch beurteilt wird.
6. Mikrocomputer nach Anspruch 5, dadurch gekennzeichnet,
daß die Mehrzahl der Leseverstärkerschaltungsabschnitte der Lese
verstärkerschaltung (130) in derselben Leseverstärkerschaltung
ausgebildet sind.
7. Mikrocomputer nach Anspruch 5, dadurch gekennzeichnet,
daß die Mehrzahl der Leseverstärkerschaltungsabschnitte der Lese
verstärkerschaltung (130) als unterschiedliche Leseverstärker
schaltungen (131, 132) ausgebildet sind.
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