JP5100801B2

JP5100801B2 - クロック制御回路

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Publication number: JP5100801B2
Application number: JP2010195979A
Authority: JP
Inventors: 幸一石見
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-09-01
Filing date: 2010-09-01
Publication date: 2012-12-19
Anticipated expiration: 2021-06-29
Also published as: JP2010277608A

Description

この発明はクロック制御回路に関し、特に、リセットなどの負荷の重い信号や遅延時間の大きな信号があっても消費電力や回路規模の増加を抑えて所望の性能を達成できるクロック制御回路に関する。

リセット信号は１度に多くのラッチをセットするため、非常にファンアウトが大きくなる。そのため、リセット回路からラッチまでリセット信号が伝搬するのに時間がかかり、特に動作周波数が速いと、外部からのリセット解除信号を受けてすべてのラッチをリセット状態から解除するのに時間がかかってしまい、誤動作の原因になる。

たとえば、図２０に示す回路の場合、図２１（ｂ）に示すリセット信号がバッファ２０を介してＤタイプフリップフロップ２１〜２５のリセット端子(Ｒ１〜Ｒ５)に与えられている。バッファ２０の出力には５個のＤタイプフリップフロップ２１〜２５が負荷となっているため、図２１（ｃ）に示すようにＤタイプフリップフロップ２１のリセット信号Ｒ１と、図２１（ｄ）に示すＤタイプフリップフロップ２５のリセット信号Ｒ５の伝搬する時間が図２１（ａ）に示すクロック信号の１サイクル分ずれてしまう可能性がある。その場合、リセット信号Ｒ１でリセットされるＤタイプフリップフロップ２１と、リセット信号Ｒ５でリセットされるＤタイプフリップフロップ２５のリセット解除タイミングがクロックサイクルでずれてしまい、誤動作の原因となる。

システムの最高周波数は最も遅いパスで決まるが、これではリセット解除のパス遅延がＬＳＩの動作周波数を引き下げてしまい、全体の性能を下げてしまう。

これを解決するために、図２２に示すようにバッファ３０の出力にバッファ３１〜３４をツリー構造で接続したり、図２３に示すように出力の大きなバッファ４０でリセット信号を伝搬させる方法があるが、回路規模や消費電力の面で不利である。

また、リセット信号以外でも、多くのブロックに供給されるような遅延時間の大きい信号源では同様の問題が起こる可能性がある。

たとえば、図２４に示すようにバッファ４０の出力に多数のバッファ４１〜４６が接続されているようにファンアウトの大きなノードを含むＡ→Ｂのパスの場合、図２５（ｂ）に示す信号Ａの立ち上がりタイミングからから図２５（ｃ）に示す信号Ｂの立ち上がりタイミングまでの遅延時間が図２５（ａ）に示すクロックサイクルより長くなると、誤動作を起こす。

これらを解決する方法として、リセット信号の場合と同じくツリー構造を組んだり、大きなバッファでリセット信号を伝搬させる方式があるが、同じく回路規模や消費電力の面で不利である。

それゆえに、この発明の主たる目的は、リセット信号などの遅延時間の大きな信号の状態が変化した後または前後で、クロック周波数を低くする、またはクロック信号を停止することで上記問題を解決するクロック制御回路を提供することである。

この発明に係るクロック制御回路は、クロック信号の供給を停止するゲート回路と、第１の信号に応答して、ゲート回路によってクロック信号の供給を停止させるとともに、第１の信号に応答して論理レベルが変化する第２の信号を生成し、第２の信号の論理レベルが変化する前後でクロック信号の供給を停止させるゲート制御回路とを備えたものである。

また、この発明に係る他のクロック制御回路は、クロック信号の周波数を変更するクロック変換回路と、第１の信号に応答してクロック変換回路によってクロック信号の周波数を低くさせ、第１の信号が第１の状態から第２の状態へ変化したときに常に一定の期間だけクロック信号の周波数を低くさせるクロック切換回路とを備えたものである。

また、この発明に係るさらに他のクロック制御回路は、クロック信号の周波数を変更するクロック変換回路と、第１の信号に応答して、クロック変換回路によってクロック変換回路から周波数を低くしたクロック信号を出力させるとともに、第１の信号に応答して論理レベルが変化する第２の信号を生成し、第２の信号の論理レベルが変化する前後でクロック信号の周波数を低くさせるクロック切換回路とを備えたものである。

この発明によれば、リセット信号などの遅延時間の大きな信号の状態が変化した後または前後で、クロック周波数を低くする、またはクロック信号を停止するため、誤動作することがない。その結果、遅延時間の大きなノードに対して、大きなバッファを使用したり、ツリー構造を取る必要がなく、確実に動作する回路を構成でき、消費電力や面積の小さい回路を実現できる。

この発明の第１の実施形態のクロック制御回路を示すブロック図である。図１に示したクロック制御回路のタイミング図である。図１に示したゲート制御回路の一例を示す図である。図１に示したゲート制御回路の他の例を示す図である。この発明の第２の実施形態を示すブロック図である。図５の動作を説明するためのタイミング図である。図５に示したゲート制御回路の一例を示す図である。図５に示したゲート制御回路の他の例を示す図である。この発明の第３の実施形態のクロック制御回路を示すブロック図である。図９に示したクロック変換器の具体例を示す回路図である。図９に示した実施形態の動作を説明するためのタイミング図である。この発明の第４の実施形態のクロック制御回路を示すブロック図である。この発明の第５の実施形態のクロック制御回路を示すブロック図である。図１３に示した実施形態のタイミング図である。図１３に示したゲート制御回路の一例を示す図である。図１３に示したゲート制御回路の他の例を示す図である。この発明の第６の実施形態のクロック制御回路を示すブロック図である。図１７に示した実施形態のタイミング図である。この発明の第７の実施形態のクロック制御回路を示すブロック図である。バッファに５個のＤタイプフリップフロップが接続された従来例の回路図である。図２０に示した従来例のタイミング図である。バッファ回路をツリー構造にした従来例を示す回路図である。出力の大きなバッファ回路でＤタイプフリップフロップを駆動する従来例の回路図である。ファンアウトの大きなノードを含むパスを有する回路図である。図２４の回路のタイミング図である。

（実施の形態１）
図１はこの発明の第１の実施形態のクロック制御回路を示すブロック図である。

図１において、この実施形態のクロック制御回路は２入力のゲート回路１とゲート制御回路１２とから構成されている。クロック発振器１１はクロック信号（以下、図示ではＣＬＯＣＫと記す）を発生してゲート回路１の一方入力に与える。外部端子１０にはリセット信号が入力され、このリセット信号はゲート制御回路１２に与えられるとともに内部回路２に与えられる。ゲート制御回路１２はリセット信号に応答してクロック制御信号（以下、図示ではＣＬＯＣＫ＿ＣＮＴと記す）を出力し、その反転信号をゲート回路１の他方入力に与える。ゲート回路１はクロック信号とクロック制御信号の反転信号とのＡＮＤ論理を演算するＡＮＤ論理ゲートであり、その出力の内部クロック信号（以下、図示ではＩＣＬＫと記す）は内部回路２に与えられる。

内部回路２は、この半導体チップに形成された集積回路の主要な機能を実現する回路であり、図２０と同様にして構成され、バッファ回路２０と複数のＤタイプフリップフロップ２１〜２５とを含むとともに、さらにゲート回路１から出力される内部クロック信号を受けるバッファ回路２６を含む。リセット信号はバッファ回路２０を介して各Ｄタイプフリップフロップ２１〜２５のリセット端子に共通に与えられ、その記憶内容をリッセットする。内部クロック信号はバッファ回路２０を介して各Ｄタイプフリップフロップ２１〜２５のクロック端子に共通に与えられ、内部クロック信号ＩＣＬＫの立上り（または立下り）エッジに同期してＤ端子に与えられたデータを記憶保持する。

ゲート制御回路１２はリセット信号に応答して、ゲート回路１によってクロック信号の供給を停止させ、特にリセット信号のレベル変化した直後にクロック信号の供給を停止させる。ゲート制御回路１２はリセット信号が特に「Ｈ」レベルから「Ｌ」レベルヘ変化するごとに同じ期間だけクロック信号の供給を停止させ、リセット信号が「Ｌ」レベルから「Ｈ」レベルに変化する際には、クロック信号の供給を停止させない。その具体的構成の第１の例は図３の回路であり、その第２の例が図４の回路である。

なお、図１に示したクロック発振器１１と、ゲート制御回路１２と、ゲート回路１と、内部回路２は、共通の半導体チップ上に形成される。ただし、クロック発振器１１をチップ上に設けず、チップの外部からクロック信号を与えるようにしてもよい。

図２は図１に示したクロック制御回路のタイミング図である。
ゲート回路１にクロック信号が与えられ、図２（ｂ）に示すリセット信号（ＲＥＳＥＴ）が「Ｈ」レベルの期間はクロック制御信号が図２（ｅ）に示すように、「Ｌ」レベルとなり、その期間は図２（ａ）に示すように内部クロック信号が出力される。しかし、リセット信号が「Ｌ」レベルになってクロック制御信号が「Ｈ」レベルになると、その期間はクロック信号の出力が停止され、ゲート回路１の出力は「Ｌ」レベルになる。

したがって、図２（ｂ）示すリセット信号に基づいて内部回路に与えられるリセット信号Ｒ１（図２（ｃ）），Ｒ５（図２（ｄ））の遅延差がクロック信号の１サイクルよりも大きくてもリセット信号Ｒ１，Ｒ５の両方が伝搬して十分な時間が経過してからゲート回路１の出力からクロック信号が再供給されるため、誤動作することがない。その結果、遅延時間の大きなノードに対して、図２４に示すような大きなバッファを使用したり、また図２２に示すようなツリー構造を取る必要がなく、消費電力や面積の小さい回路を実現できる。

次に、図３に示したゲート制御回路は、リセット信号を遅延させる遅延素子３と、リセット信号の論理反転信号を一方入力に受け、遅延素子３の出力信号を他方入力に受け、そのＡＮＤ論理を演算するＡＮＤ回路４とを含む。なお、遅延素子３は複数のバッファ素子を直列接続して構成され、遅延時間はクロック信号の供給を停止する期間の時間に一致するように設定されている。

図２（ｂ）に示したリセット信号が遅延素子３で遅延された後ＡＮＤ回路４に入力され、リセット信号から遅延された図２（ｅ）に示すクロック制御信号が出力される。

図４に示した例は、複数のＤタイプフリップフロップを直列接続して遅延回路５を構成し、リセット信号をクロック信号により順次シフトし、リセット信号から所定時間遅延されたクロック制御信号をＡＮＤ回路６にリセット信号とともに与えるものであり、入力するリセット信号を計数する手段を構成している。この例においても、遅延回路５での計数時間がクロック信号の供給を停止する期間の時間に一致するように設定されている。

（実施の形態２）
図５はこの発明の第２の実施形態を示すブロック図であり、図６は図５の動作を説明するためのタイミング図である。

図５において、この実施形態のクロック制御回路は、２入力のゲート回路１とゲート制御回路１３とから構成されている。ゲート制御回路１３は図１と同様にして、図６（ｃ）に示すリセット信号に応答してゲート回路１によって図６（ｂ）に示すようにクロック信号の供給を停止させるとともに、リセット信号のレベル変化を遅延させた内部リセット信号を図６（ｄ）に示すように生成し、内部リセット信号の論理レベルが変化する前後でクロック信号の内部回路２への供給を停止させる。

内部回路２では図１と同様にして複数のＤタイプフリップフロップ２１〜２５が設けられているが、各Ｄタイプフリップフロップ２１〜２５のリセット端子にはゲート制御回路１３から出力される内部リセット信号が共通に与えられる。その他の構成および動作は図１と同じである。このようにゲート制御回路１３を設けることにより誤動作の起こり難い安全な回路を構成できる。

図７および図８は、図５に示したゲート制御回路の各例を示す。図７は前述の図３と同一の回路において、複数のバッファ素子を直列接続した遅延素子３のうち、最終段以外の所定のバッファ素子から出力される信号を内部リセット信号として出力する回路である。図８は図４と同一の回路において、複数のＤタイプフリップフロップからなる遅延回路５のうちの最終段以外の所定のフリップフロップから出力される信号を内部リセット信号として出力する回路である。図７および図８ではともに、リセット信号に対してたとえば遅延素子３，遅延回路５によるそれぞれ遅延時間の１／２に相当する遅延量を有した内部リセット信号が生成される。

（実施の形態３）
図９はこの発明の第３の実施形態を示すブロック図である。この実施形態のクロック制御回路はゲート回路１とクロック切換回路３２とから構成されており、図１に示したゲート回路１とゲート制御回路１２に代えてクロック変換器７とクロック切換回路３２とを設けたものである。クロック切換回路３２は、リセット信号に応答して、ある期間だけクロック変換器７によって内部回路２に与えるべき内部クロック信号の周波数を低くさせる制御信号を生成して出力するとともに、リセット信号のレベル変化を遅延させた内部リセット信号を生成し、内部リセット信号の論理レベルが変化する前後で内部回路２に与えるクロック信号の周波数を低くしている。

より具体的には、クロック切換回路３２は、図７または図８の回路と同一の回路で構成できる。よって、クロック切換回路３２はリセット信号が「Ｈ」レベルから「Ｌ」レベルに変化するときにのみ応答してクロック信号の周波数を低下させ、かつリセット信号に応答するごとに同じ期間だけクロック信号の周波数を低下させる。

クロック変換器７は、制御信号にしたがい、クロック信号の周波数を一定期間低下させる。内部回路２には、図１と同様に複数のＤタイプフリップフロップ２１〜２５が設けられ、各Ｄタイプフリップフロップ２１〜２５のクロック端子にはクロック変換器７から出力されるクロック信号が共通に与えられるが、リセット端子にはクロック制御回路から出力させる内部リセット信号が共通に与えられる。

図９の内部回路２と、クロック変換器７と、クロック切換回路３２と、クロック発振器１１は同一の半導体チップ上に集積して形成される。ただし、クロック発振器１１をチップ上に設けず、クロック信号を外部から与えるようにしてもよい。

図１０は図９に示したクロック変換器７の具体例を示す回路図である。図１０において、クロック変換器７はクロック分周器７１とマルチプレクサ７２とから構成される。クロック分周器７１はカウンタによって構成されており、クロック信号を所定の分周比で分周し、その分周信号をマルチプレクサ７２に与える。マルチプレクサ７２はクロック制御信号によって、クロック信号と分周信号とを切換えて内部クロック信号として出力する。

クロック変換器７としてはその他に、たとえばクロック信号を逓倍した信号とクロック信号を選択する方法や、分周回路や逓倍回路を内部に持っていてその分周比または逓倍比を制御する方法などが考えられる。

図１１は図９に示した実施形態の動作を説明するためのタイミング図である。図１０に示したマルチプレクサ７２は、図１１（ｆ）に示すクロック制御信号が「Ｌ」レベルの期間に図１１（ａ）に示すようにクロック信号を内部クロック信号として出力し、クロック制御信号が「Ｈ」レベルの期間は分周信号を内部クロック信号として出力する。そして、周波数を低くした際の内部クロック信号の１クロックサイクルが信号Ｒ１，Ｒ５の間のレベル変化の遅延時間（図１１のΔｔ）より長くなるように、内部クロックの周波数が設定される。したがって、この実施形態では、図１１（ｂ）に示すリセット信号が「Ｌ」レベルに立ち下がる数サイクル間の内部クロック信号の周波数が低くなるのでＲ１〜Ｒ５の遅延がクロック信号の１サイクルより大きくても、周波数の低くなった内部クロック信号の１サイクル以内であれば誤動作することはない。

よって、図２２や図２３のように、遅延時間の大きなノードに対して、大きなバッファを使用したり、またツリー構造を採用する必要がなく、消費電力や面積の小さい回路を実現できる。

（実施の形態４）
図１２はこの発明の第４の実施形態を示すブロック図である。図１２において、クロック制御回路はクロック変換器７とクロック切換回路４２とから構成されている。クロック発振器１１とクロック変換器７は図９と同一の構成であり、クロック切換回路４２はリセット信号に応答してクロック変換器７に内部回路２に与えるべきクロック信号の周波数を低くする制御信号を生成する。リセット信号は内部回路２内の複数のＤタイプフリップフロップ２１〜２５の各リセット端子に与えられる。クロック切換回路４２は、具体的には図３または図４と同一の回路で構成される。したがって、内部回路２内の各Ｄタイプフリップフロップ２１〜２５に与えられるリセット信号が「Ｈ」レベルから「Ｌ」レベルに変化した直後にクロック信号の周波数が低下する。低下後の周波数は、図９の例と同様にクロック信号の１クロックサイクルが信号Ｒ１，Ｒ５の間にレベル変化の遅延時間より長くなるように設定される。

（実施の形態５）
図１３はこの発明の第５の実施形態を示すブロック図である。この実施形態は、従来例の図２４に改良を加えたものであり、クロック制御回路はゲート回路１とゲート制御回路４８とから構成されている。クロック発振器１１と、ゲート回路１は図１と同一の構成であり、ゲート回路１の出力信号は内部クロック信号としてＤタイプフリップフロップ５３，５４のクロック端子に与えられる。なお、この図１３に示した回路は単一の半導体チップ上に形成される。

ゲート制御回路４８はノードＡの「Ｌ」レベルから「Ｈ」レベルへの変化および「Ｈ」レベルから「Ｌ」レベルへの変化のいずれにも応答して、ゲート回路１に内部クロック信号の供給を一定期間停止させるための制御信号を生成する。

Ｄタイプフリップフロップ５３，５４はクロック信号の立上り（または立下り）エッジでＤ端子のデータを記憶保持する。たとえば、組合せ回路からなるロジック回路５１はＤタイプフリップフロップ回路５３の出力するデータ（ノードＡの信号）に対して所定の論理演算をしてバッファ４０に出力する。ロジック回路５２はバッファ４１から受けたデータに対して所定の論理演算してＤタイプフリップフロップ５４のＤ端子（ノードＢ）に出力する。

この例では、ノードＡの信号がレベル変化したことに応じて、必ずノードＢのレベル変化する回路を想定したものである。なお、ノードＢは必ずしもノードＡと同じレベル変化する必要はない。この実施形態では、バッファ４０の出力に多数のバッファ４１〜４６の入力が共通に接続され、そのファンアウトが大きいという利点がある。

図１４は図１３に示した実施形態のタイミング図である。図１に示したクロック制御回路を用いて遅延時間の大きなノードを含む制御信号Ａが図１４（ｂ）に示すように、「Ｈ」レベルから「Ｌ」レベルに変化するときに図１４（ａ）に示すように一定期間（期間Ａ）内部クロック信号の供給停止を指示するために制御信号をアサートするとともに、ノードＡにおける「Ｌ」レベルから「Ｈ」レベルへの変化に応答しても、一定期間（期間Ｂ）クロック信号の供給停止を指示するために制御信号をアサートする。

この実施形態では、ノードＡで「Ｈ」レベルから「Ｌ」レベルに応答する度に、クロック信号の供給停止期間（期間Ａ）は常に同じ時間になり、ノードＡで「Ｌ」レベルから「Ｈ」レベルに応答する度に、クロック信号の供給停止期間（期間Ａ）は常に同じ時間となっている。その結果、Ａ→Ｂのパスが伝搬してから十分な時間が経過してから内部クロック信号を再供給するので、誤動作は起こらない。

また、したがって、遅延時間の大きなノードに対して、大きなバッファを使用したり、またツリー構造を採用する必要がなく、消費電力や面積の小さい回路を実現できる。

図１５および図１６は図１３に示すクロック制御回路におけるゲート制御回路４８の例を示す図である。特に、図１５は遅延素子を用いたゲート制御回路であり、図３に示したゲート回路４に代えて排他的論理和（ＥＸＯＲ）ゲート５０に置き換えたものであり、図１５はフリップフロップを用いたゲート制御回路であり、図４に示したゲート回路６に代えてＥＸＯＲゲート５６に置き換えたものである。この実施形態において、期間Ａ，Ｂは図１５であれば複数個の遅延素子３による遅延時間とほぼ一致し、図１６であれば複数個のフリップフロップ５による遅延時間とほぼ一致している。

なお、図１３では、クロック信号の供給停止の例を示したが、ゲート回路１に代えて図１０に示すクロック変換器７を用いて、図１２の例のようにクロック制御信号がアクティブのときクロック信号の周波数を下げるようにしてもよい。

また、図１３に示した例では、ノードＡのレベルの立上りおよび立下りの双方に応じてクロック制御信号をアクティブにするようにしたが、たとえばノードＡの立上り（または立下り）に応答したノードＢのレベル変化の遅延が大きく、ノードＡの立下り（または立上り）に応答したノードＢのレベル変化の遅延は、特にクリティカルにならない程度に小さい場合もあり得る。そのときは、クロック制御回路はノードＡの立上り（または立下り）のみに応答して一定期間クロック信号を停止または周波数を低下させてもよい。ゲート制御回路として図３または図４の回路を採用すればよい。

（実施の形態６）
図１７はこの発明の第６の実施形態を示すブロック図である。この実施形態は図１３の回路の改良例であり、クロック制御回路はゲート回路１とゲート制御回路４８とから構成されている。ノードＡ´の信号がロジック回路５５に与えられる。ロジック回路５５はたとえばその信号伝搬経路に信号を記憶できる順序回路を含み、所定の論理演算を行ない、演算結果を出力する。ロジック回路５５も図１３の他の回路と同一チップ上に形成されている。ここではロジック回路５５はノードＡ´の論理レベルの変化に応答して必ずノードＡがレベル変化するように設計されている。

ただし、ノードＡ´，Ａが同一のレベル変化をさせる必要はないものとする。Ｄタイプフリップフロップ５３が内部クロック信号に同期し、ロジック回路５５の出力であるノードＡにはノードＡ´の論理レベルが変化してから所定の期間遅延してレベル変化する信号が現われる。

ゲート制御回路４８は図１３と同一の構成を採用できるが、ノードＡではなくノードＡ´の信号を受ける。その他の構成は、図１３と同じである。

図１８は図１７に示した実施形態のタイミング図である。図１に示したクロック制御回路を用いて遅延時間の大きなノードＡ´が図１８（ｄ）に示すように、「Ｈ」レベルから「Ｌ」レベルに変化するときに図１８（ａ）に示すように一定期間（期間Ｃ）クロック信号の周波数低下を指示するために制御信号をアサートするとともに、ノードＡ´における「Ｌ」レベルから「Ｈ」レベルへの変化に応答しても、一定期間（期間Ｄ）クロック信号の周波数低下を指示するために制御信号をアサートする。

この実施形態では、図１８（ｂ）に示すようにノードＡで「Ｈ」レベルから「Ｌ」レベルに応答する際に、クロック信号の周波数低下期間（期間Ｄ）は常に同じ時間になっている。

ノードＡ´のレベル変化に応答して、ロジック回路５５およびフリップフロップ５３を介してノードＡでは期間Ｘだけ遅延して論理レベルが変化する。そして、ノードＡのレベル変化に応答して、ロジック回路５１，ドライバ４０，４１およびロジック回路５２を介して図１８（ｃ）に示すノードＢでは期間Ｙだけ遅延して論理レベルが変化する。ノードＡ，Ｂのそれぞれ論理レベルの変化の前後は、必ずクロック信号の周波数が低下するように、期間Ｃ，Ｄ、すなわち図１５の遅延素子３あるいは図１６のフリップフロップ回路５による遅延時間が設定される。

この実施形態において、クロック信号の周波数を下げる以外にも図１などのようにクロック信号の供給を停止させるようにしてもよい。また、場合によってはノードＡ´のレベルの立上りまたは立下りのみに応答して、一定期間クロック信号の周波数低下または供給停止を行うようにしてもよい。

（実施の形態７）
図１９はこの発明の第７の実施形態を示すブロック図である。この実施形態のクロック制御回路は、ゲート回路１とＡＮＤゲート回路９４とゲート制御回路１２とレジスタ９２と比較器９１とから構成されており、クロック信号の周波数が一定周波数以上の場合にのみクロック信号の供給を停止するための機構を追加したものであり、図１と異なる構成についてのみ説明する。ここでは、クロック発振器９０として出力するクロック信号の周波数を可変にすることのできる発振器を使用する場合について説明する。クロック発振器９０はレジスタ９３に指定された周波数で発振するクロック信号を出力する。レジスタ９３には、内部回路２を動作させる周波数を設定する値を保持する。

一方、レジスタ９２は、ある所定の周波数を指定する値を保持する。なお、レジスタ９２，９３にはチップ内のＣＰＵ（あるいは外部のＣＰＵ）から値が予め設定されている。

比較器９１はレジスタ９２，９３のそれぞれ値を比較し、レジスタ９２で指定された周波数がレジスタ９３で指定された周波数以上か否かを判定し、「以上」のときには「Ｈ」レベルを出力し、それでないときは「Ｌ」レベルを出力する。レジスタ９２と比較器９１はクロック信号の周波数がある所定の周波数以上であるか否かを判定する判別回路を構成している。ゲート制御回路１２は、図１と同じである。ＡＮＤゲート９４は、ゲート制御回路１２の出力と比較器９１の出力とのＡＮＤ論理を演算し、その演算結果である出力をクロック制御信号としてゲート回路１の一方入力に与える。

したがって、ゲート制御回路１２がたとえ「Ｈ」レベルを出力しても比較器９１が「Ｌ」レベル、すなわちクロック発振器９０の出力するクロック信号の周波数がレジスタ９２で指定される周波数より小さいときには、クロック制御信号は「Ｌ」レベルとなり、内部クロック信号は、クロック発振器９０の出力するクロック信号をそのまま出力する。一方、比較器９１が「Ｈ」レベルを出力する場合、すなわちクロック発振器９０の出力するクロック信号の周波数がレジスタ９２で指定される周波数以上の場合には、ゲート制御回路１２の出力がそのままクロック制御信号となり、図１と同様にクロック信号の供給停止を行う。

クロック信号が図１９に示す用にクロック発振器９０で生成されるのでなく、チップの外部から与えられる場合、レジスタ９２および９３と、比較器９１とを削除し、代わりに外部からのクロック信号を入力して、そのクロック信号が所定の周波数以上であるか否かを判別する判別回路を設け、判別回路の出力をＡＮＤゲート９４の一方入力に与えるようにしてもよい。

なお、図５，図９，図１２，図１３および図１７に示した回路においても、図１９の回路を採用することにより、クロック信号がある所定の周波数以上のときのみ、クロック信号を停止し、あるいはクロック信号の周波数低下を行うことができる。

なお、以上の説明では、停止または周波数を低くするクロック信号を供給する回路が、同一の半導体チップ内に形成された内部回路２である場合について説明したが、これに限らず、この発明のクロック制御回路が形成されたチップとともに、複数個の半導体チップ上にそれぞれ形成された集積回路がマザーボード上に搭載されたシステムにおいて、クロック制御回路が形成されたチップとは別チップ上に形成された集積回路の全てまたは一部に対して、クロック制御回路が停止しまたは周波数を低くするクロック信号を供給しても構わない。

また、クロック信号を内部回路２に供給するにしても内部回路２を構成する複数のブロックに与えてもよいし、その一部のブロックにも与えてもよい。さらに、内部回路２に供給するクロックのみを停止あるいは周波数を低下させ、チップ外部にある集積回路に供給するクロック信号は変化させないようにしてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，９４ゲート回路、２内部回路、３遅延素子、４，６ＡＮＤ回路、５遅延回路、７クロック変換器、１１，９０クロック発振器、１２，１３，４８ゲート制御回路、２０，２６バッファ、３２，４２クロック切換回路、２１〜２５，５３，５４Ｄタイプフリップフロップ、５１，５２，５５ロジック回路、５０，５６ＥＸＯＲゲート、７１クロック分周器、７２マルチプレクサ、９１比較器、９２，９３レジスタ。

Claims

クロック信号の周波数を変更するクロック変換回路と、
第１の信号に応答して前記クロック変換回路によって前記クロック信号の周波数を低くさせ、前記第１の信号が第１の状態から第２の状態へ変化したときに常に一定の期間だけ前記クロック信号の周波数を低くさせるクロック切換回路とを備え、
前記クロック切換回路は、前記第１の信号と、該第１の信号を遅延させた遅延信号とを演算し、前記クロック信号の周波数の変更を指示する第２の信号を前記クロック変換回路に出力する、クロック制御回路。
クロック信号の周波数を変更するクロック変換回路と、
第１の信号に応答して前記クロック変換回路によって前記クロック信号の周波数を低くさせ、前記第１の信号が第１の状態から第２の状態へ変化したときに常に一定の期間だけ前記クロック信号の周波数を低くさせるクロック切換回路とを備え、
前記クロック切換回路は、前記第１の信号と、該第１の信号を計数した計数信号とを演算し、前記クロック信号の周波数の変更を指示する第２の信号を前記クロック変換回路に出力する、クロック制御回路。
前記第１の信号は、記憶素子の記憶内容をリセットするリセット信号である、請求項１または２に記載のクロック制御回路。
クロック信号の周波数を変更するクロック変換回路と、
第１の信号に応答して前記クロック変換回路によって前記クロック信号の周波数を低くさせ、前記第１の信号が第１の状態から第２の状態へ変化したときに常に一定の期間だけ前記クロック信号の周波数を低くさせるクロック切換回路とを備え、
前記クロック切換回路は、前記第１の信号に応答して論理レベルが変化する第２の信号を生成し、前記第２の信号の論理レベルが変化する前後で前記クロック信号の周波数を低くさせる、クロック制御回路。
前記クロック切換回路は、前記第１の信号を遅延させた信号を前記第２の信号とし、前記第１の信号と前記第２の信号をさらに遅延させた遅延信号とを演算し、前記クロック信号の周波数の変更を指示する第３の信号を前記クロック変換回路に出力する、請求項４に記載のクロック制御回路。
前記クロック切換回路は、前記第１の信号を計数した信号を前記第２の信号とし、前記第１の信号と前記第２の信号をさらに計数した計数信号とを演算し、前記クロック信号の周波数の変更を指示する第３の信号を前記クロック変換回路に出力する、請求項４に記載のクロック制御回路。
クロック信号の周波数を変更するクロック変換回路と、
第１の信号に応答して、前記クロック変換回路によって前記クロック変換回路から周波数を低くしたクロック信号を出力させるとともに、前記第１の信号に応答して論理レベルが変化する第２の信号を生成し、前記第２の信号の論理レベルが変化する前後で前記クロック信号の周波数を低くさせるクロック切換回路とを備えた、クロック制御回路。
前記第２の信号は、記憶素子の記憶内容をリセットするリセット信号である、請求項４ないし７のいずれかに記載のクロック制御回路。
前記クロック信号の周波数が所定の周波数以上か否かを判断する判断回路を備え、
前記クロック切換回路は、前記クロック信号の周波数が前記所定の周波数以上であると判断されたとき前記クロック信号の周波数を低くする、請求項１ないし８のいずれかに記載のクロック制御回路。
クロック信号の周波数を変更するクロック変換回路と、
前記クロック信号の周波数が所定の周波数以上か否かを判断する判断回路と、
前記判断回路によって前記クロック信号の周波数が前記所定の周波数以上であると判断されたときに第１の信号に応答して前記クロック変換回路によって前記クロック信号の周波数を低くさせ、前記第１の信号が第１の状態から第２の状態へ変化したときに常に一定の期間だけ前記クロック信号の周波数を低くさせるクロック切換回路とを備える、クロック制御回路。
前記クロック変換回路は、前記クロック制御回路と同一の半導体チップ上に形成された内部回路の一部または全部に対して前記クロック信号の周波数を低くする、請求項１ないし１０のいずれかに記載のクロック制御回路。
前記クロック変換回路は、前記クロック制御回路とは別の半導体チップ上に形成された回路の一部または全部に対して前記クロック信号の周波数を低くする、請求項１ないし１１のいずれかに記載のクロック制御回路。