DE4335604A1

DE4335604A1 - Speicher-Prüfschaltung

Info

Publication number: DE4335604A1
Application number: DE4335604A
Authority: DE
Inventors: James Chan
Original assignee: Brain Power Co
Current assignee: Brain Power Co
Priority date: 1993-10-15
Filing date: 1993-10-19
Publication date: 1995-04-20
Also published as: US5446873A; GB9322190D0; GB2283340A

Description

Die vorliegende Erfindung betrifft eine Speicher-Prüfschaltung zur Überprüfung der Lese- und Schreibdaten in einem Speichermodul, wobei die Speicher-Prüfschaltung weniger Speicherbits als bisher zur effektiven Überprüfung der Lese- und Schreibdaten im Speichermodul belegt.

In einem Speichermodul wird üblicherweise viel Speicherplatz zum Speichern der Prüfbits für die entsprechenden Byte-Adressen benötigt. Die erfindungsgemäße Speicherprüfschaltung verringert erheblich diesen Speicherplatzbedarf und sendet unverzüglich eine ermittelte Fehlerinformation an den Rechner während des Auslesens der Daten, so daß der Rechner sofort über falsch gespeicherte Daten im Speichermodul informiert wird.

In Fig. 1 ist schematisch eine herkömmliche Computeranlage dargestellt mit einem Paritäts-Generator 30 und einer Paritäts- Prüfschaltung 40, die üblicherweise zwischen dem Rechner 10 und dem Speichermodul 20 angeordnet sind, um zu überprüfen, ob die durch den Rechner 10 in das Speichermodul eingeschriebenen Daten korrekt sind. Wenn der Rechner 10 Daten über einen Eingangs-Datenbus 31 in das Speichermodul 20 speichert gemäß der Prüfvorschrift mit gerader oder ungerader Parität, erzeugt der Paritäts-Generator 30 ein Eingangs-Paritätsbit 32 entsprechend dem Ergebnis der Überprüfung des Eingangs- Datenbusses 31. Das Paritätsbit 32 und die Daten des Eingangs- Datenbusses 31 werden im Datenbyte-Speicher 21 bzw. Prüfbit- Speicher 22 des Speichermoduls 20 gespeichert entsprechend dem Lese/Schreib-Steuersignal 12 und einer zugeteilten Adresse auf dem Adressenbus 11 (siehe auch Fig. 2).

Wie Fig. 2 zeigt, weist das Speichermodul 20 zusätzlich zum Datenbyte-Speicher 21 einen Prüfbit-Speicher 22 auf zum Speichern des Eingangs-Paritätsbits 32 des Paritätsgenerators 30. Da jedes Datenwort auf dem Eingangs-Datenbus 31 von einem Eingangs-Paritätsbit 32 begleitet wird, muß das Speichermodul 20 zum Speichern von entweder 8-Bit-, 16-Bit- oder 32-Bit-bei gleichen Adressenraumbedarf Datenbytes aus wenigstens 9 mit dem oder 17 bzw. 33 Speicherelementen bestehen. Dies bedeutet, daß ein sogenanntes 16-Megabyte-Speichermodul einen 16- Megabyte-Speicher und einen 16-Megabit-Speicher aufweist, wobei der 16-Megabit-Speicher ausschließlich dem Speicher der Paritätssignale 32 dient. Es ist klar, daß ein Modul mit einer größeren Speicherkapazität einen größeren Prüfbit-Speicher 22 zur Speicherung der Paritätswerte 32 benötigt.

Bei den herkömmlichen Computeranlagen liefern beim Zugriff des Rechners 10 auf das Speichermodul 20 der Datenbyte-Speicher 21 und der Prüfbit-Speicher 22 des Speichermoduls 20 Auslesedaten entsprechend den Befehlen und der Steuerung des Adressenbusses 11 und des Lese/Schreib-Steuersignals 12 des Rechners 10. Während des Auslesens werden die Daten vom Datenbyte-Speicher 21 sowie der Paritätswert im Prüfbit-Speicher 22 gleichzeitig der Paritäts-Prüfschaltung 40 zugeführt, um jeden vom Ausgangsdatenbus 41 und dem Ausgangs-Paritätsbit 42 der gleichen Adresse ausgelesenen Datensatz dahingehend zu überprüfen, ob ihre Beziehung der Prüfvorschrift entspricht. Wird ein Fehler festgestellt, so erzeugt die Paritäts- Prüfschaltung 14 ein Unterbrechungssignal für den Rechner 10, wodurch dieser über den Fehler unterrichtet wird.

Bei diesem herkömmlichen Verfahren zur Prüfung der im Datenbyte-Speicher 21 des Speichermoduls gespeicherten Daten erfolgt das Prüfverfahren mit der Paritäts-Prüfschaltung 40, um einen Fehler zu ermitteln und den Rechner über den Fehler zu informieren, indem ihm ein Unterbrechungssignal nur dann zugeführt wird, wenn die Daten in der gleichen Adresse neu ausgelesen werden. Dies bedeutet, daß das Speichermodul selbst nicht in der Lage ist, einen Fehler zu finden und diesen Fehler dem Rechner unverzüglich zu melden. Im Gegenteil, der Rechner erfährt das Vorhandensein eines Fehlers erst dann, wenn erneut auf die Daten an der gleichen Adresse zugegriffen wird. Damit läßt sich sagen, daß diese Art des herkömmlichen Speichermoduls 20 nur eine geringe Wirkung in bezug auf eine Fehlerermittlung aufweist.

Es ist Aufgabe der vorliegenden Erfindung, eine Speicher- Prüfschaltung für das Speichermodul einer Computeranlage zur Ermittlung von fehlerhaften Daten zu schaffen, welches erheblich weniger Speicherplatz im Speichermodul benötigt und trotzdem in effektiver Weise die Daten überprüft, wobei nicht nur Speicherplatz eingespart wird, sondern auch die Speicherkosten erheblich reduziert werden.

Die Erfindung schafft also eine Speicher-Prüfschaltung für das Speichermodul einer Computeranlage zur wirksamen Ermittlung aller möglichen Datenfehler, die während des Schreibens einer jeden Datenadresse in das Speichermodul der Computeranlage auftreten können, und zwar jedes Mal, wenn der Computer auf die Daten im Speichermodul zugreift.

Gemäß dem erfindungsgemäß bevorzugten Ausführungsbeispiel ist die Speicher-Prüfschaltung im Speichermodul einer Computeranlage eingebaut, um mögliche Fehler in den im Speichermodul gespeicherten Daten zu ermitteln, wobei sie aus einer Paritäts-Prüfschaltung, einem Bit-Speicher und einem Paritäts-Generator besteht. Der Paritäts-Prüfschaltung werden die Datenbus- und Eingangs-Paritäts-Signale von der Computeranlage zugeführt, um Fehler in den Daten zu ermitteln, die vom Speichermodul ausgelesen werden; eine Steuerung erfolgt durch das Lese/Schreib-Steuersignal der Computeranlage, um ein Ausgangssignal mit entsprechendem Bitwert dem Bit-Speicher zuzuführen, wenn festgestellt wird, daß die Beziehung zwischen den Daten auf dem Datenbus und dem Eingangs-Paritätsbit nicht mit den Werten der Paritäts-Prüfvorschriften übereinstimmt, wonach ein Unterbrechungssignal nach der Feststellung eines derartigen Fehlers dem Computer zugeführt wird.

Im folgenden wird die Erfindung anhand der Zeichnung näher erläutert; es zeigen:

Fig. 1 eine schematische Darstellung des Datenablaufs zwischen der Computeranlage und dem Speichermodul gemäß dem Stand der Technik;

Fig. 2 die schematische dazugehörige Schaltung eines Speichermoduls;

Fig. 3 die schematische Darstellung eines Speichermoduls gemäß der vorliegenden Erfindung, und

Fig. 4 die schematische Darstellung einer Speicher- Prüfschaltung gemäß der vorliegenden Erfindung.

Im folgenden wird die Wirkungsweise einer erfindungsgemäßen Speicher-Prüfschaltung im Zusammenhang mit einer Computeranlage beschrieben, bei der das Lese/Schreib-Verfahren mit einer Überprüfung mit gerader Parität erfolgt.

Fig. 1 zeigt, daß bei einer herkömmlichen Computeranlage mit einer Überprüfung mit gerader Parität der Rechner bzw. Computer 10 die Daten auf einem Datenbus 31 direkt und gleichzeitig dem Speichermodul 20 und dem Generator 30 mit - gerader Parität zuführt, während die Daten in das Speichermodul 20 von dem Rechner 10 eingeschrieben werden. Nach dem Erhalt der Daten vom Rechner 10 erzeugt der Generator 30 ein gerades Paritätsbit 32 entsprechend dem Eingangs-Datenbus 31 und den Vorschriften der Überprüfung mit gerader Parität, wonach dieses dem Speichermodul 20 zugeführt wird. Zur gleichen Zeit liefert der Rechner 10 an das Speichermodul 20 eine Adresse über einen Adressenbus 11 und ein Lese/Schreib-Steuersignal 12, so daß die Daten an einer ausgewählten Adresse im Speichermodul 20 eingeschrieben werden.

In Fig. 3 ist ein Speichermodul 20 gemäß der vorliegenden Erfindung schematisch dargestellt. Das Speichermodul 20 besteht aus einem Datenbyte-Speicher 21 und einer Speicher- Prüfschaltung 50. Der Datenbyte-Speicher 21 dient zum Speichern von Daten, wobei der Computer Daten in den Datenbyte-Speicher 21 einschreiben und wieder auslesen kann. Die Kapazität des Datenbyte-Speichers 21 wird entsprechend der Bit-Zahl und der Kapazität des Speichermoduls in der Computeranlage festgelegt. Dem Datenbyte-Speicher 21 werden die Daten des Datenbusses 31 und des Adressenbusses 11 sowie das Lese/Schreib-Steuersignal 12 zugeführt. Die Daten des Datenbusses 31 werden gemäß den zugeteilten Adressen in den Speicher 21 eingeschrieben oder aus diesem ausgelesen. Zur gleichen Zeit erhält die Speicher- Prüfschaltung 50 die in den Speicher 21 durch den Rechner eingeschriebenen Daten 31 bzw. die aus dem Speicher 21 durch den Rechner 10 ausgelesenen Daten 41 sowie das gerade Paritätsbit 32, das von dem Paritätsgenerator 30 erzeugt worden ist, und das vom Rechner 10 gelieferte Lese/Schreib- Steuersignal 12 und verarbeitet danach die derart eingegebenen Daten, um ein Ausgangsbit 42 gerader Parität zu erzeugen.

Wie Fig. 4 zeigt, besteht die Speicher-Prüfschaltung 50 aus einer Paritäts-Prüfschaltung 51 hinsichtlich gerader Parität, einem Bit-Speicher 52 und einem Paritäts-Generator 53. Wenn der Computer Daten in die Speicher-Prüfschaltung 50 einschreibt, empfängt die Paritäts-Prüfschaltung 51 über den Datenbus 31 Daten vom Rechner 10 und das Eingangsbit 32 gerader Parität, das vom Paritätsgenerator 30 erzeugt worden ist, und wird durch das Lese/Schreib-Steuersignal 12 des Rechners 10 entsprechend gesteuert, so daß die Beziehung zwischen den Daten auf dem Datenbus 31 und dem jeweiligen geraden Paritätsbit 32 nach den Vorschriften der Überprüfung mit gerader Parität überprüft wird. Wird festgestellt, daß die Daten 31 und der Wert des Eingangs-Paritätsbits 32 nicht den Vorschriften dieser Paritätsüberprüfung entsprechen, so sendet die Paritäts- Prüfschaltung 51 unmittelbar einen Bit-Wert entsprechend diesem Datenfehler zum Bit-Speicher 52. Der Bit-Speicher 52 erhält zugleich das Lese/Schreib-Steuersignal 12 des Rechners 10, um das Einschreiben eines derartigen Bit-Wertes zu steuern.

Wenn der Rechner 10 Daten aus dem Speichermodul 20 ausliest, wird der Bit-Speicher 52 durch das Lese/Schreib-Steuersignal 12 des Rechners 10 derart gesteuert, daß der gespeicherte Bit-Wert abgegeben und dem Paritäts-Generator 53 zugeführt wird und zugleich der gespeicherte Bit-Wert im Speicher gelöscht wird. Der Paritäts-Generator 53 erhält zugleich die Daten 41 vom Speicher 21 des Speichermoduls 20 sowie das Lese/Schreib- Steuersignal 12 des Rechners 10 und wird derart gesteuert, daß er ein Bit-Signal 42 entsprechend den Überprüfungsvorschriften abgibt.

Wenn der Bit-Wert im Bit-Speicher 52 einen Datenfehler darstellt, erzeugt der Paritäts-Generator 53 ein Bit-Signal 42, das einem Fehler nach den Prüfvorschriften entspricht, und dieses Bit-Signal 42 wird über den Ausgangsdatenbus 41 des Speichermoduls 20 der Prüfschaltung 40 nach gerader Parität des Rechners zugeführt, wonach die Paritäts-Prüfschaltung 40 das Fehlersignal des Paritäts-Generators 53 der Speicher- Prüfschaltung 50 feststellt und ein Unterbrechungssignal 43 dem Rechner 10 zuführt, wodurch dieser über das Vorhandensein eines Fehlers in den ausgelesenen Daten einer bestimmten Adresse informiert wird.

Da die Speicher-Prüfschaltung nur einen Speicherbedarf von einem Bit benötigt, wenn sie in einem Speichermodul zur Überprüfung der Eingangsdaten verwendet wird, kann der Speicherplatz des Byte-Speichers des Speichermoduls vollständig zum Speichern von Daten eingesetzt werden. Da außerdem der Rechner die Daten aus dem Speichermodul ausliest, informiert die Speicher-Prüfschaltung den Rechner sofort, wenn ein Fehler in den Daten des Byte-Speichers bei einer bestimmten Adresse auftritt. Die Speicher-Prüfschaltung verbessert also ganz erheblich die Wirksamkeit der Datenverarbeitung und die Leistungsfähigkeit des Speichers des Rechners.

Es ist zwar nur ein Ausführungsbeispiel gemäß der Erfindung dargestellt und beschrieben, es sei jedoch betont, daß eine Vielzahl von Veränderungen vorgenommen werden können, ohne den Rahmen der Erfindung zu verlassen. So kann zum Beispiel der Paritäts-Generator der Speicher-Prüfschaltung dergestalt ausgelegt sein, daß er mit ungerader Parität arbeitet, so daß die Speicher-Prüfschaltung auch in Computeranlagen eingesetzt werden kann, die mit ungerader Paritäts-Überprüfung arbeiten.

Claims

Speicher-Prüfschaltung (50), bestehend aus einer Paritäts- Prüfschaltung (51), einem Bit-Speicher (52) und einem Paritäts-Generator (53), die in einem Speichermodul (20) eines Rechners (10) eingebaut sind, zur Ermittlung von Datenfehlern, dadurch gekennzeichnet, daß
die Paritäts-Prüfschaltung (51) die Daten des Datenbusses (31) vom Rechner (10) sowie das vom Paritäts-Generator (30) des Rechners (10) erzeugte Eingangs-Paritätsbit (32) empfängt und durch das Lese/Schreib-Steuersignal (12) des Rechners (10) gesteuert wird, um ein entsprechendes Bitwert- Ausgangssignal dem Bit-Speicher (52) zuzuführen, wenn bei der Überprüfung der Beziehung zwischen den Daten des Datenbusses (31) und dem Eingangs-Paritätsbit (42) festgestellt wird, daß dieses nicht mit den Werten der Paritäts-Prüfvorschriften übereinstimmt;
dem Bit-Speicher (52) das dem Bit-Wert entsprechende Ausgangssignal der Paritäts-Prüfschaltung (51) sowie das Lese/Schreib-Steuersignal (12) des Rechners (10) zugeführt wird, gesteuert durch das Lese/Schreib-Steuersignal (12) derart, daß der gespeicherte Bit-Wert dem Paritäts-Generator (53) zugeführt und das gespeicherte Paritätsbit gleichzeitig im Speicher gelöscht wird;
dem Paritätsgenerator (53) die Daten des Ausgangsdatenbusses (41) des Speichermoduls (20) und das Lese/Schreib- Steuersignal (12) des Rechners (10) zugeführt werden, wobei er derart gesteuert wird, daß er ein Bit-Signal (42) der Paritäts-Prüfschaltung (51) zuführt in Übereinstimmung mit den Prüfvorschriften, so daß die Paritäts-Prüfschaltung (51) der aus dem Speichermodul (20) ausgelesenen Daten auf Fehler überprüft und danach ein Unterbrechungssignal (43) dem Rechner (10) nach der Ermittlung des Fehlers zuführt.