DE3876459T2 - Speicher und deren pruefung. - Google Patents

Speicher und deren pruefung.

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DE3876459T2 DE8888100944T DE3876459T DE3876459T2 DE 3876459 T2 DE3876459 T2 DE 3876459T2 DE 8888100944 T DE8888100944 T DE 8888100944T DE 3876459 T DE3876459 T DE 3876459T DE 3876459 T2 DE3876459 T2 DE 3876459T2
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Description

  • Die vorliegende Erfindung betrifft Speicher und deren Prüfung und stellt einen effizienten Test für Adreßleitungsfehler in einem umfangreichen Speichersystem eines Datenverarbeitungssystems sowie ein Speichersystem, in dem ein solcher Test integriert ist, vor.
  • In der Regel wird es als erforderlich erachtet, alle Teile des Speichers eines Datenverarbeitungssystems im Rahmen eines IPL-Vorgangs sowie zu anderen Zeiten zu prüfen, und daher wird ein als adäquat betrachteter Test in das System integriert - entweder in das eigentliche Speichersubsystem oder in einen anderen Teil des Systems, z.B. in einen Serviceprozessor oder in eine Diagnoseeinheit. Die genaue Beschaffenheit des Tests ist von der Art der Speicherkonfiguration abhängig, sollte aber sowohl das Datenerhaltungsvermögen der Speicherstellen als auch die Funktionsvielfalt des Adressiermechanismus abdecken. Im Rahmen der konventionellen Prüfung wird ein umfassender Test durchgeführt, bei dem alle Teile des Speichers gleichzeitig geprüft werden, und dies kann bei einem großen Speicher dazu führen, daß der Speicher - und folglich das System - über einen längeren Zeitraum nicht für Verarbeitungsvorgänge verfügbar ist. Ein zusätzliches Problem tritt auf, wenn der Speicher mit einem Fehlerkorrektur- und Fehlervermeidungsmechanismus insofern ausgestattet ist, als diese bestimmte Funktionen mit den Daten ausführen und dadurch andere Störungen überlagern können.
  • Die vorliegende Erfindung trennt das Testen von Adressierungsmechanismen von anderen Arten von Speicherprüfungen und stellt einen systembetriebenen Speichertest vor, der das Testen von Adreßleitungen unabhängig von anderen Speicherteilen durch systematisches Testen einer Speicherstelle je Adreßleitung relativ zu einer festgesetzten Stelle ermöglicht, wobei die Adresse der Speicherstelle in Verbindung mit einer speziellen Adreßleitung die der festgesetzten Stelle ist, hingegen das Bit der speziellen Adreßleitung invertiert ist, und zwar durch Schreiben eines Datenmusters an die festgesetzte Stelle und eines divergenten Datenmusters, bevorzugterweise die invertierte Form, an die mit der Adreßleitung in Verbindung stehende Speicherstelle, durch Auslesen der zwei Muster aus der Speicherstelle und der festgesetzten Stelle, wobei der Fehlermechanismus, falls vorhanden, blockiert ist, und durch Vergleichen der zwei erhaltenen Muster, wobei das Verfahren mit umgekehrten Mustern wiederholt wird.
  • Theoretisch spielt es keine Rolle, in welcher Reihenfolge das Verfahren durchgeführt wird, obgleich das nachfolgend beschriebene Verfahren als das zuverlässigste erachtet wird.
  • In bezug auf das Testdatenmuster ist anzumerken, daß mit der Doppelbitkorrektur, die von der fehlerkorrigierenden Code- Logik auf einer Speicherkarte bereitgestellt wird, eine Anzahl von Bits auf einer Karte oder eine größere Anzahl von Bits auf einem Kartenpaar korrigiert werden kann, wobei die größere Anzahl von Bits etwas weniger als doppelt so groß wie die Anzahl von Bits ist, die auf einer einzelnen Karte korrigiert werden kann. Bei dem Adreßtest gemäß der vorliegenden Erfindung wird dann ein Muster generiert, das eine Differenz erzeugt, die größer als diese größere Anzahl von Bits zwischen den an einer getesteten Speicherstelle gespeicherten Daten und irgendeiner Adresse ist, auf die bei einem Adreßleitungsfehler zugegriffen wird. Der Test ermittelt die Wirkung eines Adreßleitungsfehlers außerhalb der Anordnungsmodule und innerhalb eines Kartenpaars und überprüft, ob ein Fehler aufgetreten ist. Der Adreßtest meldet erst dann einen Adreßfehler, wenn eine vorbestimmte Anzahl von Bitfehlern auf einer Karte gefunden wurde. Der Test ist für einzelne als auch für mehrfach auftretende Adreßleitungsfehler gültig. Da während des Tests nur ein Adreßbit für jeden Pfad geändert wird, werden andere fehlerhafte Adreßleitungen erst entdeckt, wenn der Pfad mit solchen fehlerhaften Adreßbits getestet wird. Damit sind selbst bei mehreren Adreßleitungsfehlern die beiden Adressen, die zur Speicherung und zum Auslesen verwendet werden, die einzigen, die ein Adreßbit voneinander entfernt liegen.
  • Die vorliegende Erfindung stellt außerdem ein Speichersystem sowie ein Datenverarbeitungssystem vor, in dem ein solcher Test integriert ist.
  • In dem US-Patent 4.369.511 ist ein Halbleiter-Speicherprüfsystem beschrieben, das einen Testspeicher an einer von einem Nustergenerator erzeugten Adresse liest und die an der Adresse ausgelesenen Daten mit den erwarteten Daten vergleicht. Ein Blockmaskenspeicher wird von einem Teil der Adresse gelesen, und die Vergleichsoperation des Komparators wird von Blockmaskendaten, die aus dem Blockmaskenspeicher gelesen werden, unterdrückt.
  • Die Speicherprüfmethode gemäß dem obigen Patent unterscheidet sich insofern beträchtlich von der vorliegenden Erfindung, als das Patent einen Vergleich der aus einem Speicher gelesenen Daten mit Daten erfordert, die mittels einem Testspeicher 22 generiert und eingespeist und im Komparator 19 verglichen werden.
  • Bei dem Verfahren gemäß dem vorliegenden Patent werden Daten an Adreßstellen gespeichert, die sich in einem Bit unterscheiden, und die Daten werden an den beiden Stellen ausgelesen und miteinander verglichen. im Gegensatz zu den Verfahren gemäß dem Stand der Technik wird bei diesem Verfahren kein zweiter Speicher zur Generierung eines erwarteten Speichermusters verwendet.
  • Das US-Patent 4.404.519 stellt ein Verfahren und Einrichtungen zum Testen von Daten in einer Speicheranordnung vor, welche in einer großintegrierten Schaltung eingebettet ist. In den Verfahren und Einrichtungen des Patents ist keine Beschreibung des bzw. kein Hinweis auf das Verfahren zum Testen von Adreßleitungen gemäß der vorliegenden Erfindung vorhanden.
  • In dem US-Patent 4.429.389 ist ein Testmuster-Adreßgenerator vorgestellt, der spezielle Adreßmuster generiert, in denen ein Adreßgenerator komplementiert und dann in einer Reihe inkrementeller-komplementärer Aktionen inkrementiert wird, so daß alle Kombinationen von Reihen- und Spaltentreibern in der getesteten integrierten Speicherschaltung geprüft werden.
  • In dem Patent wird nicht das Verfahren zum Testen von Adreßleitungen gemäß der vorliegenden Erfindung behandelt, bei dem jedes Adreßleitungsbit separat in einem Test mit zwei Durchläufen getestet wird, in dem divergierende Daten an der Testadresse gespeichert werden, sowie an der Adresse, an der Daten im Falle eines Adreßleitungsfehlers für das getestete Adreßbit gespeichert werden würden.
  • In dem US-Patent 4.559.626 wird eine Prüfeinrichtung zum Testen von Speichern mit einem internen Speicher vorgestellt, in dem Datenmuster für den Vergleich mit Datenmustern gespeichert werden, die sich in einem getesteten Speicher befinden. Die Muster werden aus dem internen Speicher der Prüfeinrichtung und dem getesteten Speicher ausgelesen und miteinander verglichen.
  • In dem Patent wird nicht das Verfahren zum Testen von Adreßleitungen gemäß der vorliegenden Erfindung behandelt, bei dem jedes Adreßleitungsbit separat in einem Test mit zwei Durchläufen getestet wird, bei dem divergierende Daten an der Testadresse sowie an der Adresse gespeichert werden, in der die Daten im Falle eines Adreßleitungsfehlers für das gerade getestete Adreßbit gespeichert werden würden.
  • Der Test gemäß der vorliegenden Erfindung ist ein einfaches und effizientes Verfahren, das eindeutige Fehlerinformationen für jeden Adreßbitfehler im Speichersystem zur Verfügung stellt.
  • Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf ein Ausführungsbeispiel beschrieben, das in den beiliegenden Zeichnungen dargestellt ist und in welchen:
  • Fig. 1 ein vereinfachtes Blockschaltbild eines Systems mit einem Speicher darstellt, der das Prüfverfahren gemäß der vorliegenden Erfindung unterstützt;
  • Fig. 2 ein Logikschaltbild des Datenflusses einschließlich der Adreßinformationen einer Speicherkarte darstellt, die mit dem Verfahren gemäß der vorliegenden Erfindung getestet werden kann;
  • Fig. 3 eine schematische Darstellung einer Adreßbusstruktur zeigt, die mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung verwendet werden könnte; und
  • Fig. 4 ein Flußdiagramm des bevorzugten Prüfverfahrens der vorliegenden Erfindung darstellt.
  • In Datenverarbeitungssystemen mit Prozessoren und Speichersystemen gemäß Fig. 1 besteht die Notwendigkeit, die Adreßleitungen im Speichersystem auf geeignete Weise zu testen, um sicherzustellen, daß eine richtige Adressierung der Speicheranordnung erfolgt. Fig. 1 ist ein einfaches Blockschaltbild, aus dem hervorgeht, daß der Prozessor 10 über Daten-, Adreß-, Fehler- und Steuerleitungen 14 mit dem Speichersystem 12 verbunden ist.
  • In diesem Zusammenhang wird darauf hingewiesen, daß der Prozessor 10 und das Speichersystem 12 auf verschiedene Weise von Systemen implementiert werden können, die gegenwärtig von zahlreichen Hardware-Herstellern, z.B. von IBM, angeboten werden. Beispielsweise könnte als Prozessor der Prozessor eines Systems IBM /370 mit seinem eigenen internen Speichersystem oder ein System IBM 3880 Modell 23 mit einem Cache- Speichersystem 12 oder einem Speichersubsystem, das auch zur Steuerung von DASD-Einheiten (DASD - Direktzugriffsspeichereinheit) dient, eingesetzt werden.
  • Bei Prüfverfahren zur Speicheradressierung gemäß dem stand der Technik werden eindeutige Daten - z.B. ein Inkrementmuster oder die Adresse - an jeder Speicherstelle gespeichert, beginnend mit der niedrigsten Adresse bis hin zur höchsten Adresse. Jede Speicherstelle wird gelesen und verglichen, um sicherzustellen, daß die Stelle nicht durch einen Schreibvorgang an einer anderen Stelle überlagert wurde. Das gleiche Muster (oder das umgekehrte Muster) wird dann beginnend an der höchsten Adresse bis hin zur niedrigsten Adresse geschrieben. Die Daten werden erneut gelesen und verglichen, um sicherzustellen, daß die Daten nicht durch einen Schreibvorgang an irgendeiner anderen Stelle überschrieben wurden. Adreßleitungsfehler werden entweder durch eine Paritätsprüfung oder durch Vergleich eines aus der Speicheranordnung gelesenen und nicht mit dem erwarteten Datenmuster übereinstimmenden Datenmusters festgestellt. Mit diesem Prüfverfahren für Adreßleitungsfehler wird auch eine große Anzahl von Datenfehlern in einer Anordnung ermittelt. Eine Reihe der oben genannten Patente gemäß dem Stand der Technik verwendet diese Art der Speicherprüfung.
  • Mit der vorstehend beschriebenen Prüfmethode ist die zur Prüfung eines großen Speichers (z.B. 256 MB) erforderliche Zeitdauer äußerst lang. Beispielsweise müssen für die Prüfung eines 256 MB großen Speichers 1 Stunde, 48 Minuten und 32 Sekunden veranschlagt werden. Das Verfahren der vorliegenden Erfindung besteht darin, die Abhängigkeit von den Daten beim Prüfen der Adreßleitungen weitestgehend zu eliminieren. Mit diesem Verfahren kann die Prüfung der Adreßleitungen in nur einer Sekunde durchgeführt werden. Nach erfolgreicher Durchführung der Adressierungsprüfung muß eine separate Datenprüfung durchgeführt werden, doch eine solche Datenprüfung kann parallel zum normalen Systembetrieb ausgeführt werden.
  • Unter Bezugnahme auf Fig. 2 wird nun eine typische Speicherkarte 16 beschrieben, auf der die Adreßleitungen zwischen den Puffern 20, 22 und 24 sowie die Speicheranordnungen 26 a, b, c und d getestet werden. Auf Karte 16 ist außerdem ein Satz bidirektionaler Treiber 28 zur Steuerung der Datenübertragung von und zu den Karten vorhanden. Die Steuerleitungen sind als Eingänge für Steuerblock 18 angeschlossen, der die Lese-, Schreib- und Prüfvorgänge, Aktivierung, Kartenwahl sowie Adressierung der Speicheranordnungen 26 a, b, c und d auf Karte 16 steuert.
  • Die obige Diskussion in bezug auf die Hardwareumgebung, insbesondere die Beschreibung in bezug auf Fig. 1 und 2, dient zur Skizzierung eines typischen Systems, in welchem das Verfahren gemäß vorliegender Erfindung effizient eingesetzt werden kann.
  • Fig. 3 zeigt, daß eine typische Adreßbusstruktur für ein Subsystem mit großem Speicher 24 Bits enthalten kann, wobei 20 Bits nur einmal vorkommende Stellen auf jeder Karte adressieren und 4 Bits zur Kartenwahl dienen. Damit wären 16 Karten mit jeweils 1 Mio. adressierbaren Speicherstellen möglich.
  • Die in Fig. 3 gezeigte Adreßbusstruktur dient nur der Veranschaulichung eines typischen Adressierschemas für einen großen Speicher und stellt keineswegs die Grenze für die Anwendbarkeit der vorliegenden Erfindung dar.
  • Das Verfahren der vorliegenden Erfindung soll nun unter Bezugnahme auf ein bevorzugtes Ausführungsbeispiel beschrieben werden, das im Flußdiagramm gemäß Fig. 4 dargestellt ist.
  • Wenn eine Adreßleitungsprüfung durchgeführt werden soll, wird eine entsprechende Anforderung an den für die Speichersteuerung zuständigen Prozessor 10 im Speichersubsystem übermittelt. Der Speichersteuerungsprozessor 10 beginnt dann die Adreßprüfung, indem er ein erstes Bit in der Adresse auf eine Eins als aktive Adreßleitung setzt. Ein erstes Datenmuster, z.B. ein aus lauter Nullen bestehendes Datenmuster, wird dann an dieser aktiven Adreßleitungsposition gespeichert.
  • In jedem Schritt dieses Prozesses werden normale Hardwarefehlerprüfungen, z.B. Paritätsprüfungen, durchgeführt, um sicherzustellen, daß keine anderen, nicht mit der Adreßprüfung im Zusammenhang stehenden Fehler aufgetreten sind, welche die Ergebnisse der gerade durchgeführten Adreßprüfung verfälschen könnten. Als nächstes wird ein anderes Datenmuster mit einer gegenüber dem ersten Muster maximalen Mustertrennung in der inaktiven Adreßleitungsposition für das getestete Adreßbit gespeichert.
  • Beispielsweise könnte ein aus lauter Einsen bestehendes Datenmuster an der Adresse Null gespeichert werden, wobei die aktive Adreßleitungsposition und das Testbit das niederwertigste Bit der Adresse darstellen.
  • In bezug auf Fig. 3, welche den Aufbau der Adresse auf dem Adreßbus zeigt, wäre die niederwertigste Adreßbitposition mit Bit 23 gekennzeichnet. Mit gesetztem Bit 23 wäre die aktive Adreßleitungsposition die Adresse 1, und die inaktive Adreßleitungsposition wäre die Adresse 0. Wie bereits zuvor werden auch hier normale Hardwarefehlerkorrekturen durchgeführt. Wenn zu irgendeinem Zeitpunkt während dieses Prozesses im Rahmen einer Hardwarefehlerprüfung ein Fehler auftritt, wird die Prüfung beendet, und ein generierter isolationsschlüssel gibt die Ursache des Fehlers an.
  • Als nächstes werden die Fehlerkorrekturschaltungen im Speichersystem deaktiviert, und die an den inaktiven und aktiven Adreßleitungspositionen gespeicherten Daten werden dann gelesen und verglichen. Die Daten werden Bit für Bit verglichen, und anschließend wird die Gesamtzahl der fehlerhaften Datenbits ermittelt.
  • Eine bestimmte Anzahl von zulässigen Datenbitfehlern wird festgelegt, die das System ermitteln und korrigieren kann. Wenn die Anzahl der fehlerhaften Datenbits bei irgendeinem Vergleich diese vorbestimmte Anzahl überschreitet, wird ein Adreßleitungsfehler angezeigt, und der Test wird mit einem entsprechenden Fehlercode beendet. in einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung sind sechs Fehler pro Karte zulässig, bevor ein Adreßleitungsfehler gemeldet wird.
  • Wenn nicht alle Adreßleitungen getestet wurden, wird mit der Prüfung des nächsten Bits in der Adresse als aktive Leitung fortgefahren, und die oben aufgeführten Schritte werden wiederholt. Diese Schritte werden wiederholt, bis alle Adreßbits an der Speicheradresse für eine bestimmte Karte getestet wurden. Zu beachten ist, daß beim Testen der jeweils nächsten Karte eine Änderung der Kartenwählbits erfolgt, die sich an werthöherer Adresse befinden, und daß jedes der 20 niederwertigen Adreßbits wie oben beschrieben für jede Karte im System erneut getestet werden muß.
  • Nach Abschluß des ersten Durchlaufs für alle Adreßleitungen im System erfolgt ein zweiter Durchlauf, in dem die aktive Adreßleitung erneut auf das niederwertige Adreßbit gesetzt wird, und das zweite Datenmuster, z.B. ein aus lauter Nullen bestehendes Datenmuster, in der Adresse Null der inaktiven Adreßleitungsposition gespeichert wird, und das Datenmuster, das in der inaktiven Adreßleitungsposition in dem ersten Durchlauf gespeichert wurde, jetzt in der aktiven Adreßleitungsposition gespeichert wird, z.B. ein aus lauter Nullen bestehendes Datenmuster in Adresse Eins. Wie bereits zuvor ist das niederwertige Adreßbit, auf das verwiesen wird (siehe Fig. 3), Bit 23. Außerdem werden wie zuvor Hardwarefehlerprüfungen wie z.B. Paritätsprüfungen durchgeführt, um sicherzustellen, daß keine anderweitigen Fehler die ggf. vorhandenen Fehler überlagern, die im Rahmen des durchgeführten Tests ermittelt werden.
  • Wie beim ersten Durchlauf werden die in den beiden Adressen gespeicherten Daten anschließend gelesen und Bit für Bit verglichen; danach wird die Anzahl der fehlerhaften Bits gezählt, um festzustellen, ob die vorbestimmte Anzahl zulässiger und korrigierbarer Fehler überschritten wurde. Wurde eine solche Anzahl von fehlerhaften Bits überschritten, wird die Prüfung mit einem Fehlercode beendet, der auf einen Adreßleitungsfehler hinweist.
  • Wurden nicht alle Adreßleitungen im zweiten Durchlauf geprüft, wird das nächste Adreßbit zur aktiven Adreßbitposition, und der zweite Durchlauf wird für diese nächste Bitposition in der Adresse durchgeführt.
  • Die Schritte werden für den zweiten Durchlauf wiederholt, bis alle Adreßbits in der Adresse vollständig geprüft wurden. Es wird darauf hingewiesen, daß eine unabhängige Prüfung der Kartenwählbits im oberen Adreßbereich insofern erforderlich ist, als jede Karte separat für alle aktiven Adreßleitungen auf dieser Karte getestet werden muß: damit werden die zwanzig Adreßleitungen unabhängig und separat für jede gewählte Karte getestet.
  • Wie bereits zuvor angemerkt wurde, ist die obige Reihenfolge die bevorzugte, jedoch nicht die einzig mögliche dieser Theorie, nach der diese Vorgänge ausgeführt werden. Bei der vorgenannten Reihenfolge wird fast umgehend ein Adreßleitungsfehler gemeldet, so daß der Test gestoppt werden könnte, doch die gesamte Prüfzeit ist so kurz, daß dies im Grunde kein wesentliches Kriterium ist. Der Test könnte so aufgebaut werden, daß an jeder benutzten Speicherstelle ein Vergleich mit einer bestimmten Reihenfolge der Muster durchgeführt wird, bevor ein anderer Vergleich mit umgekehrten Mustern durchgeführt wird. Dies könnte bedeuten, daß an der festgesetzten Stelle nur zwei Schreibvorgänge erforderlich sind, d.h. ein Schreibvorgang für jede Reihenfolge der Muster.
  • Ferner ist anzumerken, daß die Kartenwählleitungen im oberen Adreßbereich - und dies könnten abhängig von dem Speicheraufbau Wählleitungen von Modulen oder untergeordneten Einheiten sein - durch gesonderte Auswahlprüfungen geprüft werden sollten, bevor die Adreßleitungsprüfung, die Gegenstand der vorliegenden Erfindung ist, durchgeführt wird.
  • Außerdem wird darauf hingewiesen, daß die Anzahl der zulässigen Datenbitfehler von den Fehlerkorrekturfunktionen des Speichersystems und die Anzahl Ersatzspeicherstellen pro Karte / Modul / untergeordneter Einheit (wie beschrieben) von der Anzahl der Ersatzchips auf jeder Speicherkarte abhängig ist. Wenn beispielsweise eine Doppelbitkorrektur von einem Speichersystem bereitgestellt wird und jede Speicherkarte über einen Ersatzchip verfügt und ein Bit auf jedem Chip gelesen wird, sind bis zu drei Datenfehler zulässig.
  • Oberflächlich betrachtet ist die Adreßleitungsprüfung der vorliegenden Erfindung nur für Speichersysteme gültig, in denen jede Adreßleitung mehr Speicherstellen als die Anzahl zulässiger Datenbitfehler wie oben erläutert partiell auswählt.
  • Obwohl die Erfindung insbesondere unter Bezugnahme auf ein bevorzugtes Ausführungsbeispiel beschrieben und veranschaulicht wurde, dürfte dem Fachmann klar geworden sein, daß zahlreiche Änderungen in der Form und im Detail vorgenommen werden können, ohne grundsätzlich vom Geltungsbereich der nachstehenden Ansprüche abzuweichen.

Claims (7)

1. Systembetriebener Speichertest, der aufweist: das Testen von Adreßleitungen unabhängig von anderen speicherteilen durch systematisches Testen einer Speicherstelle je Adreßleitung relativ zu einer festgesetzten Stelle, an der die Adresse der Speicherstelle in Verbindung mit einer speziellen Adreßleitung die der festgesetzten stelle ist, hingegen das Bit der speziellen Adreßleitung invertiert ist, durch Schreiben eines Datenmusters an die festgesetzte Stelle und eines divergenten Datenmusters, bevorzugterweise die invertierte Form, an die mit der Adreßleitung in Verbindung stehende Speicherstelle, durch Auslesen der zwei Muster aus der Speicherstelle und der festgesetzten Stelle, wobei der Fehlermechanismus, falls vorhanden, blockiert ist, und durch Vergleichen der zwei erhaltenen Muster, wobei das Verfahren mit umgekehrten Mustern wiederholt wird.
2. Test nach Anspruch 1, der die folgenden Stufen aufweist:
Schreiben eines ersten Bitmusters an die Speicherstelle mit einer Adresse, die mit gesetztem Testbit gebildet wurde;
Schreiben eines zweiten Bitmusters an die festgesetzte Stelle mit einer Adresse, die mit nichtgesetztem Testbit gebildet wurde;
Lesen der Daten an beiden Adressen;
Überprüfen auf eine vorbestimmte Anzahl von Bitfehlern, die einen permanenten Fehler bilden;
Wiederholen der obigen Schritte für jedes Bit an der Adresse, bis alle Adreßleitungen getestet wurden;
Schreiben des ersten Datenmusters an die festgesetzte Stelle mit der Adresse, die mit nichtgesetztem Testbit gebildet wurde;
Schreiben des zweiten Datenmusters an die Speicherstelle mit der Adresse, die mit gesetztem Testbit gebildet wurde;
Lesen der Daten an beiden Adressen;
Überprüfen auf eine vorbestimmte Anzahl von Bitfehlern, die einen permanenten Fehler bilden und
Wiederholen der obigen Schritte für jedes Bit an der Adresse, bis alle Adreßleitungen getestet wurden.
3. Test nach Anspruch 2, bei welchem das erste Bitmuster ein Muster mit lauter Nullen ist, und das zweite Bitmuster ein Muster mit lauter Einsen ist.
4. Test nach Anspruch 2, bei welchem der Speicher eine Anordnung mit mehreren Speicherkarten ist, und bei welchem die vorbestimmte Anzahl von Bitfehlern, die einen permanenten Fehler bilden, sechs Fehler je Karte in der Anordnung mit mehreren speicherkarten ist.
5. Test nach Anspruch 4, welcher weiters die folgenden Stufen aufweist:
Wählen einer speicherkarte in der großen Speicheranordnung durch Setzen einer oder mehrerer vorbestimmter Kartenwähl leitungen und
Wiederholen jedes der obigen Schritte zum separaten Überprüf en von Adreßleitungsfehlern jeder Karte in der großen Speicheranordnung.
6. Speichersystem, welches einen Test nach einem der vorigen Ansprüche einschließt.
7. Datenverarbeitungssystem, welches einen Speicher aufweist und einen Test nach einem der vorigen Ansprüche 1 bis 5 einschließt.
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