DE4334427C2 - Feldeffekttransistor und Verfahren zur Herstellung eines Feldeffekttransistors - Google Patents

Feldeffekttransistor und Verfahren zur Herstellung eines Feldeffekttransistors

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Description

Die vorliegende Erfindung betrifft Feldeffekttransistoren und ins­ besondere einen Feldeffekttransistor, bei dem eine Oberflächenver­ armungsschicht, welche in der Nachbarschaft einer Gate-Elektrode hergestellt ist und Eigenschaften der Vorrichtung beeinflußt, so gesteuert wird, daß eine Gate-Impulsantwortverzögerung, ein Zu­ wachs an Source-Widerstand (Rs) und eine durch einen hohen Si­ gnaleingang hervorgerufene Kanalkonzentration unterdrückt werden. Die Erfindung bezieht sich auch auf ein Verfahren zur Herstellung des Feldeffekttransistors.
Fig. 7 zeigt eine Schnittansicht eines typischen Feldeffekttran­ sistors mit schwach dotierter Drain (im nachfolgenden als LDD-FET (d. h. "lightly doped drain field effect transistor") bezeichnet). In Fig. 7 bezeichnet das Bezugszeichen 1 ein semi-isolierendes GaAs-Substrat. Eine Gate-Elektrode 4, eine Source-Elektrode 2, und eine Drain-Elektrode 3 sind auf dem GaAs-Substrat angeordnet. Ein GaAs-Bereich 6 vom N-Typ mit geringer Ladungsträgerkonzentration (im nachfolgenden als N-GaAs-Bereich bezeichnet), welcher als Ka­ nalbereich dient, ist unterhalb der Gate-Elektrode 4 im GaAs-Sub­ strat 1 angeordnet. Die GaAs-Bereiche 8a und 8b vom N-Typ mit ho­ her Ladungsträgerkonzentration (im nachfolgenden als N⁺GaAs-Berei­ che bezeichnet), welche als Source- und Drainbereich dienen, sind unterhalb der Source-Elektrode 2 bzw. der Drain-Elektrode 3 im GaAs-Substrat 1 angeordnet. Die GaAs-Bereiche 7 vom N-Typ mit mittlerer Konzentration (im nachfolgenden als N′-GaAs-Bereiche be­ zeichnet) 7 sind zwischen dem N⁺-GaAs-Source- und Drainbereich 8a und 8b, welche die N-GaAs-Bereiche 6 umgeben, angeordnet.
Fig. 8(a) bis 8(d) zeigen Schnittansichten, welche schematisch ein Verfahren zur Herstellung des LDD-FET aus Fig. 7 darstellen. In den Figuren bezeichnet das Bezugszeichen 9 einen SION-Film.
Wie in Fig. 8(a) dargestellt, werden anfänglich Si-Ionen in das semi-isolierende GaAs-Substrat 1 implantiert, um den aktiven Be­ reich 6 vom N-Typ zu bilden. Dann wird auf einem Teil des aktiven Bereichs 6 unter Zuhilfenahme eines hochwärmebeständigen Metalls wie etwa WSi (Wolframsilizid) die Gate-Elektrode 4 gebildet.
In dem Schritt von Fig. 8(b) werden Si-Ionen unter Verwendung der Gate-Elektrode 4 als Maske implantiert, um den N′-Bereich 7 zu bilden.
In dem Schritt aus Fig. 8(c) wird ein SION-Film 9 auf der Gate- Elektrode 4 und auf dem N′-Bereich 7 aufgedampft, und Si-Ionen werden implantiert, um den N⁺-Bereich 8 zu bilden.
Nach dem Entfernen des SION-Films 9 werden die Source- und die Drain-Elektrode 2 und 3 auf dem N⁺-Bereich 8 mit einem vorgegebe­ nen Abstand gebildet, womit der LDD-FET wie in Fig. 8(d) darge­ stellt fertiggestellt ist.
Fig. 9 zeigt eine Schnittansicht, welche einen FET mit einer Gate- Vertiefung darstellt. In der Fig. 9 bezeichnen gleiche Bezugszei­ chen wie in Fig. 7 gleiche oder entsprechende Teile. Bezugszeichen 10 bezeichnet eine Vertiefung. Die Fig. 10(a)-10(d) stellen Verfahrensschritte zur Herstellung des FET aus Fig. 9 dar.
Anfänglich werden Si-Ionen, wie in Fig. 10(a) dargestellt, in einen vorgegebenen Bereich eines semi-isolierenden GaAs-Substrats 1 implantiert, um einen N-Halbleiter 6 und eine N⁺-Halbleiter­ schicht 8 zu bilden.
In dem Schritt aus Fig. 10(b) werden die Source- und die Drain- Elektrode 2 und 3 mit vorgegebenem Abstand auf der N⁺-Halbleiter­ schicht 8 gebildet.
Sodann wird ein (nicht weiter dargestellter) Abdeckfilm auf die gesamte Oberfläche abgeschieden, und in einem Mittelteil des Ab­ deckfilms wird eine Öffnung gebildet. Unter Verwendung des Abdeck­ films als Maske werden Abschnitte der Halbleiterschichten 6 und 8 weggeätzt, wodurch eine Vertiefung 10 mit einer vorgeschriebenen Tiefe wie in Fig. 10(c) gezeigt gebildet wird.
Zuletzt wird in der Vertiefung 10 eine Gate-Elektrode 4 gebildet, womit der FET wie in Fig. 10(d) gezeigt fertiggestellt ist.
Da die Oberflächenkonzentration der aktiven Schicht 6 bei dem oben beschriebenen LDD-FET aus Fig. 7 und bei dem FET mit versenktem Gate aus Fig. 9 gering ist, ist eine Oberflächenverarmungsschicht dick und wird von Oberflächenzuständen beeinträchtigt, was in un­ erwünschten Gate-Impulsantwortverzögerungen während eines Hochfre­ quenzbetriebs, einem Zuwachs im Source-Widerstand Rs und einer Ka­ nalkonzentration bei einem hohen Signaleingang resultiert. Diese Probleme werden im folgenden in Hinsicht auf den FET mit versenk­ tem Gate unter Bezugnahme auf Fig. 11 beschrieben.
In Fig. 11 sind Oberflächenzustände 20 mit hoher Dichte an der Oberfläche der GaAs-Kanalschicht 6 im Zentrum des verbotenen GaAs- Bandes positioniert und wiederholen Elektronen-Einfang und Elek­ tronen-Emission in Abhängigkeit von Änderungen der Gate-Vorspan­ nung Vgs. Die Zeitkonstante der Elektronenemission beträgt unge­ fähr mehrere Millisekunden, und keine Elektronenemission folgt auf den Elektronen-Einfang im Hochfrequenzband, wie dem Mikrowellen­ band. Da die Zeitkonstante des Elektronen-Einfangs jedoch bedeu­ tend kürzer ist als die Zeitkonstante der Elektronen-Emission, verbleibt eine große Zahl von eingefangenen Elektronen an der Oberfläche in der Nähe des Gate 4 während des Betriebs mit hoher Amplitude von Vgs, welche als eine Vorrichtung mit hohem Ausgang stationär ist. Daher vergrößert sich die Oberflächenverarmungs­ schicht 21 in der Nachbarschaft des Gate 4. Falls die Kanalschicht 6 zum Übergangszeitpunkt oder dergleichen wie in Fig. 11 von der Verarmungsschicht 21 blockiert wird, wird der FET unvorteilhaft abgeschaltet. Selbst wenn der FET im EIN-Zustand verbleibt, verur­ sacht die Verarmungsschicht 21 eine Kanalkonzentration, d. h. die Verarmungsschicht verengt den Kanal zwischen der GaAs-Oberfläche und dem Substrat 1, was in einer schlechten Linearität der Ein­ gangs-Ausgangseigenschaften und geringem Sättigungsausgang resul­ tiert. Des weiteren ereignet sich in Fällen von vereinzeltem Im­ pulseingang ein sogenanntes Gate-Lag.
Fig. 18 zeigt eine Schnittanschicht eines FET mit einer Gate-Ver­ tiefungsstruktur. In der Figur bezeichnet das Bezugszeichen 21 ein GaAs-Substrat. Eine aktive N-Schicht 22 ist auf dem GaAs-Substrat 1 angeordnet. Eine aktive N⁺-Schicht 23 ist auf der aktiven N-Schicht 22 angeordnet. Eine Source-Elektrode 27 und eine Drain- Elektrode 26 sind in Abstand voneinander auf der aktiven N⁺-Schicht 23 angeordnet. Ein Vertiefung 30 wird durch Wegätzen von Abschnitten der aktiven N-Schicht 22 und der aktiven N⁺-Schicht 23 gebildet. Eine T-förmige Gate-Struktur mit einer unteren WSi-Gate- Elektrode 28 und einer oberen Au-Gate-Elektrode 29 ist auf einem Teil der aktiven N-Schicht 22 in der Vertiefung 30 angeordnet. Die gesamte Oberfläche der Struktur mit Ausnahme der Source- und der Drain-Elektrode 26 und 27 ist mit SION-Filmen 41 und 42 bedeckt, welche mit der CVD-Methode gebildet werden.
Die Verfahrensschritte zur Herstellung des FET aus Fig. 18 sind in den Fig. 19(a)-19(h) dargestellt. In den Figuren bezeichnen glei­ che Bezugszeichen wie in Fig. 18 gleiche Teile. Das Bezugszeichen 31 bezeichnet einen Abdeckfilm, 32 bezeichnet einen SiO₂-Film, und 33 bezeichnet eine SiO-Seitenwand.
Anfangs werden Ionen in das GaAs-Substrat 21 implantiert, um die aktive N-Schicht 22 und die aktive N⁺-Schicht 23 zu bilden. Dann werden ein SiO₂-Film 32 und ein Abdeckfilm 31 aufeinanderfolgend auf die Halbleiterschicht 23 abgeschieden, und im Abdeckfilm 31 wird eine Vertiefungs-Strukturierung 31 gebildet (Fig. 19(a)).
Unter Verwendung des Abdeckfilms 31 als Maske wird ein Abschnitt des SiO₂-Films 32 weggeätzt. Dann werden Abschnitte der Halbleiter­ schichten 23 und 22 unter Verwendung des Abdeckfilms 31 und des SiO₂-Films 32 als Maske weggeätzt, um eine Vertiefung 30 mit einer vorgegebenen Tiefe zu bilden (Fig. 19(b)).
Nach dem Entfernen des Abdeckfilms 31 wird ein SiO₂-Film 33 in der Vertiefung 30 und auf dem SiO₂-Film 32 abgeschieden (Fig. 19(c)).
Dann wird der SiO₂-Film 33 selektiv geätzt, um die Seitenwände 33a in der Vertiefung 30 zu bilden (Fig. 19(d)).
Ein WSi-Film 28 und ein Au-Film 29 werden aufeinander folgend auf die Bodenfläche der Vertiefung 30, auf die Seitenwände 33a und auf den SiO₂-Film 32 abgeschieden (Fig. 19(e)).
Eine Abdeckstrukturierung 31 wird auf dem Au-Film 29 gegenüber der Vertiefung 30 gebildet, und der Au-Film 29 und der WSi-Film 28 werden unter Verwendung der Abdeckstrukturierung 31 als Maske ge­ ätzt (Fig. 19(f)).
Nach dem Entfernen der Abdeckstrukturierung 31 werden die SiO₂- Seitenwände 33a und der SiO₂-Film 32 vollständig weggeätzt (Fig. 19(g)).
Zur Fertigstellung des FET werden auf der aktiven N⁺-Schicht 23 die Source- und die Drain-Elektrode 26 und 27 gebildet (Fig. 19(h)).
Fig. 20 zeigt eine Schnittansicht des FET mit versenktem Gate wäh­ rend des Betriebs mit hoher Amplitude. In Fig. 20 bezeichnet das Bezugszeichen 35 eine Verarmungsschicht im AUS-Zustand des FET, 36 bezeichnet die Verarmungsschicht im EIN-Zustand, und 37 bezeichnet die Verarmungsschicht im Übergangszustand.
Es wird nun eine Beschreibung des Betriebs dieses FET gegeben un­ ter der Annahme, daß die Source geerdet ist. Wenn an das Gate des FET eine negative Spannung gelegt wird, d. h. wenn der FET sich im EIN-Zustand befindet, erstreckt sich die Verarmungsschicht von der Gate-Elektrode. Wenn an das Gate eine positive Spannung gelegt wird, d. h. wenn sich der FET im AUS-Zustand befindet, verringert sich die Verarmungsschicht. Durch diesen Vorgang wird der elektri­ sche Leistungseingang an die Gate-Elektrode (28 und 29) verstärkt und von der Drain-Elektrode 27 abgezogen. Während des Betriebs mit hoher Frequenz und hoher Amplitude wird jedoch die der Gate-Elek­ trode gegenüberliegende Verarmungsschicht erweitert und der Kanal wird verengt, da von Oberflächenzuständen mit hoher Dichte an der GaAs-Oberfläche Elektronen eingefangen werden.
Aufgrund der geringen Oberflächenkonzentration der aktiven Schicht ist die Oberflächenverarmungsschicht bei dem oben beschriebenen LDD-FET und dem FET mit versenkter Gate dick und wird von den Oberflächenzuständen beeinträchtigt, was während des Hochfrequenz­ betriebs in unerwünschter Gate-Impulsantwortverzögerung, Anwachsen des Source-Widerstands Rx und Kanalkonzentration bei hohem Signaleingang resultiert. Insbesondere während eines Betriebs mit hoher Frequenz und hoher Amplitude beeinträchtigt die Kanalkonzen­ tration die Linearität der Eingangs-Ausgangseigenschaften und ver­ ringert die Sättigungsleistung. Des weiteren nimmt der Gate-Lag, welcher sich bei einem Einzelimpuls-Eingang ereignet, beträchtlich zu.
Es ist die Aufgabe der vorliegenden Erfindung, einen FET zu schaffen, welcher die Dicke der Oberflächenverarmungs­ schicht steuert, um ihren Einfluß auf die Eigenschaften der Vor­ richtung zu verringern und dadurch die Gate-Impulsantwortverzöge­ rung während des Betriebs mit hoher Frequenz, die Erhöhung des Source-Widerstands Rx und die Kanalkonzentration bei hohem Si­ gnaleingang zu unterdrücken, sowie ein Ver­ fahren zur Herstellung eines solchen FET anzugeben.
Diese Aufgabe ward durch einen Feldeffekttransistor gemäß Anspruch 1, 4, 7, 10 und 14 bzw. ein Verfahren zur Herstellung eines Feld­ effekttransistors gemäß Anspruch 2, 6, 9, 12 und 15 gelöst.
Gemäß einer ersten Ausführungsform der vorliegenden Erfindung werden bei einem Verfahren zur Herstellung eines FET mit schwach dotierter Drain-Struktur (LDD = "lightly doped drain") Ionen bei geringer Beschleunigungsenergie bis zu einer hohen Konzentration unter Ver­ wendung einer auf der aktiven Schicht gebildeten Gate-Elektrode oder Pseudo-Gate-Elektrode als Maske in die aktive Schicht implan­ tiert, um auf den gegenüberliegenden Seiten der Gate-Elektrode oder der Pseudo-Gate-Elektrode dünne Bereiche mit hoher Ladungs­ trägerkonzentration zu bilden. Da bei dem solcherart hergestellten FET eine Oberflächenverarmungsschicht auf das Innere der dünnen Bereiche mit hoher Ladungsträgerkonzentration an der Oberfläche der aktiven Schicht beschränkt ist, werden Beeinflussungen der Vorrichtungseigenschaften durch die Verarmungsschicht und die Oberflächenzustände verringert, wodurch eine Gate-Impulsantwort­ verzögerung, ein Anwachsen des Source-Widerstands und eine Kanal­ konzentration bei einem hohen Signalausgang unterdrückt werden.
Gemäß einer zweiten Ausführungsform der vorliegenden Erfindung werden bei einem Verfahren zur Herstellung eines FET mit versenktem Gate Io­ nen bei geringer Beschleunigungsenergie bis zu einer hohen Kon­ zentration unter Verwendung einer auf der aktiven Schicht in der Vertiefung gebildeten Pseudo-Gate-Elektrode als Maske in eine ak­ tive Schicht implantiert, wodurch an der Oberfläche der aktiven Schicht auf gegenüberliegenden Seiten der Gate-Elektrode dünne Be­ reiche mit hoher Ladungsträgerkonzentration gebildet werden. Da bei dem solcherart hergestellten FET eine Oberflächenverarmungs­ schicht auf das Innere der dünnen Bereiche mit hoher Ladungsträ­ gerkonzentration an der Oberfläche der aktiven Schicht beschränkt ist, werden Beeinflussungen der Vorrichtungseigenschaften durch die Verarmungsschicht und die Oberflächenzustände verringert, wo­ durch eine Gate-Impulsantwortverzögerung, ein Anwachsen des Source-Widerstands und eine Kanalkonzentration bei einem hohen Si­ gnalausgang unterdrückt werden.
Gemäß einer dritten Ausführungsform der vorliegenden Erfindung werden bei einem FET mit versenkter Gate-Elektrode Bereiche mit hoher La­ dungsträgerkonzentration selektiv in einer aktiven Schicht in der Nachbarschaft der Gate-Elektrode angeordnet. Die Form der Oberflä­ chenverarmungsschicht wird deshalb von den Bereichen mit hoher La­ dungsträgerkonzentration gesteuert, und Beeinflussungen der Vor­ richtungseigenschaften durch die Verarmungsschicht während des Be­ triebs und durch Oberflächenzustände werden verringert, wodurch die Gate-Impulsverzögerung unterdrückt, die Linearität der Ein­ gangs-Ausgangseigenschaften verbessert, und die Sättigungsaus­ gangsleistung erhöht wird.
Gemäß einer vierten Ausführungsform der vorliegenden Erfindung wird bei ei­ nem Verfahren zur Herstellung eines FET mit einer Vertiefungs­ struktur ein auf einer aktiven Schicht in einem Vertiefungsbereich gebildetes Pseudo-Gate verwendet, um die Vertiefungsstruktur zu bilden, und eine Ionenimplantation wird unter Verwendung des Pseudo-Gates und der SiO₂-Seitenwände als Maske durchgeführt, um Bereiche mit hoher Ladungsträgerkonzentration selektiv in der Nachbarschaft einer Gate-Elektrode zu bilden.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen
Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfin­ dung ergeben sich aus der nachfolgenden Beschreibung unter Bezug­ nahme auf die Zeichnung. Es zeigt:
Fig. 1 eine Schnittansicht, welche einen LDD-FET gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 2(a)-2(d) Schnittansichten, welche Verfahrensschritte in einem Verfahren zur Herstellung des LDD-FET aus Fig. 1 darstellen;
Fig. 3 eine Schnittansicht, welche einen FET mit ver­ senktem Gate gemäß der zweiten Ausführungs­ form der vorliegenden Erfindung darstellt;
Fig. 4(a)-4(e) Querschnittansichten, welche Verfahrensschritte in einem Verfahren zur Herstellung des FET aus Fig. 3 darstellen;
Fig. 5 eine Querschnittansicht, welche einen FET mit versenktem Gate gemäß der dritten Ausfüh­ rungsform der vorliegenden Erfindung darstellt;
Fig. 6(a)-6(e) Schnittansichten, welche Verfahrensschritte in einem Verfahren zur Herstellung des FET aus Fig. 5 darstellen;
Fig. 7 eine Schnittansicht, welche einen LDD-FET dar­ stellt;
Fig. 8(a)-8(d) Schnittansichten, welche Verfahrensschritte in einem Verfahren zur Herstellung des LDD-FET aus Fig. 7 darstellen;
Fig. 9 eine Schnittansicht, welche einen FET mit ver­ senktem Gate darstellt;
Fig. 10(a)-10(d) Querschnittansichten, welche Verfahrensschritte in einem Verfahren zur Herstellung des FET aus Fig. 9 darstellen;
Fig. 11 eine Schnittansicht zur Erläuterung von Proble­ men bei dem FET mit versenktem Gate aus Fig. 9;
Fig. 12 eine Schnittansicht, welche einen FET mit ver­ senktem Gate gemäß einer vierten Ausführungs­ form der vorliegenden Erfindung darstellt;
Fig. 13(a)-13(f) Schnittansichten, welche Verfahrensschritte in einem Verfahren zur Herstellung des FET aus Fig. 12 darstellen;
Fig. 14 eine Schnittansicht, welche den FET mit ver­ senktem Gate aus Fig. 12 während des Betriebs mit hoher Amplitude darstellt;
Fig. 15 eine Schnittansicht, welche einen FET mit einer zweistufigen Vertiefungsstruktur gemäß einer fünften Ausführungsform der vorliegenden Erfin­ dung darstellt;
Fig. 16 (a)-16 (g) Schnittansichten, welche Verfahrensschritte in einem Verfahren zur Herstellung des FET aus Fig. 15 darstellen;
Fig. 17 eine Schnittansicht, welche den FET aus Fig. 15 während eines Betriebs mit hoher Amplitude dar­ stellt;
Fig. 18 eine Schnittansicht, welche einen FET mit ver­ senktem Gate darstellt;
Fig. 19(a)-19(h) Schnittansichten eines Verfahrens zur Herstel­ lung des FET aus Fig. 18 darstellen; und
Fig. 20 eine Schnittansicht, welche den FET aus Fig. 18 während eines Betriebs mit hoher Amplitude dar­ stellt.
Fig. 1 zeigt eine Schnittansicht eines LDD-FET gemäß einer ersten Ausführungsform der vorliegenden Erfindung. In Fig. 1 bezeichnet das Bezugszeichen 1 ein GaAs-Substrat. Eine Gate-Elektrode 4, eine Source-Elektrode 2, und eine Drain-Elektrode 3 sind auf dem GaAs- Substrat 1 angeordnet. Ein GaAs-Bereich 6 vom N-Typ mit geringer Ladungsträgerkonzentration (im nachfolgenden als N-GaAs-Bereich bezeichnet), welcher als Kanalbereich dient, ist unterhalb der Gate-Elektrode 4 im GaAs-Substrat 1 angeordnet. Die Tiefe des N-GaAs-Bereichs 6 von der Oberfläche des Substrats 1 an beträgt 1000-1500 Å. Die GaAs-Bereiche 8a und 8b vom N-Typ mit hoher Ladungs­ trägerkonzentration (im nachfolgenden als N⁺-GaAs-Bereiche be­ zeichnet), welche als Source- und Drainbereich dienen, sind unter­ halb der Source-Elektrode 2 bzw. der Drain-Elektrode 3 im GaAs- Substrat 1 angeordnet. Die Tiefe dieser N⁺-GaAs-Bereiche 8a und 8b von der Oberfläche des Substrats 1 an beträgt 4000-5000 Å. Die GaAs-Bereiche 7 vom N-Typ mit mittlerer Konzentration (im nachfol­ genden als N′-GaAs-Bereiche bezeichnet) sind zwischen dem N⁺-GaAs- Source- und -Drainbereich 8a und 8b, welche die N-GaAs-Bereiche 6 umgeben, angeordnet. Die Tiefe dieser N′-GaAs-Bereiche 7 von der Oberfläche des Substrats 1 an beträgt 2000-2500 Å. GaAs-Bereiche 5 vom N-Typ mit sehr hoher Ladungsträgerkonzentration (im nachfol­ genden als N⁺⁺-GaAs-Bereiche bezeichnet) sind innerhalb der N′-Be­ reiche 7 und der N⁺-Bereiche 8a und 8b auf gegenüberliegenden Sei­ ten der Gate-Elektrode 4 angeordnet und reichen bis zur Oberfläche des Substrats 1. Die Tiefe dieser N⁺⁺-GaAs-Bereiche 5 von der Oberfläche an beträgt 300-500 Å.
Fig. 2(a) bis 2(d) zeigen Schnittansichten, welche ein Verfahren zur Herstellung des FET aus Fig. 1 darstellen. In den Figuren be­ zeichnet das Bezugszeichen 9 einen SION-Film.
Wie in Fig. 2(a) dargestellt, werden Si-Ionen in das Halbleiter­ substrat 1 selektiv mit einer Beschleunigungsenergie von 40 KeV implantiert, um einen N-Bereich 6 mit einer Ladungsträgerkonzen­ tration von 1-5 × 10¹⁷ cm-3 und einer Tiefe von 1000-1500 Å zu bilden. Dann wird auf dem N-Halbleiterbereich 6 ein hochwärmebe­ ständiges Metall wie etwa WSi aufgedampft und strukturiert, um die Gate-Elektrode 4 zu bilden. Die Gate-Länge beträgt bevorzugt 0,35-1,0 µm.
In dem Schritt von Fig. 2(b) werden Si-Ionen unter Verwendung der Gate-Elektrode 4 als Maske mit einer Beschleunigungsenergie von 60-80 KeV implantiert, um die N′-Bereiche 7 mit einer Ladungsträ­ gerkonzentration von 3-8 × 10¹⁷ cm-3 und einer Tiefe von 2000-3000 Å zu bilden, und darauf folgend werden Si-Ionen mit einer ge­ ringen Beschleunigungsenergie von 10-30 KeV implantiert, um die N⁺⁺-Bereiche 5 mit einer Ladungsträgerkonzentration von 8-15 × 10¹⁷ cm-3 und einer Tiefe von 300-500 Å zu bilden.
Dann wird ein SION-Film wie in Fig. 2(c) gezeigt auf die gesamte Oberfläche abgeschieden, und Si-Ionen werden durch den SION-Film mit einer Beschleunigungsenergie von 150-170 KeV implantiert, um die N⁺-Bereiche 8 mit einer Ladungsträgerkonzentration von 8-12 × 10¹⁷ cm-3 und einer Tiefe von 4000-5000 Å zu bilden.
Nach dem Entfernen des SION-Films 9 wird das Substrat 5-30 Minu­ ten lang bei 800-9000 einer Wärmebehandlung unterzogen. Dann werden die Source- und die Drain-Elektrode 2 und 3 aufweisend Ni/AuGe auf den N⁺⁺-Bereichen 5 voneinander beabstandet gebildet, womit der FET wie in Fig. 2(d) dargestellt fertiggestellt ist. Ob­ wohl die Ladungsträgerkonzentration des N⁺⁺-Bereichs 5 höher ist als diejenige des N⁺-Bereichs 8, kann der N⁺⁺-Bereich die gleiche Ladungsträgerkonzentration aufweisen wie der N⁺-Bereich 8. In die­ sem Fall sind die N⁺⁺-Bereiche 5 nur auf den N′-Bereichen 7 vor­ handen.
Da die N⁺⁺-Bereiche 5 mit sehr hoher Ladungsträgerkonzentration gemäß der ersten Ausführungsform der vorliegenden Erfindung auf der Oberfläche der Bereiche 7 und 8 vom N′-Typ und vom N⁺-Typ vor­ handen sind, erstreckt sich eine in der Nachbarschaft der Gate- Elektrode erzeugte Verarmungsschicht in den Bereichen 5 vom N⁺⁺-Typ mit sehr hoher Ladungsträgerkonzentration, d. h. die Ausdehnung der Verarmungsschicht ist innerhalb der N⁺⁺-Bereiche 5 beschränkt. Der Kanalbereich ist folglich nicht durch die Verarmungsschicht verengt, weshalb die Linearität der Eingangs-Ausgangseigenschaften während eines Betriebs mit hoher Amplitude verbessert ist und ein Gate-Lag vermieden wird.
In der Zwischenzeit legt die veröffentlichte japanische Patentan­ meldung Nr. 2-222549 einen GaAs-FET mit Gate-, Source- und Drain- Elektrode offen, welche auf einer Oberfläche einer ladungsträ­ geraktiven Schicht angeordnet sind, wobei ein Bereich mit hohem Widerstand in der ladungsträgeraktiven Schicht gebildet ist durch die Implantation von Ionen von der Oberfläche her, welche den Wi­ derstand der ladungsträgeraktiven Schicht verstärken können, und ein Passivierungsfilm auf dem Bereich mit hohem Widerstand gebil­ det ist, wodurch die Dicke der Oberflächenverarmungsschicht, wel­ che den Reihenwiderstand der ladungsträgeraktiven Schicht beein­ trächtigt, durch den Bereich mit hohem Widerstand und die ladungs­ trägeraktive Schicht bestimmt wird. Da die Dicke der Oberflächen­ verarmungsschicht bei dieser Struktur unabhängig von der Beschaf­ fenheit des Passivierungsfilms festgelegt wird, sind die Reihenwi­ derstände zwischen der Source- und Gate-Elektrode und zwischen der Gate- und Drain-Elektrode konstant, mit dem Ergebnis, daß der FET stabile elektrische Eigenschaften aufweist. Um einen Betrieb mit hoher Amplitude dieses FET zu erreichen, sollte eine positive Vor­ spannung an die Gate-Elektrode gelegt werden, um die Verarmungs­ schicht zu reduzieren. Da bei diesem FET der Bereich mit hohem Wi­ derstand jedoch um die Gate vorhanden ist, ist der Verarmungsbe­ reich groß und festgelegt, d. h. er verringert sich nicht, so daß der Betrieb des FET wie schon in Bezug auf Fig. 11 beschrieben von Oberflächenzuständen nachteilig beeinträchtigt wird.
Bei dem FET gemäß der ersten Ausführungsform der vorliegenden Er­ findung wird, anstatt die Dicke der Oberflächenverarmungsschicht unter Verwendung der Schicht mit hohem Widerstand festzulegen, die Ausdehnung der Oberflächenverarmungsschicht auf innerhalb der N⁺⁺-Bereiche 5 mit sehr hoher Ladungsträgerkonzentration beschränkt, welche an der Oberfläche der aktiven Bereiche 7 und 8 gebildet sind, wodurch die Dicke der Oberflächenverarmungsschicht gesteuert wird. Dadurch wird der Betrieb des FET bei hoher Amplitude ermög­ licht, und die Gate-Impulsantwortverzögerung während des Betriebs mit hoher Amplitude, das Anwachsen des Source-Widerstands Rs und der Kanalwiderstand bei hohem Signaleingang werden verläßlich ge­ steuert.
Während die N⁺⁺-Bereiche 5 mit sehr hoher Ladungsträgerkonzentra­ tion gebildet werden, indem man die Gate-Elektrode 4 als Maske verwendet, können diese Bereiche 5 gebildet werden, indem man als Maske ein Pseudo-Gate verwendet, welches nach der Bildung der N⁺⁺-Bereiche 5 durch eine Gate-Elektrode ersetzt wird.
Fig. 3 zeigt eine Querschnittansicht, welche einen FET mit ver­ senktem Gate gemäß einer zweiten Ausführungsform der vorliegenden Erfindung darstellt. In Fig. 3 bezeichnet das Bezugszeichen 1 ein semi-isolierendes GaAs-Substrat. Das GaAs-Substrat 1 weist eine von der Oberfläche an ca. 1800 Å tiefe Vertiefung auf. Ein N-GaAs- Bereich 6 mit geringer Ladungsträgerkonzentration, welcher als Ka­ nal dient, ist im GaAs-Substrat 1 gegenüber der Vertiefung 10 an­ geordnet. Die Tiefe des N-GaAs-Bereichs 6 vom Boden der Vertiefung an beträgt 1000-1500 Å. N⁺-GaAs-Bereiche 8 mit hoher Ladungsträ­ gerkonzentration, welche als Source- und Drain-Bereiche dienen, sind auf gegenüberliegenden Seiten des N-GaAs-Kanalbereichs 6 und in Kontakt damit im GaAs-Substrat 1 angeordnet. Die Tiefe der N⁺-BaAs-Bereiche 8 von der Oberfläche des Substrats 1 an beträgt 4000-5000 Å. Eine Gate-Elektrode 4 ist in Kontakt mit dem N-GaAs-Be­ reich 6 in der Vertiefung 10 angeordnet. N⁺⁺-GaAs-Bereiche 5 mit sehr hoher Ladungsträgerkonzentration sind mit Ausnahme eines Teils unterhalb der Gate-Elektrode 4 an der Oberfläche der N⁺-GaAs-Bereiche 8 und des N-GaAs-Bereichs 6 angeordnet. Source- und Drain-Elektrode 2 und 3 sind auf den N⁺⁺-GaAs-Bereichen 5 in Ab­ stand voneinander angeordnet.
Ein Verfahren zur Herstellung des FET aus Fig. 4 ist in den Fig. 4(a)-4(e) dargestellt. In diesen Figuren bezeichnet das Bezugszei­ chen 11 einen SIO-Film, 12 bezeichnet einen Abdeckfilm, und 13 be­ zeichnet ein SiO-Pseudo-Gate.
Anfangs wird, wie in Fig. 4(a) gezeigt, eine SIO-Filmstrukturie­ rung auf einem Teil des Halbleitersubstrats 1 gebildet, auf dem eine Gate-Vertiefung gebildet werden soll. Unter Verwendung der SIO-Strukturierung 11 als Maske werden Si-Ionen mit einer Be­ schleunigungsenergie von 150-170 KeV in das Substrat 1 implan­ tiert, um die N⁺-GaAs-Bereiche 8a mit einer Ladungsträgerkdnzen­ tration von 2,5-3,0 × 10¹⁷ cm-3 und einer Tiefe von 4000-5000 Å von der Oberfläche an zu bilden.
In dem Schritt gemäß Fig. 4(b) wird ein Abdeckfilm auf der ge­ samten Oberfläche abgeschieden und zurückgeätzt, um den SIO-Film 11 freizulegen, und dann wird der SIO-Film 11 durch naßchemisches Ätzen mit Wasserstoffperoxidsulfat als Ätzmittel entfernt, wobei eine Abdeckstrukturierung 12 zurückbleibt.
In dem Schritt aus Fig. 4(c) wird das Halbleitersubstrat 1 mit dem Ätzmittel Wasserstoffperoxidsulfat geätzt, um die Vertiefung 10 mit einer Breite von 0,7-1,5 µm und einer Tiefe von ca. 1800 Å zu bilden. Wie es in Fig. 4(c) gezeigt ist, folgt die Seitenober­ fläche der Vertiefung 10 zwei Ebenen in unterschiedliche Richtun­ gen. Somit wird eine erwünschte Form der Vertiefung erreicht, in­ dem man das Zusammensetzungsverhältnis des Ätzmittels auf ge­ eignete Weise regelt. Danach werden Si-Ionen unter Verwendung der Abdeckstrukturierung 12 als Maske mit einer Beschleunigungsenergie von 40 KeV in das Substrat 1 implantiert, um den N-GaAs-Bereich 6 mit einer Ladungsträgerkonzentration von 1,0-2,0 × 10⁷ cm-3 und einer Tiefe von 1000-1500 Å zu bilden.
Dann wird ein SIO-Pseudo-Gate 13 auf einem Teil des aktiven Be­ reichs 6 in der Vertiefung 10 mit einem Ablöseverfahren (Lift-Off) unter Verwendung eines SIO-Films freigelegt. Unter Verwendung des Pseudo-Gate 13 als Maske werden Si-Ionen mit einer geringen Be­ schleunigungsenergie von 15-30 KeV implantiert, um die N⁺⁺-Be­ reiche 5 an der Innenfläche der Vertiefung 10 und der oberen Flä­ che der N⁺-Bereiche 8 zu bilden, wobei die N⁺⁺-Bereiche 5 eine re­ lativ hohe Ladungsträgerkonzentration von 8-15 × 10¹⁷ cm-3 und eine Tiefe von 300-500 Å von der Oberfläche an aufweisen (Fig. 4(d)).
Das Substrat wird 5-30 Minuten lang bei 800-900° einer Wärme­ behandlung unterzogen, um die implantierten Ionen zu aktivieren. Dann wird ein (nicht näher dargestellter) Abdeckfilm auf das Sub­ strat abgeschieden und durch Wärme erweicht, so daß das SIO- Pseudo-Gate 13 vollständig von dem Abdeckfilm bedeckt ist, gefolgt von der Entfernung des SIO-Pseudo-Gate 13, wodurch eine Öffnung in dem Abdeckfilm gebildet wird. Dann wird eine Metallschicht aufwei­ send Ti/Mo/Au in der Öffnung des Abdeckfilms abgeschieden, und der Abdeckfilm und darüberliegende Abschnitte der Metallschicht werden mit einem Ablöseverfahren entfernt, wodurch die Gate-Elektrode 4 gebildet wird.
Dann werden die Ni/AuGe aufweisenden Source- und Drain-Elektroden 2 und 3 auf den N⁺⁺-GaAs-Bereichen 5 mit einem vorgegebenen Ab­ stand gebildet, womit der FET aus Fig. 4(e) fertiggestellt ist.
Da bei dem FET gemäß der zweiten Ausführungsform der vorliegenden Erfindung die N⁺⁺-Bereiche 5 mit sehr hoher Konzentration an der Innenfläche der Vertiefung 10 mit Ausnahme eines unterhalb der Gate-Elektrode liegenden Teiles und an der Oberfläche der N⁺-GaAs- Bereiche 8 vorhanden sind, wird die Ausdehnung der Oberflächenver­ armungsschicht in der Nachbarschaft der Gate-Elektrode 4 ge­ steuert, d. h. die Ausdehnung der Oberflächenverarmungsschicht ist auf das Innere der N⁺⁺-Bereiche 5 beschränkt. Der Kanalbereich wird daher nicht durch die Verarmungsschicht verengt, und die Li­ nearität der Eingangs-Ausgangseigenschaften bei einem Betrieb mit hoher Amplitude wird verbessert, und ein Gate-Lag wird vermieden. Das Ergebnis davon ist, daß die Gate-Impulsantwortverzögerung wäh­ rend des Hochfrequenzbetriebs, ein Anwachsen des Source-Wider­ stands Rs, und eine Kanalkonzentration bei hohem Signaleingang wirksam unterdrückt werden. Zusätzlich weist der FET dieser zwei­ ten Ausführungsform mit der Gate-Vertiefung eine höhere Wider­ standsfähigkeit gegen Druck und eine höhere Leistung auf als der LDD-FET der ersten Ausführungsform.
Fig. 5 zeigt einen Querschnitt, welcher einen FET mit versenktem Gate gemäß einer dritten Ausführungsform der vorliegenden Erfin­ dung darstellt. In Fig. 5 ist ein N-GaAs-Bereich 6 mit niedriger Ladungsträgerkonzentration innerhalb eines semi-isolierenden GaAs- Substrats 1 angeordnet. Ein N⁺-InGaAs-Bereich 14 mit hoher La­ dungsträgerkonzentration ist auf dem N-GaAs-Bereich 6 mit niedri­ ger Ladungsträgerkonzentration angeordnet. Source- und Drain-Elek­ trode 16 und 17 mit WSi sind auf Abschnitten des InGaAs-Bereichs 14 voneinander beabstandet angeordnet. Eine Vertiefung ist durch Abschnitte des GaAs-Bereichs 6 und des InGaAs-Bereichs 14 hindurch ausgebildet. Eine Gate-Elektrode 4 ist auf einem Teil des N-GaAs- Bereichs 6 angeordnet, der in der Vertiefung 10 freigelegt ist. Die N⁺⁺-GaAs-Bereiche 5 mit sehr hoher Ladungsträgerkonzentration sind an der Oberfläche des N-GaAs-Bereichs 6 mit Ausnahme eines Teils, auf dem sich die Gate-Elektrode befindet, in der Vertiefung 10 angeordnet. Die N⁺⁺-InGaAs-Bereiche 15 mit sehr hoher Ladungs­ trägerkonzentration sind mit Ausnahme von Abschnitten, an denen sich die Drain- und Source-Elektrode 16 und 17 befinden, an der Oberfläche des N⁺ -InGaAs-Bereichs vorhanden.
Ein Verfahren zur Herstellung des FET gemäß Fig. 5 ist in den Fig. 6(a)-6(d) dargestellt.
Anfänglich, wie in Fig. 6(a) dargestellt, wird der N⁺-InGaAs-Be­ reich 14 mit einer Ladungsträgerkonzentration von 8-15 × 10¹⁷ cm-3 auf dem N-GaAs-Bereich 6 mit einer Ladungsträgerkonzentration von 1-5 × 10¹⁷ cm-3 gebildet. Abschnitte des semi-isolierenden GaAs-Substrats 1 außer diesen aktiven Bereichen 6 und 14 werden mittels Mesatrennung und Isolierung getrennt.
Bei dem Schritt aus Fig. 6(b) wird WSi auf dem N⁺-InGaAs-Bereich 14 abgeschieden und so strukturiert, daß es voneinander beabstan­ det die Source- und die Drain-Elektrode 16 und 17 bildet. Die WSi- Source- und -Drain-Elektrode 16 und 17 stellen ohmsche Kontakte mit dem N⁺-InGaAs-Bereich 14 her.
Dann wird ein (nicht näher dargestellter) Abdeckfilm auf dem N⁺-InGaAs-Bereich 14 und auf der Source- und der Drain-Elektrode 16 und 17 abgeschieden, und eine Öffnungsstrukturierung wird im Zen­ trum des Abdeckfilms gebildet. Unter Verwendung des Abdeckfilms als Maske werden Abschnitte der Halbleiterbereiche 14 und 6 mit dem gleichen Ätzmittel weggeätzt wie in der zweiten Ausführungs­ form, wodurch eine Vertiefung 10 mit einer gewünschten Tiefe ge­ bildet wird, welche von der Ätzdauer abhängt (Fig. 6(c)). Vorzugs­ weise beträgt die Tiefe der Vertiefung ca. 1800 Å.
Dann wird ein SiO-Pseudo-Gate 13 auf einem Teil des aktiven Be­ reichs 6 in der Vertiefung 10 gebildet. Unter Verwendung des Pseudo-Gates 13 und der Source- und der Drain-Elektrode 16 und 17 als Masken werden Si-Ionen von der Oberfläche her mit einer gerin­ gen Beschleunigungsenergie von 15-30 KeV implantiert, wodurch die N⁺⁺-InGaAs-Bereiche 15 und die N⁺⁺-GaAs-Bereiche 5 mit einer hohen Ladungsträgerkonzentration von 8-15 × 10¹⁷ cm-3 gebildet werden (Fig. 6(c)). Eine höchstmögliche Ladungsträgerkonzentration dieser N⁺⁺-Bereiche beträgt jedoch 60 × 10¹⁷ cm-3. Vorzugsweise sind diese N⁺⁺-Bereiche 300-500 Å dick. Obwohl diese N⁺⁺-Berei­ che 5 und 15 mit Ausnahme des Teils unterhalb des Pseudo-Gate 13 auf der Innenoberfläche der Vertiefung 10 gebildet werden müssen, können die N⁺⁺-Bereiche 15 auf der oberen Fläche der N⁺-InGaAs- Schicht 14 kürzer als in Fig. 5 dargestellt sein, wenn sie nur in der Nachbarschaft der gegenüberliegenden Ränder der Vertiefung 10 gebildet werden.
Dann wird das Substrat 5-30 Minuten lang bei 800-900° einer Wärmebehandlung unterzogen, um die implantierten Ionen zu aktivie­ ren. Dann wird ein (nicht näher dargestellter) Abdeckfilm auf das Substrat abgeschieden und durch Wärme erweicht, so daß das Pseudo- Gate 13 vollständig von dem Abdeckfilm bedeckt ist, gefolgt von der Entfernung des Pseudo-Gate 13, wodurch eine Öffnung in dem Ab­ deckfilm gebildet wird. Dann wird eine Metallschicht mit Ti/Mo/Au auf den Abdeckfilm abgeschieden, um die Öffnung im Abdeckfilm zu füllen. Dann werden der Abdeckfilm und darüberliegende Abschnitte der Metallschicht mit einem Ablöseverfahren entfernt, wobei die Gate-Elektrode 4 zurückbleibt (Fig. 6(d)).
Ähnlich wie bei der oben beschriebenen ersten und zweiten Ausfüh­ rungsform steuern bei der dritten Ausführungsform der vorliegenden Erfindung die N⁺⁺-Bereiche 15 und 5 mit sehr hoher Konzentration die Ausdehnung der Oberflächenverarmungsschicht in der Nachbar­ schaft der Gate-Elektrode. Der Kanal wird daher nicht durch die Verarmungsschicht verengt, wodurch die Linearität der Eingangs- Ausgangseigenschaften bei einem Betrieb mit hoher Amplitude ver­ bessert und ein Gate-Lag vermieden wird. Da zusätzlich hierzu die N⁺-InGaAs-Schicht 14 auf der N-GaAs-Schicht 6 vorhanden ist, kann WSi, welches einen ohmschen Kontakt nicht mit GaAs, aber mit InGaAs herstellt, als Material für die Source- und die Gate-Elek­ trode eingesetzt werden.
Fig. 12 zeigt eine Schnittansicht, welche einen FET mit einem Be­ reich mit hoher Ladungsträgerkonzentration gemäß einer vierten Ausführungsform der vorliegenden Erfindung in der Nachbarschaft einer Gate-Elektrode darstellt. In der Figur bezeichnet das Be­ zugszeichen 21 ein GaAs-Substrat mit einer Vertiefung 30. Die ak­ tiven Bereiche 22 vom N-Typ sind innerhalb des GaAs-Substrats 21 voneinander beabstandet angeordnet. Die aktiven Bereiche 23 vom N⁺-Typ sind auf den aktiven Bereichen 22 vom N-Typ angeordnet. Eine Gate-Elektrode mit einer unteren WSi-Schicht 28 und einer oberen Au-Schicht 29 ist in der Vertiefung 30 angeordnet. Eine Source-Elektrode 27 und eine Drain-Elektrode 26 sind auf den akti­ vene Bereichen 23 vom N⁺-Typ voneinander beabstandet angeordnet. Ein aktiver Bereich 25 vom N-Typ ist gegenüber der Gate-Elektrode im GaAs-Substrat 1 angeordnet. Die aktiven Bereiche 24 vom N′-Typ sind auf gegenüberliegenden Seiten des aktiven Bereichs 25 vom N-Typ sowie in Kontakt damit angeordnet.
Ein Verfahren zur Herstellung des FET gemäß Fig. 12 ist in den Fig. 13(a)-13(f) dargestellt. In den Figuren bezeichnet das Be­ zugszeichen 31 einen Abdeckfilm, 32 bezeichnet einen SiO₂-Film, 33 bezeichnet ein SiO₂-Pseudo-Gate, und 34 bezeichnet SiO₂-Seiten­ wände. Die oben beschriebenen aktiven Bereiche 22 bis 25 werden durch Ionenimplantation gebildet, und die Energiemengen und Dosen von implantierten Ionen sind in der folgenden Tabelle 1 gezeigt. Die Dicken und Ladungsträgerkonzentrationen der jeweiligen Berei­ che sind in der darauffolgenden Tabelle 2 gezeigt.
Zusätzlich wird die Wärmebehandlung des Substrats nach der Io­ nenimplantation 15-45 Minuten lang bei 800-8500 durchgeführt.
Tabelle 1
Tabelle 2
Es folgt nun die Beschreibung des Herstellungsverfahrens.
Anfangs wird ein Abdeckfilm 31 auf einem Teil des GaAs-Substrats 21 gebildet, und Ionen werden unter Verwendung des Abdeckfilms 31 als Maske in das Substrat 21 implantiert, um die aktiven Bereiche 22 vom N-Typ und die aktiven Bereiche 23 vom N⁺-Typ zu bilden (Fig. 13(a)).
Ein SiO₂-Film 32 und ein Abdeckfilm 31 werden nacheinander auf der Oberfläche abgeschieden, und eine Öffnungsstrukturierung wird im Abdeckfilm 31 gebildet, gefolgt von einem Ätzen des SiO₂-Films 32 unter Verwendung des Abdeckfilms 31 als Maske (Fig. 13(b)).
Dann werden die in der Öffnung freigelegten Seitenabschnitte des SiO₂-Films 32 weggeätzt (Fig. 13(c)).
Unter Verwendung des SiO₂-Films als Maske wird ein Abschnitt des Substrats weggeätzt, um eine Vertiefung 30 zu bilden. Dann wird ein SiO₂-Pseudo-Gate 33 unter Verwendung eines herkömmlichen Ab­ löseverfahrens gebildet (Fig. 13(d)).
Unter Verwendung des SiO₂-Pseudo-Gate 33 und des SiO₂-Films 32 als Maske werden Ionen implantiert, um die aktiven Bereiche 24 vom N′-Typ aus der Fig. 13(d) zu bilden.
Nach dem Entfernen der SiO₂-Pseudo-Gate 33 wird der aktive Bereich 25 vom N-Typ durch Ionenimplantation gebildet (Fig. 13(e)).
Ein SiO₂-Film wird auf der Oberfläche abgeschieden und selektiv geätzt, um die Seitenwände 34 zu bilden. Dann werden ein WSi-Film 28 und ein Au-Film 29 nacheinander auf die Seitenwände 34 abge­ schieden, um die Vertiefung 30 vollständig zu füllen, und eine (nicht näher dargestellte) Abdeckstrukturierung wird gegenüber von der Vertiefung 30 auf dem Au-Film gebildet. Unter Verwendung der Abdeckstrukturierung als Maske werden der WSi-Film 28 und der Au- Film 29 geätzt (Fig. 13(f)).
Zuletzt wird der SiO₂-Film 32 weggeätzt, und die Source- und die Drain-Elektrode 27 und 26 werden auf den aktiven Bereichen 23 vom N⁺-Typ gebildet, was die Fertigstellung des FET aus Fig. 12 zum Ergebnis hat.
Fig. 14 zeigt eine Schnittansicht, welche diesen FET während des Betriebs darstellt, wobei das Bezugszeichen 35 eine Verarmungs­ schicht im AUS-Zustand bezeichnet, 36 die Verarmungsschicht im EIN-Zustand bezeichnet, und 37 die Verarmungsschicht im Übergangs­ zustand bezeichnet.
Da bei dem FET mit versenktem Gate gemäß der vierten Ausführungs­ form der vorliegenden Erfindung die in der Nachbarschaft der Gate- Elektrode angeordneten N′-Bereiche 24 mit hoher Ladungsträgerkon­ zentration die Oberflächenverarmungsschicht reduzieren, wird die Ausdehnung der Verarmungsschicht aufgrund von Oberflächenzuständen bei einem Hochfrequenzbetrieb und einem Betrieb mit hoher Ampli­ tude unterdrückt, wodurch die Kanalkonzentration unterdrückt wird.
Fig. 15 zeigt eine Schnittdarstellung, welche gemäß einer fünften Ausführungsform der vorliegenden Erfindung einen FET mit zweistu­ figer Vertiefung sowie einem Bereich mit hoher Ladungsträgerkon­ zentration in der Nachbarschaft einer Gate-Elektrode aufweist. In der Figur weist die zweistufige Vertiefungsstruktur eine obere Vertiefung 30 und eine untere Vertiefung 38 auf.
Ein Verfahren zur Herstellung dieses FET ist in den Fig. 16(a)-16(g) schematisch dargestellt.
Die in den Fig. 16(a)-16(d) dargestellten Schritte sind identisch mit den schon in Hinblick auf die Fig. 13(a)-13(d) beschriebenen und erfordern daher keine Wiederholung der Beschreibung.
Bei dem Schritt gemäß Fig. 16(e) wird ein Abdeckfilm 31 auf die Oberfläche abgeschieden, so daß Räume auf gegenüberliegenden Sei­ ten des Pseudo-Gate 33, d. h. die obere Vertiefung 30, völlig von dem Abdeckfilm gefüllt werden. Dann wird das SiO₂-Pseudo-Gate 33 entfernt, und die untere Vertiefung 38 wird durch Ätzen gebildet (Fig. 16(e)).
Nach dem Entfernen des Abdeckfilms 31 wird die Tiefe der unteren Vertiefung 38 und der oberen Vertiefung 30 durch Ätzen vergrößert, was die zweigestufte Vertiefung zum Ergebnis hat. Danach werden Ionen unter Verwendung des Isolierfilms 31 als Maske leicht im­ plantiert, um den aktiven Bereich 5 vom N-Typ zu bilden, dessen Ladungsträgerkonzentration geringer ist als diejenige der aktiven Bereiche 24 vom N′-Typ, aber ein wenig höher als diejenige des ak­ tiven Bereichs 22 vom N-Typ (Fig. 16(f)).
Dann wird ein SiO₂-Film abgeschieden und geätzt, um die SiO₂-Sei­ tenwände 34 auf gegenüberliegenden Seitenoberflächen der Vertie­ fungsstruktur zu bilden. Dann werden ein WSi-Film 28 und ein Au- Film 29 nacheinander auf der Bodenfläche der Vertiefungsstruktur und auf den Seitenwänden 34 abgeschieden, und eine Abdeckstruktu­ rierung wird gegenüber von der Vertiefungsstruktur auf dem Au-Film 29 gebildet. Unter Verwendung der Abdeckstrukturierung als Maske werden der Au-Film 29 und der WSi-Film 28 geätzt, um eine Gate- Elektrode zu bilden (Fig. 16(g)). Danach werden der SiO₂-Film 32 und die SiO₂-Seitenwände 34 vollständig weggeätzt.
Um den FET aus Fig. 15 zu vervollständigen, werden eine Source- Elektrode 27 und eine Drain-Elektrode 26 auf den aktiven Bereichen 23 vom N⁺-Typ gebildet.
Fig. 17 zeigt eine Schnittansicht, welche den FET aus Fig. 15 wäh­ rend des Betriebs darstellt.
Da bei dem FET mit zweigestufter Vertiefungsstruktur gemäß der fünften Ausführungsform der vorliegenden Erfindung die Bereiche 24 mit hoher Ladungsträgerkonzentration in der Nachbarschaft der Gate-Elektrode vorhanden sind, werden die Auswirkungen der Ober­ flächenverarmungsschicht auf die Eigenschaften der Vorrichtung be­ trächtlich reduziert. Daher wird die Ausdehnung der Verarmungs­ schicht aufgrund von Oberflächenzuständen bei einem Hochfrequenz­ betrieb und einem Betrieb mit hoher Amplitude unterdrückt, wodurch die Kanalkonzentration unterdrückt wird.

Claims (15)

1. Feldeffekttransistor mit einer schwach dotierten Drain- Struktur (Fig. 1), welcher aufweist:
ein semi-isolierendes GaAs-Substrat (1) mit einer Ober­ fläche;
eine Source-Elektrode (2), eine Gate-Elektrode (4) und eine Drain-Elektrode (3), welche auf der Oberfläche des semi­ isolierenden GaAs-Substrats (1) angeordnet sind;
einen in dem GaAs-Substrat (1) unterhalb der Gate-Elektrode (4) angeordneten GaAs-Bereich (6) mit geringer Ladungsträ­ gerkonzentration;
GaAs-Bereiche (7) mit mittlerer Ladungsträgerkonzentration, welche auf gegenüberliegenden Seiten des Bereichs (6) mit geringer Ladungsträgerkonzentration sowie in Kontakt damit in dem GaAs-Substrat (1) angeordnet sind;
GaAs-Bereiche (8a, 8b) mit hoher Ladungsträgerkonzentra­ tion, welche in Kontakt mit den Bereichen mit mittlerer Ladungsträgerkonzentration (7) und unterhalb der Source- und der Drain-Elektrode (2, 3) im GaAs-Substrat (1) ange­ ordnet sind; und
in den Bereichen (7) mit mittlerer Ladungsträgerkonzentra­ tion angeordnete und bis an die Oberfläche reichende GaAs- Bereiche (5), deren Ladungsträgerkonzentration so hoch ist wie, oder höher ist als diejenige der Bereiche (8a, 8b) mit hoher Ladungsträgerkonzentration.
2. Verfahren zur Herstellung eines Feldeffekttransistors mit einer schwach dotierten Drain-Struktur (Fig. 2(a)-2(d)), welches aufweist:
selektives Implantieren von Ionen in ein semi-isolierendes GaAs-Substrat (1) zur Bildung eines GaAs-Bereichs (6) mit geringer Ladungsträgerkonzentration;
Bilden einer Gate-Elektrode (4) auf einem vorgegebenen Ab­ schnitt des Bereichs (6) mit geringer Ladungsträgerkonzen­ tration;
Implantieren von Ionen in das semi-isolierende GaAs-Sub­ strat (1) unter Verwendung der Gate-Elektrode (4) als Maske zur Bildung von GaAs-Bereichen (7) mit mittlerer Ladungs­ trägerkonzentration auf gegenüberliegenden Seiten des Be­ reichs (6) mit geringer Ladungsträgerkonzentration sowie in Kontakt damit;
Bilden von isolierenden Seitenwänden (9) auf gegenüberlie­ genden Seitenflächen der Gate-Elektrode (4);
Implantieren von Ionen in das semi-isolierende GaAs-Sub­ strat (1) unter Verwendung der Gate-Elektrode (4) und der Seitenwände (9) als Maske zur Bildung von GaAs-Bereichen (8) mit hoher Ladungsträgerkonzentration auf gegenüberlie­ genden Seiten der Bereiche (7) mit mittlerer Ladungsträger­ konzentration sowie in Kontakt damit;
Implantieren mit geringer Beschleunigungsenergie bis zu einer relativ hohen Konzentration von Ionen in die Bereiche (7) mit mittlerer Ladungsträgerkonzentration und in die GaAs-Bereiche (8) mit hoher Ladungsträgerkonzentration un­ ter Verwendung der Gate-Elektrode (4) als Maske, um dünne Bereiche (5) mit einer höheren Ladungsträgerkonzentration als derjenigen der Bereiche mit hoher Ladungsträgerkonzen­ tration zu bilden; und
Bilden einer voneinander beabstandeten Source- und Drain- Elektrode (2, 3) auf den Bereichen mit hoher Ladungsträger­ konzentration.
3. Verfahren nach Anspruch 2, welches aufweist:
Abscheiden eines Isolierfilms (9), welches auf den gegen­ überliegenden Oberflächen der Gate-Elektrode (4) dick und auf der Oberfläche des GaAs-Substrats (1) dünn erfolgt; und
Implantieren von Ionen in das GaAs-Substrat (1) durch den dünnen Abschnitt des Isolierfilms (9) unter Verwendung des dicken Abschnitts des Isolierfilms (9) und der Gate-Elek­ trode als Maske, um die GaAs-Bereiche (8) mit hoher Ladungsträgerkonzentration zu bilden.
4. Feldeffekttransistor (Fig. 3), welcher aufweist:
ein semi-isolierendes GaAs-Substrat (1) mit einer vorgege­ benen Vertiefung (10);
eine in dieser Vertiefung (10) angeordnete Gate-Elektrode (4);
einen unterhalb der Gate-Elektrode im GaAs-Substrat (1) an­ geordneten GaAs-Bereich (6) mit geringer Ladungsträgerkon­ zentration;
erste GaAs-Bereiche (8) mit hoher Ladungsträgerkonzentra­ tion, welche auf gegenüberliegenden Seiten der Vertiefung (10) sowie in Kontakt mit dem Bereich (6) mit geringer Ladungsträgerkonzentration im GaAs-Substrat (1) angeordnet sind;
zweite GaAs-Bereiche (5) mit hoher Ladungsträgerkonzentra­ tion, welche mit Ausnahme eines Teils unterhalb der Gate- Elektrode (4) an der Oberfläche des GaAs-Bereichs (6) mit geringer Ladungsträgerkonzentration in der Vertiefung (10) angeordnet sind; und
eine Source- und eine Drain-Elektrode (2, 3), welche von­ einander beabstandet auf den ersten Bereichen mit hoher Ladungsträgerkonzentration angeordnet sind.
5. Feldeffekttransistor nach Anspruch 4, welcher des weiteren aufweist:
Bereiche mit höherer Ladungsträgerkonzentration als der­ jenigen der ersten Bereiche (8) mit hoher Ladungsträgerkon­ zentration, welche in den ersten Bereichen (8) mit hoher Ladungsträgerkonzentration angeordnet sind und bis zu gegenüberliegenden Seitenflächen der Vertiefung (10) und der oberen Fläche von Abschnitten der Bereiche (8) mit hoher Ladungsträgerkonzentration reichen.
6. Verfahren zur Herstellung eines Feldeffekttransistors (Fig. 4(a)-4(e)), welches aufweist:
Bilden eines Oxidfilms (11) auf einem Bereich eines semi­ isolierenden GaAs-Substrats (1), in dem eine Gate-Vertie­ fung gebildet werden soll;
Implantieren von Ionen in das GaAs-Substrat (1) unter Ver­ wendung des Oxidfilms (11) als Maske, um einen GaAs-Source- Bereich und einen GaAs-Drain-Bereich (8) mit hoher Ladungs­ trägerkonzentration zu bilden;
Abscheiden eines Abdeckfilms (12) auf die gesamte Oberflä­ che und Entfernen des Oxidfilms (11) sowie des darüberlie­ genden Abschnitts des Abdeckfilms (12) mittels eines Ablö­ severfahrens, um eine Öffnung in dem Abdeckfilm (12) zu bilden;
Verwenden des mit der Öffnung versehenen Abdeckfilms (12) als Maske und Ätzen des GaAs-Substrats (1), um eine Vertie­ fung (10) zu bilden;
Implantieren von Ionen in das GaAs-Substrat (1) von der Oberfläche der Vertiefung her unter Verwendung des Abdeck­ films (12) als Maske, um einen GaAs-Kanalbereich (6) mit geringer Ladungsträgerkonzentration zu bilden;
Bilden eines Pseudo-Gate (13) auf einem Teil des Bereichs (6) mit geringer Ladungsträgerkonzentration in der Vertie­ fung (10);
Implantieren von Ionen in den Bereich (6) mit geringer Ladungsträgerkonzentration und in die Bereiche (8) mit hoher Ladungsträgerkonzentration unter Verwendung des Pseudo-Gate (13) als Maske, um Bereiche (5) mit einer Ladungsträgerkonzentration zu bilden, welche so hoch ist wie, oder höher als diejenige der GaAs-Bereiche (8) mit hoher Ladungsträgerkonzentration;
Entfernen des Pseudo-Gate (13) und Bilden einer Gate-Elek­ trode (4); und
Bilden einer Source- und einer Drain-Elektrode (2, 3) von­ einander beabstandet auf den Bereichen mit hoher Ladungs­ trägerkonzentration (8).
7. Feldeffekttransistor (Fig. 5), welcher aufweist:
ein semi-isolierendes GaAs-Substrat (1) mit einer Oberfläche;
einen innerhalb des semi-isolierenden GaAs-Substrates (1) angeordneten GaAs-Bereich mit geringer Ladungsträgerkonzen­ tration;
einen InGaAs-Halbleiterbereich (14) mit hoher Ladungsträ­ gerkonzentration, welcher auf dem GaAs-Bereich (6) mit geringer Ladungsträgerkonzentration angeordnet ist und bis zur Oberfläche reicht;
eine Vertiefung (10), welche durch Abschnitte des GaAs-Be­ reichs (6) mit geringer Ladungsträgerkonzentration und des InGaAs-Bereichs (14) mit hoher Ladungsträgerkonzentration hindurch ausgebildet ist;
eine in der Vertiefung (10) angeordnete Gate-Elektrode (4);
eine Source- und eine Drain-Elektrode (16, 17), welche von­ einander beabstandet auf dem InGaAs-Bereich (14) mit hoher Ladungsträgerkonzentration angeordnet sind; und
einen GaAs-Bereich (5) mit hoher Ladungsträgerkonzentra­ tion, welcher mit Ausnahme eines Teils unterhalb der Gate- Elektrode (4) an der Oberfläche des GaAs-Bereichs (6) mit geringer Ladungsträgerkonzentration in der Vertiefung (10) angeordnet ist.
8. Feldeffekttransistor nach Anspruch 7, welcher des weiteren aufweist:
InGaAs-Bereiche (15) mit einer höheren Ladungsträgerkonzen­ tration als derjenigen des InGaAs-Bereichs (14) mit hoher Ladungsträgerkonzentration, welche in dem InGaAs-Bereich (14) mit hoher Ladungsträgerkonzentration angeordnet sind und bis zu den gegenüberliegenden Seitenflächen der Vertie­ fung (10) und der oberen Fläche der InGaAs-Schicht (14) mit hoher Ladungsträgerkonzentration hin reichen, mit Ausnahme der Abschnitte, in denen die Source- und Drain-Elektrode (16, 17) vorhanden sind.
9. Verfahren zur Herstellung eines Feldeffekttransistors, wel­ ches aufweist:
selektives Implantieren von Ionen in ein semi-isolierendes GaAs-Substrat (1) zur Bildung eines GaAs-Bereichs (6) mit geringer Ladungsträgerkonzentration;
Bilden eines InGaAs-Bereichs (14) mit hoher Ladungsträger­ konzentration auf dem GaAs-Bereich (6) mit geringer Ladungsträgerkonzentration;
Bilden einer Source- und einer Drain-Elektrode (16, 17) aufweisend WSi voneinander beabstandet auf dem InGaAs-Be­ reich (14);
Bilden eines Abdeckfilms mit einer vorgegebenen Öffnung auf dem InGaAs-Bereich (14);
Ätzen von Abschnitten des InGaAs-Bereichs (14) und des GaAs-Bereichs (6) unter Verwendung des Abdeckfilms als Maske, um eine Vertiefung (10) zu bilden;
Bilden eines Pseudo-Gate (13) auf einem Teil des GaAs-Be­ reichs (6) in der Vertiefung (10);
Implantieren von Ionen von der Oberfläche her unter Verwen­ dung des Pseudo-Gate (13) und der Source- sowie der Drain- Elektrode (16, 17) als Masken, um an der Oberfläche des GaAs-Bereichs (6) mit geringer Ladungsträgerkonzentration in der Vertiefung (10) und an der Oberfläche des InGaAs-Be­ reichs (14) mit hoher Ladungsträgerkonzentration Bereiche (5, 15) mit einer Ladungsträgerkonzentration zu bilden, welche so hoch ist wie, oder höher als diejenige der InGaAs-Bereiche (14) mit hoher Ladungsträgerkonzentration; und
Entfernen des Pseudo-Gate (13) und Bilden einer Gate-Elek­ trode (4).
10. Feldeffekttransistor (Fig. 12) mit einer mit einer Vertie­ fung versehenen Gate-Elektrode (28, 29), welche in der Nachbarschaft der Gate-Elektrode (28, 29) selektiv gebil­ dete Bereiche (24) mit hoher Ladungsträgerkonzentration aufweist.
11. Feldeffekttransistor gemäß Anspruch 10, bei dem auf gegen­ überliegenden Seiten der Gate-Elektrode (28, 29) die Berei­ che (24) mit hoher Ladungsträgerkonzentration durch Ionen- Implantation unter Verwendung eines Pseudo-Gate als Maske selbstjustierend gebildet sind.
12. Verfahren zur Herstellung eines Feldeffekttransistors (Fig. 13(a)-13(f)), welches aufweist:
Bilden eines ersten Abdeckfilms (31) auf einem vorgegebenen Teil eines Halbleitersubstrats (21);
Implantieren von Ionen in das Halbleitersubstrat (21) unter Verwendung des Abdeckfilms (31) als Maske, um den Source- und den Drain-Bereich (22) mit hoher Ladungsträgerkonzen­ tration voneinander beabstandet zu bilden;
Ätzen eines Abschnitts des Halbleitersubstrats (21) unter Verwendung eines gegenüber vom Source- und vom Drain-Be­ reich gebildeten sowie mit einer vorgegebenen Öffnung ver­ sehenen Abdeckfilms (32) als Maske, um eine Vertiefung (30) zu bilden;
Bilden eines Pseudo-Gate (33) in der Vertiefung (30) unter Verwendung eines Ablöseverfahrens;
Implantieren von Ionen in das Halbleitersubstrat (21) unter Verwendung des Pseudo-Gate (33) und des Isolierfilms (32) als Maske, um in der Nachbarschaft des Pseudo-Gate (33) Be­ reiche (24) mit hoher Ladungsträgerkonzentration zu bilden;
Entfernen des Pseudo-Gate (33) und Bilden einer Gate-Elek­ trode (28, 29); und
Bilden einer Source- und einer Drain-Elektrode (27, 26) auf dem Source- bzw. dem Drain-Bereich (22).
13. Verfahren nach Anspruch 12, einschließlich der selbst­ justierenden Bildung der Bereiche (24) mit hoher Ladungs­ trägerkonzentration auf gegenüberliegenden Seiten des Pseudo-Gate (33) unter Verwendung des Pseudo-Gate (33) und des Isolierfilms (32) als Maske.
14. Feldeffekttransistor (Fig. 15) mit einer in einer zweistu­ figen Vertiefung (38, 30) angeordneten Gate-Elektrode (28, 29), einschließlich in der Nachbarschaft der Gate-Elektrode (28, 29) selektiv gebildeter Bereiche (24) mit hoher Ladungsträgerkonzentration.
15. Verfahren zur Herstellung eines Feldeffekttransistors (Fig. 16(a)-16(g)), welches aufweist:
Bilden eines ersten Abdeckung (31) auf einem vorgegebenen Teil eines Halbleitersubstrats (21);
Implantieren von Ionen in das Halbleitersubstrat (21) unter Verwendung des ersten Abdeckfilms (31) als Maske, um Source- und Drain-Bereiche (22) mit hoher Ladungsträgerkon­ zentration voneinander beabstandet zu bilden;
Ätzen eines Abschnitts des Halbleitersubstrats (21) unter Verwendung eines gegenüber von dem Source- und dem Drain- Bereich gebildeten Isolierfilms (32) mit einer vorgegebenen Öffnung als Maske, um eine erste Vertiefung (30) zu bilden;
Bilden eines Pseudo-Gate (33) in der ersten Vertiefung (30) unter Verwendung eines Ablöseverfahrens;
Implantieren von Ionen in das Substrat (21) unter Verwen­ dung des Pseudo-Gate (33) und des Isolierfilms (32) als Maske, um erste Bereiche (24) mit hoher Ladungsträgerkon­ zentration auf gegenüberliegenden Seiten des Pseudo-Gate (33) selbstjustierend zu bilden;
Abscheiden eines zweiten Abdeckfilms (31) in der ersten Vertiefung (30);
Entfernen des Pseudo-Gate (33);
Ätzen eines Teils des Substrats (21) unter Verwendung des zweiten Abdeckfilms als Maske, um eine zweite Vertiefung zu bilden, welche enger ist als die erste Vertiefung;
nach dem Entfernen des zweiten Abdeckfilms (31) Ätzen der ersten und zweiten Vertiefung (30, 38), um ihre Tiefe zu vergrößern, mit dem Ergebnis einer zweistufigen Vertiefung;
Bilden einer Gate-Elektrode (28, 29) in der zweistufigen Vertiefung; und
Bilden einer Source- und einer Drain-Elektrode (27, 26) auf dem Source- bzw. Drain-Bereich.
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