JPH02253632A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
- Publication number
- JPH02253632A JPH02253632A JP1075324A JP7532489A JPH02253632A JP H02253632 A JPH02253632 A JP H02253632A JP 1075324 A JP1075324 A JP 1075324A JP 7532489 A JP7532489 A JP 7532489A JP H02253632 A JPH02253632 A JP H02253632A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- film
- gate electrode
- region
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 230000005669 field effect Effects 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 150000001875 compounds Chemical class 0.000 claims abstract description 3
- 239000004065 semiconductor Substances 0.000 claims abstract description 3
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 3
- 238000002844 melting Methods 0.000 claims description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 8
- 230000002542 deteriorative effect Effects 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000004047 hole gas Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、化合物半導体を甲いた電界効果型トランジス
タの製造方法に関するものである。
タの製造方法に関するものである。
従来の技術
以下Ｇ ａ Ａ ｓの金属、ショットキ型電界効果型ト
ランジスタ（以下ＭＥＳＦＥＴ と呼ぶ）を例にとって
説明する。
ランジスタ（以下ＭＥＳＦＥＴ と呼ぶ）を例にとって
説明する。
半絶縁性Ｇａ Ａ ｓ基板上に形成するＧ ａ Ａ ｓ
ＭＥＳＦＥＴのしきい偵電圧のバラツキを抑制し、ソー
ス抵抗の低減等の高性能化をはかるため、高融点金属ゲ
ートを用いて、ソース、ドレインｎ＋領域をゲート金属
に対してセルフアライメントにイオン注入で形成するセ
ルフアライメント型ＦＥＴが広く用いられている。さら
に最近では、ドレイン耐圧を向上をはかるため、ウェル
注入層と従来のｎ＋注入層の間にｄ層と呼ばれるｎ＋層
よシ濃度の低い中濃度の注入層を設けたＬＤＤ構造と呼
ばれるＧａＡｓＭＥＳＦＥＴが開発されている。第２図
は、その代表的なエンハンスメント型ＦＥＴの製造方法
を示しだものである。
ＭＥＳＦＥＴのしきい偵電圧のバラツキを抑制し、ソー
ス抵抗の低減等の高性能化をはかるため、高融点金属ゲ
ートを用いて、ソース、ドレインｎ＋領域をゲート金属
に対してセルフアライメントにイオン注入で形成するセ
ルフアライメント型ＦＥＴが広く用いられている。さら
に最近では、ドレイン耐圧を向上をはかるため、ウェル
注入層と従来のｎ＋注入層の間にｄ層と呼ばれるｎ＋層
よシ濃度の低い中濃度の注入層を設けたＬＤＤ構造と呼
ばれるＧａＡｓＭＥＳＦＥＴが開発されている。第２図
は、その代表的なエンハンスメント型ＦＥＴの製造方法
を示しだものである。
まず同図ａに示すように、半絶縁性Ｑ （Ｉ Ａ ｓ基
板１の一主面上に、フォトレジスト膜２をマスクとして
選択的に、５ｉ２９イオンを３０ｋｅＶ。
板１の一主面上に、フォトレジスト膜２をマスクとして
選択的に、５ｉ２９イオンを３０ｋｅＶ。
２．５Ｘ１０１２ｃｍ−２で注入して活性層３を形成す
る。
る。
次にフォトレジスト膜を除去後、同図すに示すように全
面にスパッタ法を用いてＷＳ ｔ ｏ、 ６膜（厚さ２
０００人）を形成した後、光露光法を用いてダトとなる
領域にフォトレジスト膜を形成する。
面にスパッタ法を用いてＷＳ ｔ ｏ、 ６膜（厚さ２
０００人）を形成した後、光露光法を用いてダトとなる
領域にフォトレジスト膜を形成する。
次に同図Ｃに示すように、フォトレジスト膜をマスクと
して、ＣＦ４ガスを用いてＷＳ ｉ ｏ、 ６膜の異方
性ドライエツチングを行ない、マスクとしたフォトレジ
スト膜を除去し、ゲート電極４を形成する。
して、ＣＦ４ガスを用いてＷＳ ｉ ｏ、 ６膜の異方
性ドライエツチングを行ない、マスクとしたフォトレジ
スト膜を除去し、ゲート電極４を形成する。
次に同図ｄに示すように、フォトレジスト膜をマスクと
して所定の領域にゲート電極上からＳｌイオンを注入（
ｓ ｏ ｋ ｅＶ 、 ８ｘ１０”ｃｍ−２） してｎ
１層５を形成する。この際Ｓ１ イオンは、ゲート電極
４の直下には注入されない。
して所定の領域にゲート電極上からＳｌイオンを注入（
ｓ ｏ ｋ ｅＶ 、 ８ｘ１０”ｃｍ−２） してｎ
１層５を形成する。この際Ｓ１ イオンは、ゲート電極
４の直下には注入されない。
次にフォトレジスト膜を除去後、同図ｅに示すように、
全面にＳ 五〇 ２膜６（厚さ２０００人）をプラズマ
ＣＶＤ法を用いて形成した後、所定の領域に、フォトレ
ジスト膜をマスクとして、５ｉ２８イオンをＳｉｏ２膜
をａして注入（１６０ｋｅＶ。
全面にＳ 五〇 ２膜６（厚さ２０００人）をプラズマ
ＣＶＤ法を用いて形成した後、所定の領域に、フォトレ
ジスト膜をマスクとして、５ｉ２８イオンをＳｉｏ２膜
をａして注入（１６０ｋｅＶ。
５ＸＩＯ”ｔＹｎ−２）を行いｎ＋層７を形成する。こ
の際、ゲート電極側壁部のＳ 五〇 ２膜は厚いため、
Ｂ １２８イオンはＧ ａ Ａ ｓ基板まで注入されず
、同図に示すように、側壁の厚さＬ８だけゲート電極よ
シ離れて１層が、形成される。次にＳ ｉＯ２膜をバッ
ファーフッ酸等で除去後、同図ｆに示すように、全ｍに
熱Ｃｖｖ法で５ｉ０２膜８と１００ＯＡはど堆積して、
アルシン雰囲気中でアニール（８ｏＯ℃、２０分間）を
行いイオン注入領域を活性化させる。
の際、ゲート電極側壁部のＳ 五〇 ２膜は厚いため、
Ｂ １２８イオンはＧ ａ Ａ ｓ基板まで注入されず
、同図に示すように、側壁の厚さＬ８だけゲート電極よ
シ離れて１層が、形成される。次にＳ ｉＯ２膜をバッ
ファーフッ酸等で除去後、同図ｆに示すように、全ｍに
熱Ｃｖｖ法で５ｉ０２膜８と１００ＯＡはど堆積して、
アルシン雰囲気中でアニール（８ｏＯ℃、２０分間）を
行いイオン注入領域を活性化させる。
次に同図ｑに示すように、Ｓ ｔ Ｏ２膜８の所定の領
域を開口してＡ ｕ Ｇ ｅβｉからなるオーミック電
極９を形成してＦＥＴを完成させる。
域を開口してＡ ｕ Ｇ ｅβｉからなるオーミック電
極９を形成してＦＥＴを完成させる。
発明が解決しようとする課題
しかし、こうした従来の構造では、ゲート電極に対して
、ソース、ドレインのｎ’、ｎ＋注入領域が対称構造に
なっているので、ソース抵抗（Ｒａ）の−層の低減をは
かり、伝達コンダクタンス（ｑｒｎ）の増加をはかろう
とすると、ドレイン耐圧が悪くなり、ドレインコンダク
タンス（ｑｄ）、ゲート、ドレイン間容量（Ｃｑｄ）が
増加し、ＦＥＴ０高周波特性、およびドレイン電圧（Ｖ
ｄ）マージンを劣化させるという問題があった。
、ソース、ドレインのｎ’、ｎ＋注入領域が対称構造に
なっているので、ソース抵抗（Ｒａ）の−層の低減をは
かり、伝達コンダクタンス（ｑｒｎ）の増加をはかろう
とすると、ドレイン耐圧が悪くなり、ドレインコンダク
タンス（ｑｄ）、ゲート、ドレイン間容量（Ｃｑｄ）が
増加し、ＦＥＴ０高周波特性、およびドレイン電圧（Ｖ
ｄ）マージンを劣化させるという問題があった。
課題を解決するための手段
本発明は上記の課題に鑑みなされたもので、絶縁膜の一
側壁にゲート電極をセルフアライメント的に形成するこ
とによシ、ゲート電極に対してドレイン領域のみ絶縁膜
を形成した後、ｎ′又はｎ＋層形成のイオン注入を行う
ものである。
側壁にゲート電極をセルフアライメント的に形成するこ
とによシ、ゲート電極に対してドレイン領域のみ絶縁膜
を形成した後、ｎ′又はｎ＋層形成のイオン注入を行う
ものである。
作 用
ドレイン領域は絶縁膜が形成されているので、。
ソース領域に対してＧａＡａ基板に注入されるドーズ量
が少なくなり、Ｒｓの増加、ｑｍの劣化を伴うことなく
、ドレイン耐圧の向上、Ｃｑｄおよび’Ｊｄの減少をは
かることができ、ＦＥＴを高性能化することが可能であ
る。
が少なくなり、Ｒｓの増加、ｑｍの劣化を伴うことなく
、ドレイン耐圧の向上、Ｃｑｄおよび’Ｊｄの減少をは
かることができ、ＦＥＴを高性能化することが可能であ
る。
また、ドレイン領域の絶縁膜はゲートに対して、セルフ
アライメント的に形成されるので、フォトレジスト膜を
利用して、選択的にドレイン領域をおおうプロセスで問
題となるソース領域のレジスト残り、ゲート電極に対す
るマスクズレ等の問題もなく、ゲート長が短かくなって
も対応でき、しかもゲート長が絶縁膜の側壁につくゲー
ト金属の膜厚によシ決定されるので、容易に短ゲート化
が実現できる。
アライメント的に形成されるので、フォトレジスト膜を
利用して、選択的にドレイン領域をおおうプロセスで問
題となるソース領域のレジスト残り、ゲート電極に対す
るマスクズレ等の問題もなく、ゲート長が短かくなって
も対応でき、しかもゲート長が絶縁膜の側壁につくゲー
ト金属の膜厚によシ決定されるので、容易に短ゲート化
が実現できる。
実施例
第１図は、本発明の一実施例を示したものである。まず
同図ａに示すように、半絶縁性Ｇ ａ Ａ ｓ７Ｊ。
同図ａに示すように、半絶縁性Ｇ ａ Ａ ｓ７Ｊ。
板１の一主面上にフォトレジスト膜２をマスクとして選
択的に、Ｓｌ イオノを３０ｋｅＶ。
択的に、Ｓｌ イオノを３０ｋｅＶ。
２．５Ｘ１０ ｔＭ で注入して活性層３を形成す
る。
る。
次にフォトレジスト膜を除去後、同図すに示すように、
全面にＳ ｉｏ ２ ｇ （厚さ４０００Ａ）を堆積後
、２オドレジスト膜を用いて、所定の部分のＳ ｘ Ｏ
２膜をＣＦ４ガスの反応性エツチングを用いて除去し、
ある領域のみＳ ｉＯ２膜１ｏを形成する。
全面にＳ ｉｏ ２ ｇ （厚さ４０００Ａ）を堆積後
、２オドレジスト膜を用いて、所定の部分のＳ ｘ Ｏ
２膜をＣＦ４ガスの反応性エツチングを用いて除去し、
ある領域のみＳ ｉＯ２膜１ｏを形成する。
その場合、Ｓ ｉ Ｏ２１貞の一側面は、はぼ垂直にな
っている。
っている。
次に同図Ｃに示すように、フォトレジスト膜を除去後全
面にスパッタ法を用いてＷＳ ｉｏ、ｅ膜１１（厚さ４
０００人）を形成する。次に同図ｄに示すように、ＣＦ
４ガスの反応性エツチングを用いて、垂直にエツチング
を行い、Ｓ １０２ｄ１０の側面のみＷＳｉｏ、６膜を
残し、これがゲート成極４となる。
面にスパッタ法を用いてＷＳ ｉｏ、ｅ膜１１（厚さ４
０００人）を形成する。次に同図ｄに示すように、ＣＦ
４ガスの反応性エツチングを用いて、垂直にエツチング
を行い、Ｓ １０２ｄ１０の側面のみＷＳｉｏ、６膜を
残し、これがゲート成極４となる。
よってゲート長は、Ｓ Ｊ Ｏ２）漠１ｏの側壁に残る
ＷＳ ｌｏ、 ６摸の厚さになシ、これは、全面堆積す
るＷ Ｓ ｉ ｏ、 ６膜の厚さのおよそ７５％程度と
なる。従ってこの場合、４０００人堆積しているので、
ゲート長は約０．３μｍ となり、サブミクロンオーダ
のゲート長を簡単に形成することかできる。
ＷＳ ｌｏ、 ６摸の厚さになシ、これは、全面堆積す
るＷ Ｓ ｉ ｏ、 ６膜の厚さのおよそ７５％程度と
なる。従ってこの場合、４０００人堆積しているので、
ゲート長は約０．３μｍ となり、サブミクロンオーダ
のゲート長を簡単に形成することかできる。
次に同図ｅに示すように、全面に５１０２膜１２（厚さ
２０００人）を全面に形成した後、フォトレジスト膜２
をマスクとして所定の領域に５ｉ２８イオンを１６０
ｋ ｅＶ 、 ５Ｘ１０ ” ｃｍ−２（Ｄ条件で注入
する。この注入条件では、５１２８イオンは厚さ２００
０人の３１０２膜を通過して同図に示すｎ＋層７を形成
するか、もう一方のＳ ｔ Ｏ２膜（合計ｅｏｏｏ入厚
）は厚くてＧ ａ Ａ ｓまで届かずイオンは注入され
ない。
２０００人）を全面に形成した後、フォトレジスト膜２
をマスクとして所定の領域に５ｉ２８イオンを１６０
ｋ ｅＶ 、 ５Ｘ１０ ” ｃｍ−２（Ｄ条件で注入
する。この注入条件では、５１２８イオンは厚さ２００
０人の３１０２膜を通過して同図に示すｎ＋層７を形成
するか、もう一方のＳ ｔ Ｏ２膜（合計ｅｏｏｏ入厚
）は厚くてＧ ａ Ａ ｓまで届かずイオンは注入され
ない。
よってゲート電極４の一方の領域のみ、ｎ層層が形成さ
れることになる。次に同図ｆに示すように、フッ酸を含
むエッチャントでＳｉｏ２膜をすべて除去した後、フォ
トレジスト膜２をマスクとしてＳｌ イオンを５０
ｋｅＶ 、 ８Ｘ１０１２℃ｍ−２の条件、２９ で注入して３２層６を形成する。次に同図ｑに示すよう
にフォトレジスト膜を除去後全面に再び熱ＣＶＤ法を用
いてＳｉｏ２膜１３全１３１０００人堆積して、アルシ
ン雰囲気中で８００℃、２０分間アニールを行い、イオ
ン注入層を活性化させる。
れることになる。次に同図ｆに示すように、フッ酸を含
むエッチャントでＳｉｏ２膜をすべて除去した後、フォ
トレジスト膜２をマスクとしてＳｌ イオンを５０
ｋｅＶ 、 ８Ｘ１０１２℃ｍ−２の条件、２９ で注入して３２層６を形成する。次に同図ｑに示すよう
にフォトレジスト膜を除去後全面に再び熱ＣＶＤ法を用
いてＳｉｏ２膜１３全１３１０００人堆積して、アルシ
ン雰囲気中で８００℃、２０分間アニールを行い、イオ
ン注入層を活性化させる。
次に同図りに示すように、リフトオフ法を用いて所定の
領域にＡ ｕ Ｇ ｅ ／Ｎ ｉ ／Ａ ｕから金属電
極を形成し、アルゴン雰囲気中で４５０℃、３分間シン
ターとしてオーミック電極９を形成するものである。
領域にＡ ｕ Ｇ ｅ ／Ｎ ｉ ／Ａ ｕから金属電
極を形成し、アルゴン雰囲気中で４５０℃、３分間シン
ターとしてオーミック電極９を形成するものである。
従って同図に示すように、ｎ＋層７を有する方がソース
側他方がドレイン側となる。
側他方がドレイン側となる。
第３図は、ゲート長０．６μｍ、ゲート幅１０μｍのＦ
ＥＴについて、本発明の製造方法によるものと、従来の
方法によるものの静特性の比較を行ったものである。同
図より明らかなように、本発明の製造方法によるＦＥＴ
は、従来のＦＥＴに比してドレイン耐圧が大きく、シか
もドレインコンダクタンス（ｑｄ）も小さい。しかもＦ
ＥＴの伝達コンダクタンス（ｑｍ）は、はとんど同じで
変化がない。こうしたＦ、ＥＴ特性の差は、本発明のＦ
ＥＴは、従来のｎ層層が対称な従来のＦＥＴと比して、
ソース抵抗が同じで、ドレイン抵抗が大きくなっている
ことに由来している。
ＥＴについて、本発明の製造方法によるものと、従来の
方法によるものの静特性の比較を行ったものである。同
図より明らかなように、本発明の製造方法によるＦＥＴ
は、従来のＦＥＴに比してドレイン耐圧が大きく、シか
もドレインコンダクタンス（ｑｄ）も小さい。しかもＦ
ＥＴの伝達コンダクタンス（ｑｍ）は、はとんど同じで
変化がない。こうしたＦ、ＥＴ特性の差は、本発明のＦ
ＥＴは、従来のｎ層層が対称な従来のＦＥＴと比して、
ソース抵抗が同じで、ドレイン抵抗が大きくなっている
ことに由来している。
なお以上の説明では、ＧａＡｓ ＭＥＳＦＥＴについて
述べたが、２次元電子ガス、正孔ガスを活性層として利
用するＨＥＭＴ等のへテロ接合デバイスについても同様
であることはいうまでもない。また、絶縁膜としてはＳ
ｉＯ２について述べたが他の絶縁膜たとえばＳｉＮ等
、またゲート金属としては他の高融点金属、たとえばＷ
Ｎ 、ＷＳ ｉ Ｎ等でも同様であることはいうまでも
ない。
述べたが、２次元電子ガス、正孔ガスを活性層として利
用するＨＥＭＴ等のへテロ接合デバイスについても同様
であることはいうまでもない。また、絶縁膜としてはＳ
ｉＯ２について述べたが他の絶縁膜たとえばＳｉＮ等
、またゲート金属としては他の高融点金属、たとえばＷ
Ｎ 、ＷＳ ｉ Ｎ等でも同様であることはいうまでも
ない。
発明の詳細
な説明したように、本発明の製造方法によれば、ソース
側とドレイン側でイオン注入領域が非対称な構造のＦＥ
Ｔをセルフアライメント的に製造することが可能であり
、ｇｍを劣化させることなく、ドレイン耐圧の向上、ｇ
ｄの減少をはかることができる。
側とドレイン側でイオン注入領域が非対称な構造のＦＥ
Ｔをセルフアライメント的に製造することが可能であり
、ｇｍを劣化させることなく、ドレイン耐圧の向上、ｇ
ｄの減少をはかることができる。
第１図は、本発明の一実施例のＧａＡｓ ＭＥＳＦＥＴ
の製造方法を示す工程断面図、第２図は従来のＧａＡｓ
ＭＥＳＦＥＴの製造方法を示す工程断面図、第３図は
本発明と従来の製造方法によるＧ ａ Ａ ａＭＥＳＦ
ＥＴの静特性の比較を示す図である。 １・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、３・・・
・・・活性層、４・・・・・・ゲート電極、５・・・・
・・ｎ′層、７・・・・・・ｎ層、１゜・・・・・５１
０２膜。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名−巳 ％Ｃ−区 １コ Ｓｔ ０２ 酸 ９−−− す − ミ ・ソ ワ 惰ｔ ｆ
ｉ□杢発明ＦＥＴ −一一一文束のＦＥＴ トしイ′７電圧Ｖｄ５Ｃ’Ｆ ）
の製造方法を示す工程断面図、第２図は従来のＧａＡｓ
ＭＥＳＦＥＴの製造方法を示す工程断面図、第３図は
本発明と従来の製造方法によるＧ ａ Ａ ａＭＥＳＦ
ＥＴの静特性の比較を示す図である。 １・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、３・・・
・・・活性層、４・・・・・・ゲート電極、５・・・・
・・ｎ′層、７・・・・・・ｎ層、１゜・・・・・５１
０２膜。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名−巳 ％Ｃ−区 １コ Ｓｔ ０２ 酸 ９−−− す − ミ ・ソ ワ 惰ｔ ｆ
ｉ□杢発明ＦＥＴ −一一一文束のＦＥＴ トしイ′７電圧Ｖｄ５Ｃ’Ｆ ）
Claims (1)
- 化合物半導体基板の一主面上の所定の領域に適当な厚さ
の絶縁膜を形成する工程と、前記絶縁膜の側壁に、高融
点金属からなるゲート電極をセルフアライメント的に形
成した後、イオン注入を行い、ゲート電極に対して非対
称にイオン注入領域を形成する工程を含むことを特徴と
する電界効果型トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075324A JPH02253632A (ja) | 1989-03-27 | 1989-03-27 | 電界効果型トランジスタの製造方法 |
| US07/496,300 US4992387A (en) | 1989-03-27 | 1990-03-20 | Method for fabrication of self-aligned asymmetric field effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075324A JPH02253632A (ja) | 1989-03-27 | 1989-03-27 | 電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02253632A true JPH02253632A (ja) | 1990-10-12 |
Family
ID=13572973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1075324A Pending JPH02253632A (ja) | 1989-03-27 | 1989-03-27 | 電界効果型トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4992387A (ja) |
| JP (1) | JPH02253632A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250453A (en) * | 1989-04-12 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Production method of a semiconductor device |
| US6638801B2 (en) | 2001-03-29 | 2003-10-28 | Nec Corporation | Semiconductor device and its manufacturing method |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2553699B2 (ja) * | 1989-04-12 | 1996-11-13 | 三菱電機株式会社 | 半導体装置の製造方法 |
| EP0416141A1 (de) * | 1989-09-04 | 1991-03-13 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines FET mit asymmetrisch angeordnetem Gate-Bereich |
| JP2786307B2 (ja) * | 1990-04-19 | 1998-08-13 | 三菱電機株式会社 | 電界効果トランジスタ及びその製造方法 |
| JPH04130619A (ja) * | 1990-09-20 | 1992-05-01 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5187110A (en) * | 1990-10-05 | 1993-02-16 | Allied-Signal Inc. | Field effect transistor-bipolar transistor darlington pair |
| EP0501275A3 (en) * | 1991-03-01 | 1992-11-19 | Motorola, Inc. | Method of making symmetrical and asymmetrical mesfets |
| KR100242477B1 (ko) * | 1991-07-15 | 2000-02-01 | 비센트 비.인그라시아 | 반도체 장치 |
| FR2686734B1 (fr) * | 1992-01-24 | 1994-03-11 | Thomson Composants Microondes | Procede de realisation d'un transistor. |
| JPH06177159A (ja) * | 1992-10-09 | 1994-06-24 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| US5536666A (en) * | 1994-06-03 | 1996-07-16 | Itt Corporation | Method for fabricating a planar ion-implanted GaAs MESFET with improved open-channel burnout characteristics |
| US5476803A (en) * | 1994-10-17 | 1995-12-19 | Liu; Kwo-Jen | Method for fabricating a self-spaced contact for semiconductor devices |
| JPH08139103A (ja) * | 1994-11-04 | 1996-05-31 | Toyota Motor Corp | 電界効果トランジスタおよびその製造方法 |
| DE4441723A1 (de) * | 1994-11-23 | 1996-05-30 | Siemens Ag | Herstellungsverfahren für Gate-Elektroden von MOSFETs |
| US5882961A (en) * | 1995-09-11 | 1999-03-16 | Motorola, Inc. | Method of manufacturing semiconductor device with reduced charge trapping |
| DE19536523A1 (de) * | 1995-09-29 | 1997-04-03 | Siemens Ag | Verfahren zur Herstellung einer Gateelektrode |
| US5918130A (en) * | 1997-09-08 | 1999-06-29 | Advanced Micro Devices, Inc. | Transistor fabrication employing formation of silicide across source and drain regions prior to formation of the gate conductor |
| US6222240B1 (en) | 1998-07-22 | 2001-04-24 | Advanced Micro Devices, Inc. | Salicide and gate dielectric formed from a single layer of refractory metal |
| US6140167A (en) * | 1998-08-18 | 2000-10-31 | Advanced Micro Devices, Inc. | High performance MOSFET and method of forming the same using silicidation and junction implantation prior to gate formation |
| US6084280A (en) * | 1998-10-15 | 2000-07-04 | Advanced Micro Devices, Inc. | Transistor having a metal silicide self-aligned to the gate |
| US6410967B1 (en) | 1998-10-15 | 2002-06-25 | Advanced Micro Devices, Inc. | Transistor having enhanced metal silicide and a self-aligned gate electrode |
| US6528846B1 (en) | 1999-09-23 | 2003-03-04 | International Business Machines Corporation | Asymmetric high voltage silicon on insulator device design for input output circuits |
| US6362057B1 (en) | 1999-10-26 | 2002-03-26 | Motorola, Inc. | Method for forming a semiconductor device |
| US6362058B1 (en) * | 1999-12-22 | 2002-03-26 | Texas Instruments Incorporated | Method for controlling an implant profile in the channel of a transistor |
| TWI228297B (en) * | 2003-12-12 | 2005-02-21 | Richtek Techohnology Corp | Asymmetrical cellular metal-oxide semiconductor transistor array |
| US7323389B2 (en) * | 2005-07-27 | 2008-01-29 | Freescale Semiconductor, Inc. | Method of forming a FINFET structure |
| US20070099386A1 (en) * | 2005-10-31 | 2007-05-03 | International Business Machines Corporation | Integration scheme for high gain fet in standard cmos process |
| US8637871B2 (en) | 2010-11-04 | 2014-01-28 | International Business Machines Corporation | Asymmetric hetero-structure FET and method of manufacture |
| US8383471B1 (en) | 2011-04-11 | 2013-02-26 | Hrl Laboratories, Llc | Self aligned sidewall gate GaN HEMT |
| JP2018125518A (ja) * | 2017-02-03 | 2018-08-09 | ソニーセミコンダクタソリューションズ株式会社 | トランジスタ、製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136263A (ja) * | 1983-12-24 | 1985-07-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6182482A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | ＧａＡｓ電界効果トランジスタの製造方法 |
| JPS6245184A (ja) * | 1985-08-23 | 1987-02-27 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタおよびその製造方法 |
| JPH01251668A (ja) * | 1988-03-30 | 1989-10-06 | Nec Corp | 電界効果トランジスタの製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4287660A (en) * | 1974-05-21 | 1981-09-08 | U.S. Philips Corporation | Methods of manufacturing semiconductor devices |
| JPS546773A (en) * | 1977-06-17 | 1979-01-19 | Nec Corp | Manufacture of semiconductor device |
| JPS5742151A (en) * | 1980-08-28 | 1982-03-09 | Fujitsu Ltd | Formation of pattern |
| JPS60182171A (ja) * | 1984-02-29 | 1985-09-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63307739A (ja) * | 1987-06-09 | 1988-12-15 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1989
- 1989-03-27 JP JP1075324A patent/JPH02253632A/ja active Pending
-
1990
- 1990-03-20 US US07/496,300 patent/US4992387A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136263A (ja) * | 1983-12-24 | 1985-07-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6182482A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | ＧａＡｓ電界効果トランジスタの製造方法 |
| JPS6245184A (ja) * | 1985-08-23 | 1987-02-27 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタおよびその製造方法 |
| JPH01251668A (ja) * | 1988-03-30 | 1989-10-06 | Nec Corp | 電界効果トランジスタの製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250453A (en) * | 1989-04-12 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Production method of a semiconductor device |
| US6638801B2 (en) | 2001-03-29 | 2003-10-28 | Nec Corporation | Semiconductor device and its manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| US4992387A (en) | 1991-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02253632A (ja) | 電界効果型トランジスタの製造方法 | |
| KR920002090B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| JPS6310589B2 (ja) | ||
| JP2792948B2 (ja) | 半導体装置の製造方法 | |
| JP3034546B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JPH0523497B2 (ja) | ||
| JP3139208B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH0824132B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2726730B2 (ja) | 電界効果トランジスタの製法 | |
| JP3032458B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS59113671A (ja) | 電界効果トランジスタの製造方法 | |
| JPS5893290A (ja) | シヨツトキバリア電界効果トランジスタの製造方法 | |
| JPH0724259B2 (ja) | 化合物半導体装置の製造方法 | |
| JPS6190470A (ja) | 化合物半導体装置の製造方法 | |
| JPS6272175A (ja) | 半導体装置の製造方法 | |
| JPH08124939A (ja) | 半導体装置の製造方法 | |
| JPS62291070A (ja) | 半導体装置の製造方法 | |
| JPH028454B2 (ja) | ||
| JPH081910B2 (ja) | 電界効果型半導体装置及びその製造方法 | |
| JPH01251670A (ja) | 電界効果トランジスタの製造方法 | |
| JPH02270336A (ja) | ＧａＡｓ電界効果トランジスタの製造方法 | |
| JPS62145779A (ja) | 電界効果トランジスタ | |
| JPH02197138A (ja) | 電界効果トランジスタ | |
| JPS62105480A (ja) | 半導体装置の製造方法 | |
| JPH012370A (ja) | 電界効果型半導体装置及びその製造方法 |