JPH02253632A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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- JPH02253632A JPH02253632A JP1075324A JP7532489A JPH02253632A JP H02253632 A JPH02253632 A JP H02253632A JP 1075324 A JP1075324 A JP 1075324A JP 7532489 A JP7532489 A JP 7532489A JP H02253632 A JPH02253632 A JP H02253632A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、化合物半導体を甲いた電界効果型トランジス
タの製造方法に関するものである。
タの製造方法に関するものである。
従来の技術
以下G a A sの金属、ショットキ型電界効果型ト
ランジスタ(以下MESFET と呼ぶ)を例にとって
説明する。
ランジスタ(以下MESFET と呼ぶ)を例にとって
説明する。
半絶縁性Ga A s基板上に形成するG a A s
MESFETのしきい偵電圧のバラツキを抑制し、ソー
ス抵抗の低減等の高性能化をはかるため、高融点金属ゲ
ートを用いて、ソース、ドレインn+領域をゲート金属
に対してセルフアライメントにイオン注入で形成するセ
ルフアライメント型FETが広く用いられている。さら
に最近では、ドレイン耐圧を向上をはかるため、ウェル
注入層と従来のn+注入層の間にd層と呼ばれるn+層
よシ濃度の低い中濃度の注入層を設けたLDD構造と呼
ばれるGaAsMESFETが開発されている。第2図
は、その代表的なエンハンスメント型FETの製造方法
を示しだものである。
MESFETのしきい偵電圧のバラツキを抑制し、ソー
ス抵抗の低減等の高性能化をはかるため、高融点金属ゲ
ートを用いて、ソース、ドレインn+領域をゲート金属
に対してセルフアライメントにイオン注入で形成するセ
ルフアライメント型FETが広く用いられている。さら
に最近では、ドレイン耐圧を向上をはかるため、ウェル
注入層と従来のn+注入層の間にd層と呼ばれるn+層
よシ濃度の低い中濃度の注入層を設けたLDD構造と呼
ばれるGaAsMESFETが開発されている。第2図
は、その代表的なエンハンスメント型FETの製造方法
を示しだものである。
まず同図aに示すように、半絶縁性Q (I A s基
板1の一主面上に、フォトレジスト膜2をマスクとして
選択的に、5i29イオンを30keV。
板1の一主面上に、フォトレジスト膜2をマスクとして
選択的に、5i29イオンを30keV。
2.5X1012cm−2で注入して活性層3を形成す
る。
る。
次にフォトレジスト膜を除去後、同図すに示すように全
面にスパッタ法を用いてWS t o、 6膜(厚さ2
000人)を形成した後、光露光法を用いてダトとなる
領域にフォトレジスト膜を形成する。
面にスパッタ法を用いてWS t o、 6膜(厚さ2
000人)を形成した後、光露光法を用いてダトとなる
領域にフォトレジスト膜を形成する。
次に同図Cに示すように、フォトレジスト膜をマスクと
して、CF4ガスを用いてWS i o、 6膜の異方
性ドライエツチングを行ない、マスクとしたフォトレジ
スト膜を除去し、ゲート電極4を形成する。
して、CF4ガスを用いてWS i o、 6膜の異方
性ドライエツチングを行ない、マスクとしたフォトレジ
スト膜を除去し、ゲート電極4を形成する。
次に同図dに示すように、フォトレジスト膜をマスクと
して所定の領域にゲート電極上からSlイオンを注入(
s o k eV 、 8x10”cm−2) してn
1層5を形成する。この際S1 イオンは、ゲート電極
4の直下には注入されない。
して所定の領域にゲート電極上からSlイオンを注入(
s o k eV 、 8x10”cm−2) してn
1層5を形成する。この際S1 イオンは、ゲート電極
4の直下には注入されない。
次にフォトレジスト膜を除去後、同図eに示すように、
全面にS 五〇 2膜6(厚さ2000人)をプラズマ
CVD法を用いて形成した後、所定の領域に、フォトレ
ジスト膜をマスクとして、5i28イオンをSio2膜
をaして注入(160keV。
全面にS 五〇 2膜6(厚さ2000人)をプラズマ
CVD法を用いて形成した後、所定の領域に、フォトレ
ジスト膜をマスクとして、5i28イオンをSio2膜
をaして注入(160keV。
5XIO”tYn−2)を行いn+層7を形成する。こ
の際、ゲート電極側壁部のS 五〇 2膜は厚いため、
B 128イオンはG a A s基板まで注入されず
、同図に示すように、側壁の厚さL8だけゲート電極よ
シ離れて1層が、形成される。次にS iO2膜をバッ
ファーフッ酸等で除去後、同図fに示すように、全mに
熱Cvv法で5i02膜8と100OAはど堆積して、
アルシン雰囲気中でアニール(8oO℃、20分間)を
行いイオン注入領域を活性化させる。
の際、ゲート電極側壁部のS 五〇 2膜は厚いため、
B 128イオンはG a A s基板まで注入されず
、同図に示すように、側壁の厚さL8だけゲート電極よ
シ離れて1層が、形成される。次にS iO2膜をバッ
ファーフッ酸等で除去後、同図fに示すように、全mに
熱Cvv法で5i02膜8と100OAはど堆積して、
アルシン雰囲気中でアニール(8oO℃、20分間)を
行いイオン注入領域を活性化させる。
次に同図qに示すように、S t O2膜8の所定の領
域を開口してA u G eβiからなるオーミック電
極9を形成してFETを完成させる。
域を開口してA u G eβiからなるオーミック電
極9を形成してFETを完成させる。
発明が解決しようとする課題
しかし、こうした従来の構造では、ゲート電極に対して
、ソース、ドレインのn’、n+注入領域が対称構造に
なっているので、ソース抵抗(Ra)の−層の低減をは
かり、伝達コンダクタンス(qrn)の増加をはかろう
とすると、ドレイン耐圧が悪くなり、ドレインコンダク
タンス(qd)、ゲート、ドレイン間容量(Cqd)が
増加し、FET0高周波特性、およびドレイン電圧(V
d)マージンを劣化させるという問題があった。
、ソース、ドレインのn’、n+注入領域が対称構造に
なっているので、ソース抵抗(Ra)の−層の低減をは
かり、伝達コンダクタンス(qrn)の増加をはかろう
とすると、ドレイン耐圧が悪くなり、ドレインコンダク
タンス(qd)、ゲート、ドレイン間容量(Cqd)が
増加し、FET0高周波特性、およびドレイン電圧(V
d)マージンを劣化させるという問題があった。
課題を解決するための手段
本発明は上記の課題に鑑みなされたもので、絶縁膜の一
側壁にゲート電極をセルフアライメント的に形成するこ
とによシ、ゲート電極に対してドレイン領域のみ絶縁膜
を形成した後、n′又はn+層形成のイオン注入を行う
ものである。
側壁にゲート電極をセルフアライメント的に形成するこ
とによシ、ゲート電極に対してドレイン領域のみ絶縁膜
を形成した後、n′又はn+層形成のイオン注入を行う
ものである。
作 用
ドレイン領域は絶縁膜が形成されているので、。
ソース領域に対してGaAa基板に注入されるドーズ量
が少なくなり、Rsの増加、qmの劣化を伴うことなく
、ドレイン耐圧の向上、Cqdおよび’Jdの減少をは
かることができ、FETを高性能化することが可能であ
る。
が少なくなり、Rsの増加、qmの劣化を伴うことなく
、ドレイン耐圧の向上、Cqdおよび’Jdの減少をは
かることができ、FETを高性能化することが可能であ
る。
また、ドレイン領域の絶縁膜はゲートに対して、セルフ
アライメント的に形成されるので、フォトレジスト膜を
利用して、選択的にドレイン領域をおおうプロセスで問
題となるソース領域のレジスト残り、ゲート電極に対す
るマスクズレ等の問題もなく、ゲート長が短かくなって
も対応でき、しかもゲート長が絶縁膜の側壁につくゲー
ト金属の膜厚によシ決定されるので、容易に短ゲート化
が実現できる。
アライメント的に形成されるので、フォトレジスト膜を
利用して、選択的にドレイン領域をおおうプロセスで問
題となるソース領域のレジスト残り、ゲート電極に対す
るマスクズレ等の問題もなく、ゲート長が短かくなって
も対応でき、しかもゲート長が絶縁膜の側壁につくゲー
ト金属の膜厚によシ決定されるので、容易に短ゲート化
が実現できる。
実施例
第1図は、本発明の一実施例を示したものである。まず
同図aに示すように、半絶縁性G a A s7J。
同図aに示すように、半絶縁性G a A s7J。
板1の一主面上にフォトレジスト膜2をマスクとして選
択的に、Sl イオノを30keV。
択的に、Sl イオノを30keV。
2.5X10 tM で注入して活性層3を形成す
る。
る。
次にフォトレジスト膜を除去後、同図すに示すように、
全面にS io 2 g (厚さ4000A)を堆積後
、2オドレジスト膜を用いて、所定の部分のS x O
2膜をCF4ガスの反応性エツチングを用いて除去し、
ある領域のみS iO2膜1oを形成する。
全面にS io 2 g (厚さ4000A)を堆積後
、2オドレジスト膜を用いて、所定の部分のS x O
2膜をCF4ガスの反応性エツチングを用いて除去し、
ある領域のみS iO2膜1oを形成する。
その場合、S i O21貞の一側面は、はぼ垂直にな
っている。
っている。
次に同図Cに示すように、フォトレジスト膜を除去後全
面にスパッタ法を用いてWS io、e膜11(厚さ4
000人)を形成する。次に同図dに示すように、CF
4ガスの反応性エツチングを用いて、垂直にエツチング
を行い、S 102d10の側面のみWSio、6膜を
残し、これがゲート成極4となる。
面にスパッタ法を用いてWS io、e膜11(厚さ4
000人)を形成する。次に同図dに示すように、CF
4ガスの反応性エツチングを用いて、垂直にエツチング
を行い、S 102d10の側面のみWSio、6膜を
残し、これがゲート成極4となる。
よってゲート長は、S J O2)漠1oの側壁に残る
WS lo、 6摸の厚さになシ、これは、全面堆積す
るW S i o、 6膜の厚さのおよそ75%程度と
なる。従ってこの場合、4000人堆積しているので、
ゲート長は約0.3μm となり、サブミクロンオーダ
のゲート長を簡単に形成することかできる。
WS lo、 6摸の厚さになシ、これは、全面堆積す
るW S i o、 6膜の厚さのおよそ75%程度と
なる。従ってこの場合、4000人堆積しているので、
ゲート長は約0.3μm となり、サブミクロンオーダ
のゲート長を簡単に形成することかできる。
次に同図eに示すように、全面に5102膜12(厚さ
2000人)を全面に形成した後、フォトレジスト膜2
をマスクとして所定の領域に5i28イオンを160
k eV 、 5X10 ” cm−2(D条件で注入
する。この注入条件では、5128イオンは厚さ200
0人の3102膜を通過して同図に示すn+層7を形成
するか、もう一方のS t O2膜(合計eooo入厚
)は厚くてG a A sまで届かずイオンは注入され
ない。
2000人)を全面に形成した後、フォトレジスト膜2
をマスクとして所定の領域に5i28イオンを160
k eV 、 5X10 ” cm−2(D条件で注入
する。この注入条件では、5128イオンは厚さ200
0人の3102膜を通過して同図に示すn+層7を形成
するか、もう一方のS t O2膜(合計eooo入厚
)は厚くてG a A sまで届かずイオンは注入され
ない。
よってゲート電極4の一方の領域のみ、n層層が形成さ
れることになる。次に同図fに示すように、フッ酸を含
むエッチャントでSio2膜をすべて除去した後、フォ
トレジスト膜2をマスクとしてSl イオンを50
keV 、 8X1012℃m−2の条件、29 で注入して32層6を形成する。次に同図qに示すよう
にフォトレジスト膜を除去後全面に再び熱CVD法を用
いてSio2膜13全131000人堆積して、アルシ
ン雰囲気中で800℃、20分間アニールを行い、イオ
ン注入層を活性化させる。
れることになる。次に同図fに示すように、フッ酸を含
むエッチャントでSio2膜をすべて除去した後、フォ
トレジスト膜2をマスクとしてSl イオンを50
keV 、 8X1012℃m−2の条件、29 で注入して32層6を形成する。次に同図qに示すよう
にフォトレジスト膜を除去後全面に再び熱CVD法を用
いてSio2膜13全131000人堆積して、アルシ
ン雰囲気中で800℃、20分間アニールを行い、イオ
ン注入層を活性化させる。
次に同図りに示すように、リフトオフ法を用いて所定の
領域にA u G e /N i /A uから金属電
極を形成し、アルゴン雰囲気中で450℃、3分間シン
ターとしてオーミック電極9を形成するものである。
領域にA u G e /N i /A uから金属電
極を形成し、アルゴン雰囲気中で450℃、3分間シン
ターとしてオーミック電極9を形成するものである。
従って同図に示すように、n+層7を有する方がソース
側他方がドレイン側となる。
側他方がドレイン側となる。
第3図は、ゲート長0.6μm、ゲート幅10μmのF
ETについて、本発明の製造方法によるものと、従来の
方法によるものの静特性の比較を行ったものである。同
図より明らかなように、本発明の製造方法によるFET
は、従来のFETに比してドレイン耐圧が大きく、シか
もドレインコンダクタンス(qd)も小さい。しかもF
ETの伝達コンダクタンス(qm)は、はとんど同じで
変化がない。こうしたF、ET特性の差は、本発明のF
ETは、従来のn層層が対称な従来のFETと比して、
ソース抵抗が同じで、ドレイン抵抗が大きくなっている
ことに由来している。
ETについて、本発明の製造方法によるものと、従来の
方法によるものの静特性の比較を行ったものである。同
図より明らかなように、本発明の製造方法によるFET
は、従来のFETに比してドレイン耐圧が大きく、シか
もドレインコンダクタンス(qd)も小さい。しかもF
ETの伝達コンダクタンス(qm)は、はとんど同じで
変化がない。こうしたF、ET特性の差は、本発明のF
ETは、従来のn層層が対称な従来のFETと比して、
ソース抵抗が同じで、ドレイン抵抗が大きくなっている
ことに由来している。
なお以上の説明では、GaAs MESFETについて
述べたが、2次元電子ガス、正孔ガスを活性層として利
用するHEMT等のへテロ接合デバイスについても同様
であることはいうまでもない。また、絶縁膜としてはS
iO2について述べたが他の絶縁膜たとえばSiN等
、またゲート金属としては他の高融点金属、たとえばW
N 、WS i N等でも同様であることはいうまでも
ない。
述べたが、2次元電子ガス、正孔ガスを活性層として利
用するHEMT等のへテロ接合デバイスについても同様
であることはいうまでもない。また、絶縁膜としてはS
iO2について述べたが他の絶縁膜たとえばSiN等
、またゲート金属としては他の高融点金属、たとえばW
N 、WS i N等でも同様であることはいうまでも
ない。
発明の詳細
な説明したように、本発明の製造方法によれば、ソース
側とドレイン側でイオン注入領域が非対称な構造のFE
Tをセルフアライメント的に製造することが可能であり
、gmを劣化させることなく、ドレイン耐圧の向上、g
dの減少をはかることができる。
側とドレイン側でイオン注入領域が非対称な構造のFE
Tをセルフアライメント的に製造することが可能であり
、gmを劣化させることなく、ドレイン耐圧の向上、g
dの減少をはかることができる。
第1図は、本発明の一実施例のGaAs MESFET
の製造方法を示す工程断面図、第2図は従来のGaAs
MESFETの製造方法を示す工程断面図、第3図は
本発明と従来の製造方法によるG a A aMESF
ETの静特性の比較を示す図である。 1・・・・・・半絶縁性G a A s基板、3・・・
・・・活性層、4・・・・・・ゲート電極、5・・・・
・・n′層、7・・・・・・n層、1゜・・・・・51
02膜。 代理人の氏名 弁理士 粟 野 重 孝 ほか1名−巳 %C−区 1コ St 02 酸 9−−− す − ミ ・ソ ワ 惰t f
i□杢発明FET −一一一文束のFET トしイ′7電圧Vd5C’F )
の製造方法を示す工程断面図、第2図は従来のGaAs
MESFETの製造方法を示す工程断面図、第3図は
本発明と従来の製造方法によるG a A aMESF
ETの静特性の比較を示す図である。 1・・・・・・半絶縁性G a A s基板、3・・・
・・・活性層、4・・・・・・ゲート電極、5・・・・
・・n′層、7・・・・・・n層、1゜・・・・・51
02膜。 代理人の氏名 弁理士 粟 野 重 孝 ほか1名−巳 %C−区 1コ St 02 酸 9−−− す − ミ ・ソ ワ 惰t f
i□杢発明FET −一一一文束のFET トしイ′7電圧Vd5C’F )
Claims (1)
- 化合物半導体基板の一主面上の所定の領域に適当な厚さ
の絶縁膜を形成する工程と、前記絶縁膜の側壁に、高融
点金属からなるゲート電極をセルフアライメント的に形
成した後、イオン注入を行い、ゲート電極に対して非対
称にイオン注入領域を形成する工程を含むことを特徴と
する電界効果型トランジスタの製造方法。
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