JPH023938A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH023938A JPH023938A JP63153071A JP15307188A JPH023938A JP H023938 A JPH023938 A JP H023938A JP 63153071 A JP63153071 A JP 63153071A JP 15307188 A JP15307188 A JP 15307188A JP H023938 A JPH023938 A JP H023938A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野)
この発明は、ゲートリセス構造(以下リセス構造という
)を有する電界効果トランジスタに関するものである。
)を有する電界効果トランジスタに関するものである。
第5図は従来の電界効果トランジスタのリセス構造を示
した断面図である。この図において、1はソース電極、
2はゲート電極、3はドレイン電極、4は電流通路とな
る活性層、5は半絶縁性GaAsからなる基板、6はリ
セス部、Wはリセス幅、tはリセス深さ、aはゲート電
極2の下の活性層厚さである。
した断面図である。この図において、1はソース電極、
2はゲート電極、3はドレイン電極、4は電流通路とな
る活性層、5は半絶縁性GaAsからなる基板、6はリ
セス部、Wはリセス幅、tはリセス深さ、aはゲート電
極2の下の活性層厚さである。
電界効果トランジスタでは、通常第5図に示すように、
ゲート電極2の取付部の活性層4を、エツチングにより
所定の電流値(I−N−a)になるように活性層厚さa
まで堀り込むリセス構造が採用されている。ただし、N
はキャリア濃度である。このリセス構造のリセス幅Wと
リセス深さtにより、電界効果トランジスタのRF性能
およびゲート逆方向耐圧が大きく左右される。また、ゲ
ート逆方向耐圧を大きくするにつれてRF性能が劣化す
るという傾向がある、これらの原因としては、ゲート逆
方向耐圧を決定する空乏層の拡がりおよびRF性能に大
きな影響与える寄生抵抗ならびに寄生容量がリセス構造
により大きく変化する事があげられ、リセス幅Wとリセ
ス深さtの最適化が試みられている。しかしながら、リ
セス幅Wとリセス深さtを制御する方法では、高耐圧化
。
ゲート電極2の取付部の活性層4を、エツチングにより
所定の電流値(I−N−a)になるように活性層厚さa
まで堀り込むリセス構造が採用されている。ただし、N
はキャリア濃度である。このリセス構造のリセス幅Wと
リセス深さtにより、電界効果トランジスタのRF性能
およびゲート逆方向耐圧が大きく左右される。また、ゲ
ート逆方向耐圧を大きくするにつれてRF性能が劣化す
るという傾向がある、これらの原因としては、ゲート逆
方向耐圧を決定する空乏層の拡がりおよびRF性能に大
きな影響与える寄生抵抗ならびに寄生容量がリセス構造
により大きく変化する事があげられ、リセス幅Wとリセ
ス深さtの最適化が試みられている。しかしながら、リ
セス幅Wとリセス深さtを制御する方法では、高耐圧化
。
高性能化に制約が多く、また、従来の1段リセスではリ
セスエツジへの電界集中が起こり、ゲート・ドレイン間
の電界集中を分散することができない。
セスエツジへの電界集中が起こり、ゲート・ドレイン間
の電界集中を分散することができない。
上記のような、従来の電界効果トランジスタでは、高耐
圧化、高性能化に制約が多く、ゲート逆方向耐圧を向上
させ、かつゲート・ソース間の寄生抵抗を低減すること
はリセス幅Wとリセス深さtの最適化だけでは困難であ
った。また、ゲート・ドレイン間の電界集中がリセスエ
ツジ1箇所に集中するという問題点を有していた。
圧化、高性能化に制約が多く、ゲート逆方向耐圧を向上
させ、かつゲート・ソース間の寄生抵抗を低減すること
はリセス幅Wとリセス深さtの最適化だけでは困難であ
った。また、ゲート・ドレイン間の電界集中がリセスエ
ツジ1箇所に集中するという問題点を有していた。
この発明は、かかる課題を解決するためになされたもの
で、ゲート・ソース間の寄生抵抗の増大を抑制でき、動
作層とバッファ層界面のリーク電流を減少できるうえ、
ドレイン抵抗を大きくできる電界効果トランジスタを得
ることを目的とする。
で、ゲート・ソース間の寄生抵抗の増大を抑制でき、動
作層とバッファ層界面のリーク電流を減少できるうえ、
ドレイン抵抗を大きくできる電界効果トランジスタを得
ることを目的とする。
この発明に係る電界効果トランジスタは、リセス部を内
側に向って徐々に深く、かつ幅が狭くなるように多段状
に形成するとともに、リセス部の最内側にゲート電極を
形成したものである。
側に向って徐々に深く、かつ幅が狭くなるように多段状
に形成するとともに、リセス部の最内側にゲート電極を
形成したものである。
この発明においては、リセス部が多段状に形成されたこ
とにより電界集中が分散される。さらに、ゲート・ドレ
イン間の電界が分散され、動作層とバッファ層界面のリ
ーク電流が減少する。また、活性層表面より一番深い最
内側のリセス幅を従来の1段リセスのリセス幅より狭く
すれば、ソース・ゲート間抵抗の増大が抑制される。
とにより電界集中が分散される。さらに、ゲート・ドレ
イン間の電界が分散され、動作層とバッファ層界面のリ
ーク電流が減少する。また、活性層表面より一番深い最
内側のリセス幅を従来の1段リセスのリセス幅より狭く
すれば、ソース・ゲート間抵抗の増大が抑制される。
(実施例)
第1図はこの発明の電界効果トランジスタの一実施例を
示す断面図、第2図(a)〜(i)、第3図(a)〜(
h)はその製造工程の一例を説明するための断面図であ
り、第4図(a)〜(C)は電極形成工程を説明するた
めの断面図である。
示す断面図、第2図(a)〜(i)、第3図(a)〜(
h)はその製造工程の一例を説明するための断面図であ
り、第4図(a)〜(C)は電極形成工程を説明するた
めの断面図である。
これらの図において、第5図と同一符号は同一のものを
示し、7はレジスト、8は半導体表面像!!膜、9は表
面空乏層である。
示し、7はレジスト、8は半導体表面像!!膜、9は表
面空乏層である。
この発明の電界効果トランジスタにおいては、リセス部
6を内側に向って徐々に深く、かつ幅が狭くなるように
多段状に形成して、ゲート電極2が形成される最内側の
リセス幅を従来の1段のリセスのリセス幅よりも狭くし
ている。
6を内側に向って徐々に深く、かつ幅が狭くなるように
多段状に形成して、ゲート電極2が形成される最内側の
リセス幅を従来の1段のリセスのリセス幅よりも狭くし
ている。
すなわち、内側に向って徐々に深く、かつ幅が狭くなる
ように多段状に形成することにより、電界集中が各段の
エツジに分散され、ゲート・ドレイン耐圧が向上するう
え、ゲートドレイン間の電騨集中が分散されることによ
り、バッファ層(活性層4と基板5の界面)のリーク電
流が減少し、ドレイン抵抗を増大させてRF性能を向上
させることが可能になる。
ように多段状に形成することにより、電界集中が各段の
エツジに分散され、ゲート・ドレイン耐圧が向上するう
え、ゲートドレイン間の電騨集中が分散されることによ
り、バッファ層(活性層4と基板5の界面)のリーク電
流が減少し、ドレイン抵抗を増大させてRF性能を向上
させることが可能になる。
また、ゲート電極2が形成される最内側のリセス幅を従
来の1段のリセスのリセス幅よりも狭くすることにより
、寄生抵抗の増大を抑制できる。
来の1段のリセスのリセス幅よりも狭くすることにより
、寄生抵抗の増大を抑制できる。
次に第2図(a)〜(i)を用いて製造工程の一例を説
明する。
明する。
まず、活性層4の上に半導体表面保護膜8を形成しく第
2図(a))、その上にレジストアでゲートパターンを
形成し、その間孔部より半導体表面保護膜8を選択エツ
チングする(第2図(b))。
2図(a))、その上にレジストアでゲートパターンを
形成し、その間孔部より半導体表面保護膜8を選択エツ
チングする(第2図(b))。
次いで活性層4を選択エツチングした後(第2図(e)
)、半導体表面保護膜8をさらに選択エツチングする(
第2図(d))。次に再度活性層4を選択エツチングす
る(第2図(e))。以下、同様の工程を繰り返して多
段状のリセス部6を形成しく第2図(f)、(g))、
蒸着、リフトオフによりゲート電極2を形成する(第2
図(h)、(i))。
)、半導体表面保護膜8をさらに選択エツチングする(
第2図(d))。次に再度活性層4を選択エツチングす
る(第2図(e))。以下、同様の工程を繰り返して多
段状のリセス部6を形成しく第2図(f)、(g))、
蒸着、リフトオフによりゲート電極2を形成する(第2
図(h)、(i))。
そしてこの後、ゲート電極2の熱処理を行い、第4図(
a)〜(C)に示すように、ソース電極1、ドレイン電
8i3を形成すれば、第1図に示した電界効果トランジ
スタが得られる。
a)〜(C)に示すように、ソース電極1、ドレイン電
8i3を形成すれば、第1図に示した電界効果トランジ
スタが得られる。
また、他の手順による製造工程を第3図(a)〜(i)
を用いて説明する。
を用いて説明する。
まず、活性層4上に形成したりセスパターンのレジスト
アを用いてリセス部6を形成する第3図(a))。次い
でレジストアを除去した後、半導体表面保護膜8により
全面を覆う(第3図(b))。次いでレジストアでゲー
トパターンを形成しく第3図(c))、その開孔部より
半導体表面保護膜8.活性層4を選択エツチングする(
第3図(d))。次に再度半導体表面保護膜8を選択エ
ツチングした後(第3図(e))、活性層4を選択エツ
チングして多段状のリセス部6を形成しく第3図(f)
)、この後蒸着、リフトオフによりゲート電極2を形成
する(第3図(g)。
アを用いてリセス部6を形成する第3図(a))。次い
でレジストアを除去した後、半導体表面保護膜8により
全面を覆う(第3図(b))。次いでレジストアでゲー
トパターンを形成しく第3図(c))、その開孔部より
半導体表面保護膜8.活性層4を選択エツチングする(
第3図(d))。次に再度半導体表面保護膜8を選択エ
ツチングした後(第3図(e))、活性層4を選択エツ
チングして多段状のリセス部6を形成しく第3図(f)
)、この後蒸着、リフトオフによりゲート電極2を形成
する(第3図(g)。
(h))。
この場合もゲートを極2の熱処理を行い、第4図(a)
〜(C)に示すようにソース電極1.ドレイン電極3を
形成すれば、第1図に示した電界効果トランジスタが得
られる。
〜(C)に示すようにソース電極1.ドレイン電極3を
形成すれば、第1図に示した電界効果トランジスタが得
られる。
ただし、第2図(a)〜(i)の製造工程例ではゲート
パターンのレジストアにより多段状リセス構造を得てい
るので、活性層4のエツチング回数が多くなると、リセ
ス部6の最内側のりセス幅がレジストアの開孔部より徐
々に広くなる。
パターンのレジストアにより多段状リセス構造を得てい
るので、活性層4のエツチング回数が多くなると、リセ
ス部6の最内側のりセス幅がレジストアの開孔部より徐
々に広くなる。
他方、第3図(a)〜(h)の製造工程の例ではリセス
パターンのレジストアにより1度活性層4のエツチング
をしてリセス部6を一定の幅で形成しでおくので、この
工程による方がリセス部60幅が最内側のリセス幅を第
2図(a)〜(i)の製造工程の例よりも狭く作ること
ができる。
パターンのレジストアにより1度活性層4のエツチング
をしてリセス部6を一定の幅で形成しでおくので、この
工程による方がリセス部60幅が最内側のリセス幅を第
2図(a)〜(i)の製造工程の例よりも狭く作ること
ができる。
なお、上記実施例ではGaAs電界効果トランジスタに
ついて説明したが、異なる電子親和力を持つ半導体層か
らなるヘテロ接合を持つ高移動度トランジスタ(HEM
T)やSL等により作成された他の電界効果トランジス
タにも適用できることはいうまでもない。
ついて説明したが、異なる電子親和力を持つ半導体層か
らなるヘテロ接合を持つ高移動度トランジスタ(HEM
T)やSL等により作成された他の電界効果トランジス
タにも適用できることはいうまでもない。
この発明は以上説明したとおり、リセス部を内側に向っ
て徐々に深く、かつ幅が狭くなるように多段数状に形成
するとともに、リセス部の最内側にゲート電極を形成し
たので、電界集中を分散させてゲート逆方向耐圧を向上
させることができるとともに、ゲート・ドレイン間の電
界集中も分散でき、動作層とバッファ層界面のリーク電
流を減少させてドレイン抵抗を大きくすることが可能に
なるという効果がある。また、最下層リセス幅を従来の
1段リセス幅より狭くすればゲート・ドレイン抵抗の増
加を抑制できるという効果もある。
て徐々に深く、かつ幅が狭くなるように多段数状に形成
するとともに、リセス部の最内側にゲート電極を形成し
たので、電界集中を分散させてゲート逆方向耐圧を向上
させることができるとともに、ゲート・ドレイン間の電
界集中も分散でき、動作層とバッファ層界面のリーク電
流を減少させてドレイン抵抗を大きくすることが可能に
なるという効果がある。また、最下層リセス幅を従来の
1段リセス幅より狭くすればゲート・ドレイン抵抗の増
加を抑制できるという効果もある。
第1図はこの発明の電界効果トランジスタの一実施例を
示す断面図、第2図、第3図、第4図は第1図に示した
電界効果トランジスタの製造工程を説明するための断面
図、第5図は従来の電界効果トランジスタを示す断面図
である。 図において、1はソース電極、2はゲート電極、3はド
レイン電極、4は活性層、5は基板、6はリセス部、7
はレジスト、8は半導体表面保護膜である。 なお、各図中の同一符号は同一または相当部分を示す。 第1図 代理人 大 岩 増 雄 (外2名)第5図 第 図 8、半導体表面像1を膜 7、レジスト 第 図 第 図 第 図
示す断面図、第2図、第3図、第4図は第1図に示した
電界効果トランジスタの製造工程を説明するための断面
図、第5図は従来の電界効果トランジスタを示す断面図
である。 図において、1はソース電極、2はゲート電極、3はド
レイン電極、4は活性層、5は基板、6はリセス部、7
はレジスト、8は半導体表面保護膜である。 なお、各図中の同一符号は同一または相当部分を示す。 第1図 代理人 大 岩 増 雄 (外2名)第5図 第 図 8、半導体表面像1を膜 7、レジスト 第 図 第 図 第 図
Claims (1)
- ゲート部にリセス構造を有する電界効果トランジスタに
おいて、リセス部を内側に向って徐々に深く、かつ幅が
狭くなるように多段状に形成するとともに、前記リセス
部の最内側にゲート電極を形成したことを特徴とする電
界効果トランジスタ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63153071A JPH023938A (ja) | 1988-06-20 | 1988-06-20 | 電界効果トランジスタ |
US07/367,685 US4984036A (en) | 1988-06-20 | 1989-06-19 | Field effect transistor with multiple grooves |
FR898908206A FR2633100B1 (fr) | 1988-06-20 | 1989-06-20 | Transistor a effet de champ et procede de fabrication |
US07/627,777 US5362677A (en) | 1988-06-20 | 1990-12-14 | Method for producing a field effect transistor with a gate recess structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63153071A JPH023938A (ja) | 1988-06-20 | 1988-06-20 | 電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH023938A true JPH023938A (ja) | 1990-01-09 |
Family
ID=15554350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63153071A Pending JPH023938A (ja) | 1988-06-20 | 1988-06-20 | 電界効果トランジスタ |
Country Status (3)
Country | Link |
---|---|
US (2) | US4984036A (ja) |
JP (1) | JPH023938A (ja) |
FR (1) | FR2633100B1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0449626A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 電界効果トランジスタ |
JP2009099725A (ja) * | 2007-10-16 | 2009-05-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
JP2011146446A (ja) * | 2010-01-12 | 2011-07-28 | Sumitomo Electric Ind Ltd | 化合物半導体装置 |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5139968A (en) * | 1989-03-03 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a t-shaped gate electrode |
CA2054470C (en) * | 1990-10-30 | 1997-07-01 | Takao Nakamura | Method for manufacturing superconducting device having a reduced thickness of oxide superconducting layer and superconducting device manufactured thereby |
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