DE4119918A1 - Halbleitereinrichtung und verfahren zu deren herstellung - Google Patents
Halbleitereinrichtung und verfahren zu deren herstellungInfo
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Description
Die vorliegende Erfindung bezieht sich auf Halbleiterspeicherein
richtung und Verfahren zu deren Herstellung und im besonderen
auf eine Halbleiterspeichereinrichtung, z. B. einen dynami
schen Speicher mit wahlfreiem Zugriff (im folgenden als DRAM
bezeichnet) mit einen Feldeffekttransistor und einen Konden
sator aufweisenden Speicherzellen und ein Verfahren zur Her
stellung derselben.
In den letzten Jahren ist die Nachfrage nach Halbleiterspei
chereinrichtungen infolge der bemerkenswerten Verbreitung von
Informationsverarbeitungsausrüstungen wie etwa Computern
schnell angestiegen. Außerdem sind Halbleiterspeichereinrich
tungen mit hoher Speicherkapazität und der Fähigkeit zum
Hochgeschwindigkeitsbetrieb gefragt. Vor diesem Hintergrund
schreitet die technische Entwicklung bezüglich eines hohen
Integrationsgrades, hoher Ansprechgeschwindigkeit und hoher
Zuverlässigkeit von Halbleiterspeichereinrichtungen voran.
Unter den Halbleiterspeichereinrichtungen gibt es den DRAM,
der zur wahlfreien Eingabe und Ausgabe gespeicherter Informa
tionen in der Lage ist. Allgemein ist ein DRAM mit einer
Speicherzellenanordnung, die ein Speichergebiet zum Speichern
einer großen Anzahl von Informationsbits ist, und peripheren
Schaltungen zum Zugriff von außen und zur Ausgabe nach außen
versehen.
Fig. 5 ist ein Blockschaltbild, das den allgemeinen Aufbau
eines DRAM illustriert. Nach Fig. 5 weist ein DRAM 50 eine
Speicherzellenanordnung 51, einen Reihen- und Spaltenadreß
puffer 52, einen Reihendecoder 53 und einen Spaltendecoder
54, einen Lese-Auffrisch-Verstärker 55, einen Dateneingabe
puffer 56 und einen Datenausgabepuffer 57 und einen Taktgene
rator 58 auf. Die Speicherzellenanordnung 51 dient zum Spei
chern eines Datensignals der zu speichernden Information.
Der Reihen- und Spaltenadreßpuffer 52 dient der Aufnahme der
Adreßsignale A0 bis A9 von außerhalb zur Auswahl einer
Speicherzelle, die die Einheitsspeicherschaltung bildet. Der
Reihendecoder 53 und der Spaltendecoder 54 dienen zum Spezi
fizieren einer Speicherzelle durch Decodieren des Adreß
signals. Der Lese-Auffrisch-Verstärker 55 dient zum Verstär
ken und Auslesen des in der spezifizierten Speicherzelle ge
speicherten Signals. Der Dateneingabepuffer 56 und der Daten
ausgabepuffer 57 dienen zur Dateneingabe/-ausgabe. Der Takt
generator 58 erzeugt ein Taktsignal, das als Steuersignal für
jedes Teil dient.
In der Vergangenheit ist über mehr als zehn Jahre der Inte
grationsgrad des obigen DRAM in jeweils drei Jahren um je
weils den Faktor 4 erhöht worden. Es gibt kein Anzeichen für
eine Verlangsamung dieser Entwicklung, nachdem das derzeitige
Vier-Megabit-Niveau erreicht wurde, und die Entwicklung
scheint sich in der Zukunft fortzusetzen. Ein hoher Integra
tionsgrad hängt jedoch weitgehend von der Miniaturisierung
der Speicherzellen ab. Infolge der Verringerung der Kapazität
als Folge der Miniaturisierung tauchten die Probleme der so
genannten Soft-Errors usw. auf. Um diese Probleme zu lösen
und eine Kapazität zu gewährleisten, die höher als ein be
stimmter Wert ist, wurde eine Speicherzelle des Aufbaus ent
wickelt, daß sie einen Trench-Kondensator, der durch Ätzen
eines Halbleitersubstrates in Grabenform gebildet wird, oder
einen Stapelkondensator, der auf dem Halbleitersubstrat ge
stapelt wird, o. ä. enthält.
Fig. 6 ist eine Ausschnittsdarstellung in einer Draufsicht,
die die planare Anordnung von Speicherzellen eines DRAM mit
Stapelkondensatoren zeigt, wie sie z. B. aus der japanischen
Patentveröffentlichung Nr. 60-2784 (1985) bekannt ist. Fig. 7
ist ein Schaltbild, das die Ersatzschaltung für 4 Bit der
Speicherzellen, die die Speicherzellenanordnung nach Fig. 6
bilden, angibt. Die Speicherzellenanordnung weist eine Mehr
zahl von Wortleitungen WL, die sich parallel in Reihenrich
tung erstrecken, und eine Mehrzahl von Bitleitungspaaren BL,
auf, die sich parallel in Spaltenrichtung erstrecken. Nach
den Fig. 6 und 7 sind Speicherzellen C00, C01 in der Umgebung
der Kreuzungen der Wortleitungen WL00, WL01 mit der Bitlei
tung BL00 angeordnet. Speicherzellen C02, C03 sind in der Um
gebung der Kreuzungen der Wortleitungen WL02, WL03 mit der
Bitleitung angeordnet. Der Kondensator jeder Speicher
zelle ist mit einer unteren Elektrode E00 und einer oberen
Elektrode E01 und einer (in Fig. 6 nicht gezeigten) Oxid
schicht zwischen diesen Elektroden ausgeführt. In Fig. 6 sind
Bitleitungen BL00, über ein Kontaktloch CH mit einem
Störstellendiffusionsgebiet eines Halbleitersubstrates ver
bunden. In Fig. 7 ist ein Paar von Bitleitungen BL00,
parallel zueinander in bezug auf einen Leseverstärker SA an
geordnet. Eine solche Anordnung von Bitleitungen wird als ge
falteter Bitleitungstyp bezeichnet. Der Leseverstärker SA
dient zum Nachweis und zum Verstärken eines Signals aus jeder
Speicherzelle C.
Fig. 8 ist eine ausschnittsweise Querschnittsdarstellung, die
den längs der Linie VIII-VIII in Fig. 6 zu sehenden Aufbau im
Querschnitt zeigt. Der Aufbau einer Speicherzelle eines DRAM
mit einem herkömmlichen Stapelkondensator wird unter Bezug
nahme auf Fig. 8 beschrieben.
Auf einer vorbestimmten Oberfläche eines p-Si-Halbleitersub
strates 31 ist eine Feldoxidschicht 32 als Elementisolations
gebiet gebildet. Durch die Feldoxidschicht 32 ist ein Insel
bereich als Elementbildungsbereich elektrisch isoliert. Im
Inselbereich sind n⁺-Source-/Drain-Gebiete 33 und 34 derart
gebildet, daß zwischen ihnen ein vorbestimmter Abstand be
steht. Zwischen den n⁺-Source-/Drain-Gebieten 33 und 34 ist
ein Kanalgebiet 35 gebildet. Auf dem Kanalgebiet 35 ist eine
Gateoxidschicht 36 gebildet. Auf der Gateoxidschicht 36 ist,
sich in eine Richtung, die die Richtung der Kanallänge des
Kanalgebietes 35 im rechten Winkel kreuzt, eine eine Polysi
liziumschicht aufweisende Gateelektrode (Wortleitung WL01) 37
gebildet. Ein Zwischenschichtoxidfilm 38 ist so gebildet, daß
er die Oberfläche der Gateelektrode 37 bedeckt. Eine Wortlei
tung (WL02) 39 weist eine Polysiliziumschicht auf und ist auf
der Feldoxidschicht 32 gebildet. Ein Zwischenschichtoxidfilm
40 ist so gebildet, daß er die Oberfläche der Wortleitung
(WL02) 39 bedeckt.
Eine eine Polysiliziumschicht aufweisende untere
Kondensatorelektrode (E00) 41 ist im Kontakt mit dem n⁺-
Source-/Drain-Gebiet 34 gebildet. Außerdem ist die untere
Kondensatorelektrode 41 so gebildet, daß sie sich auf der
Oxidschicht 32 erstreckt und mit dem Zwischenschichtoxidfilm
38 dazwischen auf der Gateelektrode 37 und mit dem Zwischen
schichtoxidfilm 40 dazwischen auf der Wortleitung 39 gebildet
ist. Ein Zwischenschichtoxidfilm 42 ist so gebildet, daß er
die Oberfläche der unteren Kondensatorelektrode (E00) 41 be
deckt. Eine obere Kondensatorelektrode (Plattenelektrode E01)
43, die eine Polysiliziumschicht aufweist, ist so gebildet,
daß sie mit dem dazwischengelegten Zwischenschichtoxidfilm 42
der Oberfläche der unteren Kondensatorelektrode (E00) 41 ge
genüberliegt.
Auf der gesamten Oberfläche des p-Si-Halbleitersubstrates 31
ist zur Bedeckung des auf die oben beschriebene Weise ausge
führten Kondensators eine PSG-Schicht 44 gebildet. Ein Kon
taktloch (CH) 45 ist in der PSG-Schicht 44 so gebildet, daß
die Oberfläche des n⁺-Source-/Drain-Gebietes 33 dort freige
legt ist. Eine Bitleitung (BL00) 46 ist über das Kontaktloch
(CH) 45 mit dem n⁺-Source-/Drain-Gebiet 33 verbunden. Die
Bitleitung 46 weist eine Aluminium enthaltende Metallschicht
auf und ist so gebildet, daß sie sich in eine Richtung längs
der Richtung der Kanallänge des Kanalgebietes 35 erstreckt.
Eine herkömmliche Speicherzelle 47 ist so ausgeführt, wie
oben beschrieben. Gemäß dem Aufbau dieser Speicherzelle er
strecken sich ein Teil der unteren Kondensatorelektrode 41
und der oberen Kondensatorelektrode 43 mit Krümmungen bis
oberhalb der Gateelektrode 37 und der Wortleitung 39. Im Er
gebnis dessen ist es möglich, die Kondensatorfläche zu ver
größern und zu sichern, daß die Kapazität größer als ein kon
stanter Wert ist.
Bei der oben beschriebenen herkömmlichen Speicherzelle 47
sind die untere Kondensatorelektrode 41 und die obere Konden
satorelektrode 43 so gebildet, daß sie auf der Oberfläche des
p-Si-Halbleitersubstrates 31 gestapelt sind. Dies bewirkt,
daß die Stufe zwischen der oberen Oberfläche der PSG-Schicht
44 als die untere Kondensatorelektrode 41 und die obere Kon
densatorelektrode 43 bedeckende Schicht und der Oberfläche
des p-Si-Halbleitersubstrates 31 größer wird. Infolgedessen
wächst auch das Aspektverhältnis des Kontaktlochs 45 zum Ver
binden der Bitleitung 46 mit dem n⁺-Source-/Drain-Gebiet 33
an. Das Anwachsen des Flächenverhältnisses verschlechtert die
Vollständigkeit der Bedeckung der Oberfläche des PSG-Films im
Kontaktloch 45 durch die Bitleitung 46. Damit trat das Pro
blem auf, daß es tendentiell zu Unterbrechungen der Bitlei
tung innerhalb des Kontaktlochs 45 kam und die Zuverlässig
keit der Halbleiterspeichereinrichtung verschlechtert wurde.
Außerdem gab es das Problem, daß zur Bildung des Kontaktlochs 45
mit hohem Flächen- bzw. Längenverhältnis, wie oben beschrieben, ein Pho
tolithographieprozeß mit extrem hoher Genauigkeit erforder
lich ist, und dies in den Herstellungsprozeß ein technisches
Problem einbringt.
Weiterhin ist in der oben beschriebenen herkömmlichen
Speicherzelle 47 die Gateelektrode (Wortleitung) 37 gleich
laufend mit der Erhöhung des Integrationsgrades verkleinert.
Damit gab es die Möglichkeit, daß beim Stromfluß in der Gate
elektrode 37 der Widerstand wächst und das Ansprechen auf ein
Signal verzögert ist. Damit war es erforderlich, sich einer
weiteren Geschwindigkeitserhöhung ohne Ansprechverzögerung
gegenüber dem Signal zuzuwenden.
Es war außerdem erforderlich, einen Aufbau einer Speicher
zelle zu verwirklichen, bei der die Kapazität eines Kondensa
tors hinreichend konstant gehalten werden kann, wenn eine
Speicherzelle weiter miniaturisiert wird.
Es ist Aufgabe der Erfindung, einen Aufbau und ein Verfahren
zur Herstellung eines Feldeffekttransistors anzugeben, bei
dem die Erhöhung des Widerstandes beim Stromfluß in der Gate
elektrode verhindert wird und der für Hochgeschwindigkeitsbe
trieb geeignet ist, einen Aufbau anzugeben, bei dem eine
oberhalb eines konstanten Wertes liegende Kapazität des Kon
densators gesichert werden kann, und die Abnahme der Zuver
lässigkeit infolge von Unterbrechungen der Bitleitung in
einer Halbleiterspeichereinrichtung zu verhindern.
Mit dem Verfahren zur Herstellung einer solchen Halbleiter
speichereinrichtung sollen leitende Schichten wie die Bitlei
tung usw. mit einem Störstellengebiet ohne Ausführung eines
photolithographischen Prozesses mit hoher Präzision verbunden
werden.
Ein Feldeffekttransistor nach einem Aspekt der vorliegenden
Erfindung weist ein Halbleitersubstrat eines ersten Leitungs
typs, ein Paar von Störstellengebieten eines zweiten Lei
tungstyps, eine erste leitende Schicht, eine zweite leitende
Schicht und eine Gatelektrode auf. Das Halbleitersubstrat hat
eine Hauptoberfläche. Die Störstellengebiete sind so gebildet,
daß zwischen ihnen zum Ausbilden eines Kanalgebietes auf der
Hauptoberfläche des Halbleitersubstrates ein Abstand besteht.
Die erste leitende Schicht ist so gebildet, daß sie elek
trisch mit einem der Störstellengebiete verbunden ist. Die
zweite leitende Schicht ist so gebildet, daß sie mit dem an
deren Störstellengebiet elektrisch verbunden ist. Die
Gatelektrode ist auf dem Kanalgebiet gebildet. Die Gatelek
trode enthält einen ersten Teil, einen zweiten Teil und einen
dritten Teil. Der erste Teil ist auf dem Kanalgebiet mit ei
ner dazwischengelegten ersten Isolierschicht gebildet. Der
zweite Teil erstreckt sich vom ersten Teil aus und ist auf
der Oberfläche der ersten leitenden Schicht mit einer zweiten
dazwischengelegten Isolierschicht gebildet. Der dritte Teil
erstreckt sich vom ersten Teil aus und ist auf der Oberfläche
der zweiten leitenden Schicht mit einer dazwischengelegten
dritten Isolierschicht gebildet.
Eine Halbleiterspeichereinrichtung nach einem zweiten Aspekt
der vorliegenden Erfindung weist ein Halbleitersubstrat eines
ersten Leitungstyps, ein Paar von Störstellengebieten eines
zweiten Leitungstyps, eine Gateelektrode, eine erste leitende
Schicht, eine Kondensatorelektrode, eine weitere Kondensator
elektrode und eine zweite leitende Schicht auf. Die Störstel
lengebiete sind so gebildet, daß zwischen ihnen in Richtung
der Kanallänge ein Abstand besteht, wodurch ein Kanalgebiet
auf der Hauptoberfläche des Halbleitersubstrates gebildet
wird. Die Gateelektrode ist auf dem Kanalgebiet mit einer er
sten dazwischenliegenden Isolierschicht gebildet. Die erste
leitende Schicht ist so gebildet, daß sie elektrisch mit
einem der Störstellengebiete verbunden ist. Die eine Konden
satorelektrode ist so gebildet, daß sie elektrisch mit der
ersten leitenden Schicht verbunden ist. Die andere Kondensa
torelektrode ist so gebildet, daß sie der Oberfläche der
einen Kondensatorelektrode mit einer dazwischengelegten
dielektrischen Schicht gegenüberliegt. Die zweite leitende
Schicht bildet einen Teil der Wortleitung und ist so gebil
det, daß sie elektrisch mit der Gatelektrode verbunden ist.
Die zweite leitende Schicht enthält einen ersten Teil und
einen zweiten Teil. Der erste Teil ist so gebildet, daß er im
Kontakt mit der Oberfläche der Gateelektrode steht. Der
zweite Teil erstreckt sich vom ersten Teil aus und ist auf
der anderen Elektrode des Kondensators mit einer zweiten da
zwischengelegten Isolierschicht gebildet.
Eine Halbleiterspeichereinrichtung nach einem dritten Aspekt
der vorliegenden Erfindung weist ein Halbleitersubstrat eines
ersten Leitungstyps, eine erste Isolierschicht, ein Paar von
Störstellengebieten eines zweiten Leitungstyps, eine erste
leitende Schicht und eine zweite leitende Schicht auf. Die
erste Isolierschicht ist so gebildet, daß sie einen Element
bildungsbereich auf der Hauptoberfläche des Halbleitersub
strates abtrennt. Die Störstellengebiete sind so gebildet,
daß zwischen ihnen in Richtung der Kanallänge ein Zwischen
raum zur Bildung eines Kanalgebietes im Elementbildungsbe
reich besteht und daß sie der ersten Isolierschicht benach
bart sind. Die erste leitende Schicht bildet einen Teil einer
Bitleitung und ist so gebildet, daß sie elektrisch mit einem
der Störstellengebiete verbunden ist. Die erste leitende
Schicht enthält einen ersten Teil und einen zweiten Teil. Der
erste Teil ist so gebildet, daß er im Kontakt mit der Ober
fläche von einem der Störstellengebiete steht. Der zweite
Teil erstreckt sich vom ersten Teil aus und ist auf der er
sten Isolierschicht benachbart zu einem der Störstellenge
biete gebildet. Die zweite leitende Schicht ist so gebildet,
daß sie elektrisch mit einer zu einem Kondensator gehörenden
Elektrode und mit dem anderen der Störstellengebiete verbun
den ist. Die zweite leitende Schicht enthält einen ersten
Teil und einen zweiten Teil. Der erste Teil ist so gebildet,
daß er im Kontakt mit der Oberfläche des anderen der Stör
stellengebiete steht. Der zweite Teil erstreckt sich vom
ersten Teil und ist auf der ersten Isolierschicht benachbart
zum anderen der Störstellengebiete gebildet.
Nach einem Verfahren zur Herstellung eines Feldeffekttransi
stors nach einem vierten Aspekt der vorliegenden Erfindung
wird zuerst auf der Hauptoberfläche eines Halbleitersub
strates eines ersten Leitungstyps eine erste Isolierschicht
zur Abtrennung eines Elementbildungsbereiches gebildet. Eine
erste leitende Schicht wird in einem Teil des Elementbil
dungsbereiches und auf der zu diesem Teil benachbarten ersten
Isolierschicht gebildet. Eine zweite leitende Schicht wird
auf einem Teil eines von der ersten leitenden Schicht im Ele
mentbildungsbereich getrennten Gebietes und auf der ersten
Isolierschicht benachbart zu diesem Teil gebildet. Eine
zweite Isolierschicht wird auf einer Seitenfläche der ersten
leitenden Schicht gebildet. Eine dritte Isolierschicht wird
auf der Seitenfläche der zweiten leitenden Schicht gebildet.
Eine Gateelektrode wird auf dem Elementbildungsbereich zwi
schen der zweiten Isolierschicht und der dritten Isolier
schicht mit einer dazwischengelegten vierten Isolierschicht
und auf der ersten leitenden Schicht und der zweiten leiten
den Schicht mit einer dazwischengelegten fünften Isolier
schicht gebildet. Ein Paar von Störstellengebieten eines
zweiten Leitungstyps wird durch Einführen von Verunreinigun
gen des zweiten Leitungstyps in den Elementbildungsbereich
unter Nutzung der Gatelektrode als Maske gebildet. Die Stör
stellengebiete werden so gebildet, daß zwischen ihnen ein
Zwischenraum zur Bildung eines Kanalgebietes im Elementbil
dungsbereich vorhanden ist.
Nach einem Verfahren zur Herstellung einer Halbleiterspei
chereinrichtung nach einem fünften Aspekt der vorliegenden
Erfindung wird zuerst ein Feldeffekttransistor wie oben be
schrieben gebildet. Eine Elektrode eines Kondensators wird so
gebildet, daß sie elektrisch mit der ersten leitenden Schicht
verbunden ist. Eine weitere Elektrode des Kondensators wird
so gebildet, daß sie der Oberfläche der einen Kondensator
elektrode mit einer dazwischengelegten dielektrischen Schicht
gegenüberliegt und sich auf der eine Bitleitung bildenden
zweiten leitenden Schicht erstreckt. Eine sechste Isolier
schicht wird so gebildet, daß sie die andere Kondensatorelek
trode bedeckt. Ein Kontaktloch wird so gebildet, daß ein Teil
der Oberfläche der Gateelektrode durch selektives Entfernen
der sechsten Isolierschicht freigelegt wird. Eine Wortleitung
wird so gebildet, daß sie über das Kontaktloch mit der
Gatelektrode verbunden ist.
Beim Feldeffekttransistor nach dem ersten Aspekt der vorlie
genden Erfindung sind beide Enden der Gatelektrode so gebil
det, daß sie sich längs der Richtung der Kanallänge bis ober
halb der ersten leitenden Schicht und der zweiten leitenden
Schicht hinauf erstrecken. Auch wenn der Elementbildungsbe
reich, insbesondere das Kanalgebiet, entsprechend einer hohen
Integrationsrate der Halbleiterspeichereinrichtung ver
kleinert wird, kann damit die Querschnittsfläche längs der
Richtung der Kanallänge der Gatelektrode größer als ein kon
stanter Wert gehalten werden. Damit wird es möglich, das An
wachsen des Widerstandes bei einem Stromfluß in der Gateelek
trode zu verhindern.
Bei der Halbleiterspeichereinrichtung nach dem zweiten Aspekt
der vorliegenden Erfindung kann der Kondensator so gebildet
sein, daß er niedriger als eine Wortleitung und weiterhin
oberhalb einer mit dem anderen Störstellengebiet verbundenen
Bitleitung angeordnet ist. Dies vergrößert die Möglichkeiten
bei der Bildung des Kondensators. Der Kondensator ist
schließlich so gebildet, daß er sich von oberhalb der Gate
elektrode bis oberhalb der Bitleitung erstreckt. Es ist da
mit, da die Fläche des Kondensators vergrößert werden kann,
möglich, eine Halbleiterspeichereinrichtung bereitzustellen,
bei der die Kapazität eines Kondensators bei der Verkleine
rung einer Speicherzelle hinreichend erhalten werden kann.
Bei einer Halbleiterspeichereinrichtung nach dem dritten
Aspekt der vorliegenden Erfindung ist die eine Bitleitung
bildende erste leitende Schicht elektrisch mit dem Störstel
lengebiet verbunden, ohne daß sie sich durch ein Kontaktloch
hindurch erstreckt. Die Bitleitung ist damit elektrisch mit
dem Störstellengebiet verbunden, ohne daß sie über einen
Stufenteil läuft. Das bedeutet, daß das mit einem hohen Inte
grationsgrad einer Halbleiterspeichereinrichtung einherge
hende Anwachsen des Aspektverhältnisses den Verbindungsaufbau
der Bitleitung nicht beeinflußt. Es ist damit möglich, eine
aus dem Anwachsen des Aspektverhältnisses herrührende Unter
brechung der Bitleitung zu verhindern und eine Halbleiter
speichereinrichtung mit hoher Zuverlässigkeit bereitzustel
len.
Beim Herstellungsverfahren eines Feldeffekttransistors nach
dem vierten Aspekt der vorliegenden Erfindung werden die er
ste leitende Schicht und die zweite leitende Schicht so ge
bildet, daß sie ohne Erstreckung durch ein dazwischengelegtes
Kontaktloch mit dem Elementbildungsbereich verbunden sind.
Die Gateelektrode wird auf der ersten leitenden Schicht und
der zweiten leitenden Schicht gebildet. Die Störstellenge
biete sind im Elementbildungsbereich durch Einführen von Ver
unreinigungen in den Elementbildungsbereich unter Nutzung der
Gateelektrode als Maske gebildet. Dies ermöglicht es, die
erste leitende Schicht und die zweite leitende Schicht ohne
Ausführung eines photolithographischen Prozesses mit hoher
Präzision mit den Störstellengebieten zu verbinden. Damit
wird der Herstellungsprozeß des Feldeffekttransistors verein
facht.
Beim Verfahren zur Herstellung einer Halbleiterspeicherein
richtung nach dem fünften Aspekt der vorliegenden Erfindung
wird die Bitleitung so gebildet , daß sie ohne dazwischenlie
gendes Kontaktloch mit einem Störstellengebiet verbunden ist.
Der Kondensator ist so gebildet, daß er sich auf der Bitlei
tung erstreckt. Eine Stufe bei der Ausbildung eines Kontakt
lochs zum Verbinden der Bitleitung wird damit unnötig. Ande
rerseits ist die Gateelektrode so gebildet, daß sie sich in
Richtung der Kanallänge auf die mit der einen Kondensator
elektrode verbundene erste leitende Schicht und die die Bit
leitung bildende zweite leitende Schicht erstreckt. Es ist
nicht erforderlich, das zur Verbindung der Wortleitung mit
der Gateelektrode gebildete Kontaktloch so auszuführen, daß
es die Oberfläche des Halbleitersubstrates erreicht. Insbe
sondere wird das Flächenverhältnis des Kontaktlochs herunter
gedrückt, so daß es niedrig ist. Demzufolge ist es möglich,
sowohl die Bitleitung mit dem Störstellengebiet ohne Ausfüh
rung eines photolithographischen Prozesses mit hoher Genauig
keit als auch die Wortleitung mit der Gateelektrode leicht zu
verbinden. Dies erleichtert die Herstellung einer Halbleiter
speichereinrichtung.
Wie oben beschrieben, ist es bei der vorliegenden Erfindung
möglich, einen Feldeffekttransistor anzugeben, bei dem ein
Anwachsen des Widerstandes beim Stromfluß in einer Gateelek
trode verhindert werden kann und der sich für eine Erhöhung
der Arbeitsgeschwindigkeit eignet. Außerdem ist es möglich,
eine Halbleiterspeichereinrichtung bereitzustellen, bei der
die Kondensatorfläche vergrößert und die Kapazität des Kon
densators im Falle der Miniaturisierung der Speicherzelle
hinreichend auf einem bestimmten Wert gehalten werden kann.
Weiterhin wird eine Halbleiterspeichereinrichtung bereitge
stellt, bei der Unterbrechungen der Bitleitung infolge eines
großen Flächenverhältnisses verhindert werden können und die
eine große Zuverlässigkeit aufweist. Weiterhin ist es mög
lich, eine leitende Schicht mit einem Störstellengebiet ohne
Ausführen eines photolithographischen Prozesses mit hoher Ge
nauigkeit zu verbinden, wodurch die Herstellung eines Feld
effekttransistors oder einer Halbleiterspeichereinrichtung
vereinfacht wird.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben
sich aus der Erläuterung von Ausführungsbeispielen anhand der
Figuren. Von den Figuren zeigen:
Fig. 1 eine Ausschnittsdarstellung (Draufsicht),
die die planare Anordnung einer Halblei
terspeichereinrichtung nach einer Ausfüh
rungsform zeigt;
Fig. 2 eine Ausschnittsdarstellung
(Querschnitt), die einen Querschnitt
längs der Linie II-II in Fig. 1 zeigt;
Fig. 3 eine Ausschnittsdarstellung
(Querschnitt), die eine Querschnittsdar
stellung längs der Linie III-III in Fig. 1
zeigt;
Fig. 4A bis 4G Ausschnittsdarstellungen (Querschnitte),
die die Querschnitte bei jeweils aufein
anderfolgenden Stufen eines Verfahrens
zur Herstellung einer Halbleitereinrich
tung nach einer Ausführungsform zeigen;
Fig. 5 ein Blockschaltbild, das den gesamten
Aufbau eines herkömmlichen dynamischen
Speichers mit wahlfreiem Zugriff (DRAM)
zeigt;
Fig. 6 eine Ausschnittsdarstellung (Draufsicht),
die die Anordnung einer Speicherzelle in
der Ebene eines herkömmlichen DRAM zeigt;
Fig. 7 ein Ersatzschaltbild, das der planaren
Anordnung der Speicherzelle in Fig. 6
entspricht;
Fig. 8 eine Ausschnittsdarstellung
(Querschnitt), die den Aufbau längs der
Linie VIII-VIII in Fig. 6 im Querschnitt
verdeutlicht.
Unter Bezugnahme auf die Fig. 1 bis 3 wird der Aufbau eines
Speicherzellengebietes eines DRAM entspechend einer Ausfüh
rungsform beschrieben.
Wie in Fig. 1 gezeigt, sind in der Umgebung der Kreuzungen
einer Wortleitung WL1 mit Bitleitungen , BL0 Speicherzel
len C0, C1 angeordnet. Speicherzellen C2, C3 sind in der Um
gebung der Kreuzungen der Wortleitung WL2 mit den Bitleitun
gen BL0, gebildet. Eine Speicherzelle C4 ist in der Umge
bung der Kreuzung der Wortleitung WL0 mit der Bitleitung
gebildet. Eine Speicherzelle C5 ist in der Umgebung der Kreu
zung der Wortleitung WL3 mit der Bitleitung gebildet.
Jeder Kondensator einer Speicherzelle ist mit einer unteren
Elektrode E0, einer oberen Elektrode E1 und einer (in Fig. 1
nicht gezeigt) zwischen diesen Elektroden vorgesehenen Oxid
schicht ausgeführt. Die Wortleitungen WL0 bis WL3 sind über
ein Kontaktloch CH0 mit einer Gateelektrode verbunden. Die
untere Elektrode E0 ist über ein Kontaktloch CH1 mit einer
leitenden Schicht D0 verbunden.
Wie in Fig. 2 gezeigt, ist auf der Hauptoberfläche eines p-
Si-Halbleitersubstrates 1 mit einer Störstellenkonzentration
von 1×1015 cm-3 und einem Widerstand von 10 Ω×cm eine Feld
oxidschicht 2 gebildet. Ein n⁺-Source-/Drain-Gebiet 3 mit
einer Störstellenkonzentration von etwa 1×1020 cm-3 ist in
dem durch die Feldoxidschicht 2 abgetrennten Inselgebit gebil
det. Ein n⁺-Source-/Drain-Gebiet 4 mit einer Störstellenkon
zentration von etwa 1×1020 cm-3 ist in einem durch die
Feldoxidschicht 2 getrennten Inselgebiet auf die gleiche
Weise wie das n⁺-Source-/Drain-Gebiet 3 gebildet. Zwischen
den n⁺-Source-/Drain-Gebieten 3 und 4 ist ein Kanalgebiet 5
gebildet. Eine Gateoxidschicht 6 ist auf dem Kanalgebiet 5
gebildet. Eine leitende Schicht (die Bitleitung BL0) 7, die
eine Polysiliziumschicht aufweist, ist im Kontakt mit dem n⁺-
Source-/Drain-Gebiet 3 mit einem Teil und in elektrischer
Verbindung mit dem n⁺-Source-/Drain-Gebiet 3 gebildet. Die
leitende Schicht (Bitleitung) 7 ist so gebildet, daß sie sich
auf die Oberfläche der Feldoxidschicht 2 und längs einer
Richtung, die die Richtung der Kanallänge des Kanalgebietes 5
im rechten Winkel schneidet, erstreckt. Eine leitende Schicht
(D0) 8 ist mit einem Ende im Kontakt mit dem n⁺-Source-
/Drain-Gebiet 4 und in elektrischer Verbindung mit diesem ge
bildet. Die leitende Schicht 8 weist eine Polysiliziumschicht
auf und ist so gebildet, daß sie sich auf der Oberfläche der
Feldoxidschicht 2 erstreckt. Eine leitende Schicht (die Bit
leitung ) 9 weist eine Polysiliziumschicht auf und ist so
gebildet, daß sie sich auf der Oberfläche der Feldoxidschicht
2 und längs einer Richtung, die die Richtung der Kanallänge
des Kanalgebietes 5 im rechten Winkel schneidet, erstreckt.
Eine leitende Schicht (die Bitleitung ) 10 weist eine
Polysiliziumschicht auf und ist so gebildet, daß sie sich auf
der Oberfläche der Feldoxidschicht 2 und in einer Richtung,
die die Richtung der Kanallänge des Kanalgebietes 5 in einem
rechten Winkel schneidet, erstreckt, auf dieselbe Weise, wie
die Bitleitung () 9 gebildet ist.
Wie in Fig. 2 gezeigt, ist auf dem n⁺-Source-/Drain-Gebiet 3
mit der dazwischenliegenden Bitleitung (BL0) 7 oder auf dem
n⁺-Source-/Drain-Gebiet 4 mit der dazwischenliegenden leiten
den Schicht (D0) 8 ein Zwischenschichtoxidfilm 11 gebildet.
Weiterhin ist, wie in Fig. 3 gezeigt, der Zwischenschicht
oxidfilm so gebildet, daß er sich auf der Oberfläche der
Feldoxidschicht 2 in einer Richtung erstreckt, die die Rich
tung der Kanallänge des Kanalgebietes 5 im rechten Winkel
kreuzt. Wie in Fig. 2 gezeigt, steht eine Seitenwandoxid
schicht 12 im Kontakt mit der Oberfläche des n⁺-Source-
/Drain-Gebietes 3. Die Oxidschicht 12 ist auf der Seitenflä
che der Bitleitung (BL0) 7 und des Zwischenschichtoxidfilms
11 gebildet. Eine Seitenwandoxidschicht 12 ist des weiteren
in Kontakt mit der Oberfläche des n⁺-Source-/Drain-Gebietes 4
auf den Seitenflächen der leitenden Schicht (D0) 8 und des
Zwischenschichtoxidfilms 11 gebildet. Eine Seitenwandoxid
schicht 13 ist in Kontakt mit der Feldoxidschicht 2 auf den
Seitenflächen der leitenden Schicht (D0) 8, der Bitleitung
() 9 oder der Bitleitung () 10 gebildet.
Wie in Fig. 2 gezeigt, ist eine Gateelektrode 14 mit ihrer
unteren Oberfläche in Kontakt mit der Gateoxidschicht 6 in
einem durch die Feldoxidschicht 2 abgetrennten Inselgebiet so
gebildet, daß ihre Seitenfläche sich in die Richtung der
Kanallänge des Kanalgebietes 5 in Kontakt mit der Oberseite
des Zwischenschichtoxidfilms 11 und der Seitenwandoxidschicht
12 erstreckt. Weiterhin ist, wie in Fig. 3 gezeigt, die Gate
elektrode 14 mit ihrer Unterseite in Kontakt mit dem Zwi
schenschichtoxidfilm 11 auf der Feldoxidschicht 2 in einer
die Richtung der Kanallänge des Kanalgebietes 5 kreuzenden
Richtung sich erstreckend gebildet. Die Gatelektrode 14 weist
eine Polysiliziumschicht unter Hinzufügung von Phosphor auf.
Wie in Fig. 2 gezeigt, ist auf der Oberfläche der Gateelek
trode 14 ein Zwischenschichtoxidfilm 15 gebildet. Auf den
Oberflächen der Bitleitung (BL0) 7, der leitenden Schicht
(D0) 8, der Bitleitung () 9 und der Bitleitung () 10
ist eine Titansilizidschicht 16 gebildet. Ein Kontaktloch
(CH1) 17 ist so angeordnet, daß ein Teil der auf der Oberflä
che der leitenden Schicht (D0) 8 gebildeten Titansilizid
schicht 16 freigelegt wird. Ein Zwischenschichtoxidfilm 18
ist auf der gesamten Oberfläche des p-Si-Halbleitersubstrates
1 mit Ausnahme eines Teiles der leitenden Schicht (D0) 8 und
eines Teiles der Gateelektrode 14 gebildet. Eine Seitenwand
oxidschicht 19 ist im Kontakt mit der Titansilizidschicht 16
auf der leitenden Schicht (D0) 8 auf Seitenflächen des Zwi
schenschichtoxidfilms 11, der Gateelektrode 14 und des Zwi
schenschichtoxidfilms 15 gebildet.
Eine untere Kondensatorelektrode (E0) 20 ist so gebildet, daß
sie über das Kontaktloch (CH1) 17 elektrisch mit der Titansi
lizidschicht 16 verbunden ist. Die untere Kondensatorelek
trode 20 weist eine Polysiliziumschicht auf und ist so gebil
det, daß sie sich auf die Oberseite der Bitleitung (BL0) 7
erstreckt. Auf der Oberfläche der unteren Kondensatorelek
trode 20 ist eine dielektrische Schicht 21 gebildet. Eine
obere Kondensatorelektrode (Plattenelektrode E1) 22 ist so
gebildet, daß sie mit der dazwischengelegten dielektrischen
Schicht 21 der Oberfläche der unteren Kondensatorelektrode 20
gegenüberliegt. Auf der gesamten Oberfläche des p-Si-Halblei
tersubstrates 1 ist zur Bedeckung der oberen Kondensatorelek
trode 22 eine BPSG-Schicht 23 gebildet.
Die Speicherzellen (C1, C2) 24 und 25 sind wie oben beschrie
ben ausgeführt.
Wie in Fig. 3 gezeigt, ist ein Kontaktloch (CH0) 26 so ange
ordnet, daß ein Teil der Oberfläche der Gateelektrode 14
freigelegt wird. Eine Wortleitung (WL1) 27 ist über das Kon
taktloch (CH0) 26 elektrisch mit der Gateelektrode 14 verbun
den. Eine Wortleitung 27 ist so gebildet, daß sie sich längs
der Richtung der Kanallänge des Kanalgebietes 5 erstreckt.
Nun wird unter Bezugnahme auf die Fig. 4A bis 4G ein Verfah
ren zur Herstellung der Speicherzellen 24 und 25, die wie
oben beschrieben ausgeführt sind, beschrieben.
Zuerst wird, wie in Fig. 4A gezeigt, auf einer Hauptoberflä
che eines p-Si-Halbleitersubstrates 1 mit einer Störstellen
konzentration von etwa 1×1015 cm-3 und einem Widerstand von
10 Ω×cm selektiv eine Oxidationsbehandlung ausgeführt. Eine
Feldoxidschicht 2 wird so gebildet, daß sie einen vorbestimm
ten Elementbildungsbereich abtrennt. Auf der gesamten Ober
fläche des p-Si-Halbleitersubstrates 1 wird mittels eines
CVD-Verfahrens eine Polysiliziumschicht gebildet. Die Polysi
liziumschicht wird in dem Gebiet eines Teiles der Feldoxid
schicht 2 geätzt, und eine Polysiliziumschicht 5a wird gebil
det.
Danach wird, wie in Fig. 4B gezeigt, auf der gesamten Ober
fläche des p-Si-Halbleitersubstrates 1 durch ein CVD-Verfah
ren eine Oxidschicht gebildet. In einem Teil des durch die
Feldoxidschicht 2 abgetrennten Inselgebietes werden Bitlei
tungen 7, 9 und 10 und die leitende Schicht durch Ätzen der
Oxidschicht und der Polysiliziumschicht 5a gebildet. Zu die
sem Zeitpunkt wird auf den Bitleitungen 7, 9 und 10 und der
leitenden Schicht 8 ein Zwischenschichtoxidfilm 11 gebildet.
Dann wird auf der gesamten Oberfläche des p-Si-Halbleitersub
strates 1 durch ein CVD-Verfahren eine Oxidschicht gebildet.
Die Seitenwandoxidschicht 12 wird auf den Seitenflächen der
Bitleitung 9, der leitenden Schicht 8 und des Zwischen
schichtoxidfilm 11 im durch die Feldoxidschicht 2 abgetrenn
ten Inselgebiet durch Entfernen der Oxidschicht mittels einer
anisotropen reaktiven Ionenätztechnik gebildet.
Wie in Fig. 4C gezeigt, wird auf der freigelegten Oberfläche
des p-Si-Halbleitersubstrates 1 eine Gateoxidschicht 6 gebil
det. Dann werden eine mit Phosphor dotierte Polysilizium
schicht und eine Oxidschicht aufeinanderfolgend auf die ge
samte Oberfläche des p-Si-Halbleitersubstrates 1 durch ein
CVD-Verfahren laminiert. Auf der Polysiliziumschicht und der
Oxidschicht wird eine Atzbearbeitung derart ausgeführt, daß
ein Teil der Polysiliziumschicht und der Oxidschicht auf dem
durch die Feldoxidschicht 2 abgetrennten Inselgebiet (siehe
Fig. 4C) und der zum Inselgebiet benachbarten Feldoxidschicht
2 (siehe Fig. 3) verbleiben. Dadurch werden die Gateelektrode
14 und der Zwischenschichtoxidfilm 15 gebildet. Zu dieser
Zeit wird der Zwischenschichtoxidfilm 11, der in einem ande
ren Gebiet als unterhalb der Gateelektrode 14 gebildet ist,
so geätzt, daß ein Teil der Oberflächen der Bitleitungen 7, 9
und 10 und der leitenden Schicht 8 freigelegt wird. Des wei
teren wird auf den Seitenflächen der auf der Feldoxidschicht
2 gebildeten Bitleitungen 7, 9 und 10 und leitenden Schicht 8
eine Seitenwandoxidschicht 13 gebildet.
Dann werden von der Oberseite der Bitleitung 7 und der lei
tenden Schicht 8 unter Nutzung der Gateelektrode 14 und des
Zwischenschichtoxidfilms 15 als Masken Arsenionen in die
Oberfläche des p-Si-Halbleitersubstrates 1 mit den Bedingun
gen einer Beschleunigungsspannung von 50 keV und einer Dosie
rung von 4×1015 cm-2 implantiert. Das Ausführen einer Wär
mebehandlung bei einer Temperatur von etwa 900°C bewirkt, daß
die auf die Bitleitung 7 und leitende Schicht 8 implantier
ten Ionen im p-Si-Halbleitersubstrat 1 verteilt werden. Dies
bewirkt die Bildung von n⁺-Source-/Drain-Gebieten 3 und 4 mit
einer Störstellenkonzentration von etwa 1×1020 cm-3 in dem
der Bitleitung 7 und der leitenden Schicht 8 benachbarten Ge
biet des p-Si-Halbleitersubstrates 1. Zwischen den n⁺-Source-
/Drain-Gebieten 3 und 4 wird ein Kanalgebiet 5 gebildet.
Wie in Fig. 4D gezeigt, wird auf der gesamten Oberfläche des
p-Si-Halbleitersubstrates durch ein Sputterverfahren eine
Titanschicht gebildet. Das Ausführen einer Wärmebehandlung
bei einer Temperatur von etwa 600 bis 700°C mittels eines
Lampenausheilverfahrens bewirkt, daß das die Bitleitungen 7,
9 und 10 und die leitende Schicht 8 bildende Polysilizium und
Titan eine Silizidreaktion zeigen. Dann wird der auf der
Feldoxidschicht 2, der Seitenwandoxidschicht 13 und dem Zwi
schenschichtoxidfilm 15 gebildete Titanfilm mit einer Lösung
aus Ammoniumhydroxid/Wasserstoffperoxid (NH3×H2O/H2O2) wegge
ätzt. Das Ausführen einer Wärmebehandlung bei einer Tempera
tur oberhalb 800°C unter Verwendung des Lampenausheilverfah
rens bewirkt, daß eine Titansilizidschicht 16 gebildet wird.
Wie in Fig. 4E gezeigt, wird auf der gesamten Oberfläche des
p-Si-Halbleitersubstrates 1 durch ein CVD-Verfahren eine
Oxidschicht gebildet. Das selektive Ausführen eines anisotro
pen reaktiven Ionenätzprozesses auf der Oxidschicht bewirkt,
daß ein Teil der auf der leitenden Schicht 8 und der Gate
elektrode 14 gebildeten Oxidschicht entfernt wird. Infolge
dessen wird ein Kontaktloch 17 derart gebildet, daß ein Teil
der Oberfläche der Titansilizidschicht 16, die auf der Ober
fläche der leitenden Schicht 8 gebildet ist, freigelegt wird.
Zu diesem Zeitpunkt bildet der verbliebene, nicht entfernte
Teil der Oxidschicht den Zwischenschichtoxidfilm 18. Eine
Seitenwandoxidschicht 19 wird auf den Seitenflächen der Zwi
schenschichtoxidfilme 11 und 15 und der Gateelektrode 14 ge
bildet.
Wie in Fig. 4F gezeigt, wird auf der gesamten Oberfläche des
p-Si-Halbleitersubstrates 1 durch ein CVD-Verfahren eine
Polysiliziumschicht gebildet. Ein Teil der Polysilizium
schicht wird über das Kontaktloch 17 mit der Titansilizid
schicht 16 verbunden, und auf die Polysiliziumschicht wird
ein Ätzverfahren derart angewendet, daß sie, sich nach ober
halb der Bitlinie 7 erstreckend, verbleibt. Auf diese Weise
wird die untere Kondensatorelektrode 20 gebildet.
Wie in Fig. 4G gezeigt, wird auf der Oberfläche der unteren
Kondensatorelektrode 20 durch ein CVD-Verfahren eine Nitrid
schicht gebildet. Dann wird eine Oxidschicht auf der Nitrid
schicht durch Ausführen einer Wärmebehandlung in oxidierender
Atmosphäre gebildet. Auf diese Weise wird die dielektrische
Schicht 21 gebildet. Dann wird durch ein CVD-Verfahren auf
der gesamten Oberfläche der Gateelektrode 14, die auf der
Feldoxidschicht 2 gebildet ist, mit Ausnahme eines Gebietes
eines Teiles der Gateelektrode 14, eine Polysiliziumschicht
gebildet. Dies bewirkt die Bildung der oberen Kondensator
elektrode (Plattenelektrode) 22, die mit der dazwischenlie
genden dielektrischen Schicht 21 der unteren Kondensatorelek
trode 20 gegenüberliegt. Auf der gesamten Oberfläche des p-
Si-Halbleitersubstrates 1 wird durch ein CVD-Verfahren eine
BPSG-Schicht 23 gebildet. Wie in Fig. 3 gezeigt, werden in
einem Teil des Bereiches, in dem die obere Kondensatorelek
trode 22 nicht gebildet ist, die Zwischenschichtoxidfilme 15,
18 und die BPSG-Schicht 23 geätzt. Dies führt durch Freilegen
eines Teils der Oberfläche der Gateelektrode 14 zur Ausbil
dung eines Kontaktloches 26. Auf der gesamten Oberfläche des
p-Si-Halbleitersubstrates 1 wird durch ein Sputterverfahren
eine Aluminium enthaltende Metallschicht gebildet. Auf die
Metallschicht wird ein Ätz-Bearbeitungsschritt so angewandt,
daß ein Teil der Metallschicht über das Kontaktloch 26 elek
trisch mit der Gateelektrode 14 verbunden ist und sich längs
der Richtung der Kanallänge des Kanalgebietes 5 erstreckend
verbleibt. Auf diese Weise wird eine Wortleitung 27 nach Fig.
3 gebildet. Damit werden die Speicherzellen 24 und 25 fertig
gestellt.
Bei einer wie oben beschrieben ausgeführten Halbleiterspei
chereinrichtung sind beide sich in Richtung der Kanallänge
des Kanalgebietes 5 erstreckende Enden der Gateelektrode 14
so gebildet, daß sie sich jeweils bis oberhalb des Zwischen
schichtoxidfilms 11 auf der Bitleitung 7 oder des Zwischen
schichtoxidfilms 11 auf der leitenden Schicht 8 erstrecken.
Dementsprechend wächst die Querschnittsfläche der Gateelek
trode 14 längs der Richtung der Kanallänge des Kanalgebietes
5 an. Infolgedessen ist es möglich, das Anwachsen des Wider
standes beim Stromfluß in der Gateelektrode 14 zu verhindern.
Damit wird eine Verzögerung im Ansprechen auf ein Signal ver
hindert und die Arbeitsgeschwindigkeit erhöht. Es ist damit
möglich, eine für eine Geschwindigkeitserhöhung geeignete
Halbleiterspeichereinrichtung bereitzustellen.
Andererseits ist der Kondensator oberhalb der Bitleitung 7
und der leitenden Schicht 8 und unterhalb der Wortleitung 27
angeordnet. Dies erhöht die Freiheit des den Kondensator bil
denden Gebietes. Der Kondensator kann so gebildet werden, daß
er sich über die Gateelektrode 14 bis oberhalb der Bitleitung
7 hin erstreckt. Es ist damit möglich, eine Halbleiterspei
chereinrichtung bereitzustellen, bei der die Kondensatorflä
che erhöht ist und die Kapazität des Kondensators bei der
Miniaturisierung der Speicherzelle auf einem ausreichend
großen Wert gehalten werden kann.
Die Bitleitung 7 und die leitende Schicht 8 sind mit dem n⁺-
Source-/Drain-Gebiet 3 bzw. dem n⁺-Source-/Drain-Gebiet 4
ohne Kontaktlöcher verbunden. Dies ermöglicht es, daß die
Bitleitung 7 mit dem im Silizium-Halbleitersubstrat 1 gebil
deten Source-/Drain-Gebiet 3 ohne störende Beeinflussung
durch den Stufenteil der Schichtstruktur verbunden ist. Dies
bedeutet, daß die Verbindung zwischen der Bitleitung und dem
Störstellengebiet ohne Beeinflussung durch das Flächenverhält
nis ausgeführt werden kann. Dementsprechend wird eine Unter
brechung der Bitleitung 7 verhindert, und es ist möglich,
eine Halbleiterspeichereinrichtung mit hoher Zuverlässigkeit
bereitzustellen.
Des weiteren wird beim oben beschriebenen Verfahren zur Her
stellung einer Halbleiterspeichereinrichtung der Kondensator
gebildet, nachdem die Bitleitung 7 so gebildet ist, daß sie
ohne Hindurchführung durch ein Kontaktloch mit dem n⁺-Source-
/Drain-Gebiet 3 verbunden ist. Damit wird der Schritt des
Bildens eines Kontaktloches zum Verbinden der Bitleitung
überflüssig. Auf der anderen Seite sind beide Enden der sich
in Richtung der Kanallänge des Kanalgebietes 5 erstreckenden
Gateelektrode 14 jeweils so gebildet, daß sie sich bis ober
halb des Zwischenschichtoxidfilms 11 auf der Bitleitung 7
oder oberhalb des Zwischenschichtoxidfilms 11 auf der leiten
den Schicht 8 erstrecken. Das Kontaktloch 26 wird durch Ätzen
der Zwischenschichtoxidfilme 15 und 18 und BPSG-Schicht 23,
die auf der Gateelektrode 14 gebildet sind, gebildet. Dies
ermöglicht es, das Flächenverhältnis des Kontaktlochs 16 zum
Verbinden der Wortleitung 27 mit der Gateelektrode 14 zu ver
hindern. Dementsprechend ist es möglich, die Bitleitung 7 mit
dem n⁺-Source-/Drain-Gebiet 3 und die Wortleitung 27 mit der
Gateelektrode 14 ohne Ausführung eines photolithographischen
Prozesses mit hoher Genauigkeit zu verbinden. Damit wird die
Herstellung der Halbleiterspeichereinrichtung vereinfacht.
Bei der oben beschriebenen Ausführungsform ist die Gateelek
trode 14 aus einer Polysiliziumschicht mit Phosphordotierung
ausgeführt. Der gleiche Effekt wie bei dieser Ausführungsform
kann jedoch erhalten werden, wenn die Gateelektrode 14 aus
einer Refraktärmetallsilizidschicht oder einer Schichtstruk
tur einer Refraktärmetallsilizidschicht und einer Polysilizi
umschicht gebildet wird.
Darüber hinaus wird bei der oben beschriebenen Ausführungs
form durch Herbeiführen einer Silizidreaktion von die Bitlei
tungen 7, 9 und 10 und die leitende Schicht 8 bildendem Poly
silizium und Titan nach Bildung einer Titanschicht auf der
gesamten Oberfläche des p-Si-Halbleitersubstrates 1 durch ein
Sputterverfahren eine Titansilizidschicht 16 gebildet. Der
gleiche Effekt wie bei dieser Ausführungsform wird jedoch
auch erhalten, wenn die Titansilizidschicht 16 durch Herbei
führen eines Silizidreaktion von Polysilizium und Titan nach
Bildung einer Titanschicht nur auf den Oberflächen der Bit
leitungen 7, 9 und 10 und der leitenden Schicht 8 durch ein
selektives CVD-Verfahren gebildet wird.
Obgleich in der oben beschriebenen Ausführungsform die Titan
silizidschicht auf den Oberflächen der Bitleitungen 7, 9 und
10 und der leitenden Schicht 8 gebildet wird, kann der glei
che Effekt wie bei dieser Ausführungsform erreicht werden,
wenn eine Molybdänsilizidschicht, eine Wolframsilizidschicht
oder ein Tantalsilizidschicht gebildet wird.
Die Speicherzellen 24 und 25 sind bei der oben beschriebenen
Ausführungsform auf einem p-Si-Halbleitersubstrat 1 gebildet,
der gleiche Effekt kann jedoch erreicht werden, wenn der Lei
tungstyp umgekehrt ist und die Speicherzellen auf einem n-Si-
Halbleitersubstrat gebildet werden.
Wie oben beschrieben, ist es nach der vorliegenden Erfindung
möglich, einen Feldeffekttransistor bereitzustellen, bei dem,
wenn in der Gatelektrode ein Strom fließt, ein Anwachsen des
Widerstandes auch dann verhindert werden kann, wenn das Ka
nalgebiet verkleinert wird, und der für eine Erhöhung der Ar
beitsgeschwindigkeit geeignet ist. Es ist auch möglich, eine
Halbleiterspeichereinrichtung bereitzustellen, bei der die
Kondensatorfläche vergrößert werden kann und die Kapazität
des Kondensators im Falle der Miniaturisierung der Speicher
zelle auf einem hinreichenden Wert gehalten werden kann. Es
ist weiter möglich, eine Halbleiterspeichereinrichtung be
reitzustellen, bei der Unterbrechungen der Bitleitung, die
durch ein Anwachsen des Flächenverhältnisses bedingt sind,
verhindert werden können, und die eine hohe Zuverlässigkeit
aufweist. Daneben wird es, da es möglich ist, die leitende
Schicht ohne Ausführen eines photolithographischen Prozesses
mit hoher Genauigkeit mit dem Störstellengebiet des Halblei
tersubstrates zu verbinden, leichter, einen Feldeffekttransi
stor oder eine Halbleiterspeichereinrichtung herzustellen.
Claims (13)
1. Feldeffekttransistor mit,
einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche,
einem Paar von Störstellengebieten (3, 4) eines zweiten Leit fähigkeitstyps, die so gebildet sind, daß in Richtung einer Kanallänge zur Ausbildung eines Kanalgebietes (5) auf der Hauptoberfläche des Halbleitersubstrates ein Abstand zwischen ihnen besteht,
einer ersten leitenden Schicht (7), die so gebildet ist, daß sie mit einem der Störstellengebiete elektrisch verbunden ist,
einer zweiten leitenden Schicht (8), die so gebildet ist, daß sie mit dem anderen der Störstellengebiete elektrisch verbun den ist, und
einer Gateelektrode (14), die auf dem Kanalgebiet gebildet ist, wobei die Gateelektrode,
einen ersten auf dem Kanalgebiet mit einer ersten dazwischen liegenden Isolierschicht (6) gebildeten Teil,
einen zweiten, sich vom ersten Teil erstreckenden und auf der Oberfläche der ersten leitenden Schicht mit dazwischengeleg ten zweiten Isolierschichten (11, 12) gebildeten Teil und
einen dritten, sich vom ersten Teil erstreckenden und auf der Oberfläche der zweiten leitenden Schicht mit dazwischenlie genden dritten Isolierschichten (11, 12) gebildeten Teil ent hält.
einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche,
einem Paar von Störstellengebieten (3, 4) eines zweiten Leit fähigkeitstyps, die so gebildet sind, daß in Richtung einer Kanallänge zur Ausbildung eines Kanalgebietes (5) auf der Hauptoberfläche des Halbleitersubstrates ein Abstand zwischen ihnen besteht,
einer ersten leitenden Schicht (7), die so gebildet ist, daß sie mit einem der Störstellengebiete elektrisch verbunden ist,
einer zweiten leitenden Schicht (8), die so gebildet ist, daß sie mit dem anderen der Störstellengebiete elektrisch verbun den ist, und
einer Gateelektrode (14), die auf dem Kanalgebiet gebildet ist, wobei die Gateelektrode,
einen ersten auf dem Kanalgebiet mit einer ersten dazwischen liegenden Isolierschicht (6) gebildeten Teil,
einen zweiten, sich vom ersten Teil erstreckenden und auf der Oberfläche der ersten leitenden Schicht mit dazwischengeleg ten zweiten Isolierschichten (11, 12) gebildeten Teil und
einen dritten, sich vom ersten Teil erstreckenden und auf der Oberfläche der zweiten leitenden Schicht mit dazwischenlie genden dritten Isolierschichten (11, 12) gebildeten Teil ent hält.
2. Feldeffekttransistor nach Anspruch 1, dadurch gekennzeich
net, daß die erste leitende Schicht (7) und die zweite lei
tende Schicht (8) einen leitenden Schichtteil enthalten, der
so gebildet ist, daß er sich auf einem Elementisolationsge
biet (2) erstreckt.
3. Feldeffekttransistor nach Anspruch 1 oder 2, dadurch ge
kennzeichnet, daß
jede der zweiten isolierenden Schichten (11, 12) und der dritten isolierenden Schichten (11, 12) jeweils eine obere Isolierschicht (11), die auf einer oberen Wandung der ersten leitenden Schicht (7) oder der zweiten leitenden Schicht (8) gebildet ist, und
eine Seitenisolierschicht (12) in Kontakt mit dem einen (3) oder dem anderen (4) der Störstellengebiete und auf einer Seitenwand der ersten leitenden Schicht (7) oder der zweiten leitenden Schicht (8) gebildet, enthält.
jede der zweiten isolierenden Schichten (11, 12) und der dritten isolierenden Schichten (11, 12) jeweils eine obere Isolierschicht (11), die auf einer oberen Wandung der ersten leitenden Schicht (7) oder der zweiten leitenden Schicht (8) gebildet ist, und
eine Seitenisolierschicht (12) in Kontakt mit dem einen (3) oder dem anderen (4) der Störstellengebiete und auf einer Seitenwand der ersten leitenden Schicht (7) oder der zweiten leitenden Schicht (8) gebildet, enthält.
4. Halbleiterspeichereinrichtung mit,
einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche,
einem Paar von Störstellengebieten (3, 4) eines zweiten Leit fähigkeitstyps, die so gebildet sind, daß zwischen ihnen in Richtung einer Kanallänge zur Ausbildung eines Kanalgebietes (5) auf der Hauptoberfläche des Halbleitersubstrates ein Ab stand besteht,
einer Gateelektrode (14), die auf dem Kanalgebiet mit einer ersten dazwischenliegenden Isolierschicht (6) gebildet ist, einer ersten leitenden Schicht (8), die so gebildet ist, daß sie elektrisch mit einem der Störstellengebiete verbunden ist,
einer Elektrode (20) eines Kondensators, die so gebildet ist, daß sie elektrisch mit der ersten leitenden Schicht verbunden ist,
einer weiteren Elektrode (22) des Kondensators, die so gebil det ist, daß sie mit einer dazwischengelegten dielektrischen Schicht (21) der Oberfläche der einen Kondensatorelektrode gegenüberliegt, und
einer zweiten leitenden Schicht (27), die so gebildet ist, daß sie elektrisch mit der Gateelektrode verbunden ist und einen Teil einer Wortleitung bildet, wobei die zweite lei tende Schicht einen ersten, in Kontakt mit der Oberfläche der Gateelektrode gebildeten Teil, und
einen zweiten, sich vom ersten Teil erstreckenden und auf der anderen Elektrode (22) des Kondensators mit einer dazwischen liegenden zweiten Isolierschicht (23) gebildeten Teil ent hält.
einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche,
einem Paar von Störstellengebieten (3, 4) eines zweiten Leit fähigkeitstyps, die so gebildet sind, daß zwischen ihnen in Richtung einer Kanallänge zur Ausbildung eines Kanalgebietes (5) auf der Hauptoberfläche des Halbleitersubstrates ein Ab stand besteht,
einer Gateelektrode (14), die auf dem Kanalgebiet mit einer ersten dazwischenliegenden Isolierschicht (6) gebildet ist, einer ersten leitenden Schicht (8), die so gebildet ist, daß sie elektrisch mit einem der Störstellengebiete verbunden ist,
einer Elektrode (20) eines Kondensators, die so gebildet ist, daß sie elektrisch mit der ersten leitenden Schicht verbunden ist,
einer weiteren Elektrode (22) des Kondensators, die so gebil det ist, daß sie mit einer dazwischengelegten dielektrischen Schicht (21) der Oberfläche der einen Kondensatorelektrode gegenüberliegt, und
einer zweiten leitenden Schicht (27), die so gebildet ist, daß sie elektrisch mit der Gateelektrode verbunden ist und einen Teil einer Wortleitung bildet, wobei die zweite lei tende Schicht einen ersten, in Kontakt mit der Oberfläche der Gateelektrode gebildeten Teil, und
einen zweiten, sich vom ersten Teil erstreckenden und auf der anderen Elektrode (22) des Kondensators mit einer dazwischen liegenden zweiten Isolierschicht (23) gebildeten Teil ent hält.
5. Halbleiterspeichereinrichtung nach Anspruch 4, gekenn
zeichnet durch eine dritte leitende Schicht (7), die so ge
bildet ist, daß sie elektrisch mit dem anderen (3) der Stör
stellengebiete verbunden ist und einen Teil einer Bitleitung
bildet.
6. Halbleiterspeichereinrichtung nach Anspruch 4 oder 5, da
durch gekennzeichnet, daß die Wortleitung (27) sich in Rich
tung der Kanallänge erstreckt und die Bitleitung (7) sich in
eine die Richtung der Kanallänge kreuzende Richtung er
streckt.
7. Halbleiterspeichereinrichtung mit,
einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche,
einer ersten Isolierschicht (2), die so gebildet ist, daß sie einen Elementbildungsbereich auf der Hauptoberfläche des Halbleitersubstrates abtrennt,
einem Paar von Störstellengebieten (3, 4) eines zweiten Leit fähigkeitstyps, zwischen denen in Richtung einer Kanallänge zur Ausbildung eines Kanalgebietes (5) im Elementbildungsbe reich ein Abstand vorhanden ist und die so gebildet sind, daß sie der ersten Isolierschicht (2) benachbart sind,
einer ersten leitenden Schicht (7), die so gebildet ist, daß sie elektrisch mit einem (3) der Störstellengebiete verbunden ist und einen Teil einer Bitleitung bildet,
wobei die erste leitende Schicht einen ersten Teil, der so gebildet ist, daß er im Kontakt mit der Oberfläche von einem der Störstellengebiete steht, und einen zweiten Teil, der sich vom ersten Teil aus erstreckt und auf der ersten Isolierschicht benachbart zu einem der Stör stellengebiete gebildet ist, enthält, und
einer zweiten leitenden Schicht (8), die so gebildet ist, daß sie elektrisch mit dem anderen (4) der Störstellengebiete und einer einen Teil eines Kondensators bildenden Elektrode ver bunden ist, wobei die zweite leitende Schicht
einen ersten Teil, der so gebildet ist, daß er im Kontakt mit dem anderen der Störstellengebiete steht, und
einen zweiten Teil, der sich vom ersten Teil aus erstreckt und auf der ersten Isolierschicht benachbart zum anderen der Störstellengebiete gebildet ist, enthält.
einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche,
einer ersten Isolierschicht (2), die so gebildet ist, daß sie einen Elementbildungsbereich auf der Hauptoberfläche des Halbleitersubstrates abtrennt,
einem Paar von Störstellengebieten (3, 4) eines zweiten Leit fähigkeitstyps, zwischen denen in Richtung einer Kanallänge zur Ausbildung eines Kanalgebietes (5) im Elementbildungsbe reich ein Abstand vorhanden ist und die so gebildet sind, daß sie der ersten Isolierschicht (2) benachbart sind,
einer ersten leitenden Schicht (7), die so gebildet ist, daß sie elektrisch mit einem (3) der Störstellengebiete verbunden ist und einen Teil einer Bitleitung bildet,
wobei die erste leitende Schicht einen ersten Teil, der so gebildet ist, daß er im Kontakt mit der Oberfläche von einem der Störstellengebiete steht, und einen zweiten Teil, der sich vom ersten Teil aus erstreckt und auf der ersten Isolierschicht benachbart zu einem der Stör stellengebiete gebildet ist, enthält, und
einer zweiten leitenden Schicht (8), die so gebildet ist, daß sie elektrisch mit dem anderen (4) der Störstellengebiete und einer einen Teil eines Kondensators bildenden Elektrode ver bunden ist, wobei die zweite leitende Schicht
einen ersten Teil, der so gebildet ist, daß er im Kontakt mit dem anderen der Störstellengebiete steht, und
einen zweiten Teil, der sich vom ersten Teil aus erstreckt und auf der ersten Isolierschicht benachbart zum anderen der Störstellengebiete gebildet ist, enthält.
8. Halbleiterspeichereinrichtung nach Anspruch 7, gekenn
zeichnet durch eine Gateelektrode (14) , die auf dem Kanalge
biet (5) mit einer zweiten dazwischengelegten Isolierschicht
(6) gebildet ist.
9. Halbleiterspeichereinrichtung nach Anspruch 8, gekenn
zeichnet durch eine dritte leitende Schicht (27), die so ge
bildet ist, daß sie elektrisch mit der Gateelektrode (14)
verbunden ist und einen Teil einer Wortleitung bildet.
10. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch
gekennzeichnet, daß die Bitleitung (7) sich in einer die
Richtung der Kanallänge kreuzenden Richtung erstreckt und die
Wortleitung (27) sich in Richtung der Kanallänge erstreckt.
11. Verfahren zur Herstellung eines Feldeffekttransistors mit
den Schritten:
Bilden einer ersten Isolierschicht (2) zur Abtrennung eines Elementbildungsbereiches auf einer Hauptoberfläche eines Halbleitersubstrates (1) eines ersten Leitfähigkeitstyps,
Bilden einer ersten leitenden Schicht (8) auf einem Teil des Elementbildungsbereiches und auf der diesem Teil benachbarten ersten Isolierschicht,
Bilden einer zweiten leitenden Schicht (7) auf einem Teil ei nes Gebietes im Elementbildungsbereich, das von der ersten leitenden Schicht getrennt liegt, und auf der zu diesem Teil benachbarten isolierenden Schicht,
Bilden einer zweiten Isolierschicht (12) auf einer Seitenflä che der ersten leitenden Schicht,
Bilden einer dritten Isolierschicht (12) auf einer Seitenflä che der zweiten leitenden Schicht,
Bilden einer Gateelektrode (14) auf dem Elementbildungsbe reich zwischen der zweiten Isolierschicht (12) und der drit ten Isolierschicht (12) mit einer dazwischengelegten vierten Isolierschicht (6), und auf der ersten leitenden Schicht (8) und der zweiten leitenden Schicht (7) mit einer dazwischenge legten fünften Isolierschicht (11) und
Bilden eines Paares von Störstellengebieten (3, 4) eines zweiten Leitfähigkeitstyps derart, daß zwischen ihnen ein Ab stand zur Bildung eines Kanalgebietes vorhanden ist, im Ele mentbildungsbereich durch Einführen einer Verunreinigung des zweiten Leitfähigkeitstyps in den Elementbildungsbereich un ter Nutzung der Gateelektrode als Maske.
Bilden einer ersten Isolierschicht (2) zur Abtrennung eines Elementbildungsbereiches auf einer Hauptoberfläche eines Halbleitersubstrates (1) eines ersten Leitfähigkeitstyps,
Bilden einer ersten leitenden Schicht (8) auf einem Teil des Elementbildungsbereiches und auf der diesem Teil benachbarten ersten Isolierschicht,
Bilden einer zweiten leitenden Schicht (7) auf einem Teil ei nes Gebietes im Elementbildungsbereich, das von der ersten leitenden Schicht getrennt liegt, und auf der zu diesem Teil benachbarten isolierenden Schicht,
Bilden einer zweiten Isolierschicht (12) auf einer Seitenflä che der ersten leitenden Schicht,
Bilden einer dritten Isolierschicht (12) auf einer Seitenflä che der zweiten leitenden Schicht,
Bilden einer Gateelektrode (14) auf dem Elementbildungsbe reich zwischen der zweiten Isolierschicht (12) und der drit ten Isolierschicht (12) mit einer dazwischengelegten vierten Isolierschicht (6), und auf der ersten leitenden Schicht (8) und der zweiten leitenden Schicht (7) mit einer dazwischenge legten fünften Isolierschicht (11) und
Bilden eines Paares von Störstellengebieten (3, 4) eines zweiten Leitfähigkeitstyps derart, daß zwischen ihnen ein Ab stand zur Bildung eines Kanalgebietes vorhanden ist, im Ele mentbildungsbereich durch Einführen einer Verunreinigung des zweiten Leitfähigkeitstyps in den Elementbildungsbereich un ter Nutzung der Gateelektrode als Maske.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß
der Schritt des Bildens der Störstellengebiete (3, 4) die
Schritte des Implantierens von Verunreinigungsionen in die
erste leitende Schicht (8) und die zweite leitende Schicht
(7) und des Bildens der Störstellengebiete durch thermisches
Diffundieren der Verunreingungsionen von der ersten leitenden
Schicht und der zweiten leitenden Schicht in den Elementbil
dungsbereich aufweist.
13. Verfahren zur Herstellung einer Halbleiterspeicherein
richtung mit den Schritten:
Bilden einer ersten Isolierschicht (2) zur Abtrennung eines Elementbildungsbereiches auf der Hauptoberfläche eines Halb leitersubstrates (1) eines ersten Leitfähigkeitstyps,
Bilden einer ersten leitenden Schicht (8) auf einem Teil des Elementbildungsbereiches und auf der diesem Teil benachbarten ersten Isolierschicht,
Bilden einer zweiten leitenden Schicht (7), die eine Bitlei tung bildet, auf einem von der ersten leitenden Schicht ge trennten Gebiet in Richtung einer Kanallänge zur Bildung ei nes Kanalbereiches im Elementbildungsbereich und auf der zu diesem Teil benachbarten ersten Isolierschicht,
Bilden einer zweiten Isolierschicht (12) auf einer Seitenflä che der ersten leitenden Schicht,
Bilden einer dritten Isolierschicht (12) auf einer Seitenflä che der zweiten leitenden Schicht,
Bilden einer Gateelektrode (14) auf dem Elementbildungsbe reich zwischen der zweiten Isolierschicht und der dritten Isolierschicht mit einer dazwischengelegten vierten Isolier schicht und auf der ersten leitenden Schicht bzw. der zweiten leitenden Schicht mit einer fünften dazwischengelegten Iso lierschicht (11),
Bilden eines Paares von Störstellengebieten (3, 4) des zwei ten Leitfähigkeitstyps derart, daß zwischen ihnen zur Bildung eines Kanalgebietes ein Abstand vorhanden ist, im Elementbil dungsbereich durch Einführen einer Verunreinigung des zweiten Leitfähigkeitstyps in den Elementbildungsbereich unter Nut zung der Gateelektrode als Maske,
Bilden einer Elektrode (20) eines Kondensators so, daß sie elektrisch mit der ersten leitenden Schicht verbunden ist,
Bilden einer weiteren Elektrode (22) des Kondensators so, daß sie der Oberfläche der einen Elektrode (20) des Kondensators mit einer dazwischenliegenden dielektrischen Schicht (21) ge genüberliegt und daß sie sich auf die zweite leitende Schicht erstreckt,
Bilden einer sechsten Isolierschicht (23) so, daß sie die an dere Elektrode (22) des Kondensators bedeckt,
Bilden eines Kontaktlochs (26) so, daß ein Teil der Oberflä che der Gateelektrode (14) freigelegt wird, durch selektives Entfernen der sechsten Isolierschicht und
Bilden einer Wortleitung (27) so, daß sie über das Kontakt loch (26) elektrisch mit der Gateelektrode verbunden ist.
Bilden einer ersten Isolierschicht (2) zur Abtrennung eines Elementbildungsbereiches auf der Hauptoberfläche eines Halb leitersubstrates (1) eines ersten Leitfähigkeitstyps,
Bilden einer ersten leitenden Schicht (8) auf einem Teil des Elementbildungsbereiches und auf der diesem Teil benachbarten ersten Isolierschicht,
Bilden einer zweiten leitenden Schicht (7), die eine Bitlei tung bildet, auf einem von der ersten leitenden Schicht ge trennten Gebiet in Richtung einer Kanallänge zur Bildung ei nes Kanalbereiches im Elementbildungsbereich und auf der zu diesem Teil benachbarten ersten Isolierschicht,
Bilden einer zweiten Isolierschicht (12) auf einer Seitenflä che der ersten leitenden Schicht,
Bilden einer dritten Isolierschicht (12) auf einer Seitenflä che der zweiten leitenden Schicht,
Bilden einer Gateelektrode (14) auf dem Elementbildungsbe reich zwischen der zweiten Isolierschicht und der dritten Isolierschicht mit einer dazwischengelegten vierten Isolier schicht und auf der ersten leitenden Schicht bzw. der zweiten leitenden Schicht mit einer fünften dazwischengelegten Iso lierschicht (11),
Bilden eines Paares von Störstellengebieten (3, 4) des zwei ten Leitfähigkeitstyps derart, daß zwischen ihnen zur Bildung eines Kanalgebietes ein Abstand vorhanden ist, im Elementbil dungsbereich durch Einführen einer Verunreinigung des zweiten Leitfähigkeitstyps in den Elementbildungsbereich unter Nut zung der Gateelektrode als Maske,
Bilden einer Elektrode (20) eines Kondensators so, daß sie elektrisch mit der ersten leitenden Schicht verbunden ist,
Bilden einer weiteren Elektrode (22) des Kondensators so, daß sie der Oberfläche der einen Elektrode (20) des Kondensators mit einer dazwischenliegenden dielektrischen Schicht (21) ge genüberliegt und daß sie sich auf die zweite leitende Schicht erstreckt,
Bilden einer sechsten Isolierschicht (23) so, daß sie die an dere Elektrode (22) des Kondensators bedeckt,
Bilden eines Kontaktlochs (26) so, daß ein Teil der Oberflä che der Gateelektrode (14) freigelegt wird, durch selektives Entfernen der sechsten Isolierschicht und
Bilden einer Wortleitung (27) so, daß sie über das Kontakt loch (26) elektrisch mit der Gateelektrode verbunden ist.
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- 1990-06-18 JP JP2160802A patent/JP2564972B2/ja not_active Expired - Fee Related
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- 1991-06-17 IT ITMI911649A patent/IT1248495B/it active IP Right Grant
- 1991-06-17 DE DE4119918A patent/DE4119918C2/de not_active Expired - Fee Related
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