DE4040356C2 - - Google Patents
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Description
Die Erfindung betrifft ein Halbleiterbauteil,
bei dem eine Schicht aus einem Verbindungshalbleiter epi
taktisch auf ein SOS (Silicon on Saphire)-Substrat aufge
wachsen ist.
In der Vergangenheit wurde mit umfangreichen Forschungen
versucht, die Qualität von Halbleiterbauteilen zu verbes
sern, bei denen eine GaAs-Schicht auf ein Silizium-Substrat
aufgewachsen ist. Es bestehen jedoch zwei Hauptprobleme,
wenn ein derartiges Halbleiterbauelement auf MMICs (Monolithic
Microwave Integrated Circuits) und digitale ICs angewendet
werden soll. Das eine ist dasjenige, daß sich das Silizium
substrat aufgrund einer thermischen Restzugspannung ver
biegt, die aufgrund des Unterschieds in den thermischen
Expansionskoeffizienten von Silizium und GaAs besteht. Dies
führt zu Rissen in der GaAs-Schicht. Das andere Problem besteht
darin, daß das Siliziumsubstrat geringen elektrischen
Widerstand aufweist, was die Hochfrequenzeigenschaften des
Bauelements verschlechtert.
Wie durch K. Kasai et al. in J. Appl. Phys. 60 (1986), 1
beschrieben, kann eine (111) GaAs-Schicht epitaktisch direkt
auf eine (0001) Fläche von Saphir aufgewachsen werden.
Saphir weist einen ähnlichen thermischen Expansionskoeffizienten
wie GaAs auf und ist ein guter Isolator. Die Kristall
fläche (111) von GaAs ist für praktische Anwendungen jedoch
nicht geeignet.
Kürzlich beschrieben T. P. Humphreys et al. in Appl. Phys.
Lett. 54 (1989), 1687 die Verwendung eines SOS-Substrats,
auf dessen (102) Fläche eine (100) Si-Schicht epitaktisch
aufgewachsen wurde. Die Oberfläche der hierbei erzeugten
Halbleiterschicht ist jedoch rauh, was zu Verschlechterungen
der Bauteileigenschaften und der Möglichkeit des Herstellens
feiner Muster führt.
J. B. Posthill et al. beschreiben in Appl. Phys. Lett. 55
(1989), 1756 ein Bauteil mit verbesserten Oberflächeneigen
schaften. Das beschriebene epitaktische Wachstum von GaAs
auf einem SOS-Substrat ist jedoch technisch schwierig auszu
führen. Außerdem verbleiben Antiphasengrenzen und eine hohe
Versetzungsdichte an der Oberfläche der Halbleiterschicht.
Fig. 4 ist eine schematische Darstellung der Oberfläche
einer GaAs-Schicht, wie sie auf einem sphärischen Silizium
substrat nach einem Verfahren erzeugt wird, wie es von T. Ueda et al. in
Japanese Journal of Applied Physics, 25 (1986) L 789 be
schrieben ist. Das sphärische Siliziumsubstrat ist mit 25
und die GaAs-Schicht mit 26 bezeichnet. Bezugszeichen 27a
bis 27d bezeichnen Bereiche der Oberfläche der GaAs-Schicht
26 mit im wesentlichen spiegelglatter Fläche. Ein mit 28 be
zeichneter Bereich ist matt.
Zum Aufwachsen von GaAs auf das Siliziumsubstrat werden die
Oberflächen 27a, 27b, 27c und 27d benutzt, die mit einigen
Grad Abweichung zur <110<, <10<, <0< bzw. <10< Richtung
aus der (001) Fläche geneigt sind. Der auf diesen Oberflä
chen aufgewachsene GaAs-Kristall ist monokristallin und
weist eine im wesentlichen spiegelglatte Oberfläche auf.
Oberflächen von Schichten, die gegen die (001) Fläche in
<110<, <010<, <00< oder <00< Richtung geneigt sind, führen
jedoch nicht zu Einkristallen, und es verbleiben Antiphasen
domänen, die zur matten Oberfläche 28 führen, was wohlbe
kannt ist. Dieser Effekt tritt auf, weil Silizium atomar
angeordnet wird, während GaAs als zweiatomiges Molekül ange
lagert wird.
Es ist ferner bekannt, ein (100) Siliziumsubstrat auf der R-Fläche
(d. h. (102)) eines Saphirsubstrats aufzuwachsen. In der
japanischen Patentanmeldung 1-1 73 708 ist ein Beispiel be
schrieben, bei dem ein SOS-Substrat verwendet wird, das um
1 bis 8 Grad von der (100) Fläche zur <110<, <10<, <0<
oder <10< Richtung (zusammenfassend als [110] bezeichnet)
abweicht. Auf dieses SOS-Substrat wird GaAs oder ein
anderer III-V-Verbindungshalbleiter aufgewachsen. Es hat
sich jedoch herausgestellt, daß trotz dieses Festlegens der
Flächen, die beim sphärischen Siliziumsubstrat gemäß Fig. 4
zu im wesentlichen spiegelglatten Oberflächen von GaAs auf
dem Substrat führen, dennoch nicht immer solche spiegelglat
ten Oberflächen von GaAs auf dem Siliziumsubstrat und dem
SOS-Substrat erhalten werden. Dies kann darin begründet lie
gen, daß Saphirkristalle dreizählige Rotationssymmetrie auf
weisen, während Si- und GaAs-Kristalle vierzählig rotations
symmetrisch sind.
Der Erfindung liegt die Aufgabe zugrunde, ein Halbleiterbau
teil mit einer auf einem SOS-Substrat erzeugten Schicht von
GaAs oder eines anderen III-V-Verbindungshalbleiters anzu
geben, bei dem die Schicht hohe Qualität und mehrere Bereiche mit
im wesentlichen spiegelglatter Oberfläche aufweist.
Das erfindungsgemäße Halbleiterbauteil ist durch die Merk
male von Anspruch 1 gegeben. Eine vorteilhafte Weiterbildung
ist Gegenstand von Anspruch 2.
Das Verwenden eines gemäß den Ansprüchen orientierten SOS-
Substrats hat den Vorteil, daß selbst bei größeren Abwei
chungen von der anspruchsgemäßen Orientierung, wie sie z. B.
zwischen unterschiedlichen Losen bestehen, Verbindungshalb
leiterschichten hoher Qualität mit im wesentlichen spiegel
glatter Oberfläche mit hoher Reproduzierbarkeit hergestellt
werden können.
Die Erfindung wird im folgenden anhand von durch Figuren
veranschaulichten Ausführungsbeispielen näher erläutert. Es
zeigt:
Fig. 1 eine schematische Darstellung einer Oberfläche von
GaAs auf einem in erfindungsgemäßer Weise ausgerichteten
sphärischen SOS-Substrat;
Fig. 2 ein Diagramm zum Veranschaulichen der Kristallrich
tung des sphärischen SOS-Substrats innerhalb eines Saphir
kristalls;
Fig. 3 eine schematische Darstellung einer Vorrichtung zum
Abscheiden einer Schicht eines Verbindungshalbleiters auf
einem SOS-Substrat; und
Fig. 4 ein Diagramm entsprechend dem von Fig. 1, jedoch
für ein in bekannter Weise ausgerichtetes sphärisches SOS-
Substrat.
Wie oben bei der Erläuterung des Standes der Technik be
schrieben, muß das Substrat für GaAs einen Versatzwinkel
aufweisen, wenn einkristallines GaAs auf einem SOS-Substrat
hergestellt werden soll. Um die Beziehung zwischen Richtun
gen von Versatzwinkeln des SOS-Substrats und der Oberflä
chenglattheit von aufgewachsenen GaAs-Schichten zu unter
suchen, wird GaAs auf ein sphärisches SOS-Substrat aufge
wachsen. Fig. 1 zeigt schematisch eine Oberflächenaufnahme
einer auf ein sphärisches SOS-Substrat
aufgewachsenen GaAs-Schicht. Die Kristallrichtung des sphä
rischen SOS-Substrats ist ebenfalls in der Figur darge
stellt.
In der Figur bezeichnet 1 ein sphärisches SOS-Substrat, 2
eine GaAs-Schicht und 3a bis 3d bezeichnen Bereiche der
GaAs-Oberfläche mit im wesentlichen spiegelglatter Fläche.
Das Bezugszeichen 4 kennzeichnet dagegen matte Bereiche der
Oberfläche. Das Bezugszeichen 5 bezeichnet eine Facetten
fläche, in diesem Fall die (110) Oberfläche von Silizium.
Aus der Figur ist erkennbar, daß GaAs, das auf einem SOS-Sub
strat mit einem Versatzwinkel gegen die <10< oder <0<
Richtung zur (001) Fläche von Silizium geneigt ist, in
weiten Bereichen eine im wesentlichen spiegelglatte Ober
fläche zeigt. Weniger gut ist das Ergebnis bei einem Ver
satzwinkel zur <110< oder zur <10< Richtung zur (001) Ober
fläche von Silizium.
Fig. 2 stellt die Kristallrichtung des sphärischen SOS-Sub
strats in bezug auf einen schematisch dargestellten Saphir
einkristall 6 dar. Mit 7 ist die C <0001< Achse des Saphir
einkristalls 6 bezeichnet, mit 8 dessen R (102) Fläche und
mit 9 eine (001) Siliziumfläche. Aus Fig. 1 ist ersichtlich,
daß matte Bereiche überall dort entstehen, wo die (001) Si
liziumoberfläche zur <110<, <100< oder <10< Richtung ge
neigt ist. Dies bedeutet, daß matte Flächen in weiten Be
reichen auftreten, wenn das SOS-Substrat einen Versatzwinkel
gegen eine Richtung dicht zur C <0001< Achsenrichtung von
Saphir aufweist, wie in Fig. 2 dargestellt ist. Anders ge
sprochen, ist es schwierig, gute Ergebnisse zu erzielen,
wenn das SOS-Substrat einen Versatzwinkel zur C <0001< Ach
senrichtung von Saphir aufweist, während gute Ergebnisse
erhalten werden, wenn ein Versatzwinkel zur <10< oder <0<
Richtung in der Siliziumoberflächenrichtung besteht, was um
gekehrt zum oben Beschriebenen ist. Dies ist der Fall, da
der Saphirkristall dreizählige Rotationssymmetrie aufweist,
während der Siliziumkristall vierzählig rotationssymmetrisch
ist. Die dreizählige Rotationssymmetrie von Saphir ist in
der (001) Siliziumoberfläche stark ausgeprägt, die nur
schwach gegen die <0001< Richtung, d. h. die C-Achse von
Saphir, geneigt ist.
Gemäß der Erfindung wird der Einfluß des Versatzwinkels des
SOS-Substrats auf die Oberflächenqualität von GaAs berück
sichtigt. Es wird ein Saphirsubstrat verwendet, das einen
solchen Versatzwinkel aufweist, daß der auf der R (102)
Saphiroberfläche erzeugte Siliziumkristall eine (001) Ober
fläche aufweist, die um 0,1 bis 10 Grad zur <10< oder
<0< Richtung geneigt ist, die entfernt von der
C <0001< Achse von Saphir ist. Auf das Substrat wird ein
III-V-Verbindungshalbleiter aufgewachsen. Ein SOS-Substrat
mit einem Versatzwinkel der (001) Siliziumkristalloberfläche
zur <10< oder <0< Richtung, die entfernt von der C-Achse
von Saphir liegt, wird wie folgt hergestellt.
Der Saphirkristall 6 gemäß Fig. 2 wird zum Erzeugen der
Oberfläche, auf die Silizium aufzuwachsen ist, geschnitten.
Dies erfolgt entlang einer Schnittfläche, die um etwa 0,1
bis 10 Grad zur <10< oder <0< Richtung der Kristallrich
tung von Silizium bezogen auf die R (102) Fläche liegt,
welche Richtung stark von der C <0001< Achsenrichtung von
Saphir abweicht. Silizium mit einer (001) Oberfläche wird
auf die Schnittfläche aufgewachsen. Die (001) Siliziumober
fläche, die auf dem (101) Saphirsubstrat aufgewachsen wird,
das um einige Grad gegen die <10< oder <0< Richtung der
(001) Siliziumoberfläche geneigt ist und die auf dieser
Siliziumschicht erzeugte GaAs-Schicht weisen ziemliche glatte
Oberflächen auf, und es ist möglich, gut reproduzierbar
einkristalline GaAs-Schichten mit im wesentlichen spiegel
glatter Oberfläche zu erzielen.
Beim vorigen Ausführungsbeispiel weist die (001) Oberfläche
von Silizium einen Versatzwinkel in <10< oder <0< Rich
tung von Silizium auf, welche Richtung stark von der C-Achse
von Saphir abweicht. Die Erfindung ist jedoch nicht auf diese
Richtung und diesen Versatzwinkel alleine beschränkt. Die
Richtung und der Versatzwinkel können alle Werte innerhalb
des Bereichs der <10< Richtung 3c und des Bereichs der
<0< Richtung 3b annehmen, welche Bereiche viele spiegelglatte Flä
chen aufweisen. Um gute GaAs-Kristalle mit im wesentlichen
spiegelglatter Oberfläche zu erhalten, ist es von Vorteil,
ein SOS-Substrat zu verwenden,
bei dem die (001) Siliziumoberfläche um 0,1 bis 10 Grad zur
<10< oder <0< Richtung geneigt ist, die weit von der
C-Achse von Saphir entfernt liegt, und ein weiteres Verdre
hen um einen Winkel um weniger als 45 Grad entlang der
<001<-Achse von Silizium erfolgt.
Beim obigen Ausführungsbeispiel wird Silizium mit einer
(001) Fläche auf einer R-Saphirfläche erzeugt. Die Silizium
fläche kann jedoch auch die (100) oder (010) Fläche sein,
die äquivalent zur (001) Fläche sind. Wenn die Fläche die
(100) Siliziumfläche ist, ist es von Vorteil, den Versatz
winkel zur <01< oder <0< Richtung einzustellen.
Ein Verfahren zum Abscheiden von GaAs auf dem SOS-Substrat
wird nun kurz beschrieben.
Fig. 3 veranschaulicht eine MOCVD-Vorrichtung, die zum Ab
scheiden von GaAs auf dem SOS-Substrat verwendet wird. Der
Aufbau gemäß Fig. 3 weist folgende Teile auf: ein erstes
Reaktionsrohr 13 zum Reinigen der Oberfläche von Silizium,
ein zweites Reaktionsrohr 14 zum Aufwachsen von GaAs, eine
Gasversorgungskammer 10 zum Zuführen von Reaktionsgas zum
ersten Reaktionsrohr 13 und zum zweiten Reaktionsrohr 14,
eine Druckeinstellkammer 11 zum Einstellen des Drucks im
ersten Reaktionsrohr 13 und im zweiten Reaktionsrohr 14,
eine Waferbereitstellkammer 12, eine Waferentnahmekammer 15,
eine Pumpe 16, einen Wafertransportraum 17, eine Gabel 18,
eine Auflage 19, einen Zylinder 20 und ein Torventil 21.
Ein in der Waferbereitstellkammer 12 befindliches SOS-Sub
strat mit einem Versatzwinkel von einigen Grad zur <10<
oder <0< Richtung der (001) Fläche von Silizium wird mit
Hilfe der Gabel 18 und des Zylinders 20 über die Wafertrans
portkammer 17, die mit Wasserstoff gefüllt ist, in das erste
Reaktionsrohr 13 überführt. Hier erfolgt ein Glühvorgang bei
1000°C, wobei der natürliche Oxidfilm auf der Siliziumober
fläche entfernt wird und das Silizium dabei gereinigt wird.
Nach dem Reinigen wird das SOS-Substrat durch die Wafer
transportkammer 17 in das zweite Reaktionsrohr 14 überführt
und durch MOCVD-Verfahren wird eine GaAs-Schicht auf dem
Siliziumsubstrat erzeugt. Anschließend wird das SOS-Substrat
mit dem darauf abgeschiedenen GaAs zur Waferentnahmekammer
15 transportiert, womit das Verfahren abschließt. Bei dieser
MOCVD-Vorrichtung werden zwei Reaktionsrohre verwendet, um
das Glühen zum Entfernen des Oxidfilms auf der Siliziumober
fläche und das Abscheiden von GaAs auszuführen. Demgemäß
hängt nach dem Glühen zum Entfernen des Oxidfilms kein GaAs
an der Siliziumoberfläche an, da sich dieses beim Glühen
entfernte. Da die Vorrichtung vom sogenannten Load Lock Typ
ist, ist es möglich, GaAs mit im wesentlichen spiegelglatter
Oberfläche mit hoher Präzision und hohem Wirkungsgrad herzu
stellen.
Während beim bisher beschriebenen Ausführungsbeispiel GaAs
als auf dem SOS-Substrat hergestellter Verbindungshalbleiter
verwendet wird, ist es auch möglich, andere III-V-Verbin
dungshalbleiter außer GaAs zu verwenden, z. B. InP.
Die beschriebene Versatzrichtung und der beschriebene Ver
satzwinkel des SOS-Substrats sind gemäß dem Vorstehenden so
bestimmt, daß auch bei relativ großen Schwankungen in Ver
satzwinkeln, wie sie z. B. zwischen unterschiedlichen Losen
auftreten, GaAs-Schichten hoher Qualität und mit im wesent
lichen spiegelglatter Oberfläche auf einem SOS-Substrat re
produzierbar erzeugt werden können.
Claims (2)
1. Halbleiterbauteil mit einer Schicht eines III-V-Verbin
dungshalbleiters auf einem SOS (Silicon on Saphire)-Sub
strat, dadurch gekennzeichnet, daß beim SOS-Substrat
die auf die R (102) Fläche des Saphirsub
strats aufgewachsene (001) Siliziumkristallfläche unter
einem Winkel von 0,1 bis 10 Grad zur <10< oder <0< Rich
tung geneigt ist, die stark von der <0001< Richtung der
C-Achse von Saphir abweicht.
2. Halbleiterbauteil nach Anspruch 1, dadurch gekennzeich
net, daß die Siliziumkristallfläche weiter um einen Winkel
von weniger als 45 Grad aus der <10< oder <0< Richtung
entlang der [001] Achse verdreht ist.
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Families Citing this family (45)
Publication number | Priority date | Publication date | Assignee | Title |
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US6039803A (en) * | 1996-06-28 | 2000-03-21 | Massachusetts Institute Of Technology | Utilization of miscut substrates to improve relaxed graded silicon-germanium and germanium layers on silicon |
US5955776A (en) * | 1996-12-04 | 1999-09-21 | Ball Semiconductor, Inc. | Spherical shaped semiconductor integrated circuit |
US6423990B1 (en) | 1997-09-29 | 2002-07-23 | National Scientific Corporation | Vertical heterojunction bipolar transistor |
US5912481A (en) * | 1997-09-29 | 1999-06-15 | National Scientific Corp. | Heterojunction bipolar transistor having wide bandgap, low interdiffusion base-emitter junction |
US6849472B2 (en) * | 1997-09-30 | 2005-02-01 | Lumileds Lighting U.S., Llc | Nitride semiconductor device with reduced polarization fields |
JP3180743B2 (ja) * | 1997-11-17 | 2001-06-25 | 日本電気株式会社 | 窒化化合物半導体発光素子およびその製法 |
JP2001127326A (ja) * | 1999-08-13 | 2001-05-11 | Oki Electric Ind Co Ltd | 半導体基板及びその製造方法、並びに、この半導体基板を用いた太陽電池及びその製造方法 |
US6693033B2 (en) | 2000-02-10 | 2004-02-17 | Motorola, Inc. | Method of removing an amorphous oxide from a monocrystalline surface |
US6392257B1 (en) * | 2000-02-10 | 2002-05-21 | Motorola Inc. | Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same |
WO2001093336A1 (en) * | 2000-05-31 | 2001-12-06 | Motorola, Inc. | Semiconductor device and method for manufacturing the same |
US6501973B1 (en) | 2000-06-30 | 2002-12-31 | Motorola, Inc. | Apparatus and method for measuring selected physical condition of an animate subject |
US6590236B1 (en) | 2000-07-24 | 2003-07-08 | Motorola, Inc. | Semiconductor structure for use with high-frequency signals |
US6555946B1 (en) | 2000-07-24 | 2003-04-29 | Motorola, Inc. | Acoustic wave device and process for forming the same |
WO2002009187A2 (en) * | 2000-07-24 | 2002-01-31 | Motorola, Inc. | Heterojunction tunneling diodes and process for fabricating same |
US6493497B1 (en) | 2000-09-26 | 2002-12-10 | Motorola, Inc. | Electro-optic structure and process for fabricating same |
US6638838B1 (en) | 2000-10-02 | 2003-10-28 | Motorola, Inc. | Semiconductor structure including a partially annealed layer and method of forming the same |
US6498643B1 (en) | 2000-11-13 | 2002-12-24 | Ball Semiconductor, Inc. | Spherical surface inspection system |
US6501121B1 (en) | 2000-11-15 | 2002-12-31 | Motorola, Inc. | Semiconductor structure |
US6559471B2 (en) | 2000-12-08 | 2003-05-06 | Motorola, Inc. | Quantum well infrared photodetector and method for fabricating same |
US20020096683A1 (en) * | 2001-01-19 | 2002-07-25 | Motorola, Inc. | Structure and method for fabricating GaN devices utilizing the formation of a compliant substrate |
US6673646B2 (en) | 2001-02-28 | 2004-01-06 | Motorola, Inc. | Growth of compound semiconductor structures on patterned oxide films and process for fabricating same |
US6709989B2 (en) | 2001-06-21 | 2004-03-23 | Motorola, Inc. | Method for fabricating a semiconductor structure including a metal oxide interface with silicon |
US7198671B2 (en) * | 2001-07-11 | 2007-04-03 | Matsushita Electric Industrial Co., Ltd. | Layered substrates for epitaxial processing, and device |
US20030010992A1 (en) * | 2001-07-16 | 2003-01-16 | Motorola, Inc. | Semiconductor structure and method for implementing cross-point switch functionality |
US6531740B2 (en) | 2001-07-17 | 2003-03-11 | Motorola, Inc. | Integrated impedance matching and stability network |
US6646293B2 (en) | 2001-07-18 | 2003-11-11 | Motorola, Inc. | Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates |
US6498358B1 (en) | 2001-07-20 | 2002-12-24 | Motorola, Inc. | Structure and method for fabricating an electro-optic system having an electrochromic diffraction grating |
US6693298B2 (en) | 2001-07-20 | 2004-02-17 | Motorola, Inc. | Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same |
US6855992B2 (en) * | 2001-07-24 | 2005-02-15 | Motorola Inc. | Structure and method for fabricating configurable transistor devices utilizing the formation of a compliant substrate for materials used to form the same |
US6667196B2 (en) | 2001-07-25 | 2003-12-23 | Motorola, Inc. | Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method |
US6589856B2 (en) | 2001-08-06 | 2003-07-08 | Motorola, Inc. | Method and apparatus for controlling anti-phase domains in semiconductor structures and devices |
US6639249B2 (en) | 2001-08-06 | 2003-10-28 | Motorola, Inc. | Structure and method for fabrication for a solid-state lighting device |
US6673667B2 (en) | 2001-08-15 | 2004-01-06 | Motorola, Inc. | Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials |
US20030036217A1 (en) * | 2001-08-16 | 2003-02-20 | Motorola, Inc. | Microcavity semiconductor laser coupled to a waveguide |
US20030071327A1 (en) * | 2001-10-17 | 2003-04-17 | Motorola, Inc. | Method and apparatus utilizing monocrystalline insulator |
US20040012037A1 (en) * | 2002-07-18 | 2004-01-22 | Motorola, Inc. | Hetero-integration of semiconductor materials on silicon |
US20040069991A1 (en) * | 2002-10-10 | 2004-04-15 | Motorola, Inc. | Perovskite cuprate electronic device structure and process |
US20040070312A1 (en) * | 2002-10-10 | 2004-04-15 | Motorola, Inc. | Integrated circuit and process for fabricating the same |
US6965128B2 (en) * | 2003-02-03 | 2005-11-15 | Freescale Semiconductor, Inc. | Structure and method for fabricating semiconductor microresonator devices |
US7020374B2 (en) * | 2003-02-03 | 2006-03-28 | Freescale Semiconductor, Inc. | Optical waveguide structure and method for fabricating the same |
US20040164315A1 (en) * | 2003-02-25 | 2004-08-26 | Motorola, Inc. | Structure and device including a tunneling piezoelectric switch and method of forming same |
JP4794425B2 (ja) * | 2006-12-19 | 2011-10-19 | Okiセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
US8541769B2 (en) * | 2010-11-09 | 2013-09-24 | International Business Machines Corporation | Formation of a graphene layer on a large substrate |
US9275861B2 (en) | 2013-06-26 | 2016-03-01 | Globalfoundries Inc. | Methods of forming group III-V semiconductor materials on group IV substrates and the resulting substrate structures |
JP6455468B2 (ja) | 2016-03-09 | 2019-01-23 | Jfeスチール株式会社 | 方向性電磁鋼板の製造方法 |
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