DE102005045863B4

DE102005045863B4 - Nichtflüchtiges Speicherbauelement und Verfahren zu seiner Herstellung

Info

Publication number: DE102005045863B4
Application number: DE102005045863A
Authority: DE
Inventors: Kwang-Wook Koh; Jeong-Uk Suown Han
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-09-21
Filing date: 2005-09-21
Publication date: 2008-03-27
Anticipated expiration: 2025-09-22
Also published as: TW200618196A; US20060071265A1; KR100598107B1; JP2006093695A; TWI291749B; DE102005045863A1; KR20060026745A; US20080266981A1

Abstract

Nichtflüchtiges Speicherbauelement mit
– wenigstens einer Speicherzelle (MC11), die eine Stapelgatestruktur (118) auf einem Halbleitersubstrat (107), die eine floatende Gateelektrode (113), eine erste Isolationsschicht (115) und eine Steuergateelektrode (117) beinhaltet, und eine Auswahlgatestruktur (121a, 121b) umfasst, die eine erste und eine zweite Auswahlgateelektrode (121a, 121b) in Abstandshalterform an entgegengesetzten Seitenwänden der Stapelgatestruktur (118) mit einer dazwischen eingefügten zweiten Isolationsschicht (119) beinhaltet, und
– einem ersten Störstellendiffusionsbereich (123D) und einem zweiten Störstellendiffusionsbereich (123S), die in dem Halbleitersubstrat (107) ausgebildet sind,
dadurch gekennzeichnet, dass
– beide Störstellendiffusionsbereiche (123D, 123S) mit lateralem Abstand zur Stapelgatestruktur (118) angeordnet sind.

Description

Die Erfindung bezieht sich auf ein nichtflüchtiges Speicherbauelement sowie auf ein Verfahren zur Herstellung desselben.
Speicher können in zwei Hauptkategorien aufgeteilt werden, flüchtige und nichtflüchtige Speicher. Ein flüchtiger Speicher verliert jegliche gespeicherten Daten, sobald das System ausgeschaltet wird. Elektrisch löschbare programmierbare Festwertspeicher (EEPROMs) sind eine Art nichtflüchtiger Speicher, der gespeicherte Daten hält, selbst wenn ihre Leistungsversorgungen unterbrochen werden.
Allgemein können Speicherzellenstrukturen von nichtflüchtigen Speicherbauelementen in zwei Kategorien klassifiziert werden, nämlich eine geteilte Gatestruktur und eine Stapelgatestruktur. Eine herkömmliche Stapelgatespeicherzelle 10 ist in 1 dargestellt. Wie in 1 gezeigt, sind ein floatendes Gate 15 und ein Steuergate 19 sequentiell auf einem Substrat 11 gestapelt. Eine Tunneloxidschicht 13 ist zwischen das Substrat 11 und das floatende Gate 15 geschichtet, und eine blockierende Oxidschicht 17 ist zwischen das floatende Gate 15 und das Steuergate 19 geschichtet. Source- und Drainübergangsgebiete 21S und 21D sind in einem Substrat außerhalb der Stapelgatestruktur angeordnet. In der Stapelgatespeicherzelle wird Kanalinjektion heißer Ladungsträger (CHEI) verwendet, um einen Programmiervorgang auf der Seite des Drainbereichs 21D durchzuführen, und Fowler-Nordheim-Tunneln (F-N-Tunneln) wird verwendet, um einen Löschvorgang auf der Seite des Sourcebereichs 21S durchzuführen. Die geringere Abmessung einer Stapelgatespeicherzelle macht eine hohe Integration möglich. Somit wurden derartige Stapelgatezellen verbreitet eingesetzt.
Es ist bekannt, dass Stapelgatezellen an Überlöscheffekten leiden. Die Überlöscheffekte treten auf, wenn eine floatende Gateelektrode während eines Löschvorgangs an einer Stapelgatespeicherzelle übermäßig entladen wird. Da Schwellenspannungen der übermäßig entladenen Speicherzelle einen negativen Wert aufweisen, fließt Strom selbst dann, wenn die Speicherzelle nicht ausgewählt ist, d.h. wenn keine Lesespannung an ein Steuergate angelegt ist.
Zwei Typen von Speicherzellen bewirken eine Eliminierung von Überlöscheffekten. Ein Typ ist die Zwei-Transistor-Speicherzelle, und der andere ist die Speicherzelle mit geteiltem Gate. 2 stellt eine herkömmliche Zwei-Transistor-Speicherzelle dar, bei der ein Auswahltransistor 20, der von einer herkömmlichen Stapelgatespeicherzelle 10 beabstandet ist, zusätzlich vorgesehen ist. Programmieren und Löschen werden an der Stapelgatespeicherzelle 10 durchgeführt. Wenn die Speicherzelle 10 nicht ausgewählt ist, unterdrückt ein Auswahlgate 15s, das auf einer isolierenden Schicht 13b entsprechend einer Tunneloxidschicht 13a ausgebildet ist, den Leckstrom, der von einem übermäßig entladenen floatenden Gate 15 der Speicherzelle verursacht wird. Im Fall einer derartigen Zwei-Transistor-Speicherzellenstruktur gibt es jedoch eine Schwierigkeit hinsichtlich der Erzielung einer hohen Integration von Speicherbauelementen, da ein Störstellendiffusionsbereich 21D zwischen der Stapelgatespeicherzelle 10 und dem Auswahltransistor 20 vorliegt.
3 stellt eine herkömmliche Speicherzelle mit geteiltem Gate dar, bei dem das Auswahlgate 15s und das Steuergate 19 der Stapelgatespeicherzelle von 2 in einem Steuergate 39 vereinigt sind. Ein Teil des Steuergates 29 ist über einem Substrat 11 ausgebildet. Eine isolierende Schicht 33a ist ohne Zwischenliegen eines floatenden Gates 35 zwischengefügt, die über einer Tunneloxidschicht 33b liegt, indem zusätzlich eine isolierende Schicht 37 gebildet ist, welche das floatende und das Steuergate 35, 39 separiert. Das heißt, es sind zwei separate Kanäle 43c1 und 43c2 unter dem Stapelgate vorhanden. Wenn das Steuergate 39 ausgeschaltet ist, verhindert der unter dem Steuergate 29 angeordnete Auswahlgatekanal 43c1 einen Leckstrom von dem Kanal 43c2 des floatenden Gates, der unter einem übermäßig entladenen floatenden Gate 35 angeordnet ist. Die Speicherzelle mit geteiltem Gate ist jedoch durch Programmiereffizienz charakterisiert, und es ist eine relativ hohe Drainspannung erforderlich. In einer Speicherzelle mit geteiltem Gate ist es notwendig, dass der Auswahlgatekanal 43c1, der unter dem Steuergate 39 angeordnet ist, auf einer konstanten Länge gehalten wird. Dies kann mit dem Trend zu kleineren Strukturelementen von Halbleiterbauelementen während der Bildung des Steuergates 39 zu einer Fehljustierung führen.
In der Offenlegungsschrift EP 0 335 395 A2 ist ein nichtflüchtiges Speicherbauelement nach dem Oberbegriff des Anspruchs 1 offenbart, bei dem eine jeweilige Speicherzelle eine Stapelgatestruktur mit floatender Gateelektrode, Steuergate und zwischenliegender Isolationsschicht sowie eine Auswahlgatestruktur mit einer ersten und einer zweiten Auswahlgateelektrode in Abstandshalterform an entgegengesetzten Seitenwänden der Stapelgatestruktur mit zwischengefügter Isolationsschicht beinhaltet, wobei die Stapelgatestruktur unter Zwischenfügung einer entsprechenden Gateisolationsschicht auf einem Halbleitersubstrat gebildet ist. Im Halbleitersubstrat sind auf gegenüberliegenden Seiten der Stapel- und Auswahlgatestruktur ein Source- bzw. ein Drainbereich im Halbleitersubstrat gebildet. Speziell ist der Sourcebereich lateral neben der und anschließend an die benachbarte Auswahlgateelektrode durch einen Störstellenimplantationsprozess unter Verwendung der Stapel- und der Auswahlgatestruktur als Maske gebildet, während der Drainbereich durch einen Störstellenimplantationsprozess unter Verwendung der Stapelgatestruktur als Maske vor der Bildung der Auswahlgatestruktur und durch nachfolgende Prozesses so gebildet ist, dass er sich lateral in Richtung Sourcebereich bis unter die Stapelgatestruktur erstreckt und mit dieser zu einem Teil lateral überlappt.
In der Patentschrift US 6 765 260 B1 ist eine Flash-Speicherzellenstruktur vom Typ mit geteilter Gatestruktur offenbart, bei der in einem z.B. p-leitenden Halbleitersubstrat eine tiefe, z.B. n-leitende Mulde gebildet ist, in der ihrerseits eine flache, z.B. p-leitende Mulde gebildet ist. Zwei gemeinsame Sourcebereiche erstrecken sich durch die flache Mulde hindurch in die tiefe Mulde hinein, wobei sie lateral benachbart zu floatenden Gates angeordnet sind, die in Abstandshalterform an Seitenwänden eines Steuergateaufbaus gebildet sind. Zwischen den beiden Sourcebereichen erstreckt sich mit Abstand zu diesen ein Drainbereich in die flache Mulde, wobei er von einer z.B. gleitenden Taschenmulde umgeben wird, die sich durch die flache Mulde hindurch in die tiefe Mulde erstreckt und die beiden durch den Drainbereich getrennten Teile der flachen Mulde miteinander elektrisch verbindet.
Der Erfindung liegt als technisches Problem die Bereitstellung eines nichtflüchtigen Speicherbauelements und eines Verfahrens zur Herstellung desselben zugrunde, die in der Lage sind, wenigstens teilweise die vorstehend erwähnten Schwierigkeiten des Standes der Technik zu vermeiden, und insbesondere die Erzielung einer Speicherzelle mit vergleichsweise geringer Abmessung mit relativ geringem Herstellungsaufwand erlauben.
Die Erfindung löst dieses Problem durch die Bereitstellung eines nichtflüchtigen Speicherbauelements mit den Merkmalen des Anspruchs 1 oder 10 und eines Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements mit den Merkmalen des Anspruchs 21 oder 25. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen erwähnt.
Gemäß einer exemplarischen Ausführungsform der Erfindung beinhaltet die Stapelgatestruktur eine floatende Gateelektrode und eine Steuergateelektrode, die sequentiell auf einem Halbleitersubstrat gestapelt sind. Die erste und die zweite Auswahlgateelektrode sind auf entgegengesetzten Seitenwänden der Stapelgatestruktur selbstjustiert. Eine erste Isolationsschicht ist zwischen die Stapelgatestruktur und das Substrat zwischengefügt. An der ersten Isolationsschicht tritt F-N-Tunneln auf. Eine zweite Isolationsschicht ist zwischen die floatende Gateelektrode und die Steuergateelektrode zwischengefügt. Eine dritte Isolationsschicht ist zwischen die Auswahlgateelektroden und die Stapelgatestruktur und zwischen die Auswahlgateelektroden und das Substrat zwischengefügt.
In dem nichtflüchtigen Speicherbauelement gemäß einer exemplarischen Ausführungsform der Erfindung sind die Auswahlgateelektroden auf den entgegengesetzten Seitenwänden der Stapelgateelektrode selbstjustiert, um eine Abmessung des nichtflüchtigen Speicherbauelements zu reduzieren. Überlöscheffekte werden aufgrund der Auswahlgateelektroden vermieden. Ein erster Störstellendiffusionsbereich und ein zweiter Störstellendiffusionsbereich sind in einem Halbleitersubstrat außerhalb der ersten und der zweiten Gateelektrode angeordnet und wirken als ein Drainbereich und ein Sourcebereich. Das heißt, die Stapelgatestruktur und die Auswahlgateelektroden sind zwischen dem ersten und dem zweiten Störstellendiffusionsbereich angeordnet. Als Ergebnis ist ein Kanalbereich in einem Substrat unterhalb der Stapelgatestruktur und der Auswahlgateelektroden ausgebildet.
Eine Bitleitung ist mit einem der Störstellendiffusionsbereiche, z.B. einem ersten Störstellendiffusionsbereich oder einem Drainbereich, verbunden. In einer exemplarischen Ausführungsform der vorliegenden Erfindung ist der erste Störstellendiffusionsbereich benachbart zu der ersten Auswahlgateelektrode angeordnet, und der zweite Störstellendiffusionsbereich, z.B. ein Sourcebereich, ist benachbart zu der zweiten Auswahlgateelektrode angeordnet.
Das Halbleitersubstrat beinhaltet vorzugsweise eine Mehrzahl von p-leitenden, voneinander beabstandeten Taschenmulden in einer n-leitenden Mulde. Eine Mehrzahl von Speicherzellen ist in den jeweiligen p-leitenden Taschenmulden angeordnet. Eine Steuergateelektrode erstreckt sich in einer Zeilenrichtung, um eine Wortleitung zu bilden. Erste und zweite Auswahlgateelektroden erstrecken sich entlang einer Zeilenrichtung, um eine erste beziehungsweise zweite Auswahlleitung zu bilden. Der zweite Störstellendiffusionsbereich erstreckt sich in einer Zeilenrichtung, um eine gemeinsame Sourceleitung zu bilden. Die ersten Störstellendiffusionsbereiche oder Drainbereiche einer Spaltenrichtung sind mit einer Bitleitung elektrisch verbunden.
In einer exemplarischen Ausführungsform der Erfindung sind erste Störstellendiffusionsbereiche von benachbarten Speicherzellen benachbart zueinander, und zweite Störstellendiffusionsbereiche von benachbarten Speicherzellen sind benachbart zueinander. Benachbarte erste Störstellendiffusionsbereiche können in der gleichen Taschenmulde oder verschiedenen Taschenmulden ausgebildet sein. In ähnlicher Weise können benachbarte zweite Störstellendiffusionsbereiche in der gleichen Taschenmulde oder verschiedenen Taschenmulden ausgebildet sein.
In einer exemplarischen Ausführungsform der Erfindung beinhaltet jede der p-leitenden Taschenmulden k·8n Speicherzellen, wobei n und k positive ganze Zahlen sind, k die Anzahl von Zeilen in einer Anordnung von floatenden Gateelektroden ist, die in einer Matrix von Zeilen und Spalten angeordnet sind, und 8n die Anzahl von Spalten in dieser Anordnung ist. Erste und zweite Störstellendiffusionsbereiche sind an entgegengesetzten Seiten der jeweiligen Speicherzellen angeordnet. Benachbarte Sourcebereiche, d.h. erste Störstellendiffusionsbereiche, die in einer Spaltenrichtung angeordnet sind, können in verschiedenen Taschenmulden oder der gleichen Taschenmulde ausgebildet sein. Benachbarte Drainbereiche können ähnlich zu den Sourcebereichen ausgebildet sein, wie vorstehend beschrieben.
Wenn die benachbarten Drainbereiche in der gleichen Taschenmulde ausgebildet sind, kann jede der p-leitenden Taschenmulden 2^k·8n Speicherzellen beinhalten, wobei n und k positive ganze Zahlen sind, 2^k die Anzahl von Zeilen ist und 8n die Anzahl von Spalten ist. Erste und zweite Störstellendiffusionsbereiche sind an entgegengesetzten Seiten der jeweiligen Speicherzellen angeordnet. Das heißt, die Anzahl von Wortleitungen, welche die p-leitende Taschenmulde kreuzen, beträgt 2^k–1 und die Anzahl von Bitleitungen, welche die p-leitende Taschenmulde kreuzen, beträgt 8n. Die benachbarten Sourcebereiche oder ersten Störstellendiffusionsbereiche, die in der Spaltenrichtung angeordnet sind, können in verschiedenen Taschenmulden oder der gleichen Taschenmulde ausgebildet sein.
In einer Speicherzellenanordnung gemäß einer exemplarischen Ausführungsform der Erfindung wird ein Programmiervorgang für eine spezifische Speicherzelle durch Anlegen einer Programmierspannung an eine ausgewählte Wortleitung, die mit der ausgewählten Speicherzelle verbunden ist, und Floaten von nicht ausgewählten Wortleitungen mit Ausnahme der ausgewählten Wortleitung, durch Anlegen einer Betriebs spannung an die erste Auswahlleitung, durch Anlegen einer Massespannung an die zweite Auswahlleitung, durch Anlegen einer Massespannung an eine ausgewählte Bitleitung, die mit der ausgewählten Speicherzelle verbunden ist, und Anlegen einer Betriebsspannung an nicht ausgewählte Bitleitungen mit Ausnahme der ausgewählten Bitleitung und durch Anlegen einer Massespannung an die gemeinsame Sourceleitung und die Taschenmulde durchgeführt. So wird ein starkes elektrisches Feld an einem Kanalbereich unterhalb der floatenden Gateelektrode der ausgewählten Speicherzelle induziert, so dass Ladungen an dem floatenden Gate mittels F-N-Tunneln durch die erste Isolationsschicht der spezifischen Speicherzelle hindurch akkumuliert werden.
Andererseits wird ein elektrisches Feld unter der floatenden Gateelektrode von nicht ausgewählten Speicherzellen außer der ausgewählten Speicherzelle durch eine Betriebsspannung beeinflusst, die auf der nicht ausgewählten Bitleitung basiert. Daher wird keine Programmierung für die nicht ausgewählten Speicherzellen durchgeführt.
Ein Löschvorgang gemäß einer exemplarischen Ausführungsform der Erfindung kann für Byte-Daten oder Sektor-Daten durchgeführt werden; das heißt, der Löschvorgang kann für Byte- oder Sektor-Speicherzellen durchgeführt werden, die in einer Taschenmulde ausgebildet ist. Eine Massespannung von 0V wird an eine ausgewählte Wortleitung angelegt, die mit zu löschenden Byte- oder Sektor-Speicherzellen, d.h. ausgewählten Speicherzellen, verbunden sind, und nicht ausgewählte Wortleitungen außer der ausgewählten Wortleitung sind floatend. Eine Löschspannung Vee wird an eine Taschenmulde angelegt, welche die ausgewählten Speicherzellen beinhaltet, und eine Massespannung wird an die anderen Taschenmulden angelegt. Außerdem floaten die erste Auswahlleitung, die zweite Auswahlleitung, die gemeinsame Sourceleitung und die Bitleitung. So werden Ladungen, die in floatenden Gateelektroden von nicht ausgewählten Speicherzellen gespeichert sind, durch die erste Isolationsschicht hindurch aufgrund von F-N-Tunneln zu einer Taschenmulde emittiert.
Wenn zum Beispiel eine p-leitende Taschenmulde 1·8 Speicherzellen beinhaltet, d.h. 8 Speicherzellen in einer Zeilenrichtung angeordnet sind, kann ein 1-Byte-Löschvorgang durchgeführt werden. Es sei angenommen, dass eine p-leitende Taschenmulde 2·8 Speicherzellen beinhaltet, d.h. 8 Speicherzellen, die in einer Zeilenrichtung angeordnet sind, und 2 Speicherzellen, die in einer Spaltenrichtung angeordnet sind. Unter dieser Annahme werden 2 Speicherzellenspalten der p-leitenden Taschenmulde durch verschiedene Wortleitungen gesteuert. Wenn Wortleitungen der gleichen Taschenmulde sämtlich geerdet sind, werden somit 8 Speicherzellen gelöscht, die mit einer Massewortleitung verbunden sind. Das heißt, es wird ein 1-Byte-Löschvorgang durchgeführt.
Um einen Lesevorgang zum Auslesen von in einer spezifischen Speicherzelle, d.h. einer ausgewählten Speicherzelle, gespeicherten Informationen durchzuführen, wird gemäß einer exemplarischen Ausführungsform der Erfindung eine Massespannung von 0V an eine gemeinsame Sourceleitung und eine Taschenmulde angelegt. Eine erste Lesespannung Vread 1 wird an eine ausgewählte Bitleitung angelegt, die mit der ausgewählten Speicherzelle verbunden ist, und eine Massespannung wird an nicht ausgewählte Bitleitungen außer der ausgewählten Bitleitung angelegt. Eine zweite Lesespannung Vread2 wird an eine ausgewählte Wortleitung angelegt, die mit der ausgewählten Speicherzelle verbunden ist, und eine Blockierspannung Vblock wird an nicht ausgewählte Wortleitungen außer der ausgewählten Wortleitung angelegt. Eine Betriebsspannung wird an eine erste Auswahlleitung der ausgewählten Speicherzelle angelegt, und eine Massespannung wird an eine nicht ausgewählte erste Auswahlleitung außer der ausgewählten ersten Auswahlleitung angelegt. Eine Betriebsspannung wird an eine zweite Auswahlleitung angelegt.
In einer weiteren exemplarischen Ausführungsform der Erfindung wird ein nichtflüchtiges Speicherbauelement mit Speicherzellen, die in einer Matrix von Zeilen und Spalten angeordnet sind, und Source-/Drainbereichen bereitgestellt, die in einem Substrat an entgegengesetzten Seiten der Speicherzellen angeordnet sind.
In einer exemplarischen Ausführungsform der Erfindung beinhaltet jede der Speicherzellen eine Stapelgatestruktur, die auf einem Halbleitersubstrat mit einer dazwischen eingefügten ersten Isolationsschicht, einem ersten Auswahlgate und einem zweiten Auswahlgate ausgebildet ist. Die Stapelgatestruktur beinhaltet ein floatendes Gate, eine zweite Isolationsschicht und ein Steuergate, die in dieser Reihenfolge gestapelt sind. Das erste und das zweite Auswahlgate sind auf entgegengesetzten Seitenwänden der Stapelgatestruktur selbstjustiert. Steuergates der Speicherzellen, die in einer Zeilenrichtung angeordnet sind, sind zur Bildung einer Wortleitung verbunden, und erste Auswahlgates, die in einer Zeilenrichtung angeordnet sind, sind zur Bildung einer ersten Auswahlleitung verbunden. Des Weiteren sind zweite Auswahlgates, die in einer Zeilenrichtung angeordnet sind, zur Bildung einer zweiten Auswahlleitung verbunden.
Sourcebereiche eines Paars benachbarter Speicherzellen, die in einer Spaltenrichtung angeordnet sind, sind benachbart zueinander, und Drainbereiche eines Paars von Speicherzellen, die in einer Spaltenrichtung angeordnet sind, sind benachbart zueinander. Sourcebereiche, die in einer Zeilenrichtung angeordnet sind, sind zur Bildung einer gemeinsamen Sourceleitung verbunden. Drainbereiche, die in einer Spaltenrichtung angeordnet sind, sind elektrisch mit einer Bitleitung verbunden.
In einer exemplarischen Ausführungsform des Verfahrens zur Bildung eines nichtflüchtigen Speicherbauelements gemäß der Erfindung wer den die ersten und zweiten Gateelektroden-Abstandshalter auf entgegengesetzten Seitenwänden der Stapelgatestruktur selbstjustiert. Demgemäß wird die Abmessung einer Speicherzelle reduziert, um ein nichtflüchtiges Speicherbauelement mit hoher Integrationsdichte zu bilden.
Vorteilhafte Ausführungsformen der Erfindung sind im Folgenden beschrieben und in den Zeichnungen gezeigt, in denen außerdem die herkömmlichen Ausführungsformen gezeigt sind, wie vorstehend erläutert, um das Verständnis der Erfindung zu erleichtern. Hierbei zeigen:
1 eine herkömmliche Stapelgatespeicherzelle,
2 eine herkömmliche Zwei-Transistor-Speicherzelle,
3 eine herkömmliche Speicherzelle mit geteiltem Gate,
4 und 5 Querschnittansichten einer nichtflüchtigen Einheitsspeicherzelle gemäß der Erfindung,
6A eine Draufsicht auf die Einheitsspeicherzelle, die in den 4 und 5 dargestellt ist,
6B eine exemplarische Zellenanordnung der Einheitsspeicherzelle von 6A, die in einer Spiegelsymmetrie wiederholt angeordnet ist,
7A und 8A Querschnittansichten entlang einer Linie I-I' von 6B, die Speicherzellen gemäß der Erfindung darstellen,
7B und 8B Querschnittansichten entlang einer Linie II-II' von 6B, die Speicherzellen gemäß der Erfindung darstellen,
9 ein Ersatzschaltbild entsprechend der Anordnung von 6B,
10A bis 16A und 10B bis 16B Querschnittansichten entlang von Linien I-I' und II-II' von 6B zur Erläuterung eines Verfahrens zur Herstellung einer nichtflüchtigen Speicherzelle gemäß der Erfindung,
17A bis 19A und 17B bis 19B Querschnittansichten entlang von Linien I-I' und II-II' von 6B zur Erläuterung eines weiteren Verfahrens zur Herstellung einer nichtflüchtigen Speicherzelle gemäß der Erfindung.
Die Erfindung wird nunmehr unter Bezugnahme auf die begleitenden Zeichnungen im Folgenden vollständiger beschrieben, in denen bevorzugte Ausführungsformen der Erfindung gezeigt sind. In den Zeichnungen kann die Höhe von Schichten und Bereichen zwecks Deutlichkeit übertrieben dargestellt sein. Es versteht sich außerdem, dass, wenn eine Schicht als "auf" einer anderen Schicht oder einem Substrat liegend bezeichnet wird, diese direkt auf der anderen Schicht oder dem Substrat liegen kann oder auch zwischenliegende Schichten vorhanden sein können. Gleiche Bezugszeichen beziehen sich überall in den Figuren auf identische oder funktionell äquivalente Elemente.
Die 4 und 5 sind Querschnittansichten einer nichtflüchtigen Einheitsspeicherzelle gemäß einer Ausführungsform der Erfindung entlang einer Bitleitungsrichtung beziehungsweise entlang einer Wortleitungsrichtung.
Wie in den 4 und 5 dargestellt, beinhaltet eine nichtflüchtige Speicherzelle MC11 eine Stapelgatestruktur 118 und ein erstes und ein zweites Auswahlgate 121a und 121b. Die Stapelgatestruktur 118 ist auf ei fern aktiven Bereich 107 eines Substrats gebildet, wobei eine erste Isolationsschicht 111 zwischengefügt ist. Das erste und zweite Auswahlgate 121a und 121b haben Abstandshalterform und sind an entgegengesetzten Seitenwänden der Stapelgatestruktur 118 selbstjustiert, wobei eine dritte Isolationsschicht 119 zwischengefügt ist. Die Stapelgatestruktur 118 beinhaltet ein floatendes Gate 113, eine zweite Isolationsschicht 115 und ein Steuergate 117. So beinhaltet die nichtflüchtige Speicherzelle MC11 drei Gateelektroden, nämlich das Steuergate 117, das erste Auswahlgate 121a und das zweite Auswahlgate 121b. Wie in 4 gezeigt, sind der erste und der zweite Störstellendiffusionsbereich 123D und 123S in einem Substrat außerhalb des ersten und des zweiten Auswahlgates 121a und 121b angeordnet, das heißt, die Stapelgatestruktur 118 und das erste und das zweite Auswahlgate 121a und 121b sind zwischen dem ersten und dem zweiten Störstellendiffusionsbereich 123D und 123S angeordnet. Demgemäß ist ein Kanalbereich 105_c1 in einem Substrat unter der Stapelgatestruktur 118 ausgebildet, und Kanalbereiche 105_c2 und 105_c3 sind in Substraten unterhalb des ersten beziehungsweise zweiten Auswahlgates 121a, 121b ausgebildet.
Die in den 4 und 5 gezeigte erste Isolationsschicht 111 ist eine Tunnelisolationsschicht, in der Tunneln, d.h. F-N-Tunneln, von Ladungen bei Programmier- und Löschoperationen auftritt. Die erste Isolationsschicht 111 beinhaltet zum Beispiel ein thermisches Oxid und weist eine geeignete Dicke hinsichtlich Programmier- und Löschvorgangsbedingungen auf. Die zweite Isolationsschicht 115 ist eine Isolationsschicht, die zwischen das floatende Gate 113 und das Steuergate 117 zwischengefügt ist, und ist eine sogenannte blockierende Isolationsschicht, um einen Pfad von Ladungen zu blockieren, die dazwischen fließen. Die zweite Isolationsschicht 115 beinhaltet zum Beispiel Oxid-Nitrid-Oxid oder Oxid-Nitrid, die in dieser Reihenfolge gestapelt sind. Die dritte Isolationsschicht 119 isoliert das erste und zweite Auswahlgate 121a und 121b elektrisch von der Stapelgatestruktur 118 und dem aktiven Bereich 107 des Substrats. Die dritte Isolationsschicht 119 beinhaltet zum Beispiel Oxid, das unter Verwendung von chemischer Gasphasenabscheidung (CVD) gebildet wird. Es ist zu erwähnen, dass jegliche Mittel zum Bilden des Oxids zum Ausführen der Erfindung geeignet sein sollten.
Der aktive Bereich 107 des Substrats beinhaltet eine n-leitende Mulde 103, die bei einem p-leitenden Volumensubstrat ausgebildet ist, und eine p-leitende Mulde 105, die in der n-leitenden Mulde 103 ausgebildet ist. Die n-leitende Mulde 103 kann eine Mehrzahl von p-leitenden Taschenmulden 105 beinhalten, die nachstehend detailliert beschrieben werden.
Jede p-leitende Taschenmulde beinhaltet k·8n Speicherzellen (wobei n und k positive ganze Zahlen sind, wobei k die Anzahl von Zeilen angibt und 8n die Anzahl von Spalten angibt) sowie erste und zweite Störstellendiffusionsbereiche, die an entgegengesetzten Seiten der jeweiligen Speicherzellen angeordnet sind. Vorzugsweise können Speicherzellen mit 2^k–1 Zeilen, wobei k eine positive ganze Zahl ist, und 8n Spalten, wobei n eine positive ganze Zahl ist, bei den jeweiligen p-leitenden Taschenmulden 105 angeordnet sein. Das heißt 2·8n Speicherzellen können bei den jeweiligen p-leitenden Taschenmulden angeordnet sein, wobei n und k positive ganze Zahlen sind, 2^k–1 die Anzahl von in einer Zeilenrichtung angeordneten Speicherzellen ist und 8n die Anzahl von in einer Spaltenrichtung angeordneten Speicherzellen ist. Somit kann ein Byte-Löschvorgang oder Sektor-Löschvorgang durchgeführt werden, wenn eine geeignete Vorspannung an die p-leitenden Taschenmulden 105 angelegt wird.
Erste und zweite Störstellendiffusionsbereiche 123D und 123S sind in einem aktiven Bereich 107 eines Substrats an entgegengesetzten Seiten einer Speicherzelle MC11 angeordnet, d.h. in einer p-leitenden Taschenmulde 105. Der erste Störstellendiffusionsbereich 123D ist außer halb des ersten Auswahlgates 121a angeordnet, und der zweite Störstellendiffusionsbereich 123S ist benachbart zu der Außenseite des zweiten Auswahlgates 121b angeordnet. Die Störstellendiffusionsbereiche 123D und 123S können die Auswahlgates 121a und 121b teilweise überlappen.
Eine Bitleitung 129 ist mit dem ersten Störstellendiffusionsbereich 123D außerhalb des ersten Auswahlgates 121a elektrisch verbunden.
Da das erste und zweite Auswahlgate 121a und 121b der Speicherzelle MC11 Abstandshalterform haben und selbstjustiert an entgegengesetzten Seitenwänden der Stapelgatestruktur 118 sind, weist die Speicherzelle MC11 eine geringe Abmessung auf und belegt somit eine kleine Fläche.
Programmieren und Löschen der Speicherzelle MC11 wird durch die erste Isolationsschicht 111 unter Verwendung von F-N-Tunneln durchgeführt.
Für den Programmiervorgang gemäß einer exemplarischen Ausführungsform der Erfindung wird eine Programmierspannung Vpp an das Steuergate 117 angelegt, eine Betriebsspannung Vcc wird an das erste Auswahlgate 121a angelegt, und eine Massespannung 0V wird an den Drainbereich 123D, das zweite Auswahlgate 121b und den Sourcebereich 123S angelegt. So werden Ladungen von der p-leitenden Taschenmulde 105 in das floatende Gate 113 injiziert, so dass eine Speicherzelle zum Beispiel eine erste Schwellenspannung Vth1 aufweist.
Für den Löschvorgang gemäß einer exemplarischen Ausführungsform der Erfindung wird eine Massespannung 0V an das Steuergate 117 angelegt, eine Löschspannung Vee wird an die p-leitende Taschenmulde 105 angelegt, und das erste Auswahlgate 121a, das zweite Auswahlgate 121b, der Sourcebereich 123S und der Drainbereich 123D werden floatend gehalten. So werden Ladungen, die in dem floatenden Gate 113 gespeichert sind, zu der p-leitenden Taschenmulde 105 emittiert, so dass eine Speicherzelle zum Beispiel eine zweite Schwellenspannung Vth2 aufweist.
Für einen Lesevorgang gemäß einer exemplarischen Ausführungsform der Erfindung wird eine Massespannung 0V an den Sourcebereich 123S und die p-leitende Taschenmulde 105 angelegt, eine erste Lesespannung Vread1 wird an den Drainbereich 123D angelegt, eine zweite Lesespannung Vread2 wird an das Steuergate 117 angelegt, und eine Betriebsspannung Vcc wird an das erste und das zweite Auswahlgate 121a und 121b angelegt.
Es versteht sich, dass die erste Schwellenspannung Vth1 einer programmierten Speicherzelle und die zweite Schwellenspannung Vth2 einer gelöschten programmierten Zelle verschiedene Werte aufweisen können. Eine zweite Lesespannung Vread2, die an das Steuergate 117 angelegt wird, kann einen Wert zwischen der ersten und der zweiten Schwellenspannung Vth1 und Vth2 aufweisen. Wenn zum Beispiel eine erste Schwellenspannung einer programmierten Speicherzelle 5V beträgt und eine Schwellenspannung einer gelöschten Speicherzelle IV beträgt, kann eine zweite Lesespannung Vread2, die an das Steuergate 117 angelegt wird, einen Wert zwischen IV und 5V aufweisen, z.B. ungefähr 3V. Wenn die erste Schwellenspannung 2V beträgt und die zweite Schwellenspannung –2V beträgt, kann die zweite Lesespannung Vread2 einen Wert zwischen –2V und 2V aufweisen, z.B. ungefähr 0V.
Wenn zum Beispiel die Speicherzelle MC11 programmiert wird, weist eine Schwellenspannung der Speicherzelle MC11, d.h. der Stapelgatestruktur 118, eine erste Schwellenspannung auf. So wird unter einer Lesebetriebsbedingung kein Kanal erzeugt, wenn eine zweite Lese spannung Vread2 an das Steuergate 117 angelegt wird, eine erste Lesespannung Vread1 an den Drainbereich 123D angelegt wird, eine Massespannung an den Sourcebereich 123S angelegt wird und eine Betriebsspannung Vcc an das erste und das zweite Auswahlgate 121a und 121b angelegt wird. Andererseits weist die Stapelgatestruktur 118 der Speicherzelle MC11 eine zweite Schwellenspannung auf, wenn die Speicherzelle MC11 gelöscht ist. So wird unter der gleichen Lesebetriebsbedingung wie vorstehend beschrieben ein Kanal zwischen dem Sourcebereich 123S und dem Drainbereich 123D erzeugt. Als Ergebnis kann die Speicherzelle MC11 unterschiedliche Schwellenspannungen aufweisen, um binäre Informationen zu speichern.
6A ist eine Draufsicht auf die in den 4 und 5 dargestellte Einheitsspeicherzelle MC11. 6B stellt eine exemplarische Zellenanordnung der Einheitsspeicherzelle von 6A dar, die in einer Spiegelsymmetrie wiederholt angeordnet ist. Wie in 6B dargestellt, sind Speicherzellen MC11 bis MC1n, MC21 bis MC2n, ... und MCm1 bis MCmn in einer Zeilenrichtung, d.h. einer x-Achsen- oder Wortleitungsrichtung, und einer Spaltenrichtung angeordnet, d.h. einer y-Achsen- oder Bitleitungsrichtung. Bezugnehmend auf die 6A und 6B sind aktive Bereiche 107 durch Bauelementisolationsbereiche 109 definiert. Ein aktiver Bereichsteil, der sich in einer horizontalen Richtung, d.h. einer Zeilenrichtung, erstreckt, dient dazu, benachbarte Sourcebereiche 123S zu verbinden, die in einer Zeilenrichtung angeordnet sind. Eine Stapelgatestruktur ist an einem aktiven Bereichsteil angeordnet, der sich in einer vertikalen Richtung erstreckt, d.h. einer Spaltenrichtung.
Eine Mehrzahl von Wortleitungen WL_1 bis WL_m, d.h. Steuergateelektroden, weisen einen rechten Winkel zu aktiven Bereichen 107 auf, die sich in einer vertikalen Richtung erstrecken, d.h. einer y-Achsenrichtung, und verlaufen in einer x-Achsenrichtung, d.h. einer Zeilenrichtung. Eine Mehrzahl von Bitleitungen BL_1 bis Bin weisen einen rechten Winkel zu einer Wortleitung auf, während sie über die aktiven Bereiche 107 verlaufen, um durch einen Bitleitungskontakt 128 mit einem Drainbereich 123D elektrisch verbunden zu sein.
Eine zweite Isolationsschicht 115, ein floatendes Gate 113 und eine erste Isolationsschicht 111 sind zwischen jeder Wortleitung und einem Substrat angeordnet. Ein floatendes Gate 113, eine zweite Isolationsschicht 115 und eine Wortleitung 117, d.h. ein Steuergate, bilden eine Stapelgatestruktur 118, siehe die 4 und 5. An entgegengesetzten Seiten jeder Wortleitung sind eine erste Auswahlleitung 121a und eine zweite Auswahlleitung 121b angrenzend an eine Wortleitung 117 angeordnet. Bezugnehmend auf 6B verlaufen zum Beispiel eine erste Auswahlleitung SL_11 und eine zweite Auswahlleitung SL_12 an entgegengesetzten Seiten einer Wortleitung WL_1. Eine erste Auswahlleitung SL_11 und eine zweite Auswahlleitung SL_12 gehören zu einem ersten Auswahlgate 121a bzw. einem zweiten Auswahlgate 121b, wie in den 4 und 5 dargestellt. Die Drainbereiche 123D sind in einem Substrat außerhalb der ersten Auswahlleitungen SL_11 bis SLm1 angeordnet, und Sourcebereiche 123S sind in einem Substrat außerhalb der zweiten Auswahlleitungen SL_12 bis SL_m2 angeordnet.
Drainbereiche 123D, die an der gleichen Spalte angeordnet sind, sind mit der gleichen Bitleitung elektrisch verbunden. Bezugnehmend auf 6B sind in Speicherzellen zwei benachbarte Sourcebereiche 123S, die in einer Spaltenrichtung angeordnet sind, elektrisch verbunden, und benachbarte Sourcebereiche 123S, die in einer Zeilenrichtung angeordnet sind, sind elektrisch verbunden, um eine gemeinsame Sourceleitung CSL durch einen aktiven Bereichsteil zu bilden, der sich in einer horizontalen Richtung erstreckt. Die Drainbereiche 123D der gleichen Spalte sind mit der gleichen Bitleitung elektrisch verbunden.
Benachbarte Drainbereiche und Sourcebereiche, die in einer Spaltenrichtung angeordnet sind, können in der gleichen p-leitenden Mulde oder verschiedenen Taschenmulden ausgebildet sein, abhängig davon, wie eine p-leitende Taschenmulde zu bilden ist. Das heißt, benachbarte Sourcebereiche, die in einer Spaltenrichtung angeordnet sind, können bei der gleichen p-leitenden Taschenmulde oder verschiedenen Taschenmulden ausgebildet sein. In beiden Fällen sind jedoch benachbarte Sourcebereiche, die in einer Zeilenrichtung angeordnet sind, verbunden, um eine gemeinsame Sourceleitung CSL zu bilden. In ähnlicher Weise können benachbarte Drainbereiche, die in einer Spaltenrichtung angeordnet sind, in der gleichen Taschenmulde oder verschiedenen Taschenmulden ausgebildet sein. Benachbarte Drainbereiche, die in einer Spaltenrichtung angeordnet sind, sind vorzugsweise bei der gleichen gleitenden Taschenmulde ausgebildet.
In einer exemplarischen Ausführungsform der vorliegenden Erfindung beinhaltet eine p-leitende Taschenmulde k·8n Speicherzellen, wobei n und k positive ganze Zahlen sind, k die Anzahl von Zeilen ist und 8n die Anzahl von Spalten ist. In einer p-leitenden Taschenmulde können vorzugsweise 8n Speicherzellen in einer Zeilenrichtung oder Wortleitungsrichtung angeordnet sein, wobei n eine positive ganze Zahl ist, und 2^k–1 Speicherzellen in einer Spaltenrichtung angeordnet sein, wobei k eine positive ganze Zahl ist. Das heißt, eine p-leitende Taschenmulde kann 2^k–1·8n Speicherzellen beinhalten, wobei n und k positive ganze Zahlen sind, 2^k–1 die Anzahl von in einer Spaltenrichtung angeordneten Speicherzellen ist und 8n die Anzahl von in einer Zeilenrichtung angeordneten Speicherzellen ist.
Im Folgenden wird unter Bezugnahme auf die 7A, 7B, 8A und 8B eine exemplarische Anordnung von Speicherzellen in einer p-leitenden Taschenmulde beschrieben.
Die 7A und 7B stellen eine exemplarische Speicheranordnung dar, in der 16 Speicherzellen, die 2 Zeilen und 9 Spalten beinhalten, in einer p-leitenden Taschenmulde ausgebildet sind. Die 8A und 8B stellen eine exemplarische Speicheranordnung dar, bei der 32 Speicherzellen, die 4 Zeilen und 8 Spalten beinhalten, in einer p-leitenden Taschenmulde ausgebildet sind.
Bezugnehmend auf die 7A und 7B sind 8 Speicherzellen in einer Zeilenrichtung und 2 Speicherzellen in einer Spaltenrichtung, z.B. Speicherzellen MC11 bis MC18 und MC21 bis MC28, in der gleichen gleitenden Taschenmulde ausgebildet. Das heißt, zwei Wortleitungen kreuzen eine p-leitende Taschenmulde. In einer Speicherzelle teilen sich zwei benachbarte Sourcebereiche, die in einer Spaltenrichtung angeordnet sind, einen aktiven Bereich, sind jedoch in verschiedenen p-leitenden Taschenmulden ausgebildet. Andererseits sind zwei benachbarte Drainbereiche, die in einer Spaltenrichtung angeordnet sind, in der gleichen p-leitenden Taschenmulde ausgebildet. In einer derartigen Anordnung von Speicherzellen können 1-Byte-Daten oder 2-Byte-Daten in einem Löschvorgang gelöscht werden. Wenngleich zwei benachbarte Sourcebereiche einer Zelle in verschiedenen Taschenmulden ausgebildet sind, ist es bevorzugt, dass sie durch eine lokale Zwischenverbindung elektrisch verbunden sind.
Bezugnehmend auf die 8A und 8B sind 8 Speicherzellen in einer Zeilenrichtung und 4 Speicherzellen in einer Spaltenrichtung, d.h. Speicherzellen MC11 bis MC18, MC21 bis MC28, MC31 bis MC38 und MC41 bis MC48, in der gleichen p-leitenden Taschenmulde ausgebildet. In diesem Fall wird eine geeignete Vorspannung an jeweilige Wortleitungen in der Taschenmulde angelegt, um 1-Byte-Daten, 2-Byte-Daten, 3-Byte-Daten oder 4-Byte-Daten zu löschen.
9 ist ein Ersatzschaltbild einer exemplarischen Speicherzellenanordnung, in der Speicherzellen mit 2 Zeilen und 8 Spalten, d.h. 16 Speicherzellen, in einer p-leitenden Taschenmulde ausgebildet sind. Im Folgenden wird unter Bezugnahme auf 9 eine Betriebsbedingung für die Speicherzellenanordnung beschrieben. Wie in 9 dargestellt, verläuft eine Mehrzahl von Wortleitungen WL_1 bis WL_m in einer Zeilenrichtung, und eine Mehrzahl von Bitleitungen verläuft in einer Spaltenrichtung. An entgegengesetzten Seiten der jeweiligen Wortleitungen verlaufen erste Auswahlwortleitungen SL_11 bis SL_m1 und zweite Auswahlleitungen SL_12 bis SL_m2 parallel zu der Wortleitung. Eine Bitleitung ist elektrisch mit einem Drainbereich außerhalb der ersten Auswahlleitungen SL_11 bis SL_m1 verbunden. Sourcebereiche außerhalb der zweiten Auswahlleitungen SL_12 bis SL_m2 sind verbunden, um eine gemeinsame Sourceleitung CSL zu bilden. Eine p-leitende Taschenmulde weist 16 Speicherzellen mit 2 Zeilen und 8 Spalten auf. Dies bedeutet, dass zwei Wortleitungen eine Taschenmulde kreuzen, d.h. Wortleitungen WL_1 und WL_2 kreuzen eine Taschenmulde P-Well_1.

Im Folgenden werden Programmier- und Lesevorgänge für eine Speicherzelle MC11 mit einer Zeile und einer Spalte und ein 1-Byte-Löschvorgang für 8 Speicherzellen in der Taschenmulde P-Well_1, d.h. MC11 bis MC18, gemäß einer exemplarischen Ausführungsform der Erfindung beschrieben. Die folgende Tabelle zeigt eine Betriebsbedingung für eine derartige exemplarische Speicherzellenanordnung. [Tabelle 1]

		Programmieren	Löschen	Lesen
BL	ausgewählte BL	0V	floatend	Vread1
	nicht ausgewählte BL	Vcc		0V
SL_1	ausgewählte SL_1	Vcc	floatend	Vcc
	nicht ausgewählte SL_1	0V		0V
WL	ausgewählte WL	Vpp	0V	Vread2
	nicht ausgewählte WL	floatend	floatend	Vblock
SL_2	ausgewählte SL_2	0V	floatend	Vcc
	nicht ausgewählte SL_2
CSL	ausgewählte CSL	0V	floatend	0V
	nicht ausgewählte CSL
Taschenmulde	ausgewählte Taschenmulde	0V	Vee	0V
	nicht ausgewählte Taschenmulde		0V

Um eine ausgewählte Speicherzelle MC11 gemäß einer exemplarischen Ausführungsform der Erfindung zu programmieren, wird eine Programmierspannung Vpp an eine Wortleitung WL_1, d.h. eine ausgewählte Wortleitung, einer ersten Zeile angelegt, und die anderen Wortleitungen WL_2 bis WI_M; d.h. nicht ausgewählte Wortleitungen, sind floatend; eine Massespannung 0V wird an eine Bitleitung BL_1, d.h. eine ausge wählte Bitleitung einer ersten Spalte, angelegt, und eine Betriebsspannung Vcc wird an die anderen Bitleitungen BL_2 bis BL_n, d.h. die nicht ausgewählten Bitleitungen, angelegt; eine Betriebsspannung Vcc wird an eine erste Auswahlleitung SL_11 angelegt, d.h. eine ausgewählte erste Auswahlleitung der ersten Zeile, und eine Massespannung 0V wird an die anderen Auswahlleitungen SL_21, ... und SL_m1 angelegt, d.h. nicht ausgewählte erste Auswahlleitungen; eine Massespannung 0V wird an eine ausgewählte Taschenmulde mit einer ausgewählten Speicherzelle und an nicht ausgewählte Taschenmulden mit Ausnahme der ausgewählten Taschenmulde angelegt; eine Massespannung 0V wird an eine ausgewählte gemeinsame Sourceleitung CSL, die mit einer ausgewählten Speicherzelle verbunden ist, und an nicht ausgewählte Sourceleitungen CSL mit Ausnahme der ausgewählten gemeinsamen Sourceleitung angelegt; und eine Massespannung 0V wird an eine ausgewählte zweite Auswahlleitung LS_12 einer ausgewählten Speicherzelle und an nicht ausgewählte zweite Auswahlleitungen SL_22, ... und SL_m2 mit Ausnahme der ausgewählten zweiten Auswahlleitung angelegt.
Eine Programmierspannung kann zum Beispiel etwa 15V bis etwa 20V betragen. Eine Betriebsspannung Vcc weist einen Wert auf, der ausreichend ist, um einen Kanal unterhalb eines ersten Auswahlgates zu erzeugen, z.B. ungefähr 3,5V. Es versteht sich, dass die Programmier- und Betriebsspannungen mit verschiedenen Auslegungen variieren können.
Wie zuvor festgestellt, werden eine Programmierspannung Vpp, eine Massespannung und eine Betriebsspannung Vcc an eine ausgewählte Wortleitung WL_1, eine ausgewählte Bitleitung BL_1 beziehungsweise eine ausgewählte erste Auswahlleitung SL_11 angelegt. So wird ein starkes elektrisches Feld unterhalb eines floatenden Gates der ausgewählten Speicherzelle MC11 induziert, um F-N-Tunneln zu bewirken. Aufgrund des F-N-Tunnelns wird die ausgewählte Speicherzelle MC11 programmiert, die mit der ausgewählten Wortleitung WL_1 verbunden ist. Da jedoch eine Betriebsspannung Vcc an nicht ausgewählte Bitleitungen BL_2 bis BL_n angelegt wird und eine Betriebsspannung Vcc an eine erste Auswahlleitung einer ersten Zeile angelegt wird, wird eine Betriebsspannung Vcc zu nicht ausgewählten Speicherzellen MC12 bis MC1n der ersten Zeile transmittiert, um ein elektrisches Feld unterhalb eines floatenden Gates der entsprechenden nicht ausgewählten Speicherzellen MC12 bis MC1n zu schwächen. So werden mit Ausnahme der ausgewählten Speicherzelle MC11 die nicht ausgewählten Speicherzellen MC12 bis MC1n der ersten Zeile nicht programmiert. Demgemäß tritt keine Programmierstörung, d.h. Wortleitungsstörung, durch die ausgewählte Wortleitung WL_1 auf.
Da die Massespannung an die ausgewählte zweite Auswahlleitung SL_12 angelegt wird, wird die ausgewählte Speicherzelle MC1 durch die anderen Speicherzellen, welche die ausgewählte gemeinsame Sourceleitung CSL gemeinsam nutzen, nicht beeinflusst. Da die nicht ausgewählten Wortleitungen WL_2 bis WL_m floaten, wird kein starkes elektrisches Feld unterhalb des floatenden Gates unter den nicht ausgewählten Speicherzellen MC21 bis MCm1 der ersten Zeile induziert, wenngleich die ausgewählte Bitleitung BL_1 geerdet ist und die Massespannung an die nicht ausgewählten ersten Auswahlleitungen SL_21 bis SL_m1 angelegt wird (selbst wenn eine Betriebsspannung an nicht ausgewählte erste Auswahlleitungen angelegt wird). Da des Weiteren die nicht ausgewählten Wortleitungen WL_2 bis WL_m floaten und eine Betriebsspannung an die nicht ausgewählten Bitleitungen BL_2 bis BL_n angelegt wird, werden nicht ausgewählte Speicherzellen MC22 bis MC2n, MC32 bis MC3n, ... und MCM2 bis MCmn nicht programmiert.
Gemäß einer exemplarischen Ausführungsform der Erfindung wird ein 1-Byte-Löschvorgang bereitgestellt, wobei eine Löschspannung Vee an eine ausgewählte Taschenmulde P-well_1 angelegt wird und eine Mas sespannung an nicht ausgewählte Taschenmulden mit Ausnahme der ausgewählten Taschenmulde angelegt wird. Eine Massespannung 0V wird an eine ausgewählte Wortleitung WL_1 angelegt, die mit ausgewählten Speicherzellen MC11 bis MC18 verbunden ist, und nicht ausgewählte Wortleitungen WL_2 bis WL_m floaten. Die anderen Anschlüsse, d.h. (ausgewählte und nicht ausgewählte) Bitleitungen, (ausgewählte und nicht ausgewählte) erste Auswahlleitungen, (ausgewählte und nicht ausgewählte) zweite Auswahlleitungen sowie (ausgewählte und nicht ausgewählte) gemeinsame Sourceleitungen floaten. In einer exemplarischen Ausführungsform der vorliegenden Erfindung kann eine Löschspannung den gleichen Wert wie eine Programmierspannung aufweisen.
Unter der vorstehend beschriebenen Betriebsbedingung werden Ladungen, die in 8 Speicherzellen in einer ausgewählten Taschenmulde P-Well_1 gespeichert sind, d.h. 8 Speicherzellen MC11 bis MC18 einer ersten Zeile, zur Durchführung eines 1-Byte-Löschvorgangs emittiert. Um eine Löschung von nicht ausgewählten Speicherzellen MC21 bis MC28 benachbart zu den ausgewählten Speicherzellen MC11 bis MC18 in der Taschenmulde P-Well_1 zu verhindern, floaten nicht ausgewählte Wortleitungen WL_2 bis WL_m und nicht ausgewählte Taschenmulden sind geerdet (0V). Da die nicht ausgewählte Wortleitung WL_2, die mit 8 Speicherzellen M21 bis MC28 einer zweiten Zeile verbunden und in der gleichen Taschenmulde P-Well_1 ausgebildet ist, floatet, wird kein Löschvorgang für diese Speicherzellen durchgeführt. Wenn jedoch eine Massespannung an eine ausgewählte Wortleitung WL_1 ebenso wie an eine nicht ausgewählte Wortleitung WL_2 angelegt wird, kann ein 2-Byte-Löschvorgang durchgeführt werden, wie nachstehend beschrieben wird.
Gemäß einer exemplarischen Ausführungsform der Erfindung wird ein 2-Byte-Löschvorgang bereitgestellt, bei dem eine Löschspannung Vee an eine ausgewählte Taschenmulde P-Well_1 angelegt wird und eine Mas sespannung 0V an ausgewählte Bitleitungen WL_1 und WL_2 angelegt wird. Gemeinsame Sourceleitungen CSL, erste und zweite Auswahlleitungen und Bitleitungen floaten. So werden Ladungen, die in 16 Speicherzellen in der ausgewählten Taschenmulde P-Well_1 gespeichert sind, d.h. 8 Speicherzellen MC11 bi MC18 einer ersten Zeile und 8 Speicherzellen MC21 bis MC28, zur Durchführung eines 2-Byte-Löschvorgangs emittiert. Um eine Löschung von nicht ausgewählten Speicherzellen benachbart zu den ausgewählten Speicherzellen MC11 bis MC18 und MC21 bis MC28 zu verhindern, floaten nicht ausgewählte Wortleitungen WL_3 bis WL_m und eine nicht ausgewählte Taschenmulde ist geerdet (0V). Wie zuvor festgestellt, kann ein Löschvorgang verschiedener Bytes oder Sektordaten in Abhängigkeit davon durchgeführt werden, wie eine Taschenmulde zu bilden ist.
Im Folgenden wird ein Lesevorgang für eine ausgewählte Speicherzelle MC11 gemäß einer exemplarischen Ausführungsform der Erfindung beschrieben. Eine erste Lesespannung Vread1 wird an eine ausgewählte Bitleitung BL_1 einer ersten Spalte angelegt und eine Massespannung 0V wird an nicht ausgewählte Bitleitungen BL_2 bis BL_n angelegt. Eine Betriebsspannung Vcc wird an eine erste Auswahlleitung SL_11 der ersten Zeile angelegt, und eine Massespannung 0V wird an nicht ausgewählte erste Auswahlleitungen SL_21 bis SL_m1 angelegt. Eine zweite Lesespannung Vread2 wird an eine ausgewählte Wortleitung WL_1 angelegt, und eine Blockierspannung Vblock wird an nicht ausgewählte Wortleitungen WL_2 bis WL_m angelegt. Die Betriebsspannung Vcc wird an die zweiten Auswahlleitungen SL_12 bis SL_m2 angelegt, und eine Massespannung 0V wird an die anderen Anschlüsse angelegt, d.h. Taschenmulden und gemeinsame Sourceleitungen CSL.
Die zweite Lesespannung Vread2 weist einen Zwischenwert auf, d.h. einen mittleren Wert zwischen einer Schwellenspannung Vth1 einer programmierten Speicherzelle und einer Schwellenspannung Vth2 einer gelöschten Speicherzelle. Die erste Lesespannung Vread1 wird angelegt, um ein elektrisches Feld zwischen einer Sourceelektrode und einer Drainelektrode in einem Lesebetrieb aufzubauen und sie kann ungefähr 1,8V betragen. Wenn die zweite Lesespannung Vread2 einen positiven Wert aufweist, z.B. eine Betriebsspannung, kann die erste Lesespannung Vread1 den gleichen Wert wie die zweite Lesespannung Vread2 aufweisen. Die Blockierspannung Vblock, die an die nicht ausgewählten Wortleitungen WL_2 bis WL_m angelegt wird, kann eine Höhe aufweisen, die ausreicht, um die Bildung eines Kanals unterhalb nicht ausgewählter Speicherzellen zu verhindern. Wenn zum Beispiel Schwellenspannungen der nicht ausgewählten Speicherzellen sämtlich positive Werte aufweisen, kann die Blockierspannung Vblock eine Massespannung sein.
Bei einem Lesevorgang wird eine Massespannung an nicht ausgewählte erste Auswahlleitungen SL_21 bis SL_m1 angelegt, und eine Blockierspannung Vblock wird an nicht ausgewählte Wortleitungen WL_1 bis WL_m angelegt. So tritt keine durch nicht ausgewählte Speicherzellen verursachte Lesestörung auf.
Im Folgenden wird unter Bezugnahme auf die 10A bis 16A und die 10B bis 16B ein nichtflüchtiges Speicherbauelement gemäß einer exemplarischen Ausführungsform der Erfindung beschrieben. Gemäß dieser exemplarischen Ausführungsform werden 16 Speicherzellen in einer Taschenmulde gebildet, und ein p-leitendes Halbleitersubstrat wird verwendet.
Bezugnehmend auf die 10A und 10B werden nach der Bildung eines n-leitenden Muldenbereichs 103 auf einem p-leitenden Halbleitersubstrat 101 p-leitende Taschenmulden 105 in dem n-leitenden Muldenbereich 103 gebildet. Eine Bauelementisolationsschicht 109 wird unter Verwendung eines Bauelementisolationsprozesses gebildet, um aktive Bereiche zu definieren. Wie in 10B dargestellt, werden eine p-leitende Taschenmulde 105 und ein Bauelementisolationsbereich 109 in jeweiligen Taschenmulden 105 derart gebildet, dass 8 aktive Bereiche durch die Bauelementisolationsbereiche 109 in einer Zeilenrichtung definiert werden. Die Bildung des Bauelementisolationsbereichs 109 wird unter Verwendung einer herkömmlichen Weise durchgeführt, wie einer flachen Grabenisolation (STI), ohne jedoch darauf beschränkt zu sein.
Bezugnehmend auf die 11A und 11B wird nach der Bildung einer ersten Isolationsschicht 111, in der F-N-Tunneln auftritt, eine floatende Gateelektrodenstruktur 113p in einem aktiven Bereich in der Taschenmulde 105 gebildet. Die erste Isolationsschicht 111 beinhaltet zum Beispiel ein thermisches Oxid, und die floatende Elektrodenstruktur 113p beinhaltet Silicium dotiert mit Störstellen. Es versteht sich, dass für die erste Isolationsschicht 111 und die floatende Elektrodenstruktur 113p jegliches geeignete Material verwendet werden kann.
Bezugnehmend auf die 12A und 12B werden eine zweite Isolationsschicht 115a und eine Steuergateelektrode 117a gebildet. Die zweite Isolationsschicht 115a kann zum Beispiel Oxid-Nitrid-Oxid oder Oxid-Nitrid beinhalten, die in der angeführten Reihenfolge gestapelt werden. Die Steuergateelektrode 117a beinhaltet zum Beispiel Silicium dotiert mit Störstellen.
Bezugnehmend auf die 13A und 13B werden die gestapelten Schichten strukturiert, um eine Stapelgatestruktur 118 mit einer ersten Isolationsschicht 111, einer floatenden Gateelektrode 113, einer zweiten Isolationsschicht 115 und einer Steuergateelektrode 117 zu bilden. Eine dritte Isolationsschicht 119 wird auf der gesamten Oberfläche des Substrats gebildet. Die Bildung der dritten Isolationsschicht 119 kann zum Beispiel unter Verwendung von chemischer Gasphasenabscheidung (CVD) durchgeführt werden. Es ist zu erwähnen, dass jegliche Mittel zur Bildung der dritten Isolationsschicht 119 zur Ausführung der Erfindung geeignet sind.
Bezugnehmend auf die 14A und 14B wird eine leitfähige Schicht 121 auf der dritten Isolationsschicht 119 gebildet. Die leitfähige Schicht 121 kann zum Beispiel Silicium dotiert mit Störstellen beinhalten. Es versteht sich, dass jegliches geeignete Material für die leitfähige Schicht 121 verwendet werden kann.
Bezugnehmend auf die 15A und 15B wird gemäß einer exemplarischen Ausführungsform der Erfindung die leitfähige Schicht 121 zurückgeätzt, um ein erstes Auswahlgate 121a, d.h. eine erste Auswahlleitung, und ein zweites Auswahlgate 121b zu bilden, d.h. eine zweite Auswahlleitung, die an entgegengesetzten Seitenwänden jeweiliger Stapelgatestrukturen 118 selbstjustiert sind. Danach wird ein Ionenimplantationsprozess ausgeführt, um einen Sourcebereich 123S und einen Drainbereich 123D in einer p-leitenden Taschenmulde 105 zu bilden, die an entgegengesetzten Seiten benachbart zu dem ersten und dem zweiten Auswahlgate 121a und 121b angeordnet sind.
Bezugnehmend auf die 16A und 16B wird ein Zwischenschichtdielektrikum 125 gebildet. Das Zwischenschichtdielektrikum 125 wird strukturiert, um eine Kontaktöffnung 127 zu bilden, die einen Drainbereich 123D freilegt. Ein leitfähiges Material wird auf dem Zwischenschichtdielektrikum 125 aufgebracht, um die Kontaktöffnung 127 zu füllen. Dann wird ein Strukturierungsprozess ausgeführt, um Bitleitungen 129 zu bilden, die mit dem Drainbereich 123D elektrisch verbunden sind.
Gemäß dem vorstehend beschriebenen exemplarischen Verfahren sind erste und zweite Auswahlgates an entgegengesetzten Seitenwänden einer Stapelgatestruktur selbstjustiert, um die Abmessung einer Speicherzelle zu reduzieren.
Die floatende Gatestruktur 113p kann gemäß der Selbstjustierungsweise, d.h. bei einem Bauelementisolationsprozess, gemäß verschiedener exemplarischer Ausführungsformen der vorliegenden Erfindung selbstjustiert sein, die im Folgenden unter Bezugnahme auf die 17A bis 19A und die 17B bis 19B beschrieben werden. Bezugnehmend auf die 17A und 17B werden nach der Bildung einer n-leitenden Mulde 103 und einer p-leitenden Taschenmulde 105 eine erste Isolationsschicht und eine floatende Gateelektrodenschicht auf einem Substrat 107 gebildet. Dann wird ein Strukturierungsprozess ausgeführt, um eine Grabenätzmaske 114 mit einer ersten Isolationsstruktur 111, die aktive Bereiche definiert, und einer floatenden Gateelektrodenstruktur 113p zu bilden.
Bezugnehmend auf die 18A und 18B wird unter Verwendung der Grabenätzmaske 114 ein freigelegtes Substrat geätzt, um einen Graben 116 zu bilden. Ein isolierendes Material 109a wird auf der floatenden Gateelektrodenstruktur 113p gebildet, um den Graben 116 zu füllen.
Bezugnehmend auf die 19A und 19B wird das isolierende Material 109a bis auf eine Oberseite der Grabenätzmaske 114 herunterplanarisiert, um einen Bauelementisolationsbereich 109 zu bilden. So wird gemäß einer exemplarischen Ausführungsform der Erfindung eine floatende Gateelektrodenstruktur 113p zwischen Bauelementisolationsbereichen 109 gleichzeitig mit der Bildung des Bauelementisolationsbereichs 109 selbstjustiert. Die nachfolgenden Prozesse werden in der gleichen Weise wie vorstehend beschrieben durchgeführt.
Daher ist gemäß verschiedener exemplarischer Ausführungsformen der Erfindung ein Auswahlgate an entgegengesetzten Seitenwänden einer Stapelgatestruktur selbstjustiert. So wird ein Auswahlgate ohne einen zusätzlichen photolithographischen Prozess gebildet und die Abmessung einer Speicherzelle wird reduziert.

Claims

Nichtflüchtiges Speicherbauelement mit – wenigstens einer Speicherzelle (MC11), die eine Stapelgatestruktur (118) auf einem Halbleitersubstrat (107), die eine floatende Gateelektrode (113), eine erste Isolationsschicht (115) und eine Steuergateelektrode (117) beinhaltet, und eine Auswahlgatestruktur (121a, 121b) umfasst, die eine erste und eine zweite Auswahlgateelektrode (121a, 121b) in Abstandshalterform an entgegengesetzten Seitenwänden der Stapelgatestruktur (118) mit einer dazwischen eingefügten zweiten Isolationsschicht (119) beinhaltet, und – einem ersten Störstellendiffusionsbereich (123D) und einem zweiten Störstellendiffusionsbereich (123S), die in dem Halbleitersubstrat (107) ausgebildet sind, dadurch gekennzeichnet, dass – beide Störstellendiffusionsbereiche (123D, 123S) mit lateralem Abstand zur Stapelgatestruktur (118) angeordnet sind.
Nichtflüchtiges Speicherbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Speicherzelle (MC11) auf einem Kanalbereich (105_C₃ , 105_C₁ , 105_C₂ ) des Halbleitersubstrats (107) zwischen dem ersten und dem zweiten Störstellendiffusionsbereich (123D, 123S) ausgebildet ist.
Nichtflüchtiges Speicherbauelement nach Anspruch 2, dadurch gekennzeichnet, dass die floatende Gateelektrode (113), die Steuergateelektrode (117), die erste Auswahlgateelektrode (121a) und/oder die zweite Auswahlgateelektrode (121b) dotiertes Silicium beinhalten.
Nichtflüchtiges Speicherbauelement nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die dritte Isolationsschicht (111) thermisches Oxid beinhaltet, die erste Isolationsschicht (115) Oxid-Nitrid-Oxid oder Nitrid-Oxid beinhaltet und/oder die zweite Isolationsschicht (119) Oxid aus chemischer Gasphasenabscheidung (CVD) beinhaltet.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass der erste und der zweite Störstellendiffusionsbereich (123D, 123S) selbstjustiert zu der ersten und zweiten Auswahlgateelektrode (121a, 121b) sind.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, dass ein Programmiervorgang für die Speicherzelle (MC11) durch Anlegen einer Programmierspannung (Vpp) an die Steuergateelektrode (117), Anlegen einer Betriebsspannung (Vcc) an die erste Auswahlgateelektrode (121a) und Anlegen einer Massespannung an den ersten Störstellendiffusionsbereich (123D), die zweite Auswahlgateelektrode (121b), den zweiten Störstellendiffusionsbereich (123S) und das Halbleitersubstrat (107) durchgeführt wird.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass ein Löschvorgang für die Speicherzelle (MC11) durch Anlegen einer Massespannung an die Steuergateelektrode (117) und einer Löschspannung an das Halbleitersubstrat (107) und durch Floaten der ersten Auswahlgateelektrode (121a), der zweiten Auswahlgateelektrode (121b) und des ersten und des zweiten Störstellendiffusionsbereichs (123D, 123S) durchgeführt wird.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, dass ein Lesevorgang für die Speicherzelle (MC11) durch Anlegen einer Massespannung an den zweiten Störstellendiffusionsbereich (123S) und das Halbleitersubstrat (107), Anlegen einer ersten Lesespannung (Vread1) an den ersten Störstellendiffusionsbereich (123D), Anlegen einer zweiten Lesespannung (Vread2) an die Steuergateelektrode (117) und Anlegen einer Betriebsspannung (Vcc) an die erste Auswahlgateelektrode (121a) und die zweite Auswahlgateelektrode (121b) durchgeführt wird.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, dass das Halbleitersubstrat (107) von einem ersten Leitfähigkeitstyp ist und eine Mulde (103) eines dem ersten entgegengesetzten zweiten Leitfähigkeitstyps und eine Taschenmulde (105) des ersten Leitfähigkeitstyps beinhaltet, wobei die Mulde (103) in dem Halbleitersubstrat (107) ausgebildet ist und die Taschenmulde (105) in der Mulde (103) liegt.
Nichtflüchtiges Speicherbauelement mit – wenigstens einer Taschenmulde (105) innerhalb einer in einem Halbleitersubstrat (101) ausgebildeten Mulde (103), – einer oder mehreren im Bereich einer jeweiligen Taschenmulde ausgebildeten Speicherzellen (MCij), die jeweils eine Stapelgatestruktur (118) mit einer floatenden Gateelektrode (113), einer ersten Isolationsschicht (115) und einem Steuergate (117) sowie eine Auswahlgatestruktur (121a, 121b) mit einer ersten und einer zweiten Auswahlgateelektrode (121a, 121b) in Abstandshalterform an entgegengesetzten Seitenwänden der Stapelgatestruktur (118) mit einer dazwischen eingefügten zweiten Isolationsschicht (119) beinhalten, und – einem der ersten Auswahlgateelektrode (121a) benachbarten ersten Störstellendiffusionsbereich (123D) und einem der zweiten Aus wahlgateelektrode benachbarten zweiten Störstellendiffusionsbereich (123S), die beide in der betreffenden Taschenmulde (105) von dieser angrenzend umgeben ausgebildet sind.
Nichtflüchtiges Speicherbauelement nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass – die Mulde (103) des zweiten Leitfähigkeitstyps eine Mehrzahl der Taschenmulden (105) des ersten Leitfähigkeitstyps beinhaltet und – jede der Taschenmulden (105) k·8n Speicherzellen (MCij) beinhaltet, wobei n und k positive ganze Zahlen sind, k die Anzahl von Zeilen und 8n die Anzahl von Spalten von Speicherzellen (MCij) ist, die in Zeilen und Spalten angeordnet sind.
Nichtflüchtiges Speicherbauelement nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass die Steuergateelektroden (117) in einer Zeilenrichtung verbunden sind, um eine jeweilige Wortleitung (WL_1 bis WL_n) zu bilden, die ersten Auswahlgateelektroden (121a) in der Zeilenrichtung verbunden sind, um eine jeweilige erste Auswahlleitung (SL_i1) zu bilden, die zweiten Auswahlgateelektroden (121b) in der Zeilenrichtung verbunden sind, um eine jeweilige zweite Auswahlleitung (SL_i2) zu bilden, die zweiten Störstellendiffusionsbereiche (123S) in der Zeilenrichtung verbunden sind, um eine jeweilige gemeinsame Sourceleitung (CSL) zu bilden, und eine jeweilige Bitleitung (BL_1, BL_2, ...) mit den ersten Störstellendiffusionsbereichen (123D) einer Spaltenrichtung elektrisch verbunden ist.
Nichtflüchtiges Speicherbauelement nach Anspruch 12, dadurch gekennzeichnet, dass ein Programmiervorgang für eine ausgewählte Speicherzelle (MCij) durch Anlegen einer Programmierspannung (Vpp) an die Wortleitung (WL_i) der ausgewählten Speicherzelle (MCij), Anlegen einer Massespannung an die Bitleitung (BL_j) der ausgewählten Speicherzelle (MCij), Anlegen einer Betriebsspannung (Vcc) an die erste Auswahlleitung (SL_i1) der ausgewählten Speicherzelle (MCij) und Anlegen einer Massespannung an die zweite Auswahlleitung (SL_i2) der ausgewählten Speicherzelle (MCij), die gemeinsame Sourceleitung (CSL), die mit der ausgewählten Speicherzelle verbunden ist, und die Taschenmulde (105) durchgeführt wird, welche die ausgewählte Speicherzelle (MCij) beinhaltet.
Nichtflüchtiges Speicherbauelement nach Anspruch 13, dadurch gekennzeichnet, dass – nicht ausgewählte Wortleitungen floatend gehalten werden, – eine Betriebsspannung (Vcc) an nicht ausgewählte Bitleitungen angelegt wird und – eine Massespannung an eine nicht ausgewählte erste Auswahlleitung, nicht ausgewählte zweite Auswahlleitungen, nicht ausgewählte gemeinsame Sourceleitungen und nicht ausgewählte Taschenmulden angelegt wird.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass ein Löschvorgang für ausgewählte Speicherzellen in einer ausgewählten Taschenmulde des ersten Leitfähigkeitstyps durch Floaten von zugehörigen Bitleitungen (BL_j), gemeinsamen Sourceleitungen (CSL), ersten Auswahlleitungen (SL_i1) und zweiten Auswahlleitungen (SL_i2), Anlegen einer Massespannung an wenigstens eine der ausgewählten Wortleitungen, die mit der ausgewählten Speicherzelle verbunden sind, und Floaten von nicht ausgewählten Wortleitungen, Anlegen einer Löschspannung (Vee) an die ausgewählte Taschenmulde und Anlegen einer Massespannung an nicht ausgewählte Taschenmulden durchgeführt wird.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass ein Lesevorgang für eine ausgewählte der Speicherzellen durch Anlegen einer Massespannung an eine ausgewählte gemeinsame Sourceleitung, die mit der ausgewählten Speicherzelle und einer ausgewählten Taschenmulde verbunden ist, Anlegen einer Betriebsspannung (Vcc) an eine ausgewählte erste Auswahlleitung der ausgewählten Speicherzelle, Anlegen einer Betriebsspannung (Vcc) an eine zweite Auswahlleitung der ausgewählten Speicherzelle, Anlegen einer ersten Lesespannung (Vread1) an eine ausgewählte Bitleitung, die mit der ausgewählten Speicherzelle verbunden ist, und Anlegen einer zweiten Lesespannung (Vread2) an eine ausgewählte Wortleitung der ausgewählten Speicherzelle durchgeführt wird.
Nichtflüchtiges Speicherbauelement nach Anspruch 16, dadurch gekennzeichnet, dass – eine Massespannung an nicht ausgewählte gemeinsame Sourceleitungen und nicht ausgewählte Taschenmulden angelegt wird, – eine Massespannung an nicht ausgewählte erste Auswahlleitungen angelegt wird, – eine Betriebsspannung (Vcc) an nicht ausgewählte zweite Auswahlleitungen angelegt wird, – eine Massespannung an nicht ausgewählte Bitleitungen angelegt wird und – eine Blockierspannung (Vblock) an nicht ausgewählte Wortleitungen angelegt wird.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 10 bis 17, dadurch gekennzeichnet, dass sich benachbarte Speicherzellen in einer Spaltenrichtung einen ersten Störstellendiffusionsbereich (123D) dazwischen als gemeinsamen Drainbereich teilen.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, dass bei Programmier-, Lösch- oder Lesevorgängen für die gewählte Speicherzelle (MC11) verschiedene Vorspannungen unabhängig an die erste und die zweite Auswahlgateelektrode (121a, 121b) angelegt werden.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 19, dadurch gekennzeichnet, dass ein Programmiervorgang für eine Speicherzelle unter Verwendung von F-N-Tunneln durchgeführt wird.
Verfahren zur Herstellung eines nichtflüchtigen Speicherbauelements, mit folgenden Schritten: – Bereitstellen eines Halbleitersubstrats (107), – Bilden einer Stapelgatestruktur (118) auf einem Halbleitersubstrat (107) mit einer dazwischen eingefügten ersten Isolationsschicht (111), wobei die Stapelgatestruktur ein floatendes Gate (113), eine zweite Isolationsschicht (115) und eine Steuergateelektrode (117) beinhaltet, und – Bilden einer Auswahlgatestruktur (121a, 121b) durch Bilden einer ersten Auswahlgateelektrode (121a) und einer zweiten Auswahlgateelektrode (121b) an entgegengesetzten Seitenwänden der Stapelgatestruktur (118) unter Zwischenfügen einer dritten Isolationsschicht (119), um eine Speicherzelle (MC11) mit der Stapelgatestruktur (118) und der Auswahlgatestruktur (121a, 121b) zu bilden und – Bilden eines ersten Störstellendiffusionsbereichs (123S) benachbart zur zweiten Auswahlgateelektrode (121b) und eines zweiten Störstellendiffusionsbereichs (123D) benachbart zur ersten Auswahlgateelektrode (121a) im Halbleitersubstrat (107) an entgegengesetzten Seiten der Stapelgate- und Auswahlgatestruktur (118, 121a, 121b) durch Implantieren von Störstellen unter Verwendung der Stapelgatestruktur (118) und der Auswahlgatestruktur (121a, 121b) als Implantationsmaske.
Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass das floatende Gate (113), die Steuergateelektrode (117), die erste Auswahlgateelektrode (121a) und/oder die zweite Auswahlgateelektrode (121b) so gebildet werden, dass sie dotiertes Silicium beinhalten.
Verfahren nach Anspruch 21 oder 22, dadurch gekennzeichnet, dass – die erste Isolationsschicht (111) thermisches Oxid beinhaltet, – die zweite Isolationsschicht (115) Oxid-Nitrid-Oxid oder Nitrid-Oxid beinhaltet und – die dritte Isolationsschicht (119) aus Oxid durch chemische Gasphasenabscheidung (CVD) hergestellt wird.
Verfahren nach einem der Ansprüche 21 bis 23, dadurch gekennzeichnet, dass das Bereitstellen des Halbleitersubstrats umfasst: – Bilden einer Mulde (103) eines zweiten Leitfähigkeitstyps in einem Halbleitersubstrat (101) eines ersten Leitfähigkeitstyps und – Bilden einer Taschenmulde (105) eines ersten Leitfähigkeitstyps in der Mulde (103) des zweiten Leitfähigkeitstyps, – wobei die Speicherzelle (MC11) und die Störstellendiffusionsbereiche (123D, 123S) im Bereich der Taschenmulde (105) des ersten Leitfähigkeitstyps gebildet werden.
Verfahren zur Herstellung eines nichtflüchtigen Speicherbauelements, mit folgenden Schritten: – Bilden einer Mulde (103) in einem Halbleitersubstrat (101) mit einem von diesem verschiedenen Leitfähigkeitstyp, – Bilden wenigstens einer Taschenmulde (105) eines gegenüber demjenigen der Mulde (103) verschiedenen Leitfähigkeitstyps in der Mulde (103), – Bilden einer oder mehrerer Speicherzellen (MCij) im Bereich der jeweiligen Taschenmulde (105) durch Bilden je einer Stapelgatestruktur (118) auf der betreffenden Taschenmulde (105) mit einer dazwischen eingefügten ersten Isolationsschicht (111), wobei die Stapelgatestruktur ein floatendes Gate (113), eine zweite Isolationsschicht (115) und eine Steuergateelektrode (117) beinhaltet, und einer Auswahlgatestruktur mit einer ersten Auswahlgateelektrode (121a) und einer zweiten Auswahlgateelektrode (121b) auf gegenüberlie genden Seitenwänden der Stapelgatestruktur (118) unter Zwischenfügung einer dritten Isolationsschicht (119) und – Bilden eines ersten Störstellendiffusionsbereichs (123D) in der Taschenmulde (105) benachbart zur jeweiligen ersten Auswahlgateelektrode (121a) und eines zweiten Störstellendiffusionsbereich (123S) in der Taschenmulde (105) benachbart zur jeweiligen zweiten Auswahlgateelektrode (121b).
Verfahren nach Anspruch 24 oder 25, dadurch gekennzeichnet, dass eine Mehrzahl von Taschenmulden (105) des ersten Leitfähigkeitstyps in der Mulde (103) des zweiten Leitfähigkeitstyps gebildet wird und k·8n Speicherzellen (MCij) gebildet werden, wobei k und n positive ganze Zahlen sind und k die Anzahl von Zeilen ist und 8n die Anzahl von Spalten ist, und die ersten und zweiten Störstellendiffusionsbereiche (123D, 123S) an entgegengesetzten Seiten der Speicherzellen gleichzeitig in den jeweiligen Taschenmulden (105) des ersten Leitfähigkeitstyps gebildet werden.
Verfahren nach einem der Ansprüche 21 bis 26, weiter gekennzeichnet durch – Bilden eines Zwischenschichtdielektrikums (125) und – Bilden einer Bitleitung (129), die mit dem ersten Störstellendiffusionsbereich (123D) durch das Zwischenschichtdielektrikum (125) elektrisch verbunden ist.
Verfahren nach einem der Ansprüche 21 bis 27, dadurch gekennzeichnet, dass der Schritt der Bildung der ersten Auswahlgateelektrode (121a) und der zweiten Auswahlgateelektrode (121b) umfasst: – Bilden der dritten Isolationsschicht (119) auf dem Halbleitersubstrat (107) und der Stapelgatestruktur (118), – Bilden einer leitfähigen Schicht (121) auf der dritten Isolationsschicht (119) und – Zurückätzen der leitfähigen Schicht (121).