DE3940674C2 - - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 51
- 229910052710 silicon Inorganic materials 0.000 claims description 41
- 239000010703 silicon Substances 0.000 claims description 41
- 239000004065 semiconductor Substances 0.000 claims description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 17
- 238000001020 plasma etching Methods 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- 239000000126 substance Substances 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 210000003608 fece Anatomy 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 44
- 239000012535 impurity Substances 0.000 description 15
- -1 boron ions Chemical class 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 239000000203 mixture Substances 0.000 description 9
- 238000000137 annealing Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 3
- 150000003376 silicon Chemical class 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7325—Vertical transistors having an emitter-base junction leaving at a main surface and a base-collector junction leaving at a peripheral surface of the body, e.g. mesa planar transistor
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Description
Die Erfindung betrifft einen Bipolartransistor nach dem
Oberbegriff des Patentanspruches 1 und ein Verfahren zu
dessen Herstellung.
Hochleistungs-Bipolartransistoren werden auf verschie
denen Anwendungsgebieten, wie bei elektronischen Rech
nern und verschiedenen analogen Schaltungen, benötigt.
In neuerer Zeit ist als Herstellungstechnik für Bipo
lartransistoren eine Selbstjustiertechnik für Basis-
und Emitterzonen entwickelt worden (vgl. z. B. JP-PS
61-2 08 872).
Die Fig. 1A bis 1D sind Schnittansichten zur Veran
schaulichung der Schritte bei der Herstellung eines
Bipolartransistors nach einer Selbstjustiertechnik.
Gemäß Fig. 1A wird eine vergrabene n⁺-Schicht 2 in
einem p-Siliziumsubstrat 1 erzeugt, und auf letzterem
wird eine epitaxiale n-Siliziumschicht 3 nach dem Auf
wachsverfahren geformt. Sodann wird nach z. B. einem
LOCOS-Prozeß eine an die vergrabene n⁺-Schicht 2 und
die n-Siliziumschicht 3 heranzeichende SiO2-Schicht 4
selektiv in der n-Siliziumschicht 3 erzeugt. Anschlie
ßend wird nach z. B. einem CVD-Prozeß eine polykristal
line Siliziumschicht 5a auf der Gesamtoberfläche aus
gebildet. Nach dem Implantieren
von Borionen in die polykristalline Siliziumschicht 5a er
folgt eine vorbestimmte Glühbehandlung zum Eindiffundieren
der implantierten Borionen in die Siliziumschicht 3, um
damit eine p-Basiszone 6 auszubilden. Hierauf wird nach
dem CVD-Prozeß eine polykristalline Siliziumschicht 5b auf
der polykristallinen Siliziumschicht 5a gebildet, so daß
eine polykristalline Siliziumschicht 5 einer vergrößerten
Dicke entsteht. Sodann werden in die polykristalline
Siliziumschicht 5 Borionen implantiert, so daß die Schicht 5
p-leitend wird.
Nachdem gemäß Fig. 18 eine SiO2-Schicht 7 nach dem
CVD-Prozeß auf der polykristallinen Siliziumschicht 5 bebildet
worden ist, wird auf der SiO2-Schicht 7 eine Photoresist
schicht 8 eines vorbestimmten Musters geformt. Unter Ver
wendung der Photoresistschicht 8 als Maske werden die
SiO2-Schicht 7 und die polykristalline Siliziumschicht 5
durch reaktives Ionenätzen (RIE) zur Ausbildung einer
Rille sequentiell lotrecht geätzt. Hierauf wird die Photo
resistschicht 8 entfernt. Anschließend erfolgt eine vorbe
stimmte Glühbehandlung zum Aktivieren der Borionen in der
polykristallinen Siliziumschicht 5.
Wie in Fig. 1C in gestrichelten Linien angedeutet, wird
auf der Gesamtoberfläche nach dem CVD-Prozeß eine SiO2-Schicht
9 erzeugt, die anschließend durch reaktives Ionen
ätzen anisotrop geätzt wird, um die SiO2-Schicht 9 mit
Ausnahme ihres auf der Seitenwand der Rille
Gemäß Fig. lD wird nach dem CVD-Prozeß auf der Gesamt
erzeugten Abschnitts zu entfernen, so daß eine Seitenwand-SiO2-Schicht
10 entsteht.
Gemäß Fig. 1D wird nach dem CVD-Prozeß auf der Gesamt
oberfläche eine polykristalline Siliziumschicht 11 erzeugt.
In den von der Seitenwand-SiO2-Schicht 10 umschlossenen
Bereich der Basiszone 6 wird durch die polykristalline
Siliziumschicht 11 hindurch ein n-Typ-Fremdstoff, wie As,
in hoher Konzentration implantiert, worauf eine
vorbestimmte Glühbehandlung zur Ausbildung einer Emitter
zone 13 erfolgt. Die Emitterzone 13 wird mit Selbst
justierung mit der als Basisverbindungselektrode dienenden
polykristallinen Siliziumschicht 5 und einer inneren
Basiszone 14 geformt. Bei diesem Glühvorgang diffundiert
ein großer Teil der in der Basisverbindungselektrode ent
haltenen Borionen in die Basiszone 6 und die Silizium
schicht 3 ein. Als Ergebnis wird eine p⁺-Pfropfbasis
zone 14 materialeinheitlich um die innere Basiszone 12
herum gebildet. Anschließend werden zur Fertigungsstellung
eines npn-Bipolartransistors vorbestimmte Emitter-, Basis-
und Kollektorelektroden ausgebildet.
Beim beschriebenen bisherigen Verfahren wird im Schritt
gemäß Fig. 1D eine Glühbehandlung vorgenommen, um Fremd
atome einzudiffundieren, und es wird dabei die
p⁺-Pfropfbasiszone 14 erzeugt. Aufgrund des Vorhandenseins
der Pfropfbasiszone 14 ist daher die Basis-Kollektorkapazität
erhöht, so daß sich der Leistungsbedarf erhöht und ein
Hochgeschwindigkeitsbetrieb schwierig zu erreichen ist.
Obgleich die Emitterzone 13 mit Selbstjustierung geformt
wird, ist die Größe der im Schritt gemäß Fig. 1B in
der polykristallinen Siliziumschicht 5 und in der SiO2-Schicht
7 ausgebildeten Öffnung durch Musterabmessung
beim photolithographischen Prozeß begrenzt. Ein aus der
n-Zone 3 und der p-Zone 6, die von der SiO2-Schicht 4 um
geben sind, bestehender und im Schritt nach Fig. 1A ge
formter säulenförmiger Vorsprung wird aufgrund eines
Maskenjustier- oder -ausrichtfehlers größer. Die Mikro
fertigung eines Bipolartransistors ist mithin Einschränkungen
unterworfen.
Aus der US-PS 47 10 241 ist ein Bipolartransistor der
eingangs genannten Art bekannt. Auch bei diesem Bipo
lartransistor wird eine Pfropfbasiszone mittels p⁺-Fremd
stoff aus einer Musterschicht erzeugt, d. h. es
wird eine externe Basiszone in eine Kollektorzone dif
fundiert. Da diese externe Basiszone und die Kollek
torzone in Berührung miteinander sind, nimmt die Basis-
Kollektor-Kapazität gewöhnlich zu, so daß durch diesen
Transistor viel Leistung verbraucht wird.
Es ist Aufgabe der vorliegenden Erfindung, einen Bipo
lartransistor mit verminderter Basis-Kollektor-Kapazi
tät und damit verbesserten Hochfrequenzeigenschaften
sowie ein Verfahren zur Herstellung eines solchen Bi
polartransistors zu schaffen.
Diese Aufgabe wird erfindungsgemäß bei einem Bipolar
transistor nach dem Oberbegriff des Patentanspruches 1
durch die in dessen kennzeichnendem Teil angegebenen
Merkmale bzw. durch ein Verfahren nach dem Patentan
spruch 7 gelöst.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich
aus den Unteransprüchen.
Im folgenden sind bevorzugte Ausführungsbeispiele der
Er
findung im Vergleich zum Stand der Technik anhand der
Zeichnung näher erläutert. Es zeigen:
Fig. 1A bis 1D Schnittansichten zur Veranschaulichung der
Schritte bei der Herstellung eines herkömmlichen
Bipolartransistors,
Fig. 2 eine Schnittansicht eines Bipolartransistors
gemäß einer Ausführungsform der Erfindung und
Fig. 3A bis 3H Schnittansichten zur Veranschaulichung
der Schritte bei der Herstellung des Bipolar
transistors nach Fig. 2.
Die Fig. 1A bis 1D sind eingangs bereits erläutert worden.
Bei einem Bipolartransistor gemäß der Erfindung ist eine
Öffnung in einem mehrschichtigen Gebilde aus einer ersten
Isolierschicht, einer einen Fremdstoff eines zweiten Leit
fähigkeitstyps enthaltenden ersten Basisverbindungs
Halbleiterschicht und einer zweiten Isolierschicht, die
aufeinanderfolgend schichtweise auf ein Halbleitersubstrat
aufgebracht sind, ausgebildet. In der Öffnung ist mit
Selbstjustierung eine Basiszone erzeugt. Die Basiszone
ist in einer seitlichen Richtung mit der ersten Basis
verbindungs-Halbleiterschicht verbunden. Hierdurch wird
eine Erweiterung einer durch Eindiffundieren des Fremdstoffs
des zweiten Leitfähigkeitstyps aus der ersten Basisver
bindungs-Halbleiterschicht erzeugten Pfropfbasiszone in
eine Kollektorzone verhindert. Als Ergebnis kann eine Er
höhung der Basis-Kollektor-Übergangskapazität unterdrückt
werden.
Bei dem in Fig. 2 dargestellten Bipolartransistor ist eine
stark mit einem n⁺- Fremdstoff (Konzentration:
1×1020 cm-3) dotierte Siliziumschicht 22 auf einem
p-Siliziumsubstrat 21 ausgebildet. In einem Element
trennbereich des Bipolartransistors ist eine Rille geformt,
in welche eine Isolierschicht 23 aus SiO2 eingelassen
bzw. vergraben ist. Auf der stark mit dem n⁺-Fremdstoff
dotierten Siliziumschicht 22 sind aufeinanderfolgend eine
erste Isolierschicht aus einer SiO2-Schicht 24 einer Dicke
von etwa 100-500 nm und einer Silizium
nitridschicht 25 einer Dicke von etwa 100 nm, eine mit
Bor dotierte (Borkonzentration: 2,5 × 1020 cm-3) poly
kristalline Siliziumschicht 26 einer Dicke von etwa 300 nm
als erste Halbleiterschicht und eine aus SiO2 bestehende,
eine Dicke von etwa 150-300 nm besitzende zweite
Isolierschicht 27 geformt. Im Mehrschichtgebilde aus
erster Isolierschicht 24, 25, erster Halbleiterschicht 26
und zweiter Isolierschicht 27 sind Öffnungen zur Bildung
von Emitter-, Basis- und Kollektorelektroden 28, 30 bzw.
29 in vorbestimmten Positionen geformt.
Im folgenden ist die Ausgestaltung der Emitterelektrode
erläutert. Insbesondere ist eine erste Öffnung (an der linken
Seite) in der SiO2-Schicht 27 und der polykristallinen
Siliziumschicht 26 vorgesehen. Weiterhin ist am Boden der
ersten Öffnung eine zweite Öffnung, die kleiner ist als
die erste Öffnung, in der SiO2-Schicht 24 und der
Siliziumnitridschicht 25 geformt. Die zweite Öffnung reicht
an die stark mit dem n⁺-Fremdstoff dotierte Siliziumschicht 22
heran. In der zweiten Öffnung ist eine Kollektorzone 31 aus
einer epitaxialen n-Siliziumschicht (n-Fremdstoffkonzentration:
1 × 1015 cm3) ausgebildet. Eine aus einer epitaxialen
p-Siliziumschicht (p-Fremdstoffkonzentration: 1 × 1018 cm-3
bestehende Basiszone 32 ist auf der Kollektorzone 31 ge
formt und mit der polykristallinen Siliziumschicht 26 ver
bunden. Zwischen der Basiszone 32 und der polykristallinen
Siliziumschicht 26 ist eine mit einem p-Fremdstoff dotierte
Basisverbindungszone 33 vorgesehen, deren Fremdstoff
konzentration niedriger ist als die der polykristallinen
Siliziumschicht 26, aber höher als die der Basiszone 32.
Weiterhin ist auf einem Teil der Basiszone 32 durch
z. B. Ionenimplantation eine n-Emitterzone 34 erzeugt. Zum
Trennen der Emitterzone 34 von der Basisverbindungszone 33
ist eine aus SiO2 bestehende, als dritte Isolierschicht
dienende Seitenwandisolierschicht 35 auf der
Basisverbindungszone 33 geformt. Ferner ist eine poly
kristalline Siliziumschicht 36a, in welche Arsenionen
implantiert sind, auf der Emitterzone 34 erzeugt, während
eine Aluminiumschicht 48 auf einer Oberfläche der poly
kristallinen Siliziumschicht 36a vorgesehen ist. Diese
Siliziumschicht 36a und die Aluminiumschicht 48 bilden die
Emitterelektrode 28.
Nachstehend ist die Ausgestaltung der Kollektorelektrode 29
beschrieben. Eine dritte Öffnung (an der rechten Seite) ist
in der SiO2-Schicht 27 und der polykristallinen Silizium
schicht 26 auf dieselbe Weise wie bei der Emitterelektrode 28
ausgebildet. In einem Bodenbereich der dritten Öffnung ist
eine vierte Öffnung, die kleiner ist als die dritte Öffnung,
in der SiO2-Schicht 24 und der Silizium-Nitridschicht 25
geformt. Diese vierte Öffnung, in welcher eine epitaxiale
n-Siliziumschicht 37 erzeugt ist, reicht an die stark mit
dem n⁺-Fremdstoff dotierte Siliziumschicht 22 heran. Die
polykristalline Siliziumschicht 36b, in welche Arsenionen
implantiert sind, ist auf der epitaxialen n-Siliziumschicht
37 ausgebildet. Zum Trennen der polykristallinen Silizium
schicht 36b von der polykristallinen Siliziumschicht 26
ist eine SiO2-Schicht 35b als dritte Isolierschicht auf
den Seitenwänden der polykristallinen Siliziumschicht 26
und der SiO2-Schicht 27 vorgesehen. Zudem ist eine Aluminium
schicht 49 auf der Oberfläche der polykristallinen Silizium
schicht 36b erzeugt. Die Siliziumschicht 36b und die
Aluminiumschicht 49 bilden die Kollektorelektrode 29.
Im folgenden ist die Ausgestaltung der Basiselektrode be
schrieben. In der SiO2-Schicht 27 ist eine an die poly
kristalline Siliziumschicht 26 heranreichende fünfte Öffnung
im Mittelbereich geformt. In der fünften Öffnung ist eine
polykristalline Siliziumschicht 38, in welche Borionen
implantiert sind, erzeugt. Weiterhin ist auf der Ober
fläche dieser Siliziumschicht 38 eine Aluminiumschicht 50
vorgesehen. Die polykristalline Siliziumschicht 38 und die
Aluminiumschicht 50 bilden die Basiselektrode 30.
Da beim Bipolartransistor mit dem beschriebenen Aufbau die
Basisverbindungszone 33 vorgesehen ist, kann die Diffusion
des in der polykristallinen Siliziumschicht 26 enthaltenen
p-Fremdstoffs in den Kollektorbereich 31 durch die Basiszone
32 des Transistors hindurch minimiert werden, während eine
Erhöhung der Basis-Kollektorübergangskapazität unterdrückt
werden kann, so daß niedriger Leistungsbedarf und Hochge
schwindigkeitsbetrieb gewährleistet werden.
Die Fig. 3A bis 3H veranschaulichen in Schnittdarstellung
die Reihenfolge der Schritte bei der Herstellung des Bi
polartransistors nach Fig. 2.
Die stark mit n⁺-Fremdstoff dotierte Siliziumschicht 22
wird durch Ionenimplantation eines Fremdstoffs in das
p-Siliziumsubstrat 21 oder durch epitaxiales Aufwachsen
von einen Fremdstoff enthaltendem Silizium geformt. An
schließend werden eine Rille im Elementtrennbereich des
Bipolartransistors gebildet und die SiO2-Isolierschicht 23
in der Rille vergraben. Wie noch näher beschrieben werden
wird, wird die stark mit dem n⁺-Fremdstoff dotierte
Siliziumschicht 22 mit einem Kollektorkontakt verbunden.
Die SiO2-Schicht 24 und die Siliziumnitridschicht 25 als
erste Isolierschicht sowie die eine Dicke von etwa 300 nm
aufweisende polykristalline Siliziumschicht 26 als erste
Halbleiterschicht werden sequentiell bzw. nacheinander auf
der Gesamtoberfläche des Siliziumsubstrats abgelagert. So
dann werden Borionen bei einer Beschleunigungsenergie von
50 keV und in einer Dosis von 1 × 1016 Ionen/cm2 in die
polykristalline Siliziumschicht 26 implantiert. Weiterhin
werden die SiO2-Schicht 27 und die Siliziumnitridschicht 39,
die jeweils eine Dicke von etwa 150-300 nm besitzen und
als zweite Isolierschichten dienen, nacheinander auf der
Gesamtoberfläche abgelagert (Fig. 3A).
Ein als Maskenmaterialschicht dienendes Photoresistma
terial wird auf die Gesamtoberfläche aufgebracht und durch
Photoätzen gemustert, um ein Maskenmuster 40 zu erzeugen,
das einen von den vorgesehenen Basis-, Emitter- und
Kollektorzonen verschiedenen Bereich bedeckt. Unter Ver
wendung des Maskenmusters als Ätzmaske erfolgt ein anisotro
pes Ätzen (z. B. RIE bzw. reaktives Ionenätzen) zum
selektiven Entfernen der Siliziumnitridschicht 39 und da
mit zur Freilegung der SiO2-Schicht 27 zwecks Ausbildung
von Öffnungen 41a und 41b (Fig. 3B) .
Nach dem Entfernen des Maskenmusters 40 wird nach dem
CVD-Verfahren auf die in gestrichelten Linien angedeutete
Weise eine Siliziumnitridschicht 42 in den Öffnungen 41a,
41b und auf der Siliziumnitridschicht 39 niedergeschlagen.
Hierauf erfolgt ein reaktives Ionenätzen (anisotropes
Ätzen unter Verwendung eines Gasgemisches aus CHF4 und H2),
wobei Siliziumnitridschichten 42a, 42b einer Dicke von
etwa 300 nm mit Selbstjustierung auf den Seitenwänden
der Öffnungen 41a, 41b zurückbleiben und damit
Öffnungen 43a, 43b entstehen. Durch Steuerung der Dicke
der Seitenwandisolierschichten 42a, 42b
kann ein mikrogemusterter Bipolartransistor erhalten
werden (Fig. 3C).
Die SiO2-Schicht wird durch reaktives Ionenätzen (aniso
tropes Ätzen mit einem Gasgemisch aus CHF3 und O2) unter
Verwendung der Nitridschicht 39 und der auf den Seiten
wänden der Öffnungen 43a, 43b verbliebenen Nitridschichten
42a, 42b als Masken selektiv entfernt. Anschließend werden
die Nitridschichten 39 und 42a, 42b vollständig entfernt.
Weiterhin wird die polykristalline Siliziumschicht 26
durch reaktives Ionenätzen (anisotropes Ätzen mit einem
Gasgemisch aus CF4 und O2) zur Freilegung der Silizium
nitridschicht 25 entfernt. Sodann wird auf die in gestri
chelten Linien angedeutete Weise nach dem CVD-Prozeß eine
SiO2-Schicht 44, als sechste Isolierschicht, in der Öffnung
43 und auf der SiO2-Schicht 27, d. h. auf der Gesamtober
fläche, niedergeschlagen (Fig. 3D).
Beim reaktiven Ionenätzen (anisotropes Ätzen mit einem
Gasgemisch aus CHF3 und O2) der Gesamtoberfläche zur Aus
bildung von Öffnungen 45a, 45b bleiben SiO2-Schichten 44a,
44b jeweils einer Dicke von etwa 100 nm auf den Seiten
wänden der Öffnungen 43 mit Selbstjustierung zurück. Die
Öffnungen 45a, 45b werden somit mit Selbstjustierung mit
den Öffnungen 43a, 43b geformt, so daß eine hohe Integra
tionsdichte erreichbar ist. Die Siliziumnitridschicht 25 wird durch
reaktives Ionenätzen (anisotropes Ätzen mit einem Gasge
misch aus CHF4 und H2) unter Verwendung der auf den Seiten
wänden der Öffnungen 45a, 45b verbliebenen SiO2-Schichten
44a, 44b als Maske selektiv entfernt bzw. abgetragen.
Weiterhin wird die SiO2-Schicht 24 durch reaktives Ionen
ätzen (anisotropes Ätzen mit einem Gasgemisch aus CHF3 und
O2) unter Verwendung der SiO2-Schicht 27 und der
SiO2-Schichten 44a, 44b als Maske selektiv entfernt zwecks
Freilegung der stark mit einem n⁺-Fremdstoff dotierten
Siliziumschicht 22 (Fig. 3E). Zu diesem Zeitpunkt sind die
Dicken der SiO2-Schichten 44a und 44b sowie der
SiO2-Schicht 27 verringert.
Nach einem selektiven epitaxialen Aufwachsverfahren
wird eine epitaxiale n-Siliziumschicht auf der Oberfläche
der freigelegten Schicht 22 gezüchtet bzw. abgelagert, bis
sie z. B. dieselbe Ebene wie die Oberfläche der Siliziumnitrid
schicht 25 erreicht; damit werden die Kollektorzone 31
und die Kollektorkontaktzone 37 erzeugt. Sodann werden
die auf den Seitenwänden der Öffnungen 45a, 45b verblie
benen SiO2-Schichten 44a, 44b zur Formung von Öffnungen
46a, 46b entfernt (Fig. 3F).
Nach einem selektiven epitaxialen Aufwachsverfahren in
einer Atmosphäre mit B2H6, H2, SiH2Cl2 und HCl bei einer
Temperatur von 900°C und einem Druck von 6650 Pa (50 Torr)
wird eine p-Siliziumschicht einer Dicke von etwa 100 nm
auf den Oberflächen der Kollektorzone 31 und den Seiten
wänden der polykristallinen Siliziumschicht 26 sowie der
SiO2-Schicht, bestehend aus der epitaxialen n-Silizium
schicht, gezüchtet, um die Siliziumschicht 32 als Basis
zone und die Siliziumschicht 33 als Basisverbindungszone
zu formen. Die p-Siliziumschicht weist eine im wesentlichen
flache Oberseite auf, und der neben der polykristallinen
Siliziumschicht 26 befindliche Bereich der Siliziumschicht
ist längs der Seitenwände der polykristallinen Silizium
schicht 26 und der SiO2-Schicht 27 hochgezogen. Zu diesem
Zeitpunkt wird die Siliziumschicht 32 als Basiszone auf
der Kollektorzone 32 zu einkristallinem Silizium, während die
Siliziumschicht 33 als Basisverbindungszone neben der
freiliegenden polykristallinen Siliziumschicht 26 zu
polykristallinem Silizium wird. Diese Basisverbindungs
zone 33 dient zum Verbinden der aus einer epitaxialen
p-Siliziumschicht 32 bestehenden Basiszone mit der
polykristallinen Siliziumschicht 26. Aus dieser Silizium
schicht 26 wird ein p-Fremdstoff in die Basisverbindungs
zone 33 eindiffundiert, so daß die Fremdstoffkonzentration
der Basisverbindungszone 33 diejenige der Basiszone 32
übersteigt. Hierauf wird die auf dem Kollektorkontakt
bereich 37 gezüchtete oder abgelagerte p-Siliziumschicht
entfernt. Zum Trennen einer später zu erzeugenden Emitter
zone 34 von der Basisverbindungszone 33 wird nach dem
CVD-Verfahren eine SiO2-Schicht auf der Gesamtoberfläche
des Gebildes, d. h. in den Öffnungen 46 und auf der SiO2-
Schicht 27 niedergeschlagen. Danach bleiben durch reaktives
Ionenätzen (anisotropes Ätzen mit einem Gasgemisch aus
CHF3 und O2) der Gesamtoberfläche die SiO2-Schichten 35a,
35b einer Dicke von etwa 50 nm mit Selbstjustierung auf
den Seitenwänden der Öffnungen 46a, 46b zurück, so daß
Öffnungen 47a, 47b entstehen. Hierauf werden in eine vor
gesehene Emittererzeugungszone der Öffnung 47a Arsenionen
mit einer Beschleunigungsenergie von 35 keV und in einer
Dosis von 1 × 1014 Ionen/cm2 implantiert, um die n-Emitter
zone 34 zu erzeugen (Fig. 3G).
Nach dem Niederschlagen einer etwa 150 nm dicken poly
kristallinen Siliziumschicht auf der Gesamtoberfläche
werden Emitter-, Kollektor- und Basiselektroden durch
Photoätzen und reaktives Ionenätzen (anisotropes Ätzen mit
einem Gasgemisch aus CF4 und O2) voneinander getrennt, so
daß sie um eine vorbestimmte Größe größere Breiten als die
später auszubildenden Elektroden besitzen. Anschließend
werden Arsenionen bei einer Beschleunigungsenergie von
35 keV und in einer Dosis von 1,2 × 1016 Ionen/cm2 in die
der Anschlußschicht für die Emitter- und Kollektorzonen
34, 37 entsprechende polykristalline Siliziumschicht im
plantiert. Borionen werden bei einer Beschleunigungsenergie
von 50 keV und in einer Dosis von 1 × 1016 Ionen/cm2 in
die der Anschlußschicht für die Basiszone 32 entsprechende
polykristallin Siliziumschicht 38 implantiert. Weiterhin
erfolgt ggf. eine Glühbehandlung
zum Aktivieren des Fremdstoffs. Anschließend wird eine
Aluminiumschicht als Verbindungs- bzw. Leitermaterial auf
der Gesamtoberfläche abgelagert, und die Aluminiumschicht
sowie die polykristallinen Siliziumschichten werden durch
Photoätzen und reaktives Ionenätzen (anisotropes Ätzen
mit einem Gasgemisch aus Cl2 und H2) auf eine vorbestimmte
Breite gemustert, so daß Aluminiummuster 48,
49 und 50 sowie polykristalline Siliziummuster 36a, 36b
und 38 entstehen. Als Ergebnis werden die Emitter-,
Kollektor- und Basiselektroden 28, 29 bzw. 30 und damit
der Bipolartransistor gebildet (Fig. 3H).
Eine Öffnung in der SiO2-Schicht 24 und der Nitridschicht
25 wird somit mit Selbstjustierung am Boden der in der
polykristallinen Siliziumschicht 26 und der SiO2-Schicht
27 ausgebildeten Öffnung erzeugt, und in dieser Öffnung
wird der Transistor ausgebildet. Somit ist für die Aus
bildung des Haupttransistorteils nur eine
einzige Maskenjustieroperation nötig, so daß auf diese
Weise ein Transistor mit einem Mikromuster erzeugt werden
kann.
Wenn zur Erzeugung der Emitterzone 34 ein n-Fremdstoff in
den vorgesehenen Emittererzeugungsbereich eindiffundiert
wird, kann dieses Eindiffundieren von der polykristallinen
Siliziumschicht 36 her erfolgen anstatt einen Fremdstoff in
unmittelbar zu implantieren. Nach dem Schritt gemäß Fig. 3G
kann die n-Emitterzone nach einem selektiven epitaxialen
Aufwachsverfahren geformt werden.
Obgleich als Isolierschicht die SiO2-Schicht oder die Silizium
nitridschicht benutzt wird, können hierfür auch ver
schiedene andere Materialien benutzt werden.
Aufgrund der Eigenschaften des Bipolar
transistors kann bei der beschriebenen Ausführungsform
ferner die Anordnung der Kollektor- und Emitterzonen auch
umgekehrt sein.
Claims (16)
1. Bipolartransistor, mit:
- a) einem Halbleitersubstrat (21), auf dem eine fremdstoffdotierte Schicht (22) eines ersten Leitfähigkeitstyps ausgebildet ist,
- b) einem mehrschichtigen Gebilde mit einer ersten Isolierschicht (24, 25), einer einen Fremdstoff eines zweiten Leitfähigkeitstyps enthaltenden ersten Halbleiterschicht (26) für den Anschluß einer Basiszone (32) und einer zweiten Isolier schicht (27), die aufeinanderfolgend schicht weise auf der fremdstoffdotierten Schicht (22) angeord net sind, wobei in der ersten Halbleiterschicht (26) und der zweiten Isolierschicht (27) eine erste Öffnung ausgebildet und an einer dem Bo denbereich der ersten Öffnung entsprechenden Stelle der ersten Isolierschicht (24, 25) eine zweite Öffnung geformt ist,
- c) einer in der zweiten Öffnung auf der fremd stoffdotierten Schicht (22) ausgebildeten zwei ten Halbleiterschicht (31) des ersten Leit fähigkeitstyps,
- d) einer in der ersten Öffnung erzeugten dritten Halbleiterschicht des zweiten Leitfähigkeits typs, wobei ein erster Bereich auf der zweiten Halbleiterschicht (31) eine Basiszone (32) und ein neben der ersten Halbleiterschicht (26) befindlicher zweiter Bereich eine Basisverbin dungszone (33) bilden,
- e) einer auf der Basisverbindungszone (33) ausge bildeten dritten Isolierschicht (35a) und
- f) einer in einem Oberflächenbereich der dritten Halbleiterschicht, der von der dritten Isolier schicht (35a) umgeben ist, ausgebildeten fremd stoffdotierten Zone (34) des ersten Leitfähig keitstyps,
dadurch gekennzeichnet, daß
- g) die zweite Öffnung eine geringere Weite als die erste Öffnung aufweist.
2. Bipolartransistor nach Anspruch 1, dadurch gekenn
zeichnet, daß die zweite Halbleiterschicht (31)
eine Kollektorzone und die fremdstoffdotierte Zone
(34) eine Emitterzone sind.
3. Bipolartransistor nach Anspruch 1, dadurch gekenn
zeichnet, daß die zweite Halbleiterschicht (31)
eine Emitterzone und die fremdstoffdotierte Zone
eine Kollektorzone (34) sind.
4. Bipolartransistor nach Anspruch 1, dadurch gekenn
zeichnet, daß die erste Halbleiterschicht (26) aus
polykristallinem Silizium besteht.
5. Bipolartransistor nach Anspruch 1, dadurch gekenn
zeichnet, daß die Basisverbindungszone (33) aus
polykristallinem Silizium besteht.
6. Bipolartransistor nach Anspruch 1, dadurch gekenn
zeichnet, daß die erste Isolierschicht (24, 25) aus
einem mehrschichtigen Gebilde aus einer Silizium
oxidschicht (24) und einer Siliziumnitridschicht
(25) besteht.
7. Verfahren zur Herstellung eines Bipolartransistors
nach einem der Ansprüche 1 bis 6, mit den folgenden
Schritten:
- - Ausbilden einer ersten Isolierschicht (24, 25), einer einen Fremdstoff eines zweiten Leitfähig keitstyps enthaltenden ersten Halbleiterschicht (26) zum Anschließen einer Basiszone (32) und einer zweiten Isolierschicht (27) in der angege benen Reihenfolge auf einem Halbleitersubstrat (21), auf dem sich eine fremdstoffdotierte Schicht (22) eines ersten Leitfähigkeitstyps be findet,
- - Ausbilden einer ersten Öffnung in der ersten Halbleiterschicht (26) und der zweiten Isolier schicht (27),
- - Ausbilden einer dritten Isolierschicht (44) auf der Gesamtoberfläche,
- - anisotropes Ätzen der dritten Isolierschicht (44) unter Zurücklassung einer ersten Seitenwandiso lierschicht (44a, 44b) ale Teil der dritten Iso lierschicht (44) auf einer Seitenwand der ersten Öffnung,
- - Ätzen der in der ersten Öffnung freiliegenden ersten Isolierschicht (24, 25) unter Verwendung der ersten Seitenwandisolierschicht (44a, 44b) und der zweiten Isolierschicht (27) als Maske zwecks Freilegung der fremdstoffdotierten Schicht (22), um damit eine zweite Öffnung auszubilden,
- - Erzeugen einer zweiten Halbleiterschicht (31, 37) des ersten Leitfähigkeitstyps in der zweiten Öff nung,
- - Entfernen der Seitenwandisolierschicht (44a, 44b) zwecks Freilegung einer Seitenfläche der ersten Halbleiterschicht (26),
- - Erzeugen einer dritten Halbleiterschicht (32, 33) des zweiten Leitfähigkeitstyps in der ersten Öff nung, wobei ein erster Bereich auf der zweiten Halbleiterschicht eine Basiszone (32) und ein neben der ersten Halbleiterschicht (26) befind licher Bereich eine Basisverbindungszone (33) bilden,
- - Ausbilden einer vierten Isolierschicht auf der Gesamtoberfläche,
- - anisotropes Ätzen der vierten Isolierschicht zwecks Bildung einer zweiten Seitenwandisolier schicht (35a, 35b) auf der Basisverbindungszone (33) und
- - Ausbilden einer fremdstoffdotierten Zone (34) des ersten Leitfähigkeitstyps auf einem von der zwei ten Seitenwandisolierschicht (35a, 35b) umgebenen Oberflächenbereich der dritten Halbleiterschicht (32).
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet,
daß es sich beim anisotropen Ätzen um ein reaktives
Ionenätzen handelt.
9. Verfahren nach Anspruch 7, dadurch gekennzeichnet,
daß der Schritt der Erzeugung der zweiten Halblei
terschicht (32, 33) des ersten Leitfähigkeitstyps
in der zweiten Öffnung durch selektives epitaxiales
Aufwachsen von Silizium durchgeführt wird.
10. Verfahren nach Anspruch 7, dadurch gekennzeichnet,
daß für die erste Halbleiterschicht (26) poly
kristallines Silizium verwendet wird.
11. Verfahren nach Anspruch 7, dadurch gekennzeichnet,
daß der Schritt der Erzeugung der dritten Halblei
terschicht (32, 33) des zweiten Leitfähigkeitstyps
in der ersten Öffnung durch selektives epitaxiales
Aufwachsen von Silizium erfolgt, auf der zweiten
Halbleiterschicht (31) einkristallines Silizium er
zeugt wird und neben der ersten Halbleiterschicht
(26) polykristallines Silizium erzeugt wird.
12. Verfahren nach Anspruch 7, dadurch gekennzeichnet,
daß der Schritt der Erzeugung der fremdstoffdotier
ten Zone (34) des ersten Leitfähigkeitstyps das
Implantieren eines Fremdstoffs des ersten Leitfä
higkeitstyps in die dritte Halbleiterschicht (32)
umfaßt.
13. Verfahren nach Anspruch 7, dadurch gekennzeichnet,
daß der Schritt der Erzeugung der fremdstoffdotier
ten Zone (34) des ersten Leitfähigkeitstyps die Er
zeugung einer einen Fremdstoff des ersten Leitfä
higkeitstyps enthaltenden polykristallinen Sili
ziumschicht auf der dritten Halbleiterschicht (32)
und das Eindiffundieren des in der polykristallinen
Siliziumschicht enthaltenen Fremdstoffs in die
dritte Halbleiterschicht (32) umfaßt.
14. Verfahren nach Anspruch 7, dadurch gekennzeichnet,
daß der Schritt der Erzeugung der fremdstoffdotier
ten Zone (34) des ersten Leitfähigkeitstyps durch
selektives epitaxiales Aufwachsen von Silizium
durchgeführt wird.
15. Verfahren nach Anspruch 7, dadurch gekennzeichnet,
daß die erste Öffnung durch Ätzen der ersten Halb
leiterschicht (26) und der zweiten Isolierschicht
(27) unter Verwendung einer Ätzmaske, die eine Öff
nung mit einer Seitenwandisolierschicht (42a, 42b)
aufweist, geformt wird.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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JP32206088A JPH02168627A (ja) | 1988-12-22 | 1988-12-22 | 半導体装置及びその製造方法 |
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DE3940674C2 true DE3940674C2 (de) | 1992-01-16 |
Family
ID=26570673
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3940674A Granted DE3940674A1 (de) | 1988-12-22 | 1989-12-08 | Halbleiteranordnung und verfahren zu ihrer herstellung |
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Country | Link |
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8320 | Willingness to grant licences declared (paragraph 23) | ||
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