DE3930622A1 - Statischer ram - Google Patents

Description

Die Erfindung betrifft einen statischen RAM, bei dem jede Speicherzelle aus einer Flipflopschaltung besteht.

Ein S-RAM, z. B. einer mit einem hohen Entladewiderstand für die Speicherladung, weist bekannterweise für jede Speicherzelle ein Ersatzschaltbild auf, wie es in Fig. 6 dargestellt ist. Es handelt sich um eine Flipflopschaltung mit einem ersten Inverter, der aus einem hohen Widerstand R 1 und einem MIS-Transistor Q 1 besteht, und einem zweiten Inverter aus einem hohen Widerstand R 2 und einem MIS-Transistor Q 2. Die Eingänge und Ausgänge der Inverter sind wechselseitig miteinander und mit Zugriffstransistoren Q 3 und Q 4 verbunden, die durch MIS-Transistoren gebildet sind und mit Bitleitungen DL bzw. verbunden sind. Die Gates der Zugriffstransistoren werden über eine Wortleitung WL angesteuert. Die Widerstände R 1 und R 2 sind einseitig mit einem Spannungsversorgungsanschluß Vcc verbunden.

Ein Halbleiterspeicher-Bauteil mit derartigen Speicherzellen ist in der japanischen Patentveröffentlichung 62-293668 beschrieben. Hohe Packungsdichte wird dabei dadurch erreicht, daß Gateelektroden und Wortleitungen auf einer leitenden Schicht als erste Schicht einer Mehrfachschicht-Leitungsstruktur ausgebildet sind. Eine zweite Schicht bildet Masseleitungen, während die Widerstandselemente in einer dritten Schicht ausgebildet sind. Diese drei leitfähigen Schichten bestehen z. B. aus polykristallinem Silizium. Zuleitungen als Bitleitungen DL und sind durch metallische Leitungsschichten, z. B. metallische Aluminiumschichten gebildet. Diese sind auf der obersten Schicht der polykristallinen Silizium-Schichtanordnung ausgebildet. Die Bitleitungen in der obersten Schicht sind elektrisch mit der zweiten leitenden Schicht verbunden, die unter der obersten Schicht liegt. Sie leiten elektrisch aus Diffusionsbereichen ab, die als Sourcebereiche für die Zugriffstransistoren Q 3 und Q 4 dienen. Da die Verbindungen an Stellen ausgebildet sind, in denen Schichthöhenunterschiede bestehen, kam es zu Problemen durch verringerte Zuverlässigkeit durch das Brechen von Leitungen. Neben dem Wunsch, diese Probleme zu vermeiden, bestand der Wunsch nach erhöhter Packungsdichte.

Der erfindungsgemäße statische RAM ist durch die Merkmale von Anspruch 1 gegeben. Er zeichnet sich durch zwei Verdrahtungsschichten statt bisher nur einer Verdrahtungsschicht zum Herstellen der Verbindung zwischen einem Zugriffstransistor und einer Bitleitung aus. Die zweiten Verdrahtungsschichten für unterschiedliche Zugriffstransistoren sind paarweise entgegengesetzt in Richtung der Bitleitungen angeordnet.

Dadurch, daß zwei Verdrahtungsschichten für den genannten Zweck statt nur einer eingesetzt werden, kommt es wegen geringer Schichthöhenunterschiede kaum mehr zu Brüchen in den Leitungen. Dadurch, daß sich die zweiten Verdrahtungsschichtbereiche für paarweise zugeordnete Zugriffstransistoren in entgegengesetzten Richtungen erstrecken, also nicht mehr nebeneinander liegen, ist eine höhere Packungsdichte als bisher möglich.

Vorteilhafterweise sind insgesamt fünf Verdrahtungsschichten vorhanden, von denen zwei, wie erwähnt, zum Herstellen der Verbindung zwischen jeweils einem Zugriffstransistor und einer zugehörigen Bitleitung dienen.

Die Erfindung wird im folgenden anhand eines durch Figuren veranschaulichten Ausführungsbeispieles näher erläutert. Es zeigt

Fig. 1 eine vergrößerte schematische Draufsicht auf eine Speicherzelle eines statischen RAM;

Fig. 2 einen Querschnitt entlang der Bitleitung in Fig. 1;

Fig. 3 ein Ersatzschaltbild für die Speicherzelle gem. Fig. 1, in dem Kontaktierungsstellen (Tn) zwischen verschiedenen Verdrahtungsschichten im Aufbau gemäß den Fig. 1 und 2 hervorgehoben sind;

Fig. 4A-4D Draufsichten entsprechend der Draufsicht von Fig. 1, jedoch aus Strukturen, wie sie in unterschiedlichen Herstellstadien vorliegen;

Fig. 5A und 5B Querschnitte entsprechend dem Querschnitt von Fig. 2, jedoch für unterschiedliche Herstellstadien eines statischen RAM; und

Fig. 6 ein Ersatzschaltbild eines herkömmlichen S-RAM mit hohem Entladewiderstand für gespeicherte Ladungen.

Eine Speicherzelle gemäß den Fig. 1-3 weist eine Flipflopschaltung mit Treibertransistoren Q 1 und Q 2 und Zugriffstransistoren Q 3 und Q 4 auf, die jeweils als MIS-Transistoren ausgebildet sind. Die Zugriffstransistoren Q 3 und Q 4 sind an Bitleitungen DL bzw. angeschlossen, und zwar über erste Verdrahtungsschichten 1 bzw. 2 sowie zweite Verdrahtungsschichten 3 bzw. 4. Dabei stehen die ersten Verdrahtungsschichten 1 und 2 mit Diffusionsbereichen (z. B. Drainbereichen) d 3 a bzw. d 4 a der Zugriffstransistoren Q 3 bzw. Q 4 in Verbindung. Sie erstrecken sich bis über die Gateelektrode des Zugriffstransistors und bis über die Gateelektrode in einer benachbarten Speicherzelle, z. B. bis über die Gateelektrode eines Zugriffstransistors Q 3 s, der benachbart zum Zugriffstransistor Q 3 in der betrachteten Speicherzelle liegt. Die zweiten Verdrahtungsschichten 3 und 4 sind mit den ersten Verdrahtungsschichten 1 bzw. 2 oberhalb der Gateelektroden der Zugriffstransistoren Q 3 s bzw. Q 4 verbunden. Sie führen von dort in entgegengesetzten Richtungen, jedoch parallel zu den Bitleitungen bis zu diesen Bitleitungen, also den Leitungen DL bzw. .

Dadurch, daß die zweiten Verdrahtungsschichten 3 und 4 in entgegengesetzten Richtungen zu den Bitleitungen hinführen, kann der Abstand der Bitleitungen und der durch diese kontaktierten Strukturen sehr eng gewählt werden, ohne daß die Gefahr von Kurzschlüssen besteht. Damit ist eine wesentlich höhere Packungsdichte möglich als dann, wenn Verdrahtungsschichten, die die Bitleitungen kontaktieren, nebeneinander liegen. Außerdem besteht der Vorteil, daß der Schichthöhenunterschied zwischen den Gates der Zugriffstransistoren und den Bitleitungen über zwei Verdrahtungsschichten überbrückt wird, wodurch die Gefahr des Brechens von Verdrahtungsschichten an gestuften Bereichen beseitigt ist.

Anhand der Fig. 4 und 5 wird nun erläutert, wie die Struktur gemäß den Fig. 1 bis 3 hergestellt wird.

Die Fig. 4A-4D zeigen jeweils eine Speicherzelle mit Zugriffstransistoren Q 3 und Q 4 und noch die Zugriffstransistoren Q 3 s bzw. Q 4 s einer benachbarten Speicherzelle, welche Zugriffstransistoren über dieselben Bitleitungen DL bzw. kontaktiert werden. Die Fig. 5A und 5B zeigen Schnitte in Richtung einer Bitleitung , also u. a. durch einen Invertertransistor Q 1 und einen Zugriffstransistor Q 4.

Auf einem Halbleitersubstrat S vom ersten Leitfähigkeitstyp, z. B. N-Typ, ist ein Quellbereich 5 der anderen Leitfähigkeit, also vom P-Typ im Beispielsfall, ausgebildet. Auf dem Quellbereich 5 sind Transistoren für jede Speicherzelle hergestellt.

Dort, wo auf dem Halbleitersubstrat S keine Schaltungselemente, z. B. Transistoren, ausgebildet sind, befinden sich dicke Isolierschichten 6 aus SiO₂, die z. B. durch thermische Oxidation hergestellt sind.

In den Gatebereichen der Transistoren befinden sich nur dünne SiO₂-Schichten als Gateisolierschichten 7 mit gewünschten Mustern. In den Bereichen der Gateisolierschichten 7 sind Gateelektroden 8 für jeden der Transistoren Q 1-Q 4 sowie Q 3 s und Q 4 s ausgebildet, wie in den Fig. 4A und 5A teilweise dargestellt. Die Gateelektroden 8 für die Transistoren Q 1 und Q 2 sind voneinander unabhängig ausgebildet, während diejenigen für die Transistoren Q 3 und Q 4 bzw. für die Transistoren Q 3 s und Q 4 s jeweils gemeinsam mit der zugehörigen Wortleitung WL hergestellt sind.

Die Gateelektroden weisen eine sogenannte Polycid-Struktur auf. Genauer gesagt, bestehen sie aus einer ersten polykristallinen Siliziumschicht 8 A mit einer Dicke von z. B. 100 nm und einer Silicidschicht 8 B aus einem Metall, z. B. Wolfram, mit einer Dicke von z. B. ebenfalls 100 nm. Diese Schichten sind über die ganze Fläche ausgebildet und werden geätzt, z. B. durch einen RIE-Prozeß (Reactive Ion Etching), wobei alle Gateelektroden 8 gleichzeitig gebildet werden.

An der Oberfläche des Quellbereiches 5 sind zu beiden Seiten jedes Gatebereichs der MIS-Transistoren Diffusionsbereiche ausgebildet, die Source- bzw. Drainbereiche d 1 a, d 1 b; d 2 a, d 2 b; d 3 a, d 3 b; d 4 a, d 4 b; d 3 sa, d 3 sb; bzw. d 4 sa, d 4 sb werden. Diese Schichten werden z. B. durch Ionenimplantation von Verunreinigungen vom N-Typ, im Beispielsfall, hergestellt, wobei die Gateelektroden 8 und die Isolierschichten 7 als Masken verwendet werden. Bei der dargestellten Anordnung werden der Bereich d 1 b für den Transistor Q 1 und der Bereich d 3 b für den Transistor Q 2 in Verbindung gebracht, was auch für Bereiche d 3 b und d 3 sa sowie d 4 a und d 4 sa auf einer Seite der Transistoren Q 3 und Q 3 s bzw. Q 4 und Q 4 s gilt.

Jeder Diffusionsbereich, d. h. Source- und der Drainbereich, für jeden der Transistoren Q 1-Q 4 sowie Q 3 s und Q 4 s ist durch einen Bereich 9 mit geringer Verunreinigungskonzentration gebildet. Dieser ist auf der Seite benachbart zum jeweiligen Gatebereich ausgebildet. Ein Bereich 10 hoher Verunreinigungskonzentration ist von jedem Gatebereich durch einen zugehörigen Bereich 9 geringer Verunreinigungskonzentration getrennt. Die letzteren Bereiche sind z. B. durch Ionenimplantation gebildet, wobei die Gateelektroden als Masken dienen. Die Bereiche hoher Verunreinigungskonzentration werden ausgebildet, nachdem Seitenwälle aus SiO₂ zu beiden Seiten der Gateelektroden durch eine bekannte Technik hergestellt worden sind, durch Ionenimplantation von Verunreinigungen vom N-Typ in hoher Konzentration hergestellt, wobei die Weitenwälle als Masken dienen. Außerdem wird Verunreinigungsdotierung, z. B. aus den ersten polykristallinen Siliziumschichten 8 A, angewandt.

In Fig. 4A geben Bezugszeichen C 1, C 2 und C 3 elektrische Kontakte an, die den in Fig. 3 entsprechend gekennzeichneten Kontaktstellen entsprechen. Die Kontakte C 1 und C 2 sind Ohmsche Kontakte, die Verlängerung an den beiden Enden der Gateelektrode des Transistors Q 1 mit den Diffusionsbereichen d 2 b bzw. d 4 b zu einer Seite der Transistoren Q 2 bzw. Q 4 verbinden. Der Kontakt C 3 ist ein Ohmscher Kontakt, der ein Ende der Gateelektrode des Transistors Q 2 mit den Diffusionsbereichen d 1 b bzw. d 3 b auf einer jeweiligen Seite der Transistoren Q 1 bzw. Q 3 verbindet.

Anschließend wird die gesamte Oberfläche einschließlich der Oberflächen der Gateelektroden 8 mit einer ersten Zwischenschicht-Isolierschicht 11 abgedeckt, die beim Ausführungsbeispiel durch eine SiO₂-Schicht gebildet ist, die z. B. durch CVD (Chemical Vapour Deposition) hergestellt ist.

In der Zwischenschicht-Isolierschicht 11 werden Kontaktfenster an vorgegebenen Stellen ausgespart, wie dies in Fig. 4B dargestellt ist, um Kontakte C 4-C 7 auszubilden, die auch in Fig. 3 dargestellt sind. Es wird eine Masseschicht 12 gebildet, die die Diffusionsbereiche d 1 a und d 1 b zu einer Seite der Transistoren Q 1 und Q 2 über Kontaktstellen C 4 bzw. C 5 kontaktiert. Außerdem werden erste Verdrahtungsschichten 1 und 2 hergestellt, die über Kontaktstellen C 6 und C 7 die Diffusionsbereiche d 3 a bzw. d 4 a auf einer Seiter der Transistoren Q 3 bzw. Q 4 kontaktieren und zu den Bitleitungen DL bzw. führen. Sie erstrecken sich bis über die Gatebereiche der Transistoren Q 3 x bzw. Q 4. Die Masseschichten 12 und die ersten Verdrahtungsschichten 1 und 2 sind durch eine zweite polykristalline Siliziumschicht 13 A gebildet. Diese kann ebenfalls als sogenannte Policid-Struktur ausgebildet sein. Insbesondere kann sie als laminierte Struktur aus einer polykristallinen Siliziumschicht 13 A mit einer metallischen Silicidschicht 13 B darauf ausgebildet sein. Die Policidschicht wird über die gesamte Oberfläche aufgebracht und dann selektiv geätzt, z. B. durch RIE, so daß die Masseschicht 12 und die ersten Verdrahtungsschichten 1 und 2 gleichzeitig hergestellt werden.

Auf der gesamten Fläche wird nun, wie in Fig. 5A dargestellt, eine zweite Zwischenschicht-Isolierschicht 14 ausgebildet, die beim Ausführungsbeispiel eine durch CVD hergestellte SiO₂-Schicht ist. In dieser Schicht werden, wie in Fig. 4C dargestellt, Kontaktfenster ausgespart, die durch die beiden Zwischenschicht-Isolierschichten 11 und 14 gehen, um Kontakte C 22 und C 33 (siehe ebenfalls Fig. 3) an Positionen oberhalb der Elektroden 8 der Transistoren Q 1 bzw. Q 2 herzustellen. Durch z. B. CVD wird eine dritte polykristalline Siliziumschicht 15 auf der gesamten Oberfläche einschließlich der Fläche der Kontaktfenster aufgebracht, und diese Schicht wird so behandelt, daß sich ein Muster mit einer Verdrahtungsschicht 16 ausbildet, das Widerstände R 1 und R 2 von hohem Widerstandswert und außerdem einen Spannungsversorgungsanschluß Vcc bildet. Durch ein CVD-Verfahren bei verringertem Druck wird eine Siliziumnitridschicht, d. h. eine Si₃N₄-Schicht, aufgebracht, die eine Isolierschicht 27 über der Verdrahtungsschicht 16 bildet, wie dies in Fig. 5B dargestellt ist.

Die mit den Gateelektroden der Transistoren Q 1 und Q 2 über die Kontaktstellen C 22 bzw. C 33 verbundene Verdrahtungsschicht 16 kontaktiert auch die Bereiche d 3 b bzw. d 4 b der Transistoren Q 3 bzw. Q 4 in Kontaktstellen C 2 bzw. C 3. Auf der Isolierschicht 27 wird mit einer Dicke von etwa 500 nm eine erste Silikatglasschicht, z. B. eine Arsen-Silikatglasschicht 28, aufgebracht, die in Fig. 2 dargestellt ist. In dieser werden Kontaktfenster für Kontaktstellen C 8 und C 9 ausgebildet, die in Fig. 3 dargestellt sind, und zwar oberhalb der fortgesetzten Enden der ersten Verdrahtungsschichten 1 und 2 über den Transistoren Q 3 s bzw. Q 4. Um die Oberfläche einzuebnen, wird die Silikatglasschicht 28 anschließend einem Wärmeprozeß unterworfen, z. B. einer Rückfließbehandlung. In den Kontaktfenstern werden beide Verdrahtungsschichten 3 und 4 für die Kontaktstellen Q 8 und Q 9 mit den ersten Verdrahtungsschichten 1 bzw. 2 ausgebildet. Die zweiten Verdrahtungsschichten 3 und 4 werden beim Ausführungsbeispiel durch eine Barrieremetallschicht 29 aus z. B. einer laminierten Struktur einer Ti-Schicht und einer Tin-Schicht mit einer Dicke von 100 nm und durch eine Aluminiumschicht 30 gebildet, die darauf mit einer Dicke von 400 nm durch Aufdampfen, Sputtern oder dergleichen aufgebracht wird. Anschließend wird die erste Metallschicht 29 in ein gewünschtes Muster geätzt.

Die zweiten Verdrahtungsschichten 3 und 4 erstrecken sich in entgegengesetzten Richtungen parallel zu den Bitleitungen, die allerdings noch nicht hergestellt sind. Beim dargestellten Ausführungsbeispiel fällt die Kontaktstelle C 4 von oben betrachtet mit der Kontaktstelle C 22 zusammen.

Nun wird eine Bedeckung 31 aus Si₃N₄ durch ein Plasma-CVD-Verfahren aufgebracht, um die Spannungsfestigkeit zu erhöhen. Es folgt eine zweite Silikatglasschicht 32, z. B. aus einem Phosphorsilikatglas, mit einer Dicke von z. B. 600 nm.

In der zweiten Silikatglasschicht 32 und der darunterliegenden Bedeckungsschicht 31 werden Fenster für Kontaktstellen C 10 und C 11 zwischen den zweiten Verdrahtungsschichten 3 bzw. 4 und den Bitleitungen DL bzw. hergestellt. Eine zweite Metallschicht wird so aufgebracht, daß sie auch das Innere der Kontaktierungsfenster beschichtet. Sie besteht aus einer Barrieremetallschicht 33, im Beispielsfall einer Ti-Schicht von etwa 100 nm und einer Aluminiumschicht 34 einer Dicke von 900 nm. Die Schicht wird durch selektives Ätzen oder dergleichen mit einem vorgegebenen Muster versehen, wodurch die in Fig. 1 dargestellten Bitleitungen DL und gebildet sind. Schließlich wird noch durch ein Plasma-CVD-Verfahren eine Oberflächenschutzschicht 35 mit einer Dicke von etwa 750 nm aufgebracht. Dadurch ist der S-RAM mit dem Ersatzschaltbild gemäß Fig. 3 hergestellt.

Beim vorstehend erläuterten Ausführungsbeispiel wurden MIS-Transistoren vom N-Kanaltyp verwendet. Werden solche vom P-Kanaltyp eingesetzt, müssen die Leitfähigkeitstypen anderer Schichten entsprechend geändert werden.

Auch andere übliche Modifizierungen des Aufbaus oder der Herstellschritte sind ohne weiteres möglich. Wichtig ist aber, daß die Verbindungen zwischen den Diffusionsbereichen der Zugriffstransistoren und den Bitleitungen durch zwei Verdrahtungsschichten hergestellt werden, von denen sich die zweiten Schichten für benachbarte Transistoren in entgegengesetzten Richtungen erstrecken.

Wie oben beschrieben, weist die Verdrahtungsstruktur z. B. drei polykristalline Siliziumschichten auf. Das Verwenden der vorstehend genannten ersten und zweiten Verdrahtungsschichten hat zur Folge, daß in jeder der Verdrahtungsschichten nur geringe Stufenhöhen auftreten, wodurch die Gefahr von Leitungsbruch beseitigt ist und damit die Zuverlässigkeit der Speicher verbessert ist. Dadurch, daß sich die ersten Verdrahtungsschichten 1 und 2 und insbesondere die zweiten Verdrahtungsschichten 3 und 4 in jeweils entgegengesetzten Richtungen erstrecken und daß darüber hinaus die ersten Verdrahtungsschichten 1 und 2 bis über die Gateelektroden reichen und sie dort mit den zweiten Verdrahtungsschichten 3 bzw. 4 verbunden sind, verringert sich der Platzanspruch für die Verdrahtung, wodurch der Abstand zwischen den Bitleitungen DL und erheblich verringert werden kann, was ein Erhöhen der Packungsdichte ermöglicht und die Zuverlässigkeit des Bauteils noch weiter verbessert.

Claims (8)

1. Statischer RAM mit einer Speicherzelle mit einer Flipflopschaltung mit einem Paar von Treibertransistoren (Q 1, Q 2) und einem Paar von Zugriffstransistoren (Q 3, Q 4), welch letztere an jeweils eine Bitleitung (DL, angeschlossen sind, gekennzeichnet durch

• - ein paar erster Verdrahtungsschichten (1, 2), die mit Diffusionsbereichen (d 3 a, d 4 a) des Paars von Zugriffstransistoren (Q 3, Q 4) verbunden sind und sich bis in Lagen über den Gateelektroden der Zugriffstransistoren erstrecken, und
• - ein Paar zweiter Verdrahtungsschichten (3, 4), die mit einer jeweiligen ersten Verdrahtungsschicht über einer jeweiligen Gateelektrode eines Zugriffstransistors verbunden sind und die in entgegengesetzten Richtungen parallel zu den Bitleitungen (DL, herausgeführt sind und diese kontaktieren.

2. Statischer RAM nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Verdrahtungsschichten (1, 2) sich bis über die jeweilige Gateelektrode eines Paars von Zugriffstransistoren (Q 3 s, Q 4 s) in einer benachbarten Speicherzelle erstrecken.

3. Statischer RAM nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die ersten Verdrahtungsschichten (1, 2) aus Schichten (13 A, 13 B) bestehen, die eine polykristalline Siliziumschicht (13 A) aufweisen.

4. Statischer RAM nach einem der Ansprüche 1-3, dadurch gekennzeichnet, daß die zweiten Verdrahtungsschichten (3, 4) aus einer Metallschichtstruktur (29, 30) bestehen.

5. Statischer RAM nach einem der Ansprüche 1-4, dadurch gekennzeichnet, daß die Diffusionsbereiche (d 3 a, d 4 a) des Paars von Zugriffstransistoren (Q 3, Q 4), die mit den ersten Verdrahtungsschichten (1, 2) verbunden sind, gemeinsam mit Diffusionsbereichen eines Paars von Zugriffstransistoren (Q 3 s, Q 4 s) in einer benachbarten Speicherzelle ausgebildet sind.

6. Statischer RAM nach einem der Ansprüche 1-5, dadurch gekennzeichnet, daß eine jeweilige erste Verdrahtungsschicht (1, 2) mit einer jeweils zugehörigen zweiten Verdrahtungsschicht (3, 4) über eine Barrieremetallschicht (29) verbunden ist.

7. Statischer RAM nach einem der Ansprüche 1-6, dadurch gekennzeichnet, daß jede zweite Verdrahtungsschicht (3, 4) und die zugehörige Bitleitung (DL, über eine Barrieremetallschicht (33) miteinander verbunden sind.

8. Statischer RAM nach einem der Ansprüche 1-7, dadurch gekennzeichnet, daß er fünf leitende Schichten aufweist, wobei

• - die Gateelektroden des Paars von Invertertransistoren (Q 1, Q 2) und die Gateelektroden des Paars von Zugriffstransistoren (Q 3, Q 4) einer jeden Flipflopschaltung einer Speicherzelle durch Verdrahten in einer ersten Schicht (8 A) gebildet sind,
• - die ersten Verdrahtungsschichten (1, 2) durch Verdrahten in einer zweiten Schicht (13 A) gebildet sind,
• - Widerstände (R 1, R 2) für die Flipflopschaltung durch Verdrahten in einer dritten Schicht (15) gebildet sind,
• - die zweiten Verdrahtungsschichten (3, 4) durch Verdrahten in einer vierten Schicht (29, 30) gebildet sind und
• - die Bitleitungen (DL, durch Verdrahten in einer fünften Schicht (33, 34) gebildet sind.