DE3917945C2

DE3917945C2 - Schaltung zum Erzeugen eines Betriebsartauswahlsignals

Info

Publication number: DE3917945C2
Application number: DE3917945A
Authority: DE
Inventors: Jung-Dal Choi; Hyung-Kyu Yim; Jae-Young Do; Jin-Ki Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1988-07-18
Filing date: 1989-06-01
Publication date: 1994-08-18
Anticipated expiration: 2009-06-02
Also published as: US5015886A; KR910005615B1; NL193258C; FR2634299B1; DE3917945A1; KR900002574A; FR2634299A1; GB2221072B; JP2551659B2; GB2221072A; GB8916398D0; NL193258B; JPH0247575A; NL8901533A

Description

Die vorliegende Erfindung betrifft eine Schaltung gemäß dem Oberbegriff des Anspruchs 1.

Eine derartige Schaltung ist aus der DE 32 32 215 A1 bekannt. Die DE 32 32 215 A1 beschreibt eine Halbleiterschaltung, bei der zwischen einem normalen Betrieb und einem Testbetrieb umgeschaltet werden kann. Während des Testbetriebs können mehrere Testschaltungen angesprochen werden, mittels derer die Halbleiterschaltung auf unterschiedliche Funktionen überprüft werden kann. Das Umschalten zwischen Normal- und Testbetrieb erfolgt dabei entweder durch Ansteuern eines zusätzlich vorhandenen Umschaltpins oder in Antwort auf eine bestimmte, an die Datenleitungen des Speicherteils der Halbleiterschaltung angelegte Signalkombination. Sobald der Testbetrieb ausgewählt wurde, kann über die normalen Adreßleitungen des Speicherteils eine von mehreren Testschaltungen individuell angesprochen werden. Die Schaltung kann dadurch gezielt getestet werden.

Ein Nachteil der in der DE 32 32 215 A1 beschriebenen Schaltung besteht darin, daß durch einfache Betätigung des externen Testpins oder durch Anlegen einer bestimmten Datenkombination an die Datenleitungen der Testbetrieb für jeden Benutzer zugänglich ist. Wurde der Testbetrieb aktiviert, so kann über die gleichen Adreßleitungen, die dem Benutzer zum Ansteuern des Speichers zur Verfügung stehen, jeder der vorgesehenen Tests durchgeführt werden.

Aus der US 4 701 916 und der EP 02 09 982 A2 sind Halbleiterschaltkreise bekannt, bei denen die vorhandenen Register zu Testzwecken so umgestellt werden können, daß sie bestimmte für das Testen des Halbleiterbausteins notwendige Funktionen ausüben. Die Register werden dazu beispielsweise alle in Reihe geschaltet, wodurch eine Funktionsüberprüfung der Register selbst ermöglicht wird. Andere Konfigurationen zu Testzwecken bestehen beispielsweise darin, die Register zu zyklischen Schiebeketten zu verschalten, wodurch ein vorher eingegebenes Binärmuster als zyklischer Code weitergeschoben und ständig verändert werden kann, was beispielsweise zum Testen des Speicherteils sinnvoll sein kann. Eine weitere vorgesehene Funktion ist das Einfrieren bestimmter Binärwörter in den Registern. Welche der gewünschten Funktionen für den Testbetrieb eingestellt werden soll, wird durch Anlegen bestimmter Befehlssignale durch Aktivierung entsprechender Befehlsleitungen bestimmt. Damit betreffen die EP 02 09 982 A2 und die US 4 701 916 keine Schaltungen, bei denen erst durch Eingeben eines bestimmten Berechtigungscodes ein Testbetrieb ausgeführt werden kann. Vielmehr beschreiben beide Entgegenhaltungen lediglich, wie bei Schaltungen, die mehrere Betriebsarten aufweisen, eine bestimmte, durch Aktivierung einer entsprechenden frei zugänglichen Befehlsleitung ausgewählte Betriebsart durch spezielles Konfigurieren der Register realisiert werden kann.

Bei Halbleiterspeichern ist man immer mehr bestrebt, hohe Integration und hohe Betriebssicherheit zu erhalten. Ein Halbleiterchip enthält daher Schaltkreise zum Messen ver schiedener elektrischer Eigenschaften des Chips bzw. zur Durchführung verschiedener Testmoden, einschließlich eines normalen Lese/Schreib-Modus. Eine derartige spezielle Modus schaltung ist derart ausgebildet, daß sie beim normalen Lese/Schreib-Betrieb nicht in Funktion ist. Hierdurch wird gewährleistet, daß die Innenseite des Chips bzw. Mikro bausteins nicht beeinflußt wird. Gewöhnlich dient die spe zielle Modusschaltung als Puffer beim Zuführen eines Signals zur Innenseite des Chips bei einer Spannung, welche eine extern angelegte Spannung überschreitet. Auch kann die Modus schaltung eine Sensorschaltung beinhalten, welche zum Betrieb der speziellen Modusschaltung ein Signal erzeugt, während die Funktion der normalen Lese/Schreib-Modusschaltung unterbrochen ist. Bei einer herkömmlichen Halbleitereinrich tung mit Testbetrieb zur Bewertung der Eigenschaften des Chips bzw. Mikrobausteins und anderer spezieller Betriebs arten, zusammen mit dem normalen Lese/Schreib-Betrieb, er folgt die Betriebswahl mit Hilfe eines speziell zubereiteten Blocks (PAD-Einrichtung) oder durch eine zusätzliche Hoch spannungssensorschaltung zu einem Adresse-Steuerblock.

Ein derartiger speziell zubereiteter Block wird dem Block hinzugefügt, der für den normalen Lese/Schreib-Betrieb ver wendet wird, und er wird ferner mit einer Spannungsquelle ausgestattet für die Wahl des speziellen Betriebs. Wenn an dererseits eine Hochspannungssensorschaltung verwendet wird, wird die Hochspannung (12-14 V) an den Adresse/Steuerblock gelegt, der mit der Hochspannungssensorschaltung verbunden ist. Diese arbeitet dann so, daß der spezielle Betrieb aus gewählt wird.

Hierbei ergibt sich bei Verwendung des speziell zubereiteten Blockes die Schwierigkeit, daß für jede spezielle Betriebs art jeweils getrennte Blöcke erforderlich sind, wodurch die Chip- bzw. Mikrobausteingröße sich erhöht. Beim Zusammenbau ergibt sich ferner die Schwierigkeit, daß die speziell zube reiteten Blöcke häufig nicht verbunden sind, so daß ein Aus setzen des Testbetriebs sich ergibt oder die Anzahl der Baugruppenanschlußstifte erhöht werden muß. Bei Verwendung der Hochspannungssensorschaltung ergibt sich die Schwierig keit, daß eine getrennte Hochspannungsquelle erforderlich ist.

Aufgabe der Erfindung ist es, eine Schaltung anzugeben, die es ermöglicht, bei einer Halbleiterschaltung, die mehrere Betriebsarten aufweist, eine dieser Betriebsarten gezielt auswählen zu können, wobei nur bestimmten berechtigten Anwendern die Auswahl ermöglicht sein soll und diese Berechtigung jederzeit beliebig veränderbar sein soll.

Diese Aufgabe wird in erfindungsgemäßer Weise durch die Merkmale des Anspruchs 1 gelöst.

Der Vorteil der erfindungsgemäßen Schaltung besteht einerseits in der Möglichkeit, die für die Berechtigung der einzelnen Betriebsarten notwendigen einzugebenden Codes durch Programmieren beliebig verändern zu können und andererseits in der mit geringem Aufwand erreichten hohen Kombinationsvielfalt der Codes. Dadurch, daß die Betriebsarten nur nach Eingeben von mehreren individuellen Codes in der richtigen Reihenfolge einstellbar sind, ist ein hoher Sicherheitsstandard gegenüber unbefugter Benutzung der jeweiligen Betriebsart gewährleistet. Eine besonders kritische Benutzungsart, die bei bestimmten Anwendungsfällen nur ausgewählten Personen vorbehalten sein sollte, ist das Auslesen und Verändern der Speicherinhalte.

Im folgenden werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild für ein Ausführungsbeispiel der Erfindung;

Fig. 2 eine Ausführungsform einer einzelnen Code erkennungsschaltung, welche bei der Erfindung zur Anwendung kommt;

Fig. 3 eine Ausführungsform für eine Folgeerkennungs schaltung, welche bei der Erfindung zur Anwendung kommt;

Fig. 4 eine bevorzugte Ausführungsform einer Schaltung eines Schieberegisters, welches in der Fig. 3 gezeigt ist; und

Fig. 5 ein Zeitdiagramm zur Erläuterung der Betriebs abläufe in der erfindungsgemäßen Schaltung.

Die in der Fig. 1 dargestellte programmierbare Folgecode erkennungsschaltung enthält eine Schaltung zum Erkennen individueller Codes (Einzelcodeerkennungsschaltung) 10 und eine Schaltung zum Erkennen einer Codesequenz (Folgeerkennungsschaltung) 20 zur Erkennung der Folge, welche für Einzelcodes gegeben ist, die durch Kombination von Eingangssignalen IP1-IPn erhalten werden. Die Einzel codeerkennungsschaltung 10 decodiert durch einfache Kombi nation einer Logikschaltung die Eingangssignale IP1-IPn und ihre invertierten Signale - welche über einen Ein gangspuffer (nicht dargestellt) zugeführt werden oder durch Kombination programmierbarer Elemente (nicht dargestellt) erzeugt werden, und liefert aufeinanderfolgend Ausgangs signale, die dem jeweiligen Einzelcode entsprechen. Die Fol geerkennungsschaltung 20 empfängt die Ausgangssignale der Einzelcodeerkennungsschaltung 10, so daß sie die Folge für die Einzelcodes erkennt.

Gemäß Fig. 2 enthält die Einzelcodeerkennungsschaltung 10 mehrere Inverter (I1-In), mehrere NOR-Schaltungen (NO1-NOm), mehrere Pufferschaltungen (BUF1-BUFm), die jeweils zwei in Reihe geschaltete Inverter aufweisen, wobei jeder Eingang der Pufferschaltung mit dem jeweiligen Ausgang der NOR-Schaltungen (NO1-NOm) verbunden wird. Die Einzelcode erkennungsschaltung 10 ist so programmiert, daß sie Code erkennungssignale (Q1-Qm) mit logisch hohem Zustand abgibt bei Erkennung der Einzelcodes, welche durch Kombination der Eingangssignale (IP1-IPn) erhalten werden. Die Einzelcode erkennungsschaltung 10 kombiniert die Eingangssignale (IP1-IPn), welche über eine nicht näher dargestellte Ein gangspufferschaltung eingegeben werden oder durch Kombination nicht näher dargestellter programmierbarer Elemente erzeugt sind, und liefert aufeinanderfolgend die Codeerkennungs signale (Q1, Q2,...Qm) entsprechend dem programmierten Zu stand. Insbesondere, wenn die Eingangssignale (IP1-IPn) in Abhängigkeit vom programmierten Zustand aufeinanderfolgend eingegeben werden, werden mit Hilfe der NOR-Schaltungen (NO1-NOm) und der Pufferschaltungen (BUF1-BUFm) aufeinander folgend die Codeerkennungssignale (Q1-Qm) mit logisch hohem Zustand erzeugt. Die Einzelcodeerkennungsschaltung 10 kann durch eine andere logische Schaltung in Abhängigkeit vom programmierten Zustand ersetzt sein.

Wie die Fig. 3 zeigt, besitzt eine bevorzugte Ausführungs form der Folgeerkennungsschaltung mehrere Schieberegister (SR1-SRm) und mehrere decodierende logische Schaltungen (DL1-DLm-1), die jeweils zwischen die Schieberegister ge schaltet sind. Die Anzahl (m) der Schieberegister (SR1-SRm) ist die gleiche wie die der Einzelcodes, welche durch Kombi nation der der Einzelcodeerkennungsschaltung 10 zugeführten Eingangssignale (IP1-IPn) erhalten werden. Dem ersten Schie beregister (SR1) ist eine Eingangspufferschaltung (IBUF) vorgeschaltet, die zwei in Reihe geschaltete Inverter auf weist. Dem "m"ten Schieberegister (SRm) ist eine Ausgangs pufferschaltung (OBUF) nachgeschaltet, die in der gleichen Weise aufgebaut ist wie die Eingangspufferschaltung (IBUF).

Die Ausgangsklemme der Ausgangspufferschaltung (OBUF) ist mit einer Verriegelungsschaltung (LC), bestehend aus zwei NOR-Schaltungen verbunden.

Die Schieberegister (SR1-SRm) empfangen entweder ein Aus gangssignal des der Eingangspufferschaltung (IBUF) oder ein Ausgangssignal der vorgeschalteten decodierenden logischen Schaltkreise (DL1-DLm-1) und liefern Verschiebedaten (SD1-SDm), die von einem Verriegelungssignal (LATCH) und Taktsignalen Φ und abhängen. Die decodierenden Logik schaltungen (DL1-DLm-1) enthalten jeweils Verschiebedaten inverter (SDI) zum Invertieren der Verschiebedatenausgänge der vorgeschalteten Schieberegister, einen Codeerkennungs signalinverter (CRSI) zum Invertieren der jeweiligen Code erkennungssignale (Q2-Qm) der Einzelcodeerkennungsschaltung 10 und NOR-Gatter (NORG) zur NOR-Verknüpfung der jeweiligen Ausgangssignale der Codeerkennungssignalinverter (CRSI). Die Verriegelungsschaltung (LC) enthält obere und untere NOR-Schaltungen. Eine Eingangsklemme der oberen NOR-Schal tung ist mit der Ausgangsklemme der Ausgangspufferschaltung (OBUF) verbunden, während eine Eingangsklemme der unteren NOR-Schaltung mit dem invertierten Verriegelungssignal verbunden ist. Die anderen Eingangsklemmen sind kreuzweise mit den jeweiligen Ausgangsklemmen der NOR-Schal tungen verbunden.

Die Folgeerkennungsschaltung 20 der Fig. 3 arbeitet wie folgt. Die Codeerkennungssignale (Q1-Qm) mit logisch hohem Zustand, welche nacheinander von der Einzelcodeerkennungs schaltung 10 geliefert werden, werden zur Eingangspuffer schaltung (IBUF) und zu den decodierenden Logikschaltungen (DL1-DLm-1) weitergeleitet. Ferner wird das Verriegelungs signal mit logisch hohem Zustand, welches von einem externen Taktgeber erzeugt wird, und zwei Taktgebersignale Φ und gemeinsam allen Schieberegistern (SR1-SRm) zugeleitet, wäh rend ein invertiertes Verriegelungssignal mit logisch niedrigem Zustand, d. h. mit entgegengesetztem logischen Zustand zu dem Verriegelungssignal (LATCH) der Verriege lungsschaltung (LC) zugeleitet wird. Folglich wird ein erstes Codeerkennungssignal (Q1) mit logisch hohem Zustand von der Einzelcodeerkennungsschaltung 10 dem ersten Schie beregister (SR1) über die Eingangspufferschaltung (IBUF) zu geleitet.

Beim Empfang des ersten Signals mit hohem Zustand liefert das erste Schieberegister (SR1) ein erstes Verschiebungs signal (SD1) mit logisch hohem Zustand entsprechend dem Ver riegelungssignal (LATCH) mit logisch hohem Zustand und den zueinander invertierten Taktsignalen Φ und . Das erste Verschiebesignal (SD1) und ein zweites Codeerkennungssignal (Q2), welches von der Einzelcodeerkennungsschaltung 10 ge liefert wird, werden als Signale mit logisch niedrigem Zu stand über den Verschiebedateninverter (SD1) und den Code erkennungssignalinverter (CRSI) dem NOR-Gatter (NORG) zuge leitet, und dieses liefert ein Signal mit logisch hohem Zu stand. Beim Empfang des Signals mit logisch hohem Zustand arbeitet das zweite Schieberegister (SR2) in der gleichen Weise wie das erste Schieberegister (SR1) und liefert ein zweites Verschiebesignal (SD2) mit logisch hohem Zustand. Diese Vorgänge setzen sich entlang der Schieberegisterkette fort, und das "m"te Schieberegister (SRm) liefert das "m" te Verschiebesignal (SDm). Das "m" te Verschiebesignal (SDm) mit logisch hohem Zustand wird über die Ausgangs pufferschaltung (OBUF) einer Eingangsklemme der oberen NOR-Schaltung mit hohem Zustand zugeleitet. Ferner wird das negative Verriegelungssignal mit logisch niedrigem Zustand der einen Eingangsklemme der unteren NOR-Schaltung zugeleitet. Die andere Eingangsklemme der oberen NOR-Schal tung empfängt ein Signal mit logisch niedrigem Zustand, da die Verriegelungsschaltung (LC) im vorherigen Zustand ein Signal mit logisch niedrigem Zustand abgibt. Demzufolge erzeugt die obere NOR-Schaltung ein Ausgangssignal mit logisch niedrigem Zustand, welches der anderen Eingangsklemme der unteren NOR-Schaltung zugeleitet wird. Diese erzeugt ein Ausgangssignal mit logisch hohem Zustand zur Betätigung der speziellen Betriebsart.

Gemäß Fig. 4 enthält jedes Schieberegister (SR1-SRm) eine Eingangsklemme 22 zum Empfang des Ausgangssignals der Ein gangspufferschaltung (IBUF) oder eines Ausgangssignals der jeweiligen decodierenden Logikschaltungen (DL1-DLm-1). Fer ner enthält jedes Schieberegister eine Ausgangsklemme 40 zur Übertragung der Verschiebedaten bzw. Verschiebesignale (SD1-SDm) zur nächsten decodierenden Logikschaltung (DL1-DLm-1) bzw. zur Ausgangspufferschaltung (OBUF). Ferner enthält jedes Schieberegister mehrere MOS-Transistoren T1-T4, deren Drain-Source-Strompfade in Reihe geschaltet sind zwischen die Eingangsklemme 22 und die Ausgangsklemme 40. Über die jeweiligen Gate-Elektroden wird eines der Takt signale Φ und empfangen. NAND-Schaltungen 24, 32 besitzen zwei Eingangsklemmen, von denen jeweils eine mit einem ersten Knotenpunkt 28 und einem dritten Knotenpunkt 36 ver bunden sind, und die jeweiligen anderen Eingangsklemmen ge meinsam das Verriegelungssignal (LATCH) empfangen. Ferner enthält die jeweilige Schieberegisterschaltung Inverter 26 und 34, deren Eingangsklemmen mit den Ausgangsklemmen der NAND-Schaltungen verbunden sind und deren Ausgangsklemmen mit zweiten und vierten Knotenpunkten 30 und 38 verbunden sind.

Die Betriebsweise des in Fig. 4 dargestellten Schiebe registers SR1 wird im folgenden erläutert. Es wird angenom men, daß das Signal, welches von einer der decodierenden Logikschaltung (DL1-DLm-1) oder der Eingangspufferschaltung (IBUF) geliefert wird, über die Eingangsklemme 22 mit logisch hohem Zustand zugeführt wird, und daß das Verriegelungs signal (LATCH) ebenfalls in logisch hohem Zustand zugeleitet wird. Wenn in diesem Fall das invertierte Taktsignal Φ mit logisch niedrigem Zustand dem Gate-Elektroden des ersten und vierten MOS-Transistors T1, T4 zugeleitet wird und das Taktsignal Φ mit logisch hohem Zustand den Gate-Elektroden der zweiten und dritten MOS-Transistoren T2, T3 zugeleitet wird, werden die ersten und vierten MOS-Transistoren T1, T4 ausgeschaltet, während die zweiten und dritten MOS-Transisto ren T2, T3 eingeschaltet werden. Folglich kommen die ersten bis vierten Knotenpunkte 28, 30, 36, 38 auf logisch niedrigen Zustand, und die Ausgangsklemme 40 liefert somit ein Aus gangssignal mit logisch niedrigem Zustand. Wenn daraufhin das Taktsignal Φ in den logisch niedrigen Zustand kommt und das invertierte Taktsignal in den logisch hohen Zustand kommt, werden die ersten und vierten MOS-Transistoren T1, T4 eingeschaltet, während die zweiten und dritten MOS-Transisto ren T2, T3 ausgeschaltet werden. Damit wird das über die Eingangsklemme 22 eingegebene Signal mit logisch hohem Zu stand über den ersten MOS-Transistor T1 übertragen, und der erste Knotenpunkt 28 kommt in den logisch hohen Zustand. Da der zweite MOS-Transistor T2 ausgeschaltet ist, kommt der zweite Knotenpunkt 30 über die NAND-Schaltung 24 und den Inverter 26 in den logisch hohen Zustand, da der erste Kno tenpunkt 28 und das Verriegelungssignal (LATCH) ebenfalls in logisch hohem Zustand sich befinden. Da der dritte MOS- Transistor T3 den ausgeschalteten Zustand beibehält, ver bleiben die dritten und vierten Knotenpunkte 36, 38 in logisch niedrigem Zustand, und somit wird an der Ausgangsklemme 40 ein Ausgangssignal mit logisch niedrigem Zustand geliefert.

Wenn daraufhin das über die Eingangsklemme 22 gelieferte Signal einen logisch niedrigen Zustand, das Taktsignal Φ einen logisch hohen Zustand und das invertierte Taktsignal einen logisch niedrigen Zustand haben, werden die ersten und vierten MOS-Transistoren T1, T4 ausgeschaltet und die zweiten und dritten MOS-Transistoren T2, T3 eingeschaltet. In diesem Fall wird das logisch hohe Signal des zweiten Knotenpunktes 30 durch Kombination des zweiten MOS-Transi stors T2 der NAND-Schaltung 24 und des Inverters 26 zurück gesetzt, und es wird dann auf den dritten Knotenpunkt 36 über den dritten MOS-Transistor T3 übertragen. Während der vierte MOS-Transistor T4 im ausgeschalteten Zustand sich be findet, kommt der vierte Knotenpunkt 38 über die NAND-Schal tung 32 und die NOR-Schaltung 24 in den logisch hohen Zu stand, da der dritte Knotenpunkt 36 und das Verriegelungs signal (LATCH) sich im logisch hohen Zustand befindet. Folg lich wird von der Ausgangsklemme 40 ein Verschiebesignal (SD) mit logisch hohem Zustand geliefert. In der Zwischenzeit empfangen die ersten und dritten Knotenpunkte 28, 36 Signale mit logisch hohem Zustand von den zweiten und vierten Knoten punkten 30, 38 über die zweiten und vierten MOS-Transistoren T2, T4 und behalten dabei den logisch hohen Zustand jeweils bei.

Wenn daraufhin das Taktsignal Φ in den logisch niedrigen Zustand kommt und das invertierte Taktsignal in den logisch hohen Zustand kommt, werden die ersten und vierten MOS-Transistoren T1, T4 eingeschaltet, und die zweiten und dritten MOS-Transistoren T2, T3 werden ausgeschaltet. Es wird dann über den ersten MOS-Transistor T1 das Signal mit logisch niedrigem Zustand auf den ersten Knotenpunkt 28 übertragen. Während der zweite MOS-Transistor T2 ausgeschal tet ist, kommt der zweite Knotenpunkt 30 über die NAND-Schal tung 24 und den Inverter 26 in den logisch niedrigen Zustand, da der erste Knotenpunkt 28 logisch niedrigen Zustand hat und das Verriegelungssignal (LATCH) logisch hohen Zustand hat. Da jedoch die Signale des dritten Knotenpunktes und das Verriegelungssignal (LATCH) logisch hohen Zustand haben, ist der vierte Knotenpunkt 38 über die NAND-Schaltung 32 und den Inverter 34 in logisch hohem Zustand, und an der Aus gangsklemme 40 wird ein Verschiebesignal (SD) mit logisch hohem Zustand geliefert. Da ferner der vierte MOS-Transistor T4 eingeschaltet ist, wird das Signal des dritten Knoten punktes 36 übertragen und im vierten Knotenpunkt 38 verrie gelt. Hierbei wird der hohe Zustand beibehalten. Wenn dann das Taktsignal Φ logisch hoch wird und das invertierte Takt signal logisch niedrig wird, werden die ersten und vierten MOS-Transistoren T1, T4 ausgeschaltet und die zweiten und dritten MOS-Transistoren T2, T3 eingeschaltet, so daß die dritten und vierten Knotenpunkte 36, 38 in logisch niedrigen Zustand kommen und damit an der Ausgangsklemme ein Signal mit logisch niedrigem Zustand geliefert wird.

Die Fig. 5(A) bis 5(H) zeigen ein Beispiel für Zeit diagramme zur Verdeutlichung verschiedener Gesichtspunkte des Betriebs bei der Wahl eines bestimmten Modus bzw. einer bestimmten Betriebsart (z. B. einer Betriebsart P-Modus), wie sie bei der Erfindung durchgeführt wird.

Die Erfindung wird nunmehr im einzelnen erläutert unter Bezugnahme auf die Betriebswellenformen, welche in der Fig. 5 dargestellt sind. Durch einen extern zugeleiteten Taktimpuls wird das Verriegelungssignal (LATCH) mit logisch hohem Zustand einem der Schieberegister (SR1-SRm) zugelei tet, wie es in Fig. 5(C) dargestellt ist. Das invertierte Verriegelungssignal mit logisch niedrigem Zustand wird der Verriegelungsschaltung (LC) zugeleitet, wie es in Fig. 5(D) dargestellt ist. Dann werden die Einzelcodes IP1-IPn aufeinanderfolgend der Einzelcodeerkennungsschaltung 10 zugeleitet, wie es in Fig. 5(A) dargestellt ist. Wenn der erste Code eingegeben ist, wird über die NOR-Schaltung NO1 und die erste Pufferschaltung (BUF1) das erste Ausgangs signal Q1 mit logisch hohem Zustand geliefert, wie es in Fig. 5(B-1) dargestellt ist. Das erste Ausgangssignal Q1 mit logisch hohem Zustand wird in logisch hohem Zustand über die Eingangspufferschaltung (IBUF) der Eingangsklemme 22 des ersten Schieberegisters SR1 zugeleitet. Das Taktsignal Φ wird, wie es in Fig. 5(E) dargestellt ist, den Gate-Elektro den der zweiten und dritten MOS-Transistoren T2, T3 zugelei tet, und das invertierte Taktsignal wird wie es in Fig. 5(F) dargestellt ist, den Gate-Elektroden der ersten und vierten MOS-Transistoren T1, T4 zugeleitet. Die Takt signale Φ, treiben abwechselnd die MOS-Transistoren T1-T4, und das Verriegelungssignal (LATCH) treibt die NAND-Schal tungen 24, 26, so daß das erste Verschiebesignal SD1 über die Ausgangsklemme 40 gebildet wird, wie es in Fig. 5(G-1) dargestellt ist, wenn das Taktsignal Φ bei der Anstiegs flanke ist. Wenn ein zweiter Einzelcode der Einzelcode erkennungsschaltung 10 zugeführt wird, während das erste Verschiebesignal SD1 geliefert wird, wird über die NOR-Schal tung NO2 und die zweite Pufferschaltung (BUF2) das zweite Codeerkennungssignal Q2 in logisch hohem Zustand geliefert, wie es in Fig. 5(B-2) dargestellt ist. Das erste Verschiebe signal SD1 des ersten Schieberegisters SR1 und das zweite Codeerkennungssignal Q2, welches von der zweiten Puffer schaltung (BUF2) der Einzelcodeerkennungsschaltung 10 gelie fert wird, werden dem NOR-Gatter (NORG) in logisch niedrigem Zustand über den Verschiebedateninverter SD1 und den Code signalinverter CRS1 zugeleitet. Das NOR-Gatter (NORG) über trägt dann ein Signal mit hohem Pegel zum zweiten Schiebe register SR2, und das zweite Schieberegister SR2 arbeitet in der gleichen Weise wie das erste Schieberegister SR1, so daß ein zweites Verschiebesignal SD2 mit logisch hohem Zu stand gebildet wird, wie es in Fig. 5(G-2) dargestellt ist, wenn das Taktsignal Φ sich an der Anstiegsflanke der nächsten Periode befindet.

Wenn in diesem Fall das Verschiebesignal SD2 des zweiten Schieberegisters SR2 in logisch hohen Zustand kommt, kommt das Verschiebesignal SD1 des ersten Schieberegisters SR1 in logisch niedrigen Zustand. Daraufhin werden die Betriebs folgen wie oben fortgesetzt und das "m"te Schieberegister SRm erzeugt das "m"te Verschiebesignal SDm, wie es in Fig. 5(G-m) dargestellt ist. Das "m"te Verschiebesignal SDm wird über die Ausgangspufferschaltung (OBUF) der einen Ein gangsklemme der oberen NOR-Schaltung der Verriegelungsschal tung (LC) zugeführt. Einer Eingangsklemme der unteren NOR- Schaltung wird das negative Verriegelungssignal zugeführt, wie es in Fig. 5(D) dargestellt ist, und, da die Verriegelungsschaltung (LC) im vorherigen Zustand ein Signal mit logisch niedrigem Zustand erzeugt, wird in die andere Eingangsklemme der oberen NOR-Schaltung ein Signal mit logisch niedrigem Zustand eingegeben. Die obere NOR-Schal tung liefert ein Signal mit logisch niedrigem Zustand, das der anderen Eingangsklemme der unteren NOR-Schaltung zuge führt wird. Infolgedessen liefert die untere NOR-Schaltung ein Signal mit logisch hohem Zustand für die Wahl der speziellen Betriebsart P-Modus. Ein derartiges Ausgangs signal mit logisch hohem Zustand ist in Fig. 5(H) darge stellt und als Ausgangssignal für die Verriegelungsschal tung (LC) mit "P-Modus" bezeichnet.

Wenn zu diesem Zeitpunkt die speziellen Eingangscodes nicht in einer vorgegebenen Folge eingegeben werden, wird der Aus gang des Schieberegisters nicht verschoben, so daß alle Schieberegister in den Originalzustand zurückgesetzt werden. Dabei wird der gewünschte Betriebszustand bzw. Modus nicht ermöglicht. Aus diesem Grund wird es verständlich, daß die Einzelcodeerkennungsschaltung der Fig. 2 programmierte Logikschaltungen aufweist, so daß der gewünschte Betriebs modus ausgewählt werden kann.

Wie oben erläutert wurde, werden bei der erfindungsgemäßen Schaltung die Einzelcodes durch Kombination der Eingangs signale erkannt, und es wird ermöglicht, den gewünschten Betriebsmodus auszuwählen allein durch die aufeinanderfol gende Eingabe, welche für die erkannten Einzelcodes vorge geben ist, ohne einen zusätzlichen Block oder eine zusätz liche Hochspannungsquelle. Außerdem können bei der erfin dungsgemäßen Schaltung beliebige Betriebsarten ausgewählt werden bis zu einem Maximum (2ⁿ)m, das heißt, eine Gesamt anzahl von Fällen ergibt sich durch die Anzahl der Eingaben und durch die Folgeanordnung, und ferner kann die erfin dungsgemäße Schaltung zur Verhinderung einer bestimmten Betriebsart in einer Halbleitereinrichtung mit mehreren Be triebsarten angewendet werden.

Beispielsweise kann die erfindungsgemäße Schaltung bei ver schiedenen leistungslosen Speicherelementen, wie beispiels weise EPROM, EEPROM usw., verwendet werden, wobei eine nichtautorisierte Modifizierung oder ein nichtautorisiertes Kopieren der gespeicherten Daten verhindert werden kann.

Claims

1. Schaltung zum Erzeugen eines Betriebsartauswahlsignals zum Auswählen einer von mehreren bei einer integrierten Schaltung vorgesehenen Betriebsarten, wobei das Auswahlsignal in Antwort auf einen an einen Eingang der Schaltung eingegebenen Eingangscode erzeugt wird, dadurch gekennzeichnet, daß die Schaltung eine programmierbare Schaltung (10) zum Erkennen von individuellen Codes und eine Schaltung zum Erkennen einer Codesequenz (20) enthält,
der Eingangscode aus mehreren hintereinander eingegebenen Teileingangscodes besteht, die an dem Eingang der Schaltung zum Erkennen von individuellen Codes (10) eingegeben werden, wobei diese Schaltung (10) in Antwort auf individuelle dieser Teileingangscodes jeweils eine von mehreren vorhandenen Codierleitungen (Q₁ bis Q_m) ansteuert,
die Zuordnung, welche Teileingangscodes individuelle Codes sein sollen und welche der Codierleitungen (Q₁ bis Q_m) den einzelnen individuellen Codes zugeordnet sein sollen, durch Programmieren der Schaltung zum Erkennen von individuellen Codes (10) festlegbar ist, und
die Schaltung zum Erkennen einer Codesequenz (20) mit allen Codierleitungen verbunden ist und in Abhängigkeit der zeitlichen Abfolge der Ansteuerung der Codierleitungen (Q₁ bis Q_m) einzelne Betriebsartleitungen (Mode₁ bis Mode_n) zum Aktivieren einer entsprechenden Betriebsart in der integrierten Schaltung ansteuert.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltung zum Erkennen einer Codesequenz (20) mindestens eine Schieberegisterkette enthält, bestehend aus einer Anzahl von Schieberegistern, die der Anzahl der Codierleitungen entspricht, bei der zwischen den einzelnen Registern (SR1_x-SR_m) logische Schaltkreise (DL1_x-DL_m-1), eingefügt sind, wobei die Eingänge der Schieberegister durch die Zustände der Codierleitungen (Q₁ bis Q_m) gesteuert werden, indem eine Codierleitung (Q₁) mit dem Eingang des ersten Schieberegisters der Kette verschaltet ist, die übrigen Codierleitungen (Q₂-Q_m) jeweils über einen der zwischen je zwei Registern liegenden logischen Schaltkreise mit dem Eingang eines der übrigen Register verbunden sind, und wobei der Ausgang des letzten Schieberegisters mit einer Betriebsartleitung verbunden ist, über die eine bestimmte Betriebsart der integrierten Schaltung ausgewählt und aktiviert werden kann, falls die mit den Registern verschalteten Codierleitungen in der Reihenfolge, wie sie mit den Schieberegistern verschaltet sind, nacheinander von der Schaltung zum Erkennen der individuellen Codes (10) angesteuert werden.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schaltung zum Erkennen individueller Codes (10) eine PLA (programmable logic aray)-Schaltung enthält.