DE3889584T2

DE3889584T2 - Ausgangspuffer für MOS-integrierte Halbleiterschaltung.

Info

Publication number: DE3889584T2
Application number: DE3889584T
Authority: DE
Inventors: Masanori C O Patent D Kinugasa; Kenichiro Shimazaki; Fuminari C O Patent Div Tanaka
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1987-05-27
Filing date: 1988-02-05
Publication date: 1994-10-20
Anticipated expiration: 2008-02-06
Also published as: KR920001406B1; KR880014687A; EP0292641A2; DE3889584D1; EP0292641A3; JPS63296280A; JP2633562B2; EP0292641B1

Description

Diese Erf indung betrifft einen Ausgangspuffer einer MOS- integrierten Halbleiterschaltung und insbesondere einen Kontakt zwischen einer Metallverdrahtung mit geringem Widerstand für die Signaleingabe und einer Gate-Verdrahtung für jeden der parallel geschalteten MOSFET'S eines Ausgangspuffers.
Seit kurzem besteht auf dem Gebiet der MOS-IC die Forderung nach der Entwicklung von IC's mit einer Signalausbreitungscharakteristik, die gleich kurz ist wie diejenige der Schottky-Transistor/Transistor-Logik (TTL) und einer hohen Ausgangsstromcharakteristik. Um diese Anforderung zu erfüllen, ist es erforderlich, z.B. die Gegeninduktivität der den Ausgangspuffer bildenden MOSFET's zu erhöhen.
Die Fig. 1 bis 3 zeigen Beispiele der Musterauslegung des CMOS-Ausgangspuffers, die die Gegeninduktivität der in einem relativ kleinen und begrenzten Bereich ausgeformten MOSFET's verbessern kann. Die Fig. 1 und 3 sind Draufsichten der Muster des Ausgangspuffers mit einer Vielzahl von MOSFET's. Zunächst wird die Musterauslegung entsprechend der Fig. 1 erläutert. Es sei angenommen, daß ein Halbleitersubstrat des N-Typs 11 verwendet wird. Danach wird im Halbleitersubstrat 11 eine Wannenzone 12 des P-Typs eingeformt. Eine SDG-Zone 13 zur Bildung der Sources (S), Drains (D) und Gates (G) von N-Kanal-MOSFET's Q11 bis Q1n wird im Oberflächenbereich der Wannenzone 12 ausgebildet. Eine SDG- Zone 14 zur Bildung der Sources (S), Drains (D) und Gates (G) von P-Kanal-MOSFET's Q21 bis Q2n wird im Oberflächenbereich des Halbleitersubstrats 11 ausgebildet.
Gate-Verdrahtungsschichten 15-1 bis 15-n, die z.B. aus einer Polysiliziumschicht gebildet sind, sind in regelmäßigen Abständen ausgeformt und erstrecken sich über die SDG- Zone 13 sowie teilweise über die Wannenzone 12. Die Gate- Verdrahtungsschichten 15-1 bis 15-n dienen als Gateelektroden der N-Kanal-MOSFET's Q11 bis Q1n in der SDG-Zone 13. Zonen 16-1 und 16-2 des N&spplus;-Typs der SDG 13 fungieren als Source- und Drainzonen des N-Kanal-MOSFET Q11, und Zonen 16-2 und 16-3 des N&spplus; -Typs der SDG 13 fungieren als Source- -und Drainzonen des N-Kanal-MOSFET Q12. Weitere MOSFET's Q13 bis Q1n werden in gleicher Weise wie oben beschrieben ausgeformt. So fungieren beispielsweise Zonen 16-n und 16-(n+1) des N&spplus;-Typs der SDG 13 als Source- und Drainzonen des N-Kanal-MOSFET Q1n. Eine Gate-Verdrahtungskontaktzone 17, welche aus dem gleichen Material geformt ist wie die Gate-Verdrahtungsschichten 15-1 bis 15-n, nämlich Polysilizium, wird in Kontakt mit den Gate-Verdrahtungsschichten 15-1 bis 15-n stehend ausgebildet. Somit wird eine die Gate-Verdrahtungsschichten 15-1 bis 15-n und die Gate- Verdrahtungskontaktzone 17 bildende Polysiliziumschicht 18 in Kammkonfiguration ausgeformt. Die Zahnabschnitte des Kamms werden als die Gate-Verdrahtungsschichten 15-1 bis 15-n und sein Sockelabschnitt als die Gate-Verdrahtungskontaktzone 17 verwendet. Eine Polysiliziumschicht 19 ist so ausgeformt, daß sie sich über die SDG-Zone 14 teilweise in das Halbleitersubstrat 11 erstreckt und symmetrisch mit der Polysiliziumschicht 18 zu einer Übergangsgrenze 12A des Halbleiters 11 und der Wannenzone 12 erstreckt. Zahnabschnitte 20-1 bis 20-n der Polysiliziumschicht 19 werden als Gate-Verdrahtungsschichten der P-Kanal-MOSFET's Q21 bis Q2n und der Sockelabschnitt davon als Gate-Verdrahtungskontaktzone 21 herangezogen. Die Gate-Verdrahtungsschichten 20-1 bis 20-n fungieren als Gate- bzw. Steuerelektroden der P-Kanal-MOSFET's Q21 bis Q2n der SDG-Zone 14. Zonen 21-1 und 22-2 des P&spplus;-Typs der SDG-Zone 14 werden als Source- und Drainzonen des P-Kanal-MOSFET Q21 und Zonen 22-2 und 22-3 des P&spplus;-Typs der SDG-Zone 14 als Source- und Drainzonen des P-Kanal-MOSFET Q22 herangezogen. Weitere MOSFET's werden auf die gleiche Weise wie oben beschrieben ausgeformt. So werden beispielsweise Zonen 22-n und 22-(n+1) des P&spplus;-Typs der SDG-Zone 14 als Source- und Drainzonen des P-Kanal- MOSFET Q2n herangezogen. Eine Metallverdrahtungsschicht 23A, z.B. eine Aluminiumschicht mit niedrigem Widerstand für den Signaleingang, wird auf den Gate-Verdrahtungskontaktzonen 17 und 21 mittels einer Isolierschicht 10 ausgeformt. In der Isolierschicht 10 sind Kontaktlöcher 24 und 25 eingeformt. Die Gate-Verdrahtungskontaktschichten (Polysiliziumschicht) 17 und 21 sind im wesentlichen an ihren gesamten Abschnitten mit der Metallverdrahtungsschicht 23A über die Kontaktlöcher 24 und 25 verbunden. Eine Metallverdrahtungsschicht 23B, z.B. eine Aluminiumschicht mit niedrigem Widerstand, ist auf den Source-Zonen 16-1, 16-3, ... und 16-n der N-Kanal-MOSFET's Q11 bis Q1n durch die Isolierschicht 10 ausgeformt. Die Metallverdrahtungsschicht 23B ist geerdet. Kontaktlöcher 9-1, 9-3, ... und 9-n sind in denjenigen Abschnitten der Isolierschicht 10 ausgeformt, die auf Source-Zonen 16-1, 16-3, ... und 16-n liegen. Die Source-Zonen 16- 1, 16-3, ... und 16-n sind über die Kontaktlöcher 9-1, 9-3, ... und 9-n mit der Metallverdrahtungsschicht 23B verbunden. Eine Metallverdrahtungsschicht 23C mit niedrigem Widerstand, z.B. eine als Drain-Elektroden der MOSFET's Q11 bis Q1n und Q21 bis Q2n dienende Aluminiumschicht, ist auf Drain-Zonen 16-2, 16-4, . . und 16-(n+1) sowie 22-2, 22-4, . . . und 22-(n+1) der N- und P-Kanal-MOSFET's Q11 bis Q1n und Q21 bis Q2n durch die Isolierschicht 10 ausgeformt. Die Metallverdrahtungsschicht 23C dient zur Signalausgabe. Kontaktlöcher 9- 2, 9-4, . . . und 9-(n+1) sowie 8-2, 8-4, . . . und 8-(n+1) sind in denjenigen Abschnitten der Isolierschicht 10 ausgeformt, die auf Source-Zonen 16-2, 16-4, ... und 16-(n+1) sowie 22-2, 22-4, ... 22-(n+1) liegen. Die Drain-Zonen 16-2, 16-4, . . . und 16-(n+1) sowie 22-2, 22-4, . . . und 22-(n+1) sind über die Kontaktlöcher 9-2, 9-4, ... und 9-(n+1) sowie 8-2, 8-4, ... und 8-(n+1) mit der Metallverdrahtungsschicht 23C verbunden. Eine Metallverdrahtungsschicht 23D mit niedrigem Widerstand, z.B. eine als Source- Elektroden dienende Aluminiumschicht, ist auf Source-Zonen 22-1, 22-3, ... und 22-n der P-Kanal-MOSFET's Q21 bis Q2n durch die Isolierschicht 10 ausgeformt. Die Metallverdrahtungsschicht 23D ist mit einer Spannungsquelle Vcc gekoppelt. Kontaklöcher 8-1, 8-3, ... und 8-n sind in denjenigen Abschnitten der Isolierschicht 10 ausgeformt, die auf Source-Zonen 22-1, 22-3, ... und 22-n liegen. Die Source- Zonen 22-1, 22-3, ... und 22-n sind mit der Metallverdrahtungsschicht 23D durch Kontaktlöcher 8-1, 8-3, ... und 8-n verbunden.
Die Fig. 2 zeigt ein weiteres Beispiel einer Musterauslegung des dem Stand der Technik entsprechenden Ausgangspuffers. In der Fig. 2 sind mit der Fig. 1 identische Abschnitte mit denselben Bezugszeichen versehen. Die Musterauslegung der Fig. 2 unterscheidet sich von derjenigen der Fig. 1 darin, daß Gate-Verdrahtungsschichten in regelmäßigen Abständen in vertikaler und horizontaler Richtung in Gitterform und daß Metallverdrahtungsschichten 23B, 23C und 20 23D schräg angeordnet sind. In der Fig. 2 sind horizontale Gate-Verdrahtungsschichten 26-1 bis 26-3 so ausgeformt, daß sie vertikale Gate-Verdrahtungsschichten 15-1 bis 15-n schneiden, und horizontale Gate-Verdrahtungsschichten 27-1 bis 27-3 sind so ausgeformt, daß sie vertikale Gate-Verdrahtungsschichten 20-1 bis 20-n schneiden. Durch die Gate- Verdrahtungsschichten begrenzte Dotierzonen sind mit den Metall-Verdrahtungsschichten 23B, 23C und 23D über Kontaktlöcher 9-11, 9-12, ... und 8-11, 8-12, ... verbunden.
Die Dotierzonen fungieren je nach den Metall-Verdrahtungsschichten, mit denen sie verbunden sind, als Source- oder Drainzonen. Somit sind Source- und Drainzonen abwechselnd angeordnet. Das bedeutet, daß Drainzonen in rechten, linken, oberen und unteren Positionen einer Sourcezone und Sourcezonen in rechten, linken, oberen und unteren Positionen einer Drainzone ausgeformt sind. Im Muster der Gate- Verdrahtungsschichten sind MOSFET's so ausgeformt, daß jede der Gate-Verdrahtungsschichten als eine Gate- bzw. Steuerelektrode und die Dotierzonen zu beiden Seite der Steuerelektrode als Source- und Drainzonen fungieren. Einige der MOSFET's Q11-1, Q11-2, Q11-3, . . . sowie Q21-1, Q21-2, Q21-3, ... sind mittels gestrichelter Kreise dargestellt.
Die Fig. 3 zeigt ein weiteres Beispiel einer Musterauslegung eines dem Stand der Technik entsprechenden Ausgangspuffers. In der Fig. 3 sind Abschnitte entsprechend denjenigen der Fig. 1 und 2 durch die gleichen Bezugszeichen gekennzeichnet. Bei dem Muster gemäß Fig. 3 sind die Gate- -bzw. Steuerelektroden zur Bildung der parallel geschalteten MOSFET's Q11 bis Q1n aus einer in einer Rechteckwellenform gebogenen Polysiliziumschicht 15, und die Steuer- bzw. Gateelektroden zur Bildung der MOSFET's Q21 bis Q2n aus einer in einer Rechteckwellenform gebogenen Polysiliziumschicht 20 geformt. Die niederohmigen Metallverdrahtungsschichten 23A für den Signaleingang sind auf den gebogenen als Steuerelektroden durch die Isolierschicht 10 dienenden Abschnitten der Polysiliziumschichten 15 und 20 ausgeformt.
In die Isolierschicht 10 sind Kontaktlöcher 24-1 bis 24-(n+1) und 25-1 bis 25-(n+1) an Stellen unter den gebogenen Abschnitten der Steuerelektroden 15 und 20 eingeformt. Die Steuerelektroden 15 und 20 sind mit der Metall- Verdrahtungsschicht 23A über die Kontaktlöcher 24-1 bis 24-(n+1) und 25-1 bis 25-(n+1) in jedem der gebogenen Abschnitte verbunden. Die Metall-Verdrahtungsschicht 23B für die Sourceelektrode ist in den Sourcezonen einer SDG-Zone 13 durch die Isolierschicht 10 ausgeformt. Die Metall-Verdrahtungsschicht 23B ist mit jeder der Sourcezonen über Kontaktlöcher 29-1, 29-2, 29-3, ... in der Isolierschicht 10 verbunden. Eine Source-Metall-Verdrahtungsschicht 23D für die Sourceelektrode ist auf den Sourcezonen einer SDG- Zone 14 durch die Isolierschicht 10 ausgeformt. Die Source- Metall-Verdrahtungsschicht 23D ist mit jeder der Sourcezonen über Kontaktlöcher 31-1, 31-3, 31-3, ... in der Isolierschicht 10 verbunden. Die Drain-Metall-Verdrahtungsschicht 23C für die zur Generierung eines Ausgangssignals dienenden Drainelektrode ist auf den Drainzonen der SDG- Zonen 13 und 14 ausgeformt. Die Drain-Metall-Verdrahtungsschicht 23C ist mit jeder der Drainzonen über Kontaktlöcher 33-1, 33-2, 33-3, . . und 34-1, 34-2, 34-3, . . . in der Isolierschicht 10 verbunden. Bei dieser Musterauslegung sind die MOSFET's Q11 bis Q1n und Q21 bis Q2n so ausgebildet, daß die Steuerelektroden aus den senkrecht verlaufenden geraden Abschnitten der Gate-Verdrahtungsschichten 15 und 20 und die Source- und Drainzonen aus den zu beiden Seiten der jeweiligen Steuerelektroden liegenden Dotierzonen geformt sind.
Wie aus den Fig. 1 bis 3 ersichtlich ist, ist die Musterauslegung des dem Stand der Technik entsprechenden Ausgangspuffers so ausgeführt, daß die Signalverzögerungszeit eines Signals bis zum Erreichen der Steuerelektrode jedes MOSFET so kurz wie möglich gemacht werden kann. Die Signalverzögerungszeit wird durch den Widerstand der Steuerelektrode und die Gate-Eingangskapazität (Kapazität der Steuerelektrode und des Halbleitersubstrats mit dem Gate-Oxidfilm als dielektrische Schicht) des MOSFET verursacht. Der Ausgangspuffer mit der in den Fig. 1 und 3 dargestellten Musterauslegung weist keinen wesentlichen Unterschied zwischen den Zeiten auf, die ein Eingangssignal bis zum Erreichen der Gates der MOSFET's Q11 bis Q1n und Q21 bis Q2n benötigt, und deshalb werden die MOSFET's Q11 bis Q1n und Q21 bis Q2n im wesentlichen gleichzeitig geschaltet. Das heißt, mit dem Einschalten der P-Kanal-MOSFET's Q21 bis Q2n werden die N-Kanal-MOSFET's Q11 bis Q1n gleichzeitig ausgeschaltet. Im umgekehrten Fall werden bei Einschalten der N- Kanal-MOSFET's Q11 bis Q1n die P-Kanal-MOSFET's Q21 bis Q2n gleichzeitig ausgeschaltet. Im Fall der in der Fig. 2 gezeigten Musterauslegung ändert sich die EIN-/AUS-Schaltgeschwindigkeit entsprechend dem Abstand zwischen den Kontaktlöchern 24 und 25 und jedem MOSFET. Die EIN-/Aus- Schaltvorgänge der MOSFET's erfolgen jedoch im wesentlichen gleichzeitig, wie unter Bezugnahme auf die in den Fig. 1 und 3 dargestellte Musterauslegung beschrieben.
In der in den Fig. 1 bis 3 dargestellten Musterauslegung wird die Gleichstromwiderstandskomponente des MOSFET mit der Erhöhung der Gegeninduktivität des MOSFET verringert. Die Ausgangswellenform wird deshalb in hohem Maße durch kapazitive und induktive Lasten in Zusammenhang mit der Spannungsversorgungsleitung und der Ausgangsverdrahtung beeinträchtigt. Somit nimmt die Verzerrung wie positives und negatives Überschwingen der Ausgangs-Wellenform ein bestimmtes Ausmaß an, das nicht vernachlässigt werden kann. Gemäß dem Stand der Technik ist zur Verringerung der Verzerrung der Ausgangs-Wellenform eine Verzerrungsreduzierschaltung mit dem Ausgangsanschluß eines in der Fig. 4 dargestellten CMOS IC 35 verbunden. Der Ausgangspuffer mit der Musterauslegung gemäß Fig. 1 bis 3 ist im Ausgangsabschnitt des CMOS IC 35 ausgeformt. Der Signalausgangsanschluß des Ausgangspuffers ist mit einer Ausgangssignalleitung 36 verbunden. Eine Anode und eine Kathode einer Planardiode 37 für ultraschnelles Schalten sind mit der Ausgangssignalleitung 36 und der Spannungsquelle Vcc verbunden. Des weiteren sind die Kathode und die Anode einer Planardiode 38 für ultraschnelles Schalten mit der Ausgangssignalleitung 36 und Erde verbunden. Ein Ausgangssignal wird über einen z.B. aus Ferritperlen bestehenden Induktor 39 von der Ausgangssignalleitung 36 abgeleitet. Die aus den Planardioden 37 und 38 sowie dem Induktor 39 gebildete Verzerrungsreduzierschaltung ist extern mit einer Verdrahtungsplatte zur IC-Montage verbunden, wodurch die Einbaufläche der Verdrahtungsplatte zunimmt und hohe Stückkosten entstehen.
Die zum Stand der Technik gehörige US-A-4 636 825 beschreibt eine Musterauslegung ähnlich derjenigen gemäß den obigen Fig. 1 und 2. Bei dieser Musterauslegung enthält eine für MOS- und CMOS-IC-Herstellungsverfahren geeignete FET-Struktur im Abstand zueinander und abwechselnd angeordnete Source- und Drainzonen, welche in einem rechtwinkligen Schachbrettmuster aus horizontalen und vertikalen Reihen verteilt sind. Ein erstes Gitter einander schneidender horizontaler und vertikaler leitender Gate-Leitungen überlappt benachbarte Source- und Drainzonen der Anordnung und ist dielektrisch durch eine Isolierschicht von den Source- und Drainzonen getrennt. Die horizontalen und vertikalen Gate-Leitungen stellen ein einzelnes über die Anordnung verteiltes Gate-Element bereit, welches die FET- Kanallänge und den Kanalwiderstand verringert. Ein zweites Gitter7 welches einen Satz miteinander abwechselnder paralleler diagonaler Source- und Drainleitungen umfaßt, ist dielektrisch vom ersten Gitter getrennt. Die Sourceleitungen sind elektrisch mit Sourcezonen und die Drainleitungen mit Drainzonen gekoppelt. Das zweite Gitter enthält eine erste Metallschicht diagonaler Source- und Drainleitungen sowie eine zweite, die erste Metallschicht zumindest teilweise überlagernde Metallschicht. Die erste und zweite Metallschicht sind selektiv gekoppelt, um die Stromdichte und den Widerstand der diagonalen Leitungen zu verringern, ohne ihre Breite zu erhöhen. Um den Umfang des Schachbrettmusters sind Rückleitungsbereiche oder -zonen verteilt, welche einen Rückleitungsschutzring oder ein Schutzband bilden.
Des weiteren lehrt die zum Stand der Technik gehörige Veröffentlichung IBM T.D.B. 28(9), Seiten 3970/1, Feb. 1986, die Verwendung einer zwischen einen Eingangsanschluß und den Steuerelektroden paralleler FET's eingeschalteten Widerstandskette zur Kontrolle bzw. Begrenzung des Stromanstiegs während der Einschaltphase eines Ausgangspuffers.
Schließlich zeigt die zum Stand der Technik gehörige EP-A-0 058 504 das Prinzip der Bereitstellung einer Verzögerungsleitung unter Verwendung der Polysilizium-Steuerelektroden von FET-Transistoren.
Es ist eine Aufgabe der vorliegenden Erfindung, einen Ausgangspuffer einer CMOS-integrierten Halbleiterschaltung bereitzustellen, in dem die Verzerrung der Ausgangswellenform ohne Verwendung extern angeschlossener Teile in dem Fall verringert werden kann, in dem die Gegeninduktivität der MOSFET's erhöht wird, so daß die Einbaufläche verkleinert und die Stückkosten gesenkt werden können.
Zur Lösung dieser Aufgabe stellt die vorliegende Erfindung einen Ausgangspuffer einer MOS-integrierten Halbleiterschaltung zur Verstärkung eines Eingangssignals gemäß Anspruch 1 oder 7 bereit.
Bei dieser Konstruktion kann ein Ausgangspuffer einer MOS- integrierten Halbleiterschaltung, in welchem die Verzerrung der Ausgangswellenform ohne Verwendung extern angeschlossener Teile verringert werden kann, verwirklicht werden, da die Schaltzeitpunkte der parallel geschalteten MOSFET's unterschiedlich eingestellt werden können, um Anstieg und Abfall eines Ausgangssignals sanft zu gestalten.
Die vorliegende Erfindung wird anhand der nachstehenden detaillierten Beschreibung in Zusammenhang mit den beiliegenden Zeichnungen erläutert; es zeigen:
Fig. 1 bis 3 Draufsichten des Musters von dem Stand der Technik entsprechenden Ausgangspuffern;
Fig. 4 ein Schaltschema einer Verzerrungsreduzierschaltung zur Verringerung der Ausgangswellenform eines CMOS IC unter Verwendung des Ausgangspuffers mit der in den Fig. 1 bis 3 gezeigten Musterauslegung;
Fig. 5 ein Schaltschema, welches den Aufbau eines Ausgangspuffers entsprechend einer Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 6 eine Draufsicht des Musters des Ausgangspuffers gemäß Fig. 5;
Fig. 7 ein Kennliniendiagramm der Signalausbreitungscharakteristik eines an den Ausgangspuffer gemäß Fig. 6 gelegten Signals;
Fig. 8 ein Wellenformdiagramm der Ausgangssignale von den Ausgangspuffern der Fig. 1 und 6;
Fig. 9 ein Diagramm zur Darstellung der Beziehung zwischen dem Gate-Widerstand des Ausgangspuffers gemäß Fig. 6 und der Verzerrung der Ausgangswellenform; und
Fig. 10 bis 17 Draufsichten der Muster zur Darstellung des Aufbaus der Ausgangspuffer entsprechend anderer Ausführungsbeispiele dieser Erfindung.
Die Fig. 5 zeigt den Aufbau eines Ausgangspuf ers entsprechend einer erfindungsgemäßen Ausführungsform. Der in dieser Figur dargestellte Ausgangspuffer enthält mehrere CMOS- Wechselrichter. Ein Eingangsanschluß 40 ist so geschaltet, daß er ein Signal von einer internen Schaltung empfängt und mit einem Eingangsanschluß eines ersten CMOS-Wechselrichters 41-1 verbunden ist, welcher den N-Kanal-MOSFET Q11 und den P-Kanal-MOSFET Q21 enthält. Ein Ausgangsanschluß des CMOS-Wechselrichters 41-1 ist mit einem Ausgangsanschluß 42 verbunden. Außerdem ist der Eingangsanschluß 40 über einen Widerstand R11 mit dem Gate eines N-Kanal-MOSFET Q12 und mit dem Gate eines P-Kanal-MOSFET Q22 über einen Widerstand R21 verbunden. Die MOSFET's Q12 und Q22 bilden einen zweiten CMOS-Wechselrichter 41-2, dessen Ausgangsanschluß mit dem Ausgangsanschluß 42 in gleicher Weise gekoppelt ist wie derjenige des ersten CMOS-Wechselrichters 41-1. Der Eingangsanschluß 40 ist weiterhin über Widerstände R11 und R12 mit dem Gate eines N-Kanal-MOSFET Q13 und über Widerstände R21 und R22 mit dem Gate eines P-Kanal-MOSFET Q23 verbunden. Die MOSFET's Q13 und Q23 bilden einen dritten CMOS- Wechselrichter 41-3, dessen Ausgangsanschluß mit dem Ausgangsanschluß 42 in gleicher Weise gekoppelt ist wie die Ausgangsanschlüsse des ersten und zweiten CMOS-Wechselrichters 41-1 und 41-2. Weitere CMOS-Wechselrichter werden in gleicher Weise wie oben beschrieben gebildet. So kann beispielsweise der Eingangsanschluß 40 über Widerstände R11 bis R1(n-1) mit dem Gate eines N-Kanal-MOSFET Q1n und über Widerstände R21 bis R2(n-1) mit dem Gate eines P-Kanal- MOSFET Q2n verbunden werden. Die MOSFET1s Q1n und Q2n bilden einen n-ten CMOS-Wechselrichter 41-n, dessen Ausgangsanschluß mit dem Ausgangsanschluß 42 in gleicher Weise gekoppelt ist wie derjenige der CMOS-Wechselrichter 41-1 bis 41-(n-1)
Die Fig. 6 zeigt eine Musterauslegung des in der Fig. 5 dargestellten Ausgangspuffers. In der Fig. 6 sind Abschnitte entsprchend denjenigen der Fig. 1 und 5 mit identischen Bezugszeichen gekennzeichnet. Es sei angenommen, daß das Halbleitersubstrat 11 vom N-Typ ist, wie in der Fig. 1 gezeigt. Danach wird die Wannenzone 12 im Halbleitersubstrat 11 ausgeformt. Die Übergangsgrenze zwischen dem Halbleitersubstrat 11 und der Wannenzone 12 ist durch eine strichpunktierte Linie 12A markiert. Die SDG-Zone 13 zur Bildung der Sources (S), Drains (D) und Gates (G) der N-Kanal- MOSFET's Q11 bis Q1n ist im Oberflächenbereich der Wannenzone 12 ausgeformt. Die SDG-Zone 14 zur Bildung der Sources (S), Drains (D) und Gates (G) der P-Kanal-MOSFET's Q21 bis Q2n ist im Oberflächenbereich des Halbleitersubstrats 11 ausgeformt. Die Gate-Verdrahtungsschichten 15-1 bis 15-n aus z.B. einer Polysiliziumschicht sind in regelmäßigen Abständen ausgeformt und erstrecken sich über die SDG-Zone 13 bis teilweise in die Wannenzone 12. Die Gate-Verdrahtungsschichten 15-1 bis 15-n dienen als Gate- bzw. Steuerelektroden der N-Kanal-MOSFET's Q11 bis Q1n auf der SDG-Zone 13. Die N&spplus;-Zonen 16-1 und 16-2 der SDG-Zone 13 fungieren als Source- und Drainzonen des N-Kanal-MOSFET Q11, und die N&spplus;-Zonen 16-2 und 16-3 der SDG-Zone 13 fungieren als Source- und Drainzonen des N-Kanal-MOSFET Q12. Weitere MOSFET's werden auf die gleiche Weise gebildet, wie oben beschrieben. Beispielsweise fungieren die N&spplus;-Zonen 16-n und 16-(n+1) der SDG-Zone 13 als Source- und Drainzonen des N- Kanal-MOSFET Q1n. Eine Ohmsche bzw. Widerstandszone 43 aus demselben Material wie die Gate-Verdrahtungsschichten 15-1 bis 15-n, d.h. aus einer Polysiliziumschicht, ist mit den Gate-Verdrahtungsschichten 15-1 bis 15-n in Kontakt stehend ausgeformt. Somit ist die die Gate-Verdrahtungsschichten 15-1 bis 15-n sowie die Ohmsche Zone 43 bildende Polysiliziumschicht 18 in Kammkonfiguration ausgeformt. Die Zahnabschnitte des Kamms dienen als Gate-Verdrahtungsschichten 15-1 bis 15-n, und sein Sockelabschnitt 43 stellt die Widerstände R11 bis R1(n-1) der Schaltung gemäß Fig. 5 bereit. Die Polysiliziumschicht 19 ist so ausgeformt, daß sie sich über die SDG-Zone 14 und teilweise über das Halbleitersubstrat 11 erstreckt und symmetrisch zur kammartigen Polysiliziumschicht 18 um die Übergangsgrenze 12A des Halbleiters 11 und der Wannenzone 12 angeordnet ist. Zahnabschnitte 20-1 bis 20-n der Polysiliziumschicht 19 dienen als Gate-Verdrahtungsschichten der P-Kanal-MOSFET's Q21 bis Q2n, und der Sockelabschnitt 44 davon bildet die in der Fig. 5 dargestellten Widerstände R21 bis R2(n-1). Die Gate- Verdrahtungsschichten 20-1 bis 20-n fungieren als Gate- -bzw. Steuerelektroden der P-Kanal-MOSFET's Q21 bis Q2n auf der SDG-Zone 14. P&spplus;-Zonen 22-1 und 22-2 der SDG-Zone 14 dienen als Source- und Drainzonen des P-Kanal-MOSFET Q22. Andere MOSFET's werden auf die gleiche Weise wie oben beschrieben gebildet. So werden beispielsweise die P&spplus;-Zonen 22-n und 22-(n+1) der SDG-Zone 14 als Source- und Drainzonen des P-Kanal MOSFET Q2n herangezogen. Die Metallverdrahtungsschicht 23A, z.B. eine niederohmige Aluminiumschicht zur Signaleingabe ist auf einem Teil der Ohmschen Zonen 43 und 44 durch die Isolierschicht 10 ausgeformt. Die Kontaktlöcher 45 und 46 sind in die Isolierschicht 10 eingeformt. Die Breiten der Kontaktlächer 45 und 46 sind hinreichend kleiner eingestellt als der entsprechende Abstand zwischen zwei beliebigen benachbarten Gate-Verdrahtungsschichten 15-1 bis 15-n und zwei beliebigen benachbarten Gate-Verdrahtungsschichten 20-1 bis 20-n. Die Ohmschen Schichten (Polysiliziumschicht) 43 und 44 sind im wesentlichen mit ihren Endabschnitten über die in der Isolierschicht eingeformten Kontaktlöcher 45 und 46 mit der Metallverdrahtungsschicht 23A verbunden. Die Metallverdrahtungsschicht, z.B. eine niederohmige Aluminiumschicht 23B für die Source-Elektroden, ist auf den Source-Zonen 16-1, 16-3, ... und 16-n auf der Schicht 10 ausgeformt. Die Metallverdrahtungsschicht 23B ist geerdet. Die Kontaktlöcher 9-1, 9-3, ... und 9-n sind in denjenigen Abschnitten der Isolierschicht 10 eingeformt, welche auf den Source- Zonen 16-1, 16-3, ... und 16-n liegen. Die Source-Zonen 16-1, 16-3, ... und 16-n sind über die Kontaktlöcher 9-1, 9-3, ... und 9-n mit der Metallverdrahtungsschicht 23B verbünden. Die niederohmige Metallverdrahtungsschicht 23C, z.B. eine als Drainelektroden der MOSFET's Q11 bis Q1n und Q21 bis Q2n dienende Aluminiumschicht, ist auf den Drainzonen 16-2, 16-4, . . . und 16-(n+1) sowie 22-2, 22-4, und 22-(n+1) der N- und P-Kanal-MOSFET's Q11 bis Q1n und Q21 bis G2n durch die Isolierschicht 10 ausgeformt. Die Metallverdrahtungsschicht ist mit dem Ausgangsanschluß 42 verbunden. Die Kontaktlöcher 9-2, 9-4, ... und 9-(n+1) sowie 8-2, 8-4, ... und 8-(n+1) sind in diejenigen Abschnitte der Isolierschicht 10 eingeformt, welche auf den Drainzonen 16-2, 16-4, . . . und 16-(n+1) sowie 22-2, 22-4, und 22-(n+1) liegen. Die Drainzonen 16-2, 16-4, ... und 16-(n+1) sowie 22-2, 22-4, . . . und 22-(n+1) sind mit der Metallverdrahtungsschicht 23C über die Kontaktlöcher 9-2, 9-4, . . . und 9-(n+1) sowie 8-2, 8-4, . . . und 8-(n+1) verbunden. Die niederohmige Metallverdrahtungsschicht 23D, wie z.B. eine als Sourceleektroden dienende Aluminiumschicht, ist auf den Source-Zonen 22-1, 22-3, ... und 22-n der P- Kanal-MOSFET's Q21 bis Q2n durch die Isolierschicht 10 ausgeformt. Die Metallverdrahtungsschicht 23D ist mit der Spannungsquelle Vcc verbunden. Die Kontaktlöcher 8-1, 8-3, ... und 8-n sind in diejenigen Abschnitte der Isolierschicht 10 eingeformt, welche auf den Source-Zonen 22-1, 22-3, ... und 22-n liegen. Die Source-Zonen 22-1, 22-3, und 22-n sind über die Kontaktlöcher 8-1, 8-3, ... und 8-n mit der Metallverdrahtungsschicht 23D verbunden.
Wird bei dem obenbeschriebenen Aufbau ein durch eine durchgezogene Linie in der Fig. 7 gekennzeichneten Eingangssignal an den Eingangsanschluß 40 (Metallverdrahtungs schicht 23A) gelegt, so wird dieses von den Kontaktabschnitten (Kontaktlöcher 45 und 46) an die Gate-Verdrahtungsschichten 15-1, 20-1 und dann an die Gate-Verdrahtungsschichten 15-n, 20-n mit Verzögerungszeiten übergeben, welche mit zunehmendem Abstand der Kontaktabschnitte zu den Gate-Verdrahtungsabschnitten allmählich zunehmen. Die Zeitverzögerung des Eingangssignals wird durch die entsprechend der Länge der Verdrahtungsschicht bestimmte Widerstandskomponente verursacht, welche auf einer der relativ hochohmigen Polysiliziumschichten 43 und 44 ausgeformt ist, die als Signalübertragungspfad und als ein zu jedem MOSFET gehöriger parasitärer Gate-Kondensator dienen. In dem Fall, in dem das Eingangssignal mit verschiedenen Verzögerungszeiten an die Gates der MOSFET's Q11 bis Q1n und Q21 bis Q2n übergeben wird, wie oben beschrieben, werden die MOSFET1s sequentiell in einer Reihenfolge ab den MOSFET's mit den Gate-Verdrahtungsschichten 15-1 und 20-1 in der Nähe der Kontaktabschnitte (Kontaktlöcher 45 und 46) zu den MOSFET's mit den Gate-Verdrahtungsschichten 15-n und 20-n in entferntester Position zu den Kontaktabschnitten geschaltet. Geht beispielsweise ein an den Eingangsanschluß 40 gelegtes Eingangssignal von Pegel "H" nach Pegel "L", wie mit der durchgezogenen Linie in der Fig. 7 gekennzeichnet, so wird ein Ausgangssignal des ersten CMOS-Wechselrichters 41-1 zuerst auf den Pegel "H" gelegt. Dann wird nach der durch die Widerstände R11 und R21 sowie die Gate- Kapazitäten der MOSFET's Q12 und Q22 bestimmten Verzögerungszeit ein Ausgangssignal des zweiten CMOS-Wechselrichters 41-2 auf den Pegel "H" eingestellt. Anschließend wird nach der durch die Widerstände R11, R12, R21 und R22 sowie die Gate-Kapazitäten der MOSFET's Q13 und Q23 bestimmten Verzögerungszeit ein Ausgangssignal des dritten CMOS-Wechselrichters 41-3 auf den Pegel "H" eingestellt. In der gleichen Weise wie oben beschrieben werden die Ausgangssignale des vierten bis n-ten CMOS-Wechselrichters sequentiell auf den Pegel "H" eingestellt.
Damit wird die Wellenform eines Ausgangssignals des in den Fig. 5 und 6 dargestellten Ausgangspuffers die mit der durchgezogenen Linie in der Fig. 8 gezeigte Form annehmen. Die Änderungssteigung der Ausgangsspannung ist im Vergleich zur Wellenform entsprechend dem Stand der Technik, die mit einer gestrichelten Linie in der Fig. 8 markiert ist, sanft. Dies verringert die Verzerrung wie etwa positives oder negatives Überschwingen der Ausgangsspannung. Da in diesem Fall die Differenz zwischen den Verzögerungszeiten des an die Gates der MOSFET's gelegten Eingangssignals vom Widerstand der Ohmschen Zonen 43 und 44 abhängt, wird die Verzerrung der Ausgangsspannung vom Widerstand der Ohmschen Zonen abhängen. Die Abhängigkeit der Verzerrung vom Widerstand ist in der Fig. 9 dargestellt. In der Fig. 9 entspricht der Widerstand r1 der erfindungsgemäßen in der Fig. 6 dargestellten Musterauslegung, und der Widerstand r2 entspricht der Musterauslegung gemäß Fig. 1. Wie aus der Fig. 9 deutlich zu ersehen ist, nimmt die Verzerrung der Ausgangsspannung mit zunehmendem Widerstand ab.
Mit diesem obenbeschriebenen Aufbau kann die Verzerrung der Ausgangswellenform verringert werden, indem man die Kontaktbereiche zwischen den kammartigen Polysiliziumschichten 18 und 19 und der Metallverdrahtungsschicht 23A zur Signaleingabe geeignet ausführt.
Die Fig. 10 zeigt die Musterauslegung eines Ausgangspuffers entsprechend einer weiteren erfindungsgemäßen Ausführungsform. In der Fig. 10 sind die der Fig. 6 entsprechenden Abschnitte durch identische Bezugszeichen gekennzeichnet und ihre detaillierte Beschreibung entfällt. In der Musterauslegung der Fig. 10 sind die Metallverdrahtungsschichten 23B, 23C und 23D zur Bildung der Source- und Drainzonen in der Fig. 6 zur Verkürzung der Beschreibung und Vereinfachung der Zeichnung weggelassen. Das Muster der Fig. 10 unterscheidet sich von demjenigen der Fig. 6 hinsichtlich der Positionen in denen die Kontaktlöcher 45 und 46 eingeformt sind. Das heißt, daß im Muster der Fig. 6 die Kontaktlöcher 45 und 46 in Endabschnitten der Polysiliziumschichten 43 und 44 oder in den Gate-Elektroden 15-1 und 20-1 nächstliegenden Positionen eingeformt sind. Im Muster der Fig. 10 jedoch sind die Kontaktlöcher in den Gate- Elektroden 15-3 und 20-3 nächstliegenden Positionen eingeformt, und die Polysiliziumschichten 43 und 44 sind über die Kontaktlöcher 45 und 46 mit der Metallverdrahtungsschicht 23A verbunden. Diese Musterauslegung entspricht dem Fall, in dem ein Eingangssignal an die Verbindungsknoten zwischen den Widerständen R12 und R13 und den Widerständen R22 und R23 in der Schaltung gemäß Fig. 5 gelegt wird. In diesem Fall wird zuerst der dritte CMOS-Wechselrichter 41-3 der Schaltung gemäß Fig. 5 bei Vorliegen eines Eingangssignals angesteuert, und danach werden der der zweite und vierte CMOS-Wechselrichter 41-2 und 41-4 gleichzeitig angesteuert. Im weiteren werden der erste und der fünfte CMOS- Wechselrichter 41-1 und 41-5 gleichzeitig angesteuert. Danach werden der sechste bis n-te CMOS-Wechselrichter 41-6 bis 41-n sequentiell angesteuert. Somit können zwei CMOS- Wechselrichter gleichzeitig angesteuert werden, wodurch die Ausgangswellenform eine nur geringfügig stärkere Verzerrung enthält als im Falle der Musterauslegung gemäß Fig. 6. Die Verzerrung der Ausgangswellenform kann jedoch im Vergleich zu der der Musterauslegung gemäß Fig. 1 stark verringert werden, wodurch es unnötig wird, extern angeschlossene Teile, wie die Planardioden 37 und 38 sowie den Induktur 39 für den ultraschnellen Schaltbetrieb zu verwenden.
Die Positionen der Kontaktlöcher 45 und 46 sind nicht auf die in der Fig. 10 dargestellten beschränkt, und es läßt sich selbst dann derselbe Effekt erzielen, wenn sie in gewissem Umfang in seitlicher Richtung verschoben werden.
Die Fig. 11 zeigt die Musterauslegung eines Ausgangspuffers entsprechend einer weiteren erfindungsgemäßen Ausführungsform. In der Fig. 11 sind die der Fig. 6 entsprechenden Abschnitte durch identische Bezugszeichen gekennzeichnet und ihre detaillierte Beschreibung entfällt. Das Muster der Fig. 11 unterscheidet sich von demjenigen der Fig. 6 und 10 hinsichtlich der Positionen, in denen die Kontaktlöcher 45 und 46 eingeformt sind. Das heißt, daß im Muster der Fig. 11 die Kontaktlöcher 45 und 46 auf den Ohmschen Zonen 43 und 44 in Positionen entsprechend den zentralen Abschnitten der Steuerelektroden 15-1 bis 15-6 und 20-1 bis 20-6 eingeformt sind. Bei dieser Musterauslegung werden zuerst der dritte und vierte CMOS-Wechselrichter 41-3 und 41-4 bei Vorliegen eines Eingangssignals angesteuert, und danach werden der der zweite und fünfte CMOS-Wechselrichter 41-2 und 41-5 gleichzeitig angesteuert. Im weiteren werden der erste und der sechste CMOS-Wechselrichter 41-1 und 41-6 gleichzeitig angesteuert. Somit können zwei CMOS-Wechselrichter sequentielle zur gleichen Zeit angesteuert werden. In diesem Fall kann im wesentlichen derselbe Effekt wie mit den früheren Ausführungsbeispielen erzielt werden.
Die Fig. 12 zeigt die Musterauslegung eines Ausgangspuffers entsprechend einer weiteren erfindungsgemäßen Ausführungsform. In der Fig. 12 sind die der Fig. 6 entsprechenden Abschnitte durch identische Bezugszeichen gekennzeichnet und ihre detaillierte Beschreibung entfällt. Im Muster der Fig. 12 ist das Muster der als Ohmsche Schichten 43 und 44 der Fig. 6 dienenden Polysiliziumschichten schmäler ausgeformt. Der Widerstand der Polysiliziumschichten 43 und 44 kann durch Verschmälerung der Breite der Polysiliziumschichten 43 und 44 erhöht werden, wodurch der Widerstand der Widerstände R11 bis R1(n+1) und R21 bis R2(n-1) in der Schaltung gemäß Fig. 5 ansteigt. Bei dieser Musterauslegung sind die Verzögerungszeiten, um die die sequentiellen Operationen des ersten bis n-ten CMOS-Wechselrichters verzögert werden, im Vergleich zu denjenigen der Musterauslegung gemäß Fig. 6 länger eingestellt. Deshalb wird die Änderung der Wellenform sanfter als diejenige der Musterauslegung gemäß Fig. 5. Somit können die Verzögerungszeiten des CMOS- Wechselrichters durch veränderliche Einstellung der Breiten der Polysiliziumschichten 43 und 44 frei geregelt werden. Des weiteren läßt sich derselbe Effekt wie in der Fig. 12 erzielen, indem die Dotierungskonzentration der Ohmschen Schichten (Polysiliziumschichten) 43 und 44 der Fig. 6, 10 und 11 geringer eingestellt wird als in den Gate-Verdrahtungsschichten 15-1 bis 15-n und 20-1 bis 20-n.
Die Fig. 13 zeigt die Musterauslegung eines Ausgangspuffers entsprechend einer weiteren erfindungsgemäßen Ausführungsform, welche sich durch Anwendung dieser Erfindung auf die Musterauslegung der Fig. 2 ergibt. In der Fig. 13 sind die der Fig. 2 entsprechenden Abschnitte durch identische Bezugszeichen gekennzeichnet und ihre detaillierte Beschreibung entfällt. Das Muster der Fig. 13 unterscheidet sich hinsichtlich Größe und Positionen der Kontaktlöcher 45 und 46 von demjenigen der Fig. 2. Das heißt, daß in der Musterauslegung die Kontaktlöcher 45 und 46 in den Endabschnitten der Ohmschen Zonen 43 und 44 ausgeformt sind und die Metallverdrahtungsschicht 23A über die Kontaktlöcher 45 und 46 mit den Ohmschen Zonen 43 und 44 verbunden ist. Die Breiten der Kontaktlöcher 45 und 46 sind kleiner als der Abstand zwischen zwei beliebigen benachbarten Gate-Verdrahtungsschichten 15-1 bis 15-n sowie zwischen zwei beliebigen benachbarten Gate-Verdrahtungsschichten 20-1 bis 20-n.
Bei dieser Musterauslegung werden die den Kontaktlöchern 45 und 46 nächstliegenden MOSFET's Q11-1 und Q21-1 zuerst angesteuert. Das heißt, die MOSFET's werden sequentiell in der Reihenfolge beginnend mit den MOSFET's Q11-1, Q21-1 bis Q1n-1, Q2n-1 und ab den MOSFET1s Q11-1, Q21-1 bis Q11-7, Q21-7 angesteuert. Somit kann wie bei den vorigen Ausführungsbeispielen die Ausgangswellenform sanft ausgebildet werden, wodurch die Entstehung von positivem und negativem Überschwingen der Ausgangswellenform ohne den externen Anschluß einer Verzerrungsreduzierschaltung verhindert wird.
Die Fig. 14 zeigt die Musterauslegung eines Ausgangspuffers entsprechend einer weiteren erfindungsgemäßen Ausführungsform. In der Fig. 14 sind die der Fig. 13 entsprechenden Abschnitte durch identische Bezugszeichen gekennzeichnet und ihre detaillierte Beschreibung entfällt. In der Musterauslegung der Fig. 14 sind die Metallverdrahtungsschichten 23B, 23C und 23D zur Bildung der Source- und Drainzonen in der Fig. 13 zur Verkürzung der Beschreibung und Vereinfachung der Zeichnung weggelassen. Das Muster der Fig. 14 unterscheidet sich von demjenigen der Fig. 13 hinsichtlich der Positionen, in denen die Kontaktlöcher 45 und 46 eingeformt sind. Das heißt, daß im Muster der Fig. 13 die Kontaktlöcher 45 und 46 in Endabschnitten der Ohmschen Zonen (Polysiliziumschichten) 43 und 44 oder in den Gate-Elektroden 15-1 und 20-1 nächstliegenden Positionen eingeformt sind. Im Muster der Fig. 14 jedoch sind die Kontaktlöcher in den Gate-Elektroden 15-3 und 20-3 nächstliegenden Positionen eingeformt. Bei dieser Musterauslegung werden die den Kontaktlöchern 45 und 46 nächstliegenden MOSFET's Q13-1 und Q23-1 zuerst bei Vorliegen eines Eingangssignals angesteuert, und danach werden die MOSFET's sequentiell in der Richtung von den MOSFET's Q13-1, Q23-1 zu den MOSFET's Q-11, Q21-1 und Q1n-1, Q2n-1 und in Richtung von den MOSFET's Q13-1, Q23-1 zu Q13-7, Q23-7 angesteuert. Somit nimmt die Anzahl der gleichzeitig angesteuerten MOSFET's (CMOS-Wechselrichter) zu, wodurch die Ausgangswellenform eine nur geringfügig stärkere Verzerrung enthält als im Falle der Musterauslegung gemäß Fig. 13. Die Verzerrung der Ausgangswellenform kann jedoch im Vergleich zu der der Musterauslegung gemäß Fig. 2 stark verringert werden, wodurch es unnötig wird, eine extern angeschlossene Verzerrungsreduzierschaltung zu verwenden.
Die Positionen der Kontaktlöcher 45 und 46 sind nicht auf die in der Fig. 14 dargestellten beschränkt, und es läßt sich selbst dann derselbe Effekt erzielen, wenn sie in gewissem Umfang verschoben werden.
Die Fig. 15 zeigt die Musterauslegung eines Ausgangspuffers entsprechend einer weiteren erfindungsgemäßen Ausführungsform. In der Fig. 15 sind die der Fig. 13 und 14 entsprechenden Abschnitte durch identische Bezugszeichen gekennzeichnet und ihre detaillierte Beschreibung entfällt. Das Muster der Fig. 15 unterscheidet sich von denjenigen der Fig. 13 und 14 hinsichtlich der Positionen der Kontaktlöcher 45 und 46. Das heißt, die Kontaktlöcher sind in zentralen Abschnitten der Ohmschen Zonen 43 und 44 eingeformt. Bei dieser Musterauslegung werden die MOSFET's Q13-1, Q14-1, Q23-1 und Q24-1 zuerst gleichzeitig bei Vorliegen eines Eingangssignals angesteuert. Danach werden die MOSFET's sequentiell ab den MOSFET's Q13-1, Q23-1 zu den MOSFET's Q11-1, Q21-1 und ab den MOSFET's Q14-1, Q24-1 zu den MOSFET's Q1n-1, Q2n-1 und in der Richtung von den MOSFETS's Q13-1, Q14-1, Q23-1 und Q24-1 zu den MOSFET's Q13-7, Q14-7, Q23-7 und G24-7 angesteuert. Somit nimmt die Anzahl der gleichzeitig angesteuerten MOSFET's gegenüber der Musterauslegung gemäß Fig. 13 zu. Die Anzahl der gleichzeitig angesteuerten MOSFET's ist jedoch relativ kleiner als die Gesamtzahl der verwendeten MOSFET's, so daß derselbe Effekt wie in den früheren Ausführungsformen erzielt werden kann.
Die Fig. 16 zeigt die Musterauslegung eines Ausgangspuffers entsprechend einer weiteren erfindungsgemäßen Ausführungsform. In der Fig. 16 sind die der Fig. 13 entsprechenden Abschnitte durch identische Bezugszeichen gekennzeichnet und ihre detaillierte Beschreibung entfällt. Das Muster der Fig. 16 ergibt sich durch die Verschmälerung der Breite der Widerstandsschichten (Polysiliziumschichten) 43 und 44 gegenüber dem Muster der Fig. 13. Der Widerstand der Polysiliziumschichten 43 und 44 kann durch ihre Verschmälerung erhöht werden, wodurch der Widerstand der an das Gate jedes MOSFET angeschlossenen Widerstände ansteigt. Bei dieser Musterauslegung sind die Verzögerungszeiten, um die die sequentiellen Operationen MOSFET's verzögert werden, im Vergleich zu denjenigen der Musterauslegung gemäß Fig. 13 länger eingestellt. Deshalb wird die Änderung der Wellenform sanfter als diejenige der Musterauslegung gemäß Fig. 13. Somit können die Verzögerungszeiten der MOSFET's durch veränderliche Einstellung der Breiten der Polysiliziumschichten frei geregelt werden. Des weiteren läßt sich derselbe Effekt wie in der Fig. 16 erzielen, indem die Dotierungskonzentration der Ohmschen Schichten (Polysiliziumschichten) 43 und 44 der Fig. 13 bis 15 geringer eingestellt wird als in den Gate-Verdrahtungsschichten 15-1 bis 15-n, 20-1 bis 20-n, 26-1 bis 26-3 und 27-1 bis 27-3.
Die Fig. 17 zeigt die Musterauslegung eines Ausgangspuffers entsprechend einer weiteren erfindungsgemäßen Ausführungsform, welche sich durch Anwendung dieser Erfindung auf die Musterauslegung der Fig. 3 ergibt. In der Musterauslegung gemäß Fig. 17 sind die Gate-Elektroden zur Bildung der parallel geschalteten MOSFET's Q11 bis Q1n auf einer in einer Rechtweckwellenform gebogenen Polysiliziumschicht 15 ausgeformt, und die Gate-Elektroden zur Bildung der MOSFET's Q21 bis Q2n sind auf einer in einer Rechteckwellenform gebogenen Polysiliziumschicht 20 in der gleichen Weise wie in der Musterauslegung gemäß Fig. 3 ausgeformt. Die niederohmigen Metallverdrahtungsschichten 23A für den Signaleingang sind auf den als Gate- bzw. Steuerelektroden dienenden gebogenen Abschnitten der Polysiliziumschichten 15 und 20 durch die Isolierschicht 10 ausgeformt. Kontaktlöcher 51-1 bis 51-3 und 52-1 bis 52-3 sind in die Isolierschicht 10 an Positionen unter den gebogenen Abschnitten der Steuerelektroden 15 und 20 eingeformt. Die Steuerelektroden 15 und 20 sind über die Kontaktlöcher 51-1 bis 51-3 und 52-1 bis 52-3 mit der Metallverdrahtungsschicht 23A an beiden Ende der Gate-Verdrahtungsschichten 15 und 20 und an einem Teil der gebogenen Abschnitte verbunden. Die Metallverdrahtungsschicht 23B für die Source-Zone ist über die in der Isolierschicht 10 eingeformten Kontaktlöcher 29-1, 29-2, 29-3, ... mit jeder der Source-Zonen der SDG-Zone 13 verbunden. Die Metallverdrahtungsschicht 23D für die Source-Elektrode ist über die in der Isolierschicht 10 eingeformten Kontaktlöcher 31-1, 31-2, 31-3, ... mit jeder der Source-Zonen der SDG-Zone 14 verbunden. Die Metallverdrahtungsschicht 23C für die Drain-Elektrode ist über die in der Isolierschicht 10 eingeformten Kontaktlöcher 33-1, 33-2, 33-3, . . . und 34-1, 34-2, 34-3, . . . mit jeder der Drainzonen der SDG-Zonen 13 und 14 verbunden. Bei dieser Musterauslegung sind die MOSFET's Q11 bis Q1n und Q21 bis Q2n so ausgebildet, daß die Source- und Drainzonen beiderseits der entsprechenden geraden Abschnitte der senkrecht verlaufenden und in regelmäßigen Abständen angeordneten Gate-Verdrahtungsschichten 15 und 20 zu liegen kommen. Die MOSFET's werden sequentiell in der Reihenfolge ab den den Kontaktabschnitten (Kontaktlöcher 51-1 bis 51-3 und 52-1 bis 52-3) nächstliegenden MOSFET's in Richtung der von den Kontaktabschnitten entferntest liegenden MOSFET's angesteuert. Somit werden nicht alle MOSFET's gleichzeitig angesteuert. Deshalb kann wie bei den früheren Ausführungsbeispielen die Verzerrung der Ausgangswellenform ohne den externen Anschluß einer Verzerrungsreduzierschaltung selbst dann verringert werden, wenn Gegeninduktivität der MOSFET's ansteigt.
In der Ausführungsform gemäß Fig. 17 sind drei Kontaktabschnitte zwischen der Metallverdrahtungsschicht 23A und jeder der Gate-Verdrahtungsschichten 15 und 20 ausgeformt. Einer oder zwei Kontaktabschnitte können jedoch ausreichend sein, und mehr als drei Kontaktabschnitte können vorgesehen werden, wenn die Anzahl n der MOSFET's sehr viel größer ist als die Anzahl der Kontaktabschnitte.
In den obigen Ausführungsbeispielen wird der Ausgangspuffer in CMOS-Struktur verwendet. Im Rahmen dieser Erfindung ist es jedoch möglich, den Ausgangspuffer in Einkanal-MOS- Struktür unter Verwendung von nur P- oder N-Kanal-MOSFET's aufzubauen.

Claims

1. Ausgangspuffer einer MOS-integrierten Halbleiterschaltung zur Verstärkung eines Eingangssignals einer vorgeschalteten Stufe und zur Ausgabe des verstärkten Signals, welcher folgendes umfaßt:

ein Halbleitersubstrat (11, 12); eine Gerätezone (13; 14), welche im Oberflächenbereich des Halbleitersubstrats (11; 12) ausgeformt ist und in welcher Sources, Drains und Gates einer Vielzahl von parallel zum Ausgangsanschluß (23C) des Puffers geschalteten MOSFET's (Q11 bis Q1n; Q21 bis Q2n) ausgeformt sind; parallele Gate-Verdrahtungsschichten (15-1 bis 15-n; 20-1 bis 20-n), welche in einem vorgegebenen Abstand auf der Gerätezone (13; 14) angeordnet sind, um als Gate-Elektroden der MOSFET's (Q11 bis Q1n; G21 bis Q2n) zu dienen; und eine gemeinsame Ohmsche bzw. Widerstandszone (43; 44), welche aus dem gleichen Material wie die Gate-Verdrahtungsschichten (15-1 bis 15-n; 20-1 bis 20-n) ausgeformt und mit jeweils einem Ende der Gate-Verdrahtungsschichten (15-1 bis 15-n; 20-1 bis 20-n) gekoppelt sind, um eine Gate-Verdrahtungsstruktur in Form eines kammartigen oder eines Gittermusters zu bilden; eine auf der Gerätezone (13; 14), den Gate-Verdrahtungsschichten (15-1 bis 15-n; und 20-1 bis 20-n) und der Ohmschen Schicht (43; 44) ausgeformte Isolierschicht (10); ein einzelnes Kontaktloch (45; 46), welches in der Isolierschicht (10) an einer Position oberhalb eines Teils der Ohmschen Schicht (43; 44) eingeformt ist; und eine mit einem auf der Isolierschicht (10) ausgeformten und über das Kontaktloch (45; 46) mit der Ohmschen Zone (43; 44) verbundene Metallverdrahtungsschicht (23A);

dadurch gekennzeichnet, daß

die Breite des Kontaktlochs (45; 46) kleiner ist als der Abstand zwischen zwei beliebigen benachbarten Gate-Verdrahtungsschichten (15-1 bis 15-n; und 20-1 bis 20-n), so daß die Summe der effektiven Widerstände der Gate-Verdrahtungsschicht eines gegebenen MOSFET (15-1 bis 15-n; 20-1 bis 20-n) und der zwischen der Gate-Elektrode dieses MOSFET und dem Kontaktloch (45; 46) liegenden Ohmschen Zone (43; 44) mit dem Abstand des MOSFET von diesem Kontaktloch größer wird und die MOSFET's sequentiell durch ein Eingangssignal angesteuert werden.

2. Ausgangspuffer einer MOS-integrierten Halbleiterschaltung entsprechend Anspruch 1, dadurch gekennzeichnet, daß die Gate-Verdrahtungsschichten (15-1 bis 15-n; 20-1 bis 20-n) und die Ohmsche Schicht (43; 44) in Form einer kammartigen Struktur auf einer Polysiliziumschicht (18; 19) ausgeformt sind.

3. Ausgangspuffer einer MOS-integrierten Halbleiterschaltung entsprechend Anspruch 1, welcher des weiteren eine Vielzahl zusätzlicher Gate-Verdrahtungsschichten (26-1 bis 26-3; 27-1 bis 27-3), die zueinander in einem vorgegebenen Abstand so angeordnet sind, daß sie die zuvor genannten Gate- Verdrahtungsschichten (15-1 bis 15-n; 20-1 bis 20-n) schneiden und in welchem die zuvor genannten und die zusätzlichen Gate-Verdrahtungsschichten (15-1 bis 15-n und 26-1 bis 26-3; 20-1 bis 20-n und 27-1 bis 27-3) aus einer Polysiliziumschicht (18; 19) in Form eines Gittermusters ausgebildet sind und als Gate- Elektroden der MOSFET's (Q11-1, Q11-2, ...,; Q21-1, Q21-2, ...) herangezogen werden.

4. Ausgangspuffer einer MOS-integrierten Halbleiterschaltung entsprechend Anspruch 1, dadurch gekennzeichnet, daß das Halbleitersubstrat (11; 12) eine erste Substratzone (11) eines ersten Leitfähigkeitstyps und eine in der ersten Substratzone (11) ausgeformte Wannenzone (12) eines zweiten Leitfähigkeitstyps umfaßt; wobei die Gerätezone (13; 14) eine erste Gerätezoneneinheit (13), welche in den Oberflächenbereich der Wannenzone (12) eingeformt ist und in welcher Sources, Drains und Gates einer ersten Vielzahl aus der Vielzahl der MOSFET's (Q11 bis Q1n) ausgebildet sind, und eine zweite Gerätezoneneinheit (14), welche in den Oberflächenbereich der ersten Substratzone (11) eingeformt ist und in welcher Sources, Drains und Gates einer zweiten Vielzahl aus der Vielzahl von MOSFET's (Q21 bis Q2n) ausgebildet sind, umfaßt; wobei die Gate-Verdrahtungsschichten erste Gate-Verdrahtungsschichteinheiten, welche so ausgeformt sind, daß sie sich bis auf die erste Gerätezoneneinheit (13) erstrecken und als Gate- Elektroden der ersten Vielzahl von MOSFET's Q11 bis Q1n) eines ersten Kanaltyps auf der ersten Gerätezoneneinheit (13) dienen und zweite Gate-Verdrahtungsschichteinheiten (20-1 bis 20-n), welche so ausgeformt sind, daß sie sich auf die zweite Gerätezoneneinheit (14) erstrecken und als Gate-Elektroden der zweiten Vielzahl von MOSFET's (Q21 bis Q2n) eines zweiten Kanaltyps auf der zweiten Gerätezoneneinheit (14) dienen; wobei die Ohmsche Zone (43; 44) eine erste aus derselben Schicht wie die ersten Gate- Elektrodeneinheiten (15-1 bis 15-n) ausgebildete und mit einem Ende jedes der ersten Gate-Elektrodeneinheiten (15-1 bis 15-n) verbundene Ohmsche Zoneneinheit (43) und eine zweite auf derselben wie die zweiten Gate-Elektrodeneinheiten (20-1 bis 20-n) ausgebildete und mit einem Ende jedes der zweiten Gate- Elektrodeneinheiten (20-1 bis 20-n) verbundene Ohmsche Zoneneinheit (44) umfaßt.

5. Ausgangspuffer einer MOS-integrierten Halbleiterschaltung entsprechend Anspruch 4, dadurch gekennzeichnet, daß die ersten Gate-Verdrahtungsschichteinheiten (15-1 bis 15-n) und die erste Ohmsche Zoneneinheit (43) aus einer ersten Polysiliziumschicht (18) in Form eines Kammusters und die zweiten Gate-Verdrahtungsschichteinheiten (20-1 bis 20-n) und die zweiten Ohmschen Zonen (44) aus einer zweiten Polysiliziumschicht (19) in Form eines Kammusters ausgeformt sind, welches symmetrisch mit der ersten Polysiliziumschicht (18) zu einer Übergangsgrenze (12A) zwischen der ersten Zone das Halbleitersubstrats (11) und der Wannenzone (12) angeordnet ist.

6. Ausgangspuffer einer MOS-integrierten Halbleiterschaltung entsprechend Anspruch 4, dadurch gekennzeichnet, daß er des weiteren eine Vielzahl zusätzlicher Gate-Verdrahtungsschichten (26-1 bis 26-3; 27-1 bis 27-3) umfaßt, welche aus zueinander in einem regelmäßigen Abstand so angeordnet sind, daß sie die die ersten und zweiten Gate-Verdrahtungsschichteinheiten (15-1 bis 15-n und 20-1 bis 20-n) schneiden, um zusammen mit den ersten und zweiten Gate-Elekttrodeneinheiten (15-1 bis 15-n und 20-1 bis 20-n) erste und zweite Gittermuster zu bilden, wobei die Polysiliziumschichten der ersten und zweiten Gittermuster symmetrisch zueinander um die Übergangsgrenzlinie (12A) zwischen der ersten Zone des Halbleitersubstrats (11) und der Wannenzone (12) angeordnet sind und als Gate-Verdrahtungsschichten der MOSFET's (Q11-1, Q12, ..., und Q21, Q22, ...) herangezogen werden.

7. Ausgangspuffer einer MOS-integrierten Halbleiterschaltung zur Verstärkung eines Eingangssignals einer vorgeschalteten Stufe und zur Ausgabe des verstärkten Signals, welcher folgendes umfaßt:

ein Halbleitersubstrat (11, 12); eine Gerätezone (13; 14), welche im Oberflächenbereich des Halbleitersubstrats (11; 12) ausgeformt ist und in welcher Sources, Drains und Gates einer Vielzahl von parallel zum Ausgangsanschluß (23C) des Puffers geschalteten MOSFET's (Q11 bis Q1n; Q21 bis Q2n) ausgeformt sind; parallele Gate-Verdrahtungsschichten (15-1 bis 15-n; 20-1 bis 20-n), welche in einem vorgegebenen Abstand auf der Gerätezone (13; 14) angeordnet sind, um als Gate-Elektroden der MOSFET's (Q11 bis Q1n; G21 bis Q2n) zu dienen; und Querabschnitte, welche aus dem gleichen Material wie die Gate-Verdrahtungsschichten (15-1 bis 15-n; 20-1 bis 20-n) ausgeformt sind und welche die Enden benachbarter Gate-Verdrahtungsschichten zur Bildung einer Gate-Verdrahtungsstruktur (15; 20) in Form einer kontinuierlichen Rechteckwelle koppeln zu bilden; eine auf der Gerätezone (13; 14), der Gate-Verdrahtungsstruktur (15; 20) ausgeformte Isolierschicht (10); Kontaktlöcher (51-1 bis 51-3; 52-1 bis 52-3), welche in der Isolierschicht (10) an Positionen oberhalb der Querabschnitte eingeformt sind; und eine mit einem auf der Isolierschicht (10) ausgeformten und über die Kontaktlöcher (51-1 bis 51-3; 52-1 bis 52-3) mit dem auf der Isolierschicht (10) ausgebildeten Signaleingangsanschluß verbundene Metallverdrahtungsschicht (23A);

dadurch gekennzeichnet, daß die Kontaktlöcher (51-1 bis 51-3; 52-1 bis 52-3) nur an einigen der Querabschnitte vorgesehen sind, so daß der effektive Widerstand der Gate-Verdrahtungsstruktur zwischen der Gate-Elektrode eines gegebenen MOSFET und dem nächstliegenden Kontaktloch (45; 46) mit dem Abstand des MOSFET von diesem Kontaktloch zunimmt und daß die MOSFET's sequentiell durch ein Eingangssignal angesteuert werden.