DE3886707T2 - Übertragvorgriffsschaltung zur Anwendung in einem Addierer. - Google Patents

Description

• Die vorliegende Erfindung betrifft eine digitale integrierte Schaltung, insbesondere, aber nicht ausschließlich, eine Übertragvorgriffsschaltung zur Anwendung in einem Addierer.
• Eine parallele arithmetische Einheit, die in der Technik als Manchester- Kette bekannt ist, ist in einer Abhandlung Nr. 3302M mit dem Titel "A parallel arithmetic unit using a saturated-transistor fast-carry circuit" von T. Kilbum, D. B. O. Edwards und D. Aspinall offengelegt, die am 1. März 1960 vor der Institution of Electrical Engineers vorgetragen und im November 1960 auf den Seiten 573 bis 584 veröffentlicht wurde. Die Manchester-Kette ist ein bekannter paralleler Addierer, in dem die Addition zweier Zahlen bitweise in einer Reihe von parallelen Stufen erfolgt. Wenn diese Zahlen stufenweise addiert werden, muß ein Übertrag, wenn er erzeugt wird, auf die nächsthöherwertige Stufe weitergeleitet und in den Additionsvorgang einbezogen werden. Ein Nachteil dieser Art paralleler Addierer besteht darin, daß sie aufgrund der Welligkeit des Übertragsignals relativ langsam sind, da die Signalverarbeitungszeit proportional zum Quadrat der Anzahl Stufen ist. Darüber hinaus ist die Übertrag-Ausgabe von der Manchester-Kette nicht symmetrisch, so daß ein zweiter, komplementärer Addierer erforderlich ist, wenn symmetrische Übertragsignale benötigt werden.
• Auf den Seiten 169 bis 171 von "Principles of CMOS VLSI Design - A System Perspective" von N. H. E. Weste und K. Eshraghian, veröffentlicht durch Addison - Wesley Publishing Company, ist eine Kaskaden-Spannungsschaltlogik (CVSL) offengelegt. Die CVSL stellt eine differentielle Logikart dar, bei der symmetrische Signale, d. h. sowohl wahre als auch komplementäre Signale, an Gatter weitergeleitet werden müssen. Um diese Signale gleichzeitig erzeugen zu können, sind zwei komplementäre NMOS-Schaltstrukturen vorgesehen und mit einem Paar kreuzgekoppelter PMOS-Pull-up-Transistoren verbunden. Ein positives Rückkopplungssignal wird an die PMOS-Pull-up-Transistoren angelegt, um die Gatter zu schalten.
• Eine Modifikation der CVSL durch Verwendung von kreuzgekoppelten NMOS-PMOS-Lasten in Kaskodenschaltung anstelle von kreuzgekoppelten PMOS-Pullup-Transistoren und durch Verbinden der Gate-Elektroden der NMOS-Bauteile mit einer Referenzspannung führt zu einem anderen elektrischen Verhalten, das viel kürzere Schaltzeiten ermöglicht. Diese modifizierte Logik mit kreuzgekoppelten NMOS-PMOS- Lasten in Kaskodenschaltung wird als differentielle Split-Level-Logik (DSL) bezeichnet.
• Das Duplizieren der Schaltstrukturen, um wahre und komplementäre Signale zu erhalten, hat den Nachteil, daß bei der Integration der Schaltungen eine relativ große Chip-Fläche für jede Logikstufe erforderlich ist, da die Schaltungen doppelt vorgesehen werden müssen. Wenn Chip-Fläche gespart werden kann, lassen sich mehr Logikstufen auf einem Chip unterbringen.
• Die Erfindung hat zur Aufgabe, den Aufbau der digitalen integrierten Schaltungen zu vereinfachen und ihre Verarbeitungsgeschwindigkeit zu erhöhen.
• Entsprechend einem Aspekt der vorliegenden Erfindung ist eine Übertragvorgriffsschaltung vorgesehen, die eine Übertragtransferstufe und ein Logik-Netzwerk enthält, dessen symmetrische Ausgänge mit der Übertragtransferstufe verbunden sind, wobei die Übertragtransferstufe ein erstes und ein zweites aktives Schaltelement umfaßt und die Schaltelemente einen ersten, zweiten und dritten Anschluß haben, wobei die ersten Anschlüsse der Schaltelemente so verbunden sind, daß sie komplementäre Eingangs-Übertragsignale von einer vorhergehenden Übertragvorgriffsschaltung erhalten, die zweiten Anschlüsse so miteinander verbunden sind, daß sie einen gemeinsamen Knotenpunkt bilden, die dritten Anschlüsse mit den jeweiligen Ausgängen des Logik- Netzwerkes verbunden sind und jeweilige Lastschaltungen mit den dritten Anschlüssen verbunden sind, um symmetrische Ausgangs-Übertragsignale zu liefern, dadurch gekennzeichnet, daß das Logik-Netzwerk n Gruppen von Schaltvorrichtungen enthält, wobei n eine ganze Zahl von 2 oder mehr ist, jede Gruppe eine erste, zweite und dritte aktive Schaltvorrichtung enthält und jede Schaltvorrichtung einen ersten, zweiten und dritten Anschluß hat, wobei der zweite Anschluß der ersten Schaltvorrichtung und der dritte Anschluß der zweiten Schaltvorrichtung mit den jeweiligen Ausgängen des Logik- Netzwerkes verbunden sind, der dritte Anschluß der ersten Schaltvorrichtung, der zweite Anschluß der zweiten Schaltvorrichtung und der dritte Anschluß der dritten Schaltvorrichtung mit einem internen Knotenpunkt verbunden sind, der zweite Anschluß der dritten Schaltvorrichtung der ersten Gruppe mit dem genannten gemeinsamen Knotenpunkt verbunden ist und der zweite Anschluß der dritten Schaltvorrichtung der zweiten Gruppe bis zur n-ten Gruppe mit dem internen Knotenpunkt der unmittelbar vorhergehenden Gruppe verbunden ist, der interne Knotenpunkt in der n-ten Gruppe mit einer Versorgungsspannungsleitung gekoppelt ist und jede Gruppe der Schaltvorrichtungen auf die logische Addition von zwei Bits Ai, Bi von entsprechender Wertigkeit der beiden zu addierenden Zahlen reagiert und das logische Ergebnis Ai*Bi an den ersten Anschluß der ersten Schaltvorrichtung geleitet wird, das logische Ergebnis an den ersten Anschluß der zweiten Schaltvorrichtung geleitet wird und das logische Ergebnis Ai Bi an den ersten Anschluß der dritten Schaltvorrichtung geleitet wird.
• Das Logik-Netzwerk ist in der Lage, der Übertragtransferstufe symmetrische Ausgangssignale zu liefern, ohne daß ein zweites, komplementäres Logik-Netzwerk erforderlich ist, wie dies bei vielen bekannten Addierer-Schaltungen der Fall ist. Daher gibt es weniger aktive Schaltvorrichtungen als in den bekannten Schaltungen, so daß Chip-Fläche und Strom gespart werden. Darüber hinaus sind die symmetrischen Ausgangssignale von der Logikstufe so beschaffen, daß sie geeignete Eingangssignale für verschiedene Implementierungen der Übertragtransferstufe bilden, die für eine einfache Herstellung oder einen schnellen Betrieb optimiert werden kann.
• Falls gewünscht, können die aktiven Schaltvorrichtungen des Logik-Netzwerkes NMOS-Transistoren enthalten.
• Das erste und das zweite aktive Schaltelement der Übertragtransferstufe sind als Differenzverstärker mit dem gemeinsamen Knotenpunkt verbunden, so daß die Spannung am gemeinsamen Knotenpunkt im wesentlichen unverändert bleibt, wenn sich die Polarität der Übertragsignale umkehrt. Wenn die dritten aktiven Schaltelemente des Logik-Netzwerkes leitend werden, spiegelt sich eine Änderung der Polarität der Eingangs-Übertragsignale im wesentlichen gleichzeitig in den Ausgangs-Übertragsignalen wider, ohne daß sich die Spannung der internen Knotenpunkte ändert, so daß Zeit gespart und die Verarbeitung beschleunigt wird.
• In einem Ausführungsbeispiel der vorliegenden Erfindung enthalten das erste und das zweite aktive Schaltelement der Übertragtransferstufe bipolare Transistoren, die als Differenzverstärker verbunden sind und die die Stufe in die Lage versetzen, mit der Geschwindigkeit der ECL-Logik zu arbeiten, die größer ist als bei einem anderen Ausführungsbeispiel der Erfindung, in dem diese Schaltelemente NMOS-Transistoren enthalten. Die Herstellung eines reinen MOS-Chips ist jedoch einfacher als die Herstellung eines Chips, auf dem Bipolar- und MOS-Transistoren in der gleichen integrierten Schaltung vorgesehen sind.
• Als Kompromiß zwischen einfachem Aufbau und hoher Verarbeitungsgeschwindigkeit wird eine weitere Ausführungsform der Übertragtransferstufe durch Last- Schaltungen implementiert, die erste und zweite PMOS- und NMOS-Transistoren in Kaskodenschaltung enthalten. Die Gate-Elektroden der NMOS-Transistoren werden auf einer Referenzspannung in der Größenordnung von 1/2 VDD+Vtn gehalten, wobei Vtn die Schwellenspannung des NMOS-Transistors ist. Die Gate-Elektroden der PMOS- Transistoren sind kreuzgekoppelt. Die NMOS-Transistoren funktionieren als Trenntransistoren, und da ihre Gate-Elektroden auf einer Referenzspannung gehalten werden, sind die Spannungsschwingungen bei der Umkehr der Polarität der Übertragsignale weniger groß, so daß der Betrieb im Vergleich zu einer Logiktransferstufe ohne NMOS-Trenntransistoren relativ schnell ist.
• Die vorliegende Erfindung ist in der Zeichnung dargestellt und wird im folgenden naher beschrieben. Es zeigen:
• Fig. 1 ein schematisches Schaltbild einer Ausführungsform einer Übertragvorgriffsschaltung mit einem Logik-Netzwerk und einer Übertragtransferstufe,
• Fig. 2 und 3 alternative Übertragtransferstufen für die Verwendung mit dem Logik-Netzwerk aus Fig. 1,
• Fig. 4 ein schematisches Schaltbild einer weiteren Ausführungsform einer Übertragvorgriffsschaltung mit dynamischer Split-Level-Logik für die Übertragtransferstufe und
• Fig. 5 eine Übertragtransferstufe mit kreuzgekoppelten PMOS-Transistoren.
• In den Zeichnungen sind gleiche Teile mit den gleichen Bezugszeichen bezeichnet.
• Fig. 1 zeigt eine von mehreren Übertragvorgriffsschaltungen mit den damit zusammenhängenden jeweiligen Addierern für die Addition von vier Bits entsprechender Wertigkeit von zwei Worten A und B mit einer Länge von, beispielsweise, 32 Bits. Jede Übertragvorgriffsschaltung kann so angesehen werden, als ob sie zwei Teile enthielte. Ein erstes Teil umfaßt ein Logik-Netzwerk 10, das aus vier in Reihe geschalteten Halbaddierern besteht, die in NMOS-Technologie implementiert sind. Der zweite Teil umfaßt eine Übertragtransferstufe 12, die in Bipolar-Technologie implementiert ist.
• In bezug auf das Logik-Netzwerk 10 werden die Eingangssignal-Paare An und Bn bis An+3 und Bn+3 an ähnliche Logik-Blöcke 14, 16, 18 und 20 weitergeleitet, die jeweils ein UND-Gatter 22, ein NOR-Gatter 24 und ein Exklusiv-ODER-Gatter 26 enthalten. Die Ausgänge der jeweiligen UND-Gatter sind mit den Gate-Elektroden der Übertrag-"Erzeugungs"-NMOS-Transistoren Gn bis Gn+3 verbunden. Die Ausgänge der jeweiligen NOR-Gatter 24 sind mit den Gate-Elektroden der Übertrag-"Auslöschungs"- NMOS-Transistoren Kn bis Kn+3 verbunden. Die Ausgänge der jeweiligen Exklusiv- ODER-Gatter 26 sind mit den Gate-Elektroden der Übertrag-"Transfer"-NMOS-Transistoren Pn bis Pn+3 verbunden.
• Die Source-Drain-Strecken der jeweiligen NMOS-Transistorpaare Gn, Kn bis Gn+3, Kn+3 sind in Reihe geschaltet und die vier Paare der in Reihe geschalteten Transistoren sind zwischen den Übertrag-Logikleitungen 28, 30 parallelgeschaltet. Diese Leitungen 28, 30 sind mit der Übertragtransferstufe 12 gekoppelt, in der sie über 2- kOhm-Lastwiderstände 32, 34 mit einer 5-V-Versorgungsspannungsleitung 36 verbunden sind. Die Source-Drain-Strecken der NMOS-Transistoren Pn bis Pn+3 sind in Reihe geschaltet. Die Drain-Elektrode des Transistors Pn ist mit einem Knotenpunkt 38 in der Übertragtransferstufe 12 verbunden. Die gemeinsamen Anschlüsse der Source-Drain- Strecken der Transistorpaare Kn, Gn; Kn+1, Gn+1 und Kn+2, Gn+2 sind mit den jeweiligen gemeinsamen Anschlüssen der Source-Drain-Strecken der Transistorpaare Pn, Pn+1; Pn+1, Pn+2 und Pn+2, Pn+3 verbunden, um die internen Knotenpunkte 40, 42 und 44 zu bilden. Die Source-Elektrode von Transistor Pn+3 ist mit dem gemeinsamen Anschluß der Source-Drain-Strecken der Transistoren Kn+3, Gn+3 verbunden, um einen internen Knotenpunkt 46 zu bilden. Eine 200-uA-Konstantstromquelle 48 ist zwischen den Knotenpunkt 46 und eine Spannungsversorgungsleitung 50 geschaltet, die auf 0 Volt liegt. Das Logik-Netzwerk 10 der abgebildeten Schaltung ähnelt der bekannten Manchester-Kettenschaltung, jedoch sind die extremen Anschlüsse der abgebildeten Schaltung anders, vor allem ist der Knotenpunkt 46 über die Stromquelle 48 mit der Leitung 50 verbunden, so daß das Übertragsignal keine Welligkeit aufweist. Außerdem kann das Netzwerk 10 symmetrische Logik-Bedingungen auf den Leitungen 28, 30 erzeugen.
• Die Übertragtransferstufe 12 enthält NPN-Transistoren 52, 54, die als Differenzverstärker geschaltet sind und deren Emitter-Elektroden mit dem Knotenpunkt 38 verbunden sind. Die Kollektor-Elektroden der Transistoren 52, 54 sind mit den entsprechenden Last-Widerständen 32, 34 verbunden. Die Übertragsignale und Cn-1 von einer vorhergehenden Übertragvorgriffsschaltung werden an die Basis-Elektroden der Transistoren 52 bzw. 54 weitergeleitet. Die Übertragsignale Cn+3 und für die nächsthöhere Übertragvorgriffsschaltung werden von den Kollektorschaltungen der Transistoren 52 bzw. 54 abgeleitet. Durch die Schaltung der NPN-Transistoren 52, 54 als Differenzverstärker kann die Spannung am Knotenpunkt 38 stabil gehalten werden, unabhängig davon, welcher der Transistoren leitet. Der Absolutwert der Spannung am Knotenpunkt 38 kann jedoch je nach Logik-Bedingung der Halbaddierer unterschiedlich sein. Wenn zum Beispiel alle "Transfer"-Transistoren Pn bis Pn+3 leitend sind, ist die Spannung am Knotenpunkt 38 < VDD-Vj, während dies nicht der Fall ist, wenn die Spannung von einem der Transistoren Pn bis Pn+3 > als VDD-Vj ist, so daß die Transistoren 52, 54 aufgrund des unzureichenden Stroms nicht-leitend sind.
• Im Betrieb werden die Worte A und B bitweise den jeweiligen Eingangspaaren der Logikblöcke 14 bis 20 der entsprechenden Stufen zugeführt. Der Ausgang des UND-Gatters 22 ist hoch, wenn Ai*B1 = 1, der Ausgang des NOR-Gatters 24 ist hoch, wenn = 1 und der Ausgang des Exklusiv-ODER-Gatters 26 ist hoch, wenn Ai Bi = 1.
• Jede Übertragvorgriffsschaltung muß feststellen, ob sich der Zustand des Übertragsignals von einer nächstniedrigeren Stufe geändert hat, bevor er an die nächsthöhere Übertragvorgriffsschaltung weitergeleitet wird, um den Zustand des Übertragsignals zu ändern; in diesem Fall wird die Leitfähigkeit der NMOS-Transistoren als Reaktion auf die Eingangssignale durch die Halbaddierer geändert.
• Ohne Signal-Bedingungen, zum Beispiel beim Einschalten, wird also hoch sein und Cn-1 niedrig sein, die NPN-Transistoren werden aufgrund des unzureichenden Stroms nicht-leitend sein und die Transistoren Kn bis Kn+3 werden leitend sein. Der Kollektor von Transistor 52 ist aufgrund der Leitfähigkeit der Transistoren Kn bis Kn+3 niedrig, während der Kollektor des Transistors 54 hoch ist, so daß Cn+3 niedrig ist und hoch ist.
• Wenn alle Transistoren Pn bis Pn+3 leitend sind, ist die Spannung am Knotenpunkt 38 < VDD-Vj, aber der leitende/nicht-leitende Zustand der Transistoren 52, 54 hängt von dem logischen Zustand der Übertragsignale von der vorhergehenden Übertragvorgriffsstufe ab. Wenn sich in dieser Situation die Polarität von und ändert, wird sich das Potential der internen Knotenpunkte 40 bis 46 nicht ändern.
• Wenn einer oder mehrere der "Transfer"-Transistoren Pn bis Pn+3 nichtleitend ist (sind), sind die Transistoren 52, 54 aufgrund des unzureichenden Stroms ebenfalls nicht-leitend und der Wert der Übertrag- und -Signale wird durch die Transistoren Gn bis Gn+3 und Kn bis Kn+3 bestimmt. Wenn zum Beispiel der höchstwertige Halbaddierer betrachtet wird und angenommen wird, daß An+3 und Bn+3 den gleichen Wert - entweder beide "1" oder beide "0" - haben, muß, wenn entweder Transistor Gn+3 oder Kn+3 leitend ist, der andere Transistor Kn+3 oder Gn+3 nichtleitend sein. Wenn beide Eingänge "1" sind, ist Gn+3 leitend, so daß niedrig ist und Cn+3 hoch ist. Das Umgekehrte ist der Fall, wenn beide Eingänge "0" sind.
• Wenn einer oder mehrere der mit dem Knotenpunkt 38 verbundenen "Transfer"-Transistoren Pn+3 bis Pn leitend ist (sind), so daß er (sie) einen niederohmigen Strompfad vom Knotenpunkt 38 bildet (bilden), wird der Ausgang der Übertragvorgriffsschaltung im allgemeinen durch den nächstniedrigeren Halbaddierer bestimmt, dessen "Transfer"-Transistor nicht-leitend ist. Dies kann logisch abgeleitet werden, da einer der beiden Eingänge der Halbaddierer hoch sein muß, damit ein "Transfer"- Transistor leitet; wenn beide Eingänge des vorhergehenden Halbaddierers "l" sind, erfolgt also ein Übertrag auf die nächsthöhere Übertragvorgriffsschaltung, und wenn beide Eingänge des vorhergehenden Halbaddierers "0" sind, erfolgt kein Übertrag auf die nächsthöhere Übertragvorgriffsschaltung.
• Bei der Schaltungsanordnung aus Fig. 1 ist der Transfer der Übertragsignale schneller, da sie unabhängig vom Welligkeitseffekt erfolgt, der bei der bekannten Manchester-Kette auftritt. Durch Anschließen der Halbaddierer des Logik- Netzwerkes der Übertragvorgriffsschaltung zwischen den Knotenpunkt 38 und die Stromquelle 48 wird der Widerstand der Schaltung aufgrund der Technologie-Parametervariationen geändert, wobei die Temperaturschwankungen und Spannungsänderungen eine vernachlässigbare Auswirkung auf die Funktion der Schaltung haben.
• Die abgebildete Schaltung kann für die Verwendung mit PMOS- und PNP-Transistoren angepaßt werden, jedoch kommt es dann zu längeren Signalverarbeitungszeiten im Vergleich zu einer Schaltung mit NMOS- und NPN-Transistoren.
• Die Fig. 2 und 3 zeigen zwei Varianten der Übertragtransferstufe 12, in denen die NPN-Transistoren 52, 54 durch die als Differenzverstärker geschalteten NMOS-Transistoren 56, 58 ersetzt werden. Die abgebildeten Schaltungen sind im Vergleich zu der Schaltung aus Fig. 1 langsamer, da die CMOS-Logik bekanntermaßen langsamer ist als die emittergekoppelte Logik (ECL).
• Falls gewünscht, können die festen Widerstände 32, 34 in den Fig. 1 und 2 als Verarmungs-NMOS-Bauelemente 60, 62 (Fig. 3) implementiert werden, deren Gate- und Source-Elektroden kurzgeschlossen sind.
• Fig. 4 zeigt eine Übertragvorgriffsschaltung mit dynamischer Split-Level-Logik in der Übertragtransferstufe 12. Die dynamische Split-Level-Logik wird in der europäischen Patentschrift 0149275 A1 (PHN 10.885) beschrieben und stellt ein Verfahren dar, mit dem die Schaltgeschwindigkeit einer CMOS-Logikschaltung gesteigert werden kann, indem die Spannungsschwingungen bei der symmetrischen Änderung der Logikzustände auf den Leitungen 28, 30 reduziert werden.
• In Fig. 4 entspricht das Logik-Netzwerk 10 der Schaltung aus Fig. 1 und wird deshalb der Kürze halber nicht noch einmal beschrieben. Es ist jedoch zu beachten, daß der Knotenpunkt 46 direkt mit der Spannungsversorgungsleitung 50 verbunden ist.
• Die Übertragtransferstufe 12 umfaßt die PMOS-Transistoren 64, 66, deren Source-Drain-Strecken in Reihe mit den Source-Drain-Streckern der NMOS-Transistoren 68 bzw. 70 geschaltet sind. Die jeweiligen Kombinationen 64, 68 und 66, 70 in Kaskodenschaltung sind zwischen die Versorgungsspannungsleitung 36 und die Übertrag-Logikleitungen 28, 30 geschaltet. Die Gate-Elektroden der PMOS-Transistoren 64, 66 sind kreuzgekoppelt mit den Leitungen 30 bzw. 28 verbunden. Die Gate-Elektroden der NMOS-Transistoren 68, 70, die in der europäischen Patentschrift 0149275 A1 als Trenntransistoren bezeichnet werden, sind mit einer Referenzspannungsquelle auf 1/2 VDD+Vtn verbunden (nicht abgebildet), wobei Vtn die Schwellenspannung eines NMOS-Transistors ist.
• Die Source-Drain-Strecken der NMOS-Transistoren 72, 74 sind zwischen den Leitungen 28, 30 in Reihe geschaltet. Die Verbindungsstelle der Source-Drain- Strecken dieser Transistoren 72, 74 stellt den Knotenpunkt 38 dar, an den ein Ende der Source-Drain-Strecke des NMOS-Transistors Pn angeschlossen ist. Die Übertragsignale und Cn-1 von einer vorhergehenden Übertragvorgriffsschaltung (nicht abgebildet) werden an die Gate-Elektroden der NMOS-Transistoren 72, 74 weitergeleitet. Die Übertragausgänge Cn+3, werden von den Knotenpunkten 76, 78 abgeleitet, die sich in den gemeinsamen Strompfaden der in Reihe geschalteten Transistoren 64, 68 und 66, 70 befinden.
• In Betrieb bleibt die Spannung am Knotenpunkt 38 bei einer Änderung des Übertrags Cn-1, von der vorhergehenden Übertragvorgriffsschaltung unverändert, so daß die Ausgänge symmetrisch bleiben. Die Spannung am Knotenpunkt 38 kann sich jedoch je nach dem Binärwert der zu addierenden Bits A, B ändern. Wenn die Transistoren Pn bis Pn+3 zum Beispiel leitend sind, ist die Logik-Bedingung an den Knotenpunkten 76, 78 die gleiche wie bei den entsprechenden Signalen von der vorhergehenden Übertragvorgriffsschaltung, obwohl der Knotenpunkt 38 auf VSS liegt, d. h. auf der Spannung der Leitung 50. Jede Änderung der Polarität von und Cn-1 spiegelt sich jedoch in den Ausgängen Cn+3, wider, ohne daß sich das Potential der internen Knotenpunkte verändert.
• Wenn zum Beispiel Cn-1 hoch ist, NMOS-Transistor 74 leitend ist, niedrig ist und NMOS-Transistor 72 nicht-leitend ist, ist die Gate-Source-Spannung des PMOS-Transistors 64 hoch, so daß der Transistor 64 leitet. Da der NMOS-Transistor 68 eine hohe Impedanz hat, liegt der Knotenpunkt 76 auf einer Spannung in der Größenordnung von VDD, so daß Cn+3 hoch ist. Umgekehrt liegt die Gate-Elektrode des PMOS-Transistors auf ca. 2,5 Volt, so daß der Transistor etwas leitet, die Gate-Source- Spannung des NMOS-Transistors 70 liegt in der Größenordnung von 3,5 Volt, so daß der Transistor 70 leitet und der Knotenpunkt und damit Cn+3 niedrig wird - die Spannung liegt in der Größenordnung von 300 mV.
• Wenn die Leitung 28 niedrig wird und die Leitung 30 hoch wird und damit angegeben wird, daß kein Übertragsignal zur nächsten Übertragvorgriffsstufe vorhanden ist, wird der PMOS-Transistor 66 leitend, so daß der Knotenpunkt 78 hoch wird und damit hoch wird. Der PMOS-Transistor 64 ist schwach leitend und der NMOS-Transistor 68 wird leitend, so daß der Knotenpunkt 76 niedrig wird und damit auch niedrig wird.
• Das Umgekehrte ist der Fall, wenn die Leitung 30 niedrig wird und die Leitung 28 hoch wird.
• Fig. 5 zeigt eine Variante des Schaltungsteils 12 von Fig. 4. Die beiden Schaltungen unterscheiden sich dadurch, daß die NMOS-Trenntransistoren 68, 70 weggelassen wurden. Der praktische Effekt davon ist, daß die Spannungsschwingungen an den Gate-Elektroden der PMOS-Transistoren 64, 66 aufgrund der Zeit zum Laden und Entladen der Kapazitäten an den Knotenpunkten 76, 78 größer werden.
• Im Vergleich zu Fig. 5 bieten die NMOS-(Trenn)Transistoren 68, 70 in der Schaltung aus Fig. 4 den Vorteil, daß die Spannungs-Schwankung auf den Leitungen 28, 30 reduziert wird, daß die leitenden PMOS-Transistoren 64, 66 das erneute Aufladen einer Verbindungsstelle mit der Leitung 28 oder 30 verhindern, da der Trenntransistor 68 oder 70 eine hohe Impedanz bildet, und daß der Abschalt-PMOS- Transistor 66 oder 64 nicht vollkommen in Abschaltzustand ist, so daß der "Aus"- Transistor eigentlich "bereit" ist, einen Knotenpunkt 78 oder 76, der über den Trenntransistor 70 oder 68 geladen werden muß, zu laden.

Claims (8)

1. Übertragvorgriffsschaltung, die eine Übertragtransferstufe (12) und ein Logik-Netzwerk (10) enthält, dessen symmetrische Ausgänge mit der Übertragtransferstufe verbunden sind, wobei die Übertragtransferstufe ein erstes (52) und ein zweites aktives Schaltelement (54) umfaßt und die Schaltelemente einen ersten, zweiten und dritten Anschluß haben, wobei die ersten Anschlüsse der Schaltelemente so verbunden sind, daß sie komplementäre Eingangs-Übertragsignale (Cn-1 ) von einer vorhergehenden Übertragvorgriffsschaltung erhalten, die zweiten Anschlüsse so miteinander verbunden sind, daß sie einen gemeinsamen Knotenpunkt (38) bilden, die dritten Anschlüsse mit den jeweiligen Ausgängen des Logik-Netzwerkes verbunden sind und jeweilige Lastschaltungen (32, 34) mit den dritten Anschlüssen verbunden sind, um symmetrische Ausgangs-Übertragsignale (Cn+3; ) zu liefern, dadurch gekennzeichnet, daß das Logik-Netzwerk n Gruppen von Schaltvorrichtungen enthält, wobei n eine ganze Zahl von 2 oder mehr ist, jede Gruppe eine erste (G) , zweite (K) und dritte (P) aktive Schaltvorrichtung enthält und jede Schaltvorrichtung einen ersten, zweiten und dritten Anschluß hat, wobei der zweite Anschluß der ersten Schaltvorrichtung (G) und der dritte Anschluß der zweiten Schaltvorrichtung (K) mit den jeweiligen Ausgängen des Logik-Netzwerkes verbunden sind, der dritte Anschluß der ersten Schaltvorrichtung (G), der zweite Anschluß der zweiten Schaltvorrichtung (K) und der dritte Anschluß der dritten Schaltvorrichtung (P) mit einem internen Knotenpunkt (40, 42, 44, 46) verbunden sind, der zweite Anschluß der dritten Schaltvorrichtung der ersten Gruppe mit dem genannten gemeinsamen Knotenpunkt (38) verbunden ist und der zweite Anschluß der dritten Schaltvorrichtung der zweiten Gruppe bis zur n-ten Gruppe mit dem internen Knotenpunkt der unmittelbar vorhergehenden Gruppe verbunden ist, der interne Knotenpunkt in der n-ten Gruppe mit einer Versorgungsspannungsleitung (48, 50) gekoppelt ist und jede Gruppe der Schaltvorrichtungen auf die logische Addition von zwei Bits Ai, Bi von entsprechender Wertigkeit von zwei zu addierenden Zahlen reagiert und das logische Ergebnis Ai*Bi dem ersten Anschluß der ersten Schaltvorrichtung (G) zugeleitet wird, das logische Ergebnis dem ersten Anschluß der zweiten Schaltvorrichtung (K) zugeleitet wird und das logische Ergebnis Ai Bi = 1 dem ersten Anschluß der dritten Schaltvorrichtung (P) zugeleitet wird.

2. Schaltung nach Anspruch 1, wobei die erste, zweite und dritte Schaltvorrichtung des Logik-Netzwerkes NMOS-Transistoren enthalten.

3. Schaltung nach Anspruch 1 oder 2, wobei das erste (52) und das zweite (54) aktive Schaltelement der Übertragtransferstufe bipolare Transistoren enthalten, deren Emitter-Elektroden mit dem gemeinsamen Knotenpunkt (38) verbunden sind.

4. Schaltung nach Anspruch 1 oder 2, wobei das erste und das zweite Schaltelement NMOS-Transistoren (60, 62) enthalten, deren Source-Elektroden mit dem gemeinsamen Knotenpunkt verbunden sind.

5. Schaltung nach Anspruch 3 oder 4, wobei die Lastschaltungen funktionell einen Widerstand enthalten und die Ausgangs-Übertragsignale von den dritten Anschlüssen des ersten und des zweiten aktiven Schaltelementes abgeleitet werden.

6. Schaltung nach Anspruch 3, 4 oder 5, wobei eine Konstantstromquelle (48) den internen Knotenpunkt in der n-ten Gruppe mit der genannten Versorgungsspannungsleitung verbindet.

7. Schaltung nach Anspruch 4, wobei die Lastschaltungen der Übertragtransferstufe jeweils einen ersten und einen zweiten PMOS-Transistor (64, 66) enthalten, deren Source-Drain-Strecken zwischen die entsprechenden dritten Anschlüsse des ersten bzw. zweiten Schaltelementes und eine weitere Spannungsversorgungsleitung geschaltet sind und wobei die Gate-Elektroden des ersten und des zweiten PMOS-Transistors kreuzgekoppelt mit den dritten Anschlüssen des genannten zweiten und ersten aktiven Schaltelementes verbunden sind.

8. Schaltung nach Anspruch 4, wobei die jeweiligen Lastschaltungen der Übertragtransferstufe jeweils erste (64, 68) und zweite (66, 70) PMOS- (64, 66) und NMOS-Transistoren (68, 70) in Kaskodenschaltung enthalten, die zwischen die jeweiligen dritten Anschlüsse des ersten und zweiten aktiven Schaltelementes und eine weitere Versorgungsspannungsleitung geschaltet sind, wobei die Gate-Elektroden der genannten ersten und zweiten NMOS-Transistoren (68, 70) der Lastschaltungen mit einer Referenzspannungsquelle (Vref) verbunden sind, die Gate-Elektroden der ersten und zweiten PMOS-Transistoren (64, 66) kreuzgekoppelt mit den dritten Anschlüssen der zweiten und ersten aktiven Schaltelemente verbunden sind und wobei symmetrische Ausgangs- Übertragssignale von einer gemeinsamen Verbindung der PMOS- und NMOS-Transistoren abgeleitet werden.