JPS6159698A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に、メモリセル
のｄ能テスト時に、複数のメモリセルに同一データを同
時にｍ込むことができる半導体記憶装置に関するもので
ある。

［従来の技術］ 第４図は、従来の半導体記憶装置の主に入力（書込）回
路の電気的構成を示す概略ブロック図である。

まず、第４図に示した半導体記憶装置の網成について説
明する。第４図において、入力データＷは、データ書込
用端子１を介してデータ入力バッフ７２に与えられる。

これに応じて、データ人力バッフ７２は、入力データＷ
と、Ｗを反転した信号Ｗとを出力する。データ入力バッ
フ７２から出力された信号＼へｌはさらに、トランジス
タ３．５゜７Ｊ３よび９の各々の一方の導通端子に与え
られ、データ人力バッファ２から出力された信号Ｗはさ
らに、トランジスタ４．６．８および１０の各々の一方
の導通端子に与えられる。トランジスタ３および４の各
々の他方の導通端子からの出ノ】は、前置ｊ（ｆ検器１
１を介して増幅された後、１ビツトのメモリセル１５に
結合される。同様に、トランジスタ５および６の各々の
他方の導通端子からの出力は、前置増幅器１２を介しで
増幅された後、１ビツトのメモリセル１６に結合され、
トランジスタ７８よび８の各々の他方の導通端子からの
出力は、前置増幅器１３を介して４幅された後、１ピッ
１−のメモリセル１７に結合され、トランジスタ９およ
び”Ｉ　Ｏの各々の他方の導通端子からの出力は前置増
幅器１４を介して増幅された後、１ピッ１−のメモリセ
ル１８に結合される。トランジスタ３および４のオン・
Ａ）はメモリセル３Ｂ１尺回路１つの出力信＠Ｃ１によ
って制御され、トランジスタ５みよび６のオン・オフは
メモリセル選択回路２０の出力信号Ｃ２によってルリリ
ｇされ、１ヘランジスタ７および８のオン・オフはンζ
モリセルｊΔ択回′ｔｉ５２１の出カイ８号Ｃ５によっ
てｋＪ御され、トランジスタ９および１０のオン・オフ
はメモリセル選択回路２２の出力信＠Ｃ４によってｉｔ
、’Ｊ　ａされる。

端子２３にはアドレス信号Ａ、が、端子２４にはアドレ
ス信号Ａ、が、端子２５にはアドレス信号Ａｃが、端子
２６にはアドレス信号Ａ、−が与えられ、これらのアド
レス信号によってメモリセル】択回路゛１９ないし２２
のいずれかが選択６れて駆動される。

次に、第４図に示した従来の半導体記憶装置の動作につ
いて説明ｆる。ｆ−夕書込時には、データ書込用端子１
に入力データＷが与えられる。そしてデータ人力バッフ
ァ２は相補的な信号の相（Ｗ、Ｗ＞を出力する。この状
態で、信号（Ｗ。

Ｗ）が各メモリセルに到達し、そこに書込まれるために
は、トランジスタ３ないし１０がオン状態でなければな
らない。従来の半導体記憶装置においては、アドレス信
＠Ａｉ＋Ａｔ＋Ａゆ、テによって指定された１つのメモ
リセル選択回路によって１組の１−ランジスタ（たとえ
ば、１〜ランジスタ３および４）がオン状ｒｌＨにされ
、１ビツトのメモリセル（たどえばメモリセル１５）に
だけデータが書込まれる。次に、アドレス信号を変化さ
せることによって、池のメモリセル選択回路を順次指定
し、順苗に１ビツトずつ各メモリセルにデータを書込む
。

ところで、一般に従来の半導体記憶装置では、半導体記
憶装置をパッケージに組入れる１１αのウェハ状態でメ
モリセルの關能テストを行なっている。

この線化テストは、メモリ試験装置（図示せず）と半導
体記憶＆茸との間の信号のやりとりによって実行される
。たとえば、最初に半導体記憶装置を溝或するすべての
メモリセルに、メモリ試験装置によって一定の論理値（
たとえば“”Ｏ”）を門込む。次に、メモリセルを１ビ
ツトずつ読出し、予め書込まれている論理値と一致する
か否かを調べることによって当該メモリセルが正常に薇
能しているか否かを判定する。従来の半導体記憶装置で
は、上述の癲能テストのための各メモリセルへのデータ
の書込は、第４図に示した従来のデータ入力回路を介し
て行なわれていた。

［発明が解決しようとする問題点］ 従来の半導体記憶装置は、上述のように、メモリセルの
薇能テスト時に、複数のメモリセルにテスト用データを
１ビツトずつ書込まなければならなかったので、半導体
記憶装置の人容旦化に伴ない、１つの半導体記憶装置あ
たりの薇能テスト時間が非常に長くなるという問題点が
あった。

それゆえに、この発明の主たる目的は、上）ホの問題点
を解消し、メモリセル薇能テスト時に複数のメモリセル
選択回路を同時に駆動することによって、複数のメモリ
セルへ同一データを同時に書込むことができ、ｄ能テス
ト時間を大幅に短縮することができる半導体記憶装置を
提供することである。

［問題点を解決するための手段］ この発明にかかる半導体記憶装置は、メモリビルの殿能
テスト時に、メモリセル迫沢回路を同時に駆動する機能
を代えるものである。

［作用コ この発明においては、複数のメモリセルの中から１ピツ
トずつメモリセルを選択してデータを書込む通常の書込
手段に加えて、ずぺてのメモリセル選択部路を同時に駆
動する潔能を設けたので、複数ビットのメモリセルに同
一データを同時に書込むことができる。

［実施例］ 第１図は、この発明の一実施例である半導体記憶装置の
電気的構成を示す概略ブロック図である。

第１図に示した実施例の構成は、以下の点を除いて第４
図に示した従来の半導体記憶装置の構成と同じである。

すなわち、メモリ選択回路１９ないし２２に代えて駆動
信号発生回路２７ないし３０が設けられており、テスト
モード切換信号（ＴＭ倍信号入力端子３１からＴ〜１信
号が駆動信号発生回路２７ないし３０の各々に与えられ
ていることである。

次に、第１図に示した実ｆ１！例の動作の概略について
説明する。ＴＭ倍信号、テストモード時にハイレベルに
立上がる信号であり、テストモード時以外の場合（゛以
下、ノーマルモードという）、すなわちＴＭ倍信号ロー
レベルの場合には、駆動信号発生回路２７ないし３０の
各々は、第４図のメモリ選択回路１９ないし２２と同様
に動作する。

すなわち、ＴＭ倍信号ローレベルのときには、アドレス
信号Ａｉ　、Ａｔ　、ＡＣ、ＡＣによって選択された１
つの駆動信号発生回路が働いてその関連するトランジス
タの組をオン状態に制御し、上述のアドレス信号によっ
て指定されたいずれかのメモリセルに従来通りの手順で
入力データを書込む。

一方、テストモード時すなわちＴＭ倍信号ハイレベルに
立ち上がったときには、駆動信号発生回路２７ないし３
０はすべて、アドレス信号にかかわらず各々関連するト
ランジスタの組をオン状態に駆動する信号ＣＩ−０４を
同時に出力する。すなわち、ＴＭ倍信号ハイレベルのと
きには、トランジスタ３ないし１０はすべてオン状態と
なり、データ人力バッフ７２の出力信号（Ｗ、Ｗ）はメ
モリセル１５ないし１８のすべてに書込まれることにな
る。

駆動信号発生回路２７ないし３０はすべて同一の回路構
成を有しているので、１駆動信号発生回路２７を例にと
ってその詳細な回路図を第２図に示す。

まず、第２図に示した駆動信号発生回路２７の構成につ
いて説明する。第２図に示した回路は、大きくは駆動信
号発生部３２と、メモリセル選択部３３と、ラッチ回路
３４とから構成されている。

端子３５には第１図の端子３１からＴＭ倍信号与えられ
る。この−「Ｍ信号はトランジスタ３６を介して１〜ラ
ンジスタ３７のＰｉ＋」６＋１端子に与えられる。

一方、端子３８および３９の双方には、アト１ノス信＠
ＡＲおよびＡｃが当該駆動信＠発生回路を選択する信号
である場合に、ローレベルの信号が与えられる。すなわ
ち、この場合にはトランジスタ４０および４１はオフ状
態となる。端子４２にはメモリセル書込のタイミングを
決める基本タロツク信号φが与えられる。トランジスタ
４３はこのクロック信号φによってオン・オフ制御され
、このトランジスタ４３の一方の導通端子はトランジス
タ４０．４１および７１Ｉ４に結合される。トランジス
タ４４の他方の導通端子はトランジスタ４５の制ｇＡ端
子に結合される。端子４６．４７．４８および４９には
ハイレベルの信号が与えられる。

また、ラッチ回路３４は、ハイレベルの信号を供給する
端子５０と、上述の基本クロック信号φが与えられる端
子５゛１と、トランジスタ５２および５３とから構成さ
れ、クロック信号φによって制御されて信号Ｃ４出力前
に端子５４を予めローレベルにしておくための回路であ
る。

次に、笥２図に示した回路の動作について説明する。ま
ず、ノーマルモード時、すなわちＴＭ倍信号ローレベル
のときには、トランジスタ３７はオフ状態となる。代わ
りにメモリセル選択部３３が通常のメモリセル選択回路
として残脂して、アドレス信号によって当該駆動信号発
生回路２７が選択されたときには、トランジスタ４ｏお
よび４１がともにオフとなり、クロック信号φに従って
ハイ１．！ベルの信号がトランジスタ４５の＆’Ｊ御端
子に与えられてトランジスタ４５は：イ二／状態となる
。

これに応じてハイレベルの信号Ｃ４が端子５４ｈ）ら出
力されて関連するトランジスタ３および１１をオン状態
にする。

一方、テストモード時すなわちＴ　Ｍ　ｆｆｉ号がハイ
レベルの期間中にはトランジスタ３７は常にオン状態と
なり、アドレス信号にかかわらずに、端子５４には常に
ハイレベルの信号Ｃ１が出力されて関連するトランジス
タ３および４をオン状態にする。

次に、第３図は、上述のテストモード時において、さら
にメモリセルに書込動作を行なうときにのみ、関連する
トランジスタをオン状態にする駆動信号発生回路の回路
図である。第３図において、信号φ１はデス１〜モード
時においてメモリセルに実際にフ込を行なうときにハイ
レベルになる信号である。第３図に示した回路図の構成
は、以下の点を除いて第２図に示した回路図の溝底と同
じである。すなわち、端子５５を介してトランジスタ３
６の一方の５ｓ通端子に信号φ１が与えられており、か
つトランジスタ３６のｕＪ　（２１１ＩＮ子には端子５
６を介してＴ　Ｍ信号が与えられている点である。

したがって、ＴＭ倍信号よびφ、の双方がハイレベルに
なるときにのみ、端子５４から駆動信号Ｃ７が出力され
て関連するトランジスタ３および４をオン状態にする。

なお、上述の実施例では１つのデータ書込用端子から４
ビツトのメモリセルにデータが書込まれる半導体記憶装
置について説明したが、これは何ビットであってもよく
、半導体記憶装置の形式も、どのようなものであっても
よい。

さらに、複数ビットの並列読出手段を兼備えれば、さら
にテスト時間を短縮できることは明白である。

［発明の効果］ 以上のように、この発明によれば、簡単な回路構成の駆
動信号発生回路を設けることによって、ｍ数ビットのメ
モリセルに同一データを同時に四込むことができるので
、テスト時のメモリセルの書込時間を短篇することがで
き、大容量の半導体記憶装置であってもその様能テスト
時間を大幅に短縮することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の電気的槽底を示す電格ブ
ロック図である。第２図および第３図はこの発明の一実
施例を溝底する駆動信号発生回路の回路図である。第４
図は従来の半導体記憶装置の電気的欝成を示寸ＨＨＨブ
ロック図である。 図において、１はデータ書込用端子、２はデータ入力バ
ッファ、１１．１２．１３．１４は前置増幅器、１５，
１６，１７．１８はメモリセル、１９．２０．２１．２
２はメモリセル選択回路、２３．２４，２５．２６はア
ドレス信号入力端子、２７．２８．２９．３０は駆動信
号発生回路、３１はテストモード切換信号入力端子、３
２．３２は駆動信号発生部、３３はメモリセル選択部、
３４はラッチ回路を示す。 なお、各図中同一符号は同一ま、たは相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）データ書込用端子と、 前記データ書込用端子に並列に結合されたｎ（ｎは２以
   上の整数）ビットのメモリセルと、前記メモリセルごと
   に設けられ、データを書込むべきメモリセルを選択する
   ためのｎ個のメモリセル選択手段と、 前記データを書込むべきメモリセルを指定するメモリセ
   ル指定信号を発生する信号発生手段と、テストモード時
   に、前記ｎ個のメモリセル選択手段のすべてを同時に駆
   動する駆動信号を発生する駆動信号発生手段とを備えた
   、半導体記憶装置。
2. （２）前記駆動信号発生手段は、外部からのテストモー
   ド切換信号に応答して、テストモード時に前記駆動信号
   を前記メモリセル選択手段に与え、テストモード時以外
   のときには前記メモリセル指定信号を前記メモリセル選
   択手段に与えるように切換わるスイッチング手段を有す
   る、特許請求の範囲第１項記載の半導体記憶装置。
3. （３）前記駆動信号発生手段は、 前記データ書込用端子へのデータ書込のタイミングを表
   わすタイミング信号を発生する信号発生手段をさらに備
   え、かつ前記タイミング信号に応答して前記駆動信号を
   発生する、特許請求の範囲第１項記載の半導体記憶装置
   。