JPS6159698A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6159698A JPS6159698A JP59183018A JP18301884A JPS6159698A JP S6159698 A JPS6159698 A JP S6159698A JP 59183018 A JP59183018 A JP 59183018A JP 18301884 A JP18301884 A JP 18301884A JP S6159698 A JPS6159698 A JP S6159698A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- signal
- data
- drive signal
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、半導体記憶装置に関し、特に、メモリセル
のd能テスト時に、複数のメモリセルに同一データを同
時にm込むことができる半導体記憶装置に関するもので
ある。
のd能テスト時に、複数のメモリセルに同一データを同
時にm込むことができる半導体記憶装置に関するもので
ある。
[従来の技術]
第4図は、従来の半導体記憶装置の主に入力(書込)回
路の電気的構成を示す概略ブロック図である。
路の電気的構成を示す概略ブロック図である。
まず、第4図に示した半導体記憶装置の網成について説
明する。第4図において、入力データWは、データ書込
用端子1を介してデータ入力バッフ72に与えられる。
明する。第4図において、入力データWは、データ書込
用端子1を介してデータ入力バッフ72に与えられる。
これに応じて、データ人力バッフ72は、入力データW
と、Wを反転した信号Wとを出力する。データ入力バッ
フ72から出力された信号\へlはさらに、トランジス
タ3.5゜7J3よび9の各々の一方の導通端子に与え
られ、データ人力バッファ2から出力された信号Wはさ
らに、トランジスタ4.6.8および10の各々の一方
の導通端子に与えられる。トランジスタ3および4の各
々の他方の導通端子からの出ノ】は、前置j(f検器1
1を介して増幅された後、1ビツトのメモリセル15に
結合される。同様に、トランジスタ5および6の各々の
他方の導通端子からの出力は、前置増幅器12を介しで
増幅された後、1ビツトのメモリセル16に結合され、
トランジスタ78よび8の各々の他方の導通端子からの
出力は、前置増幅器13を介して4幅された後、1ピッ
1−のメモリセル17に結合され、トランジスタ9およ
び”I Oの各々の他方の導通端子からの出力は前置増
幅器14を介して増幅された後、1ピッ1−のメモリセ
ル18に結合される。トランジスタ3および4のオン・
A)はメモリセル3B1尺回路1つの出力信@C1によ
って制御され、トランジスタ5みよび6のオン・オフは
メモリセル選択回路20の出力信号C2によってルリリ
gされ、1ヘランジスタ7および8のオン・オフはンζ
モリセルjΔ択回′ti521の出カイ8号C5によっ
てkJ御され、トランジスタ9および10のオン・オフ
はメモリセル選択回路22の出力信@C4によってit
、’J aされる。
と、Wを反転した信号Wとを出力する。データ入力バッ
フ72から出力された信号\へlはさらに、トランジス
タ3.5゜7J3よび9の各々の一方の導通端子に与え
られ、データ人力バッファ2から出力された信号Wはさ
らに、トランジスタ4.6.8および10の各々の一方
の導通端子に与えられる。トランジスタ3および4の各
々の他方の導通端子からの出ノ】は、前置j(f検器1
1を介して増幅された後、1ビツトのメモリセル15に
結合される。同様に、トランジスタ5および6の各々の
他方の導通端子からの出力は、前置増幅器12を介しで
増幅された後、1ビツトのメモリセル16に結合され、
トランジスタ78よび8の各々の他方の導通端子からの
出力は、前置増幅器13を介して4幅された後、1ピッ
1−のメモリセル17に結合され、トランジスタ9およ
び”I Oの各々の他方の導通端子からの出力は前置増
幅器14を介して増幅された後、1ピッ1−のメモリセ
ル18に結合される。トランジスタ3および4のオン・
A)はメモリセル3B1尺回路1つの出力信@C1によ
って制御され、トランジスタ5みよび6のオン・オフは
メモリセル選択回路20の出力信号C2によってルリリ
gされ、1ヘランジスタ7および8のオン・オフはンζ
モリセルjΔ択回′ti521の出カイ8号C5によっ
てkJ御され、トランジスタ9および10のオン・オフ
はメモリセル選択回路22の出力信@C4によってit
、’J aされる。
端子23にはアドレス信号A、が、端子24にはアドレ
ス信号A、が、端子25にはアドレス信号Acが、端子
26にはアドレス信号A、−が与えられ、これらのアド
レス信号によってメモリセル】択回路゛19ないし22
のいずれかが選択6れて駆動される。
ス信号A、が、端子25にはアドレス信号Acが、端子
26にはアドレス信号A、−が与えられ、これらのアド
レス信号によってメモリセル】択回路゛19ないし22
のいずれかが選択6れて駆動される。
次に、第4図に示した従来の半導体記憶装置の動作につ
いて説明fる。f−夕書込時には、データ書込用端子1
に入力データWが与えられる。そしてデータ人力バッフ
ァ2は相補的な信号の相(W、W>を出力する。この状
態で、信号(W。
いて説明fる。f−夕書込時には、データ書込用端子1
に入力データWが与えられる。そしてデータ人力バッフ
ァ2は相補的な信号の相(W、W>を出力する。この状
態で、信号(W。
W)が各メモリセルに到達し、そこに書込まれるために
は、トランジスタ3ないし10がオン状態でなければな
らない。従来の半導体記憶装置においては、アドレス信
@Ai+At+Aゆ、テによって指定された1つのメモ
リセル選択回路によって1組の1−ランジスタ(たとえ
ば、1〜ランジスタ3および4)がオン状rlHにされ
、1ビツトのメモリセル(たどえばメモリセル15)に
だけデータが書込まれる。次に、アドレス信号を変化さ
せることによって、池のメモリセル選択回路を順次指定
し、順苗に1ビツトずつ各メモリセルにデータを書込む
。
は、トランジスタ3ないし10がオン状態でなければな
らない。従来の半導体記憶装置においては、アドレス信
@Ai+At+Aゆ、テによって指定された1つのメモ
リセル選択回路によって1組の1−ランジスタ(たとえ
ば、1〜ランジスタ3および4)がオン状rlHにされ
、1ビツトのメモリセル(たどえばメモリセル15)に
だけデータが書込まれる。次に、アドレス信号を変化さ
せることによって、池のメモリセル選択回路を順次指定
し、順苗に1ビツトずつ各メモリセルにデータを書込む
。
ところで、一般に従来の半導体記憶装置では、半導体記
憶装置をパッケージに組入れる11αのウェハ状態でメ
モリセルの關能テストを行なっている。
憶装置をパッケージに組入れる11αのウェハ状態でメ
モリセルの關能テストを行なっている。
この線化テストは、メモリ試験装置(図示せず)と半導
体記憶&茸との間の信号のやりとりによって実行される
。たとえば、最初に半導体記憶装置を溝或するすべての
メモリセルに、メモリ試験装置によって一定の論理値(
たとえば“”O”)を門込む。次に、メモリセルを1ビ
ツトずつ読出し、予め書込まれている論理値と一致する
か否かを調べることによって当該メモリセルが正常に薇
能しているか否かを判定する。従来の半導体記憶装置で
は、上述の癲能テストのための各メモリセルへのデータ
の書込は、第4図に示した従来のデータ入力回路を介し
て行なわれていた。
体記憶&茸との間の信号のやりとりによって実行される
。たとえば、最初に半導体記憶装置を溝或するすべての
メモリセルに、メモリ試験装置によって一定の論理値(
たとえば“”O”)を門込む。次に、メモリセルを1ビ
ツトずつ読出し、予め書込まれている論理値と一致する
か否かを調べることによって当該メモリセルが正常に薇
能しているか否かを判定する。従来の半導体記憶装置で
は、上述の癲能テストのための各メモリセルへのデータ
の書込は、第4図に示した従来のデータ入力回路を介し
て行なわれていた。
[発明が解決しようとする問題点]
従来の半導体記憶装置は、上述のように、メモリセルの
薇能テスト時に、複数のメモリセルにテスト用データを
1ビツトずつ書込まなければならなかったので、半導体
記憶装置の人容旦化に伴ない、1つの半導体記憶装置あ
たりの薇能テスト時間が非常に長くなるという問題点が
あった。
薇能テスト時に、複数のメモリセルにテスト用データを
1ビツトずつ書込まなければならなかったので、半導体
記憶装置の人容旦化に伴ない、1つの半導体記憶装置あ
たりの薇能テスト時間が非常に長くなるという問題点が
あった。
それゆえに、この発明の主たる目的は、上)ホの問題点
を解消し、メモリセル薇能テスト時に複数のメモリセル
選択回路を同時に駆動することによって、複数のメモリ
セルへ同一データを同時に書込むことができ、d能テス
ト時間を大幅に短縮することができる半導体記憶装置を
提供することである。
を解消し、メモリセル薇能テスト時に複数のメモリセル
選択回路を同時に駆動することによって、複数のメモリ
セルへ同一データを同時に書込むことができ、d能テス
ト時間を大幅に短縮することができる半導体記憶装置を
提供することである。
[問題点を解決するための手段]
この発明にかかる半導体記憶装置は、メモリビルの殿能
テスト時に、メモリセル迫沢回路を同時に駆動する機能
を代えるものである。
テスト時に、メモリセル迫沢回路を同時に駆動する機能
を代えるものである。
[作用コ
この発明においては、複数のメモリセルの中から1ピツ
トずつメモリセルを選択してデータを書込む通常の書込
手段に加えて、ずぺてのメモリセル選択部路を同時に駆
動する潔能を設けたので、複数ビットのメモリセルに同
一データを同時に書込むことができる。
トずつメモリセルを選択してデータを書込む通常の書込
手段に加えて、ずぺてのメモリセル選択部路を同時に駆
動する潔能を設けたので、複数ビットのメモリセルに同
一データを同時に書込むことができる。
[実施例]
第1図は、この発明の一実施例である半導体記憶装置の
電気的構成を示す概略ブロック図である。
電気的構成を示す概略ブロック図である。
第1図に示した実施例の構成は、以下の点を除いて第4
図に示した従来の半導体記憶装置の構成と同じである。
図に示した従来の半導体記憶装置の構成と同じである。
すなわち、メモリ選択回路19ないし22に代えて駆動
信号発生回路27ないし30が設けられており、テスト
モード切換信号(TM倍信号入力端子31からT〜1信
号が駆動信号発生回路27ないし30の各々に与えられ
ていることである。
信号発生回路27ないし30が設けられており、テスト
モード切換信号(TM倍信号入力端子31からT〜1信
号が駆動信号発生回路27ないし30の各々に与えられ
ていることである。
次に、第1図に示した実f1!例の動作の概略について
説明する。TM倍信号、テストモード時にハイレベルに
立上がる信号であり、テストモード時以外の場合(゛以
下、ノーマルモードという)、すなわちTM倍信号ロー
レベルの場合には、駆動信号発生回路27ないし30の
各々は、第4図のメモリ選択回路19ないし22と同様
に動作する。
説明する。TM倍信号、テストモード時にハイレベルに
立上がる信号であり、テストモード時以外の場合(゛以
下、ノーマルモードという)、すなわちTM倍信号ロー
レベルの場合には、駆動信号発生回路27ないし30の
各々は、第4図のメモリ選択回路19ないし22と同様
に動作する。
すなわち、TM倍信号ローレベルのときには、アドレス
信号Ai 、At 、AC、ACによって選択された1
つの駆動信号発生回路が働いてその関連するトランジス
タの組をオン状態に制御し、上述のアドレス信号によっ
て指定されたいずれかのメモリセルに従来通りの手順で
入力データを書込む。
信号Ai 、At 、AC、ACによって選択された1
つの駆動信号発生回路が働いてその関連するトランジス
タの組をオン状態に制御し、上述のアドレス信号によっ
て指定されたいずれかのメモリセルに従来通りの手順で
入力データを書込む。
一方、テストモード時すなわちTM倍信号ハイレベルに
立ち上がったときには、駆動信号発生回路27ないし3
0はすべて、アドレス信号にかかわらず各々関連するト
ランジスタの組をオン状態に駆動する信号CI−04を
同時に出力する。すなわち、TM倍信号ハイレベルのと
きには、トランジスタ3ないし10はすべてオン状態と
なり、データ人力バッフ72の出力信号(W、W)はメ
モリセル15ないし18のすべてに書込まれることにな
る。
立ち上がったときには、駆動信号発生回路27ないし3
0はすべて、アドレス信号にかかわらず各々関連するト
ランジスタの組をオン状態に駆動する信号CI−04を
同時に出力する。すなわち、TM倍信号ハイレベルのと
きには、トランジスタ3ないし10はすべてオン状態と
なり、データ人力バッフ72の出力信号(W、W)はメ
モリセル15ないし18のすべてに書込まれることにな
る。
駆動信号発生回路27ないし30はすべて同一の回路構
成を有しているので、1駆動信号発生回路27を例にと
ってその詳細な回路図を第2図に示す。
成を有しているので、1駆動信号発生回路27を例にと
ってその詳細な回路図を第2図に示す。
まず、第2図に示した駆動信号発生回路27の構成につ
いて説明する。第2図に示した回路は、大きくは駆動信
号発生部32と、メモリセル選択部33と、ラッチ回路
34とから構成されている。
いて説明する。第2図に示した回路は、大きくは駆動信
号発生部32と、メモリセル選択部33と、ラッチ回路
34とから構成されている。
端子35には第1図の端子31からTM倍信号与えられ
る。この−「M信号はトランジスタ36を介して1〜ラ
ンジスタ37のPi+」6+1端子に与えられる。
る。この−「M信号はトランジスタ36を介して1〜ラ
ンジスタ37のPi+」6+1端子に与えられる。
一方、端子38および39の双方には、アト1ノス信@
ARおよびAcが当該駆動信@発生回路を選択する信号
である場合に、ローレベルの信号が与えられる。すなわ
ち、この場合にはトランジスタ40および41はオフ状
態となる。端子42にはメモリセル書込のタイミングを
決める基本タロツク信号φが与えられる。トランジスタ
43はこのクロック信号φによってオン・オフ制御され
、このトランジスタ43の一方の導通端子はトランジス
タ40.41および71I4に結合される。トランジス
タ44の他方の導通端子はトランジスタ45の制gA端
子に結合される。端子46.47.48および49には
ハイレベルの信号が与えられる。
ARおよびAcが当該駆動信@発生回路を選択する信号
である場合に、ローレベルの信号が与えられる。すなわ
ち、この場合にはトランジスタ40および41はオフ状
態となる。端子42にはメモリセル書込のタイミングを
決める基本タロツク信号φが与えられる。トランジスタ
43はこのクロック信号φによってオン・オフ制御され
、このトランジスタ43の一方の導通端子はトランジス
タ40.41および71I4に結合される。トランジス
タ44の他方の導通端子はトランジスタ45の制gA端
子に結合される。端子46.47.48および49には
ハイレベルの信号が与えられる。
また、ラッチ回路34は、ハイレベルの信号を供給する
端子50と、上述の基本クロック信号φが与えられる端
子5゛1と、トランジスタ52および53とから構成さ
れ、クロック信号φによって制御されて信号C4出力前
に端子54を予めローレベルにしておくための回路であ
る。
端子50と、上述の基本クロック信号φが与えられる端
子5゛1と、トランジスタ52および53とから構成さ
れ、クロック信号φによって制御されて信号C4出力前
に端子54を予めローレベルにしておくための回路であ
る。
次に、笥2図に示した回路の動作について説明する。ま
ず、ノーマルモード時、すなわちTM倍信号ローレベル
のときには、トランジスタ37はオフ状態となる。代わ
りにメモリセル選択部33が通常のメモリセル選択回路
として残脂して、アドレス信号によって当該駆動信号発
生回路27が選択されたときには、トランジスタ4oお
よび41がともにオフとなり、クロック信号φに従って
ハイ1.!ベルの信号がトランジスタ45の&’J御端
子に与えられてトランジスタ45は:イ二/状態となる
。
ず、ノーマルモード時、すなわちTM倍信号ローレベル
のときには、トランジスタ37はオフ状態となる。代わ
りにメモリセル選択部33が通常のメモリセル選択回路
として残脂して、アドレス信号によって当該駆動信号発
生回路27が選択されたときには、トランジスタ4oお
よび41がともにオフとなり、クロック信号φに従って
ハイ1.!ベルの信号がトランジスタ45の&’J御端
子に与えられてトランジスタ45は:イ二/状態となる
。
これに応じてハイレベルの信号C4が端子54h)ら出
力されて関連するトランジスタ3および11をオン状態
にする。
力されて関連するトランジスタ3および11をオン状態
にする。
一方、テストモード時すなわちT M ffi号がハイ
レベルの期間中にはトランジスタ37は常にオン状態と
なり、アドレス信号にかかわらずに、端子54には常に
ハイレベルの信号C1が出力されて関連するトランジス
タ3および4をオン状態にする。
レベルの期間中にはトランジスタ37は常にオン状態と
なり、アドレス信号にかかわらずに、端子54には常に
ハイレベルの信号C1が出力されて関連するトランジス
タ3および4をオン状態にする。
次に、第3図は、上述のテストモード時において、さら
にメモリセルに書込動作を行なうときにのみ、関連する
トランジスタをオン状態にする駆動信号発生回路の回路
図である。第3図において、信号φ1はデス1〜モード
時においてメモリセルに実際にフ込を行なうときにハイ
レベルになる信号である。第3図に示した回路図の構成
は、以下の点を除いて第2図に示した回路図の溝底と同
じである。すなわち、端子55を介してトランジスタ3
6の一方の5s通端子に信号φ1が与えられており、か
つトランジスタ36のuJ (211IN子には端子5
6を介してT M信号が与えられている点である。
にメモリセルに書込動作を行なうときにのみ、関連する
トランジスタをオン状態にする駆動信号発生回路の回路
図である。第3図において、信号φ1はデス1〜モード
時においてメモリセルに実際にフ込を行なうときにハイ
レベルになる信号である。第3図に示した回路図の構成
は、以下の点を除いて第2図に示した回路図の溝底と同
じである。すなわち、端子55を介してトランジスタ3
6の一方の5s通端子に信号φ1が与えられており、か
つトランジスタ36のuJ (211IN子には端子5
6を介してT M信号が与えられている点である。
したがって、TM倍信号よびφ、の双方がハイレベルに
なるときにのみ、端子54から駆動信号C7が出力され
て関連するトランジスタ3および4をオン状態にする。
なるときにのみ、端子54から駆動信号C7が出力され
て関連するトランジスタ3および4をオン状態にする。
なお、上述の実施例では1つのデータ書込用端子から4
ビツトのメモリセルにデータが書込まれる半導体記憶装
置について説明したが、これは何ビットであってもよく
、半導体記憶装置の形式も、どのようなものであっても
よい。
ビツトのメモリセルにデータが書込まれる半導体記憶装
置について説明したが、これは何ビットであってもよく
、半導体記憶装置の形式も、どのようなものであっても
よい。
さらに、複数ビットの並列読出手段を兼備えれば、さら
にテスト時間を短縮できることは明白である。
にテスト時間を短縮できることは明白である。
[発明の効果]
以上のように、この発明によれば、簡単な回路構成の駆
動信号発生回路を設けることによって、m数ビットのメ
モリセルに同一データを同時に四込むことができるので
、テスト時のメモリセルの書込時間を短篇することがで
き、大容量の半導体記憶装置であってもその様能テスト
時間を大幅に短縮することができる。
動信号発生回路を設けることによって、m数ビットのメ
モリセルに同一データを同時に四込むことができるので
、テスト時のメモリセルの書込時間を短篇することがで
き、大容量の半導体記憶装置であってもその様能テスト
時間を大幅に短縮することができる。
第1図はこの発明の一実施例の電気的槽底を示す電格ブ
ロック図である。第2図および第3図はこの発明の一実
施例を溝底する駆動信号発生回路の回路図である。第4
図は従来の半導体記憶装置の電気的欝成を示寸HHHブ
ロック図である。 図において、1はデータ書込用端子、2はデータ入力バ
ッファ、11.12.13.14は前置増幅器、15,
16,17.18はメモリセル、19.20.21.2
2はメモリセル選択回路、23.24,25.26はア
ドレス信号入力端子、27.28.29.30は駆動信
号発生回路、31はテストモード切換信号入力端子、3
2.32は駆動信号発生部、33はメモリセル選択部、
34はラッチ回路を示す。 なお、各図中同一符号は同一ま、たは相当部分を示す。
ロック図である。第2図および第3図はこの発明の一実
施例を溝底する駆動信号発生回路の回路図である。第4
図は従来の半導体記憶装置の電気的欝成を示寸HHHブ
ロック図である。 図において、1はデータ書込用端子、2はデータ入力バ
ッファ、11.12.13.14は前置増幅器、15,
16,17.18はメモリセル、19.20.21.2
2はメモリセル選択回路、23.24,25.26はア
ドレス信号入力端子、27.28.29.30は駆動信
号発生回路、31はテストモード切換信号入力端子、3
2.32は駆動信号発生部、33はメモリセル選択部、
34はラッチ回路を示す。 なお、各図中同一符号は同一ま、たは相当部分を示す。
Claims (3)
- (1)データ書込用端子と、 前記データ書込用端子に並列に結合されたn(nは2以
上の整数)ビットのメモリセルと、前記メモリセルごと
に設けられ、データを書込むべきメモリセルを選択する
ためのn個のメモリセル選択手段と、 前記データを書込むべきメモリセルを指定するメモリセ
ル指定信号を発生する信号発生手段と、テストモード時
に、前記n個のメモリセル選択手段のすべてを同時に駆
動する駆動信号を発生する駆動信号発生手段とを備えた
、半導体記憶装置。 - (2)前記駆動信号発生手段は、外部からのテストモー
ド切換信号に応答して、テストモード時に前記駆動信号
を前記メモリセル選択手段に与え、テストモード時以外
のときには前記メモリセル指定信号を前記メモリセル選
択手段に与えるように切換わるスイッチング手段を有す
る、特許請求の範囲第1項記載の半導体記憶装置。 - (3)前記駆動信号発生手段は、 前記データ書込用端子へのデータ書込のタイミングを表
わすタイミング信号を発生する信号発生手段をさらに備
え、かつ前記タイミング信号に応答して前記駆動信号を
発生する、特許請求の範囲第1項記載の半導体記憶装置
。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59183018A JPS6159698A (ja) | 1984-08-30 | 1984-08-30 | 半導体記憶装置 |
KR1019850005459A KR900005666B1 (ko) | 1984-08-30 | 1985-07-29 | 반도체기억장치 |
US06/762,632 US4692901A (en) | 1984-08-30 | 1985-08-05 | Semiconductor memory |
DE19853530591 DE3530591A1 (de) | 1984-08-30 | 1985-08-27 | Halbleiterspeicher |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59183018A JPS6159698A (ja) | 1984-08-30 | 1984-08-30 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6159698A true JPS6159698A (ja) | 1986-03-27 |
JPH0411959B2 JPH0411959B2 (ja) | 1992-03-03 |
Family
ID=16128295
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59183018A Granted JPS6159698A (ja) | 1984-08-30 | 1984-08-30 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6159698A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63121198A (ja) * | 1986-11-10 | 1988-05-25 | Nec Corp | 半導体メモリ装置 |
JPH01109599A (ja) * | 1987-10-22 | 1989-04-26 | Nec Corp | 書込み・消去可能な半導体記憶装置 |
JPH03165397A (ja) * | 1989-11-24 | 1991-07-17 | Sharp Corp | 半導体記憶装置 |
JPH04167299A (ja) * | 1990-10-30 | 1992-06-15 | Nec Corp | 半導体メモリ |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57179997A (en) * | 1981-04-25 | 1982-11-05 | Toshiba Corp | Semiconductor memory |
-
1984
- 1984-08-30 JP JP59183018A patent/JPS6159698A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57179997A (en) * | 1981-04-25 | 1982-11-05 | Toshiba Corp | Semiconductor memory |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63121198A (ja) * | 1986-11-10 | 1988-05-25 | Nec Corp | 半導体メモリ装置 |
JPH01109599A (ja) * | 1987-10-22 | 1989-04-26 | Nec Corp | 書込み・消去可能な半導体記憶装置 |
JPH03165397A (ja) * | 1989-11-24 | 1991-07-17 | Sharp Corp | 半導体記憶装置 |
JPH04167299A (ja) * | 1990-10-30 | 1992-06-15 | Nec Corp | 半導体メモリ |
Also Published As
Publication number | Publication date |
---|---|
JPH0411959B2 (ja) | 1992-03-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8024629B2 (en) | Input/output compression and pin reduction in an integrated circuit | |
JP2525112B2 (ja) | 誤り訂正回路を備えた不揮発性メモリ装置 | |
US6876228B2 (en) | Field programmable gate array | |
US20020120820A1 (en) | Memory device for controlling nonvolatile and volatile memories | |
US20110121294A1 (en) | Semiconductor device | |
JPS6337894A (ja) | ランダムアクセスメモリ | |
JP3180317B2 (ja) | 半導体記憶装置 | |
KR101034967B1 (ko) | 반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법 | |
US7107501B2 (en) | Test device, test system and method for testing a memory circuit | |
JPS63310046A (ja) | テスト補助回路 | |
KR20040047612A (ko) | 반도체 기억 장치의 테스트 방법 및 반도체 기억 장치의테스트 회로 | |
US8456931B2 (en) | Data transmission device | |
KR100558552B1 (ko) | 반도체 메모리장치의 데이터 억세스회로 | |
JPS6159698A (ja) | 半導体記憶装置 | |
KR101131569B1 (ko) | 비휘발성 메모리 장치, 이를 위한 리페어 회로 및 캠 데이터 독출 방법 | |
JPH0417349A (ja) | ダイナミック記憶装置およびそのバーンイン方法 | |
US20130265831A1 (en) | Semiconductor device having plural data input/output terminals | |
US7451368B2 (en) | Semiconductor device and method for testing semiconductor device | |
EP0263312A2 (en) | Semiconductor memory device with a self-testing function | |
US20120002491A1 (en) | Test signal generating device, semiconductor memory apparatus using the same and multi-bit test method thereof | |
JPS61202400A (ja) | 半導体記憶装置 | |
JPH10241352A (ja) | 半導体記憶装置 | |
JPS6159700A (ja) | 半導体記憶装置 | |
JPS61204900A (ja) | 半導体記憶装置 | |
KR100505431B1 (ko) | 반도체 메모리 장치의 테스트 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |