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Die vorliegende Erfindung bezieht sich auf integrierte
Schaltungen für die Verarbeitung analoger Signale im Millivoltbereich
und speziell auf eine Empfängerschaltung mit Hysterese.
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Die Verwendung von Empfängerschaltungen zur
Informationsgewinnung durch Auswertung elektrischer Signale aus einem
Nachrichtennetz ist dem Stand der Technik entsprechend umfangreich
beschrieben. Solche Empfängerschaltungen sind als diskrete
Baugruppen auf Leiterplatten oder als integrierte Einheiten auf
einem einzelnen Chip verfügbar. Die integrierte Ausführung
derartiger Schaltungen wird der diskreten Bauweise unter anderem
deshalb vorgezogen, weil der einzelne Schaltkreis viel weniger
Platz beansprucht als eine Leiterplatte.
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Auch wenn die integrierte Empfängerschaltung vielfach attraktiv
ist, ergeben sich bei deren Anwendung verschiedene technische
Probleme, die spezielle und einzelne Lösungen erfordern. Häufig
ergeben sich diese Probleme aus der Umgebung, in der der Chip
eingesetzt wird. Wenn der Chip zur Verarbeitung digitaler
Signale verwendet wird, treten nur geringfügige Probleme auf, da eine
rein digitale Technologie, wie beispielsweise CMOS, zur
Herstellung der Schaltung eingesetzt werden kann. Wenn der Chip jedoch
für die Verarbeitung gemischter Signale (analoger und digitaler)
verwendet werden soll, ergibt sich das Problem, wie digitale
Funktionseinheiten und digitale Prozeßschritte, wie
beispielsweise CMOS, genutzt werden können, um sowohl analoge als auch
digitale Funktionen auf einem einzelnen Chip zu realisieren.
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Es gibt eine ganze Reihe von Fällen, in denen die zu
verarbeitenden Signalamplituden im Millivoltbereich liegen. Wie im
folgenden noch erklärt wird, werfen solch kleine Signale
zusätzliche Probleme auf, die beachtet werden müssen, wenn der Chip für
derartige Anwendungen entwickelt wird. Man hat somit nicht nur
für die Bereitstellung analoger und digitaler Funktionen auf
einem einzelnen Chip zu sorgen, sondern man muß zusätzlich
Signale im Millivoltbereich verarbeiten. Zu den Umgebungen, in
denen derartig kleine analoge Signale weit verbreitet sind,
gehört das Lokale Netz nach Vorschlag des IEEE-Komitee 802.5 (IEEE
Standard Token Ring ANSI/IEEE Standard 8802/2 und 5 -1985).
Details zu diesem Netzwerk werden dort beschrieben und hierin als
Referenz verwendet.
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Die Auslegung des Schaltkreises derart, daß die
Empfängerschaltung in Umgebungen mit Rauschstörungen eingesetzt werden kann,
stellt den Entwickler vor ein weiteres Problem. Es ist
wohlbekannt, daß eine Hysterese, die durch einen Schmitt-Trigger
erzeugt wird, dazu verwendet werden kann, die Empfängerschaltung
rausch-unempfindlich zu machen. Wesentlich ist, daß das Phänomen
der Hysterese, unabhängig davon ob es durch einen
Schmitt-Trigger oder eine andere elektrische Schaltung realisiert wird, den
Umschaltpunkt für ein Ausgangssignal vorgibt. Auch wenn das
Phänomen Hysterese wohlbekannt ist, so besteht doch ein Problem
darin, wie diese auf einem einzelnen Chip mit gemischter
Funktion (analog und digital) implementiert werden kann. Dem Stand
der Technik entsprechend werden Hysteresekennlinien mit
Widerständen, Lamdadioden sowie über fremdartige Prozeßschritte
realisiert. Alle dem Stand der Technik entsprechenden Technologien
vergrößern die Gesamtkosten des Schaltkreises.
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Zur Illustration soll das Dokument WO-A8-609-229 (NCR Corp.)
dienen. Darin wird eine Ausführungsform offenbart, die zwei
Inverterschaltungen bestehend aus vier Transistoren enthält, wobei
diese paarweise eine Differenzschaltung bilden. Die Eingänge
eines ebenfalls implementierten Differenzverstärkers sind mit
den Drainanschlüssen des ersten Transistorpaares und des zweiten
Transistorpaares verbunden und sein Ausgang liefert ein Signal,
das auf den p-Anschluß von einem der vier Transistoren
zurückgekoppelt wird. Diese Schaltung ist jedoch durch eine große
Hysterese gekennzeichnet und wird für die Verarbeitung großer Signale
verwendet.
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Es ist dementsprechend die Hauptaufgabe der vorliegenden
Erfindung, eine Empfängerschaltung bereitzustellen, die effizienter
arbeitet als es bisher möglich ist.
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Es ist eine andere Aufgabe der vorliegenden Erfindung, eine
Empfängerschaltung bereitzustellen, die zusammen mit anderen
Schaltungen unter Verwendung der digitalen CMOS-Technologie einfach
auf einem Chip integriert werden kann. Die Empfängerschaltung
enthält einen Feldeffekttransistor (FET) mit vier Anschlüssen,
dessen Substratanschluß mit einem aktiven Knoten verbunden ist.
Wenn sich die Spannungen an dem aktiven Knoten ändern, ändert
sich auch die Schwellspannung (VT) des FET. Die veränderliche
Schwellspannung wird verwendet, um den Umschaltpunkt (Hysterese)
in der Empfängerschaltung einzustellen.
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Genauer gesagt wird ein Spannungsteiler-Netzwerk aus in Reihe
geschalteten FET-Elementen in den Signalweg des Eingangssignals
gelegt. Das Spannungsteiler-Netzwerk bestimmt das
Gleichspannungsniveau, um welches das eingehende Wechselspannungssignal
schwingt. Das durch die Teilerschaltung eingestellte Signal wird
auf den negativen Eingang einer Komparatorschaltung gegeben. An
den positiven Eingang des Komparatornetzwerkes ist ein
Referenzsignal mit einer Hysterese, das in einem speziellen Netzwerk zur
Erzeugung der Hysteresespannung gebildet wird, angelegt. Diese
Komparatorschaltung vergleicht die Signale an ihren
entsprechenden Eingängen und gibt ein modifiziertes Signal aus, welches das
eintreffende Signal repräsentiert.
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Das Netzwerk zur Erzeugung der Hysteresespannung umfaßt ein
erstes und zweites Paar in Reihe geschalteter FET-Bauelemente.
Entweder das erste oder das zweite Paar der FET-Bauelement wird
als aktiver Knoten benutzt. Das Ausgangssignal des Komparators
wird mit der Gate-Elektrode bzw. dem Gate-Anschluß von einem der
Bauelemente verbunden, die zur Bildung des aktiven Knotens
benutzt werden. Die Substrat-Elektrode von einem der
FET-Bauelemente
des anderen Paares ist mit dem aktiven Knoten verbunden.
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Diese und andere Eigenschaften und Vorteile der vorliegenden
Erfindung werden in den begleitenden Zeichnungen vollständiger
beschrieben.
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Die Fig. 1A und 1B zeigen graphische Darstellungen der
Wechselwirkung zwischen den Eingangssignalen und dem
hysteresebehafteten Referenzsignal. Die Figuren sind für das Verständnis der
Probleme hilfreich, die bei der Entwicklung einer Schaltung zur
Verarbeitung kleiner analoger Signale überwunden werden müssen.
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Fig. 2 zeigt den Stromlaufplan eines unsymmetrischen Empfängers
entsprechend den Lehren der vorliegenden Erfindung.
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Fig. 3 zeigt eine schematische Darstellung von Signalverläufen
an verschieden Punkten der Schaltung von Fig. 2.
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Die Fig. 1A und 1B zeigen graphische Darstellungen der
Hysteresefenster und Eingangssignale, die mit Schaltungen dem Stand der
Technik entsprechend und mit Schaltungen entsprechend der
vorliegenden Erfindung verbunden sind. Diese Abbildungen sind für
das Verständnis der Ursachen hilfreich, die dazu führen, daß
Schaltungen entsprechend dem Stand der Technik nicht für die
Verarbeitung kleiner Signale geeignet sind.
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Fig. 1A zeigt eine graphische Darstellung der
Signalverhältnisse, die dem Stand der Technik entsprechen. Die Darstellung
enthält das Hysteresefenster 10, das Eingangssignal 12 und die
maximal verfügbaren Spannungspegel (VL' und VH'), die bei der CMOS-
Technologie verfügbar sind. VL' repräsentiert den niedrigen
Spannungspegel der Spannungsversorgung, während VH' den hohen
Spannungspegel darstellt. Gewöhnlich erstreckt sich der maximale
Spannungsbereich von 0 V bis +5 V. Das Hysteresefenster hat
ebenfalls zwei Spannungspegel, die mit VL und VH bezeichnet
werden. VL repräsentiert den unteren Umschaltpunkt während VH den
oberen Umschaltpunkt darstellt. Wie im vorhergehenden bereits
erwähnt, sind VL und VH die Umschaltpunkte, an denen ein Aus
gangssignal (nicht dargestellt) seinen Zustand ändert. Wie aus
der Zeichnung klar wird, hat das Eingangssignal 12 eine
ausreichende Schwingungsweite bzw. Amplitude um die Niveaus VL und VH
zu schneiden und zwar relativ unabhängig davon, wo sich diese
Niveaus innerhalb des Betriebsspannungsbereiches von 0 bis +5 V
genau befinden. Ebenso ist die Breite des Hysteresefensters
relativ groß. Im Ergebnis dessen kann man sagen, daß Schaltungen
entsprechend dem Stand der Technik dadurch gekennzeichnet sind,
daß sie eine große Hysterese besitzen und große Eingangssignale
verarbeiten können.
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Im Gegensatz dazu zeigt Fig. 1B eine graphische Darstellung
kleiner Signale, für deren Verarbeitung die vorliegende
Erfindung entwickelt wurde. In dem vorliegenden Dokument wird die
Bezeichnung kleine Signale auf Signale angewendet, deren Spitze-
Spitze-Auslenkung in den Millivoltbereich fällt. Genau wie in
Fig. 1A liegen die Spannungspegel, die von der einfachen
Stromversorgung bereitgestellt werden, zwischen 0 und +5 V. Im
Gegensatz zum Beispiel, das dem Stand der Technik entspricht, ist die
Amplitude oder Schwingungsweite des Eingangssignals 14 relativ
klein (das heißt, im Millivoltbereich). Um Eingangssignale mit
relativ kleinen Amplituden, wie das Signal 14, zu verarbeiten,
muß man eine schmale Hysterese 16 und ein Bezugspotential 18
(ACG a.c. ground) für die Wechselspannung erzeugen, wobei das
kleine Analogsignal dann um das Bezugspotential 18 schwingt. Wie
in Fig. 1A repräsentieren VL und VH den niedrigen und den hohen
Spannungspegel des Hysteresefensters 16.
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Fig. 2 zeigt einen Schaltplan eines unsymmetrischen Empfängers
gemäß den Lehren der vorliegenden Erfindung. Die Schaltung ist
gut dafür geeignet, zusammen mit anderen Schaltungen auf einem
einzelnen Chip unter Verwendung der CMOS-Technologie integriert
zu werden. Wie im vorhergehenden bereits erwähnt, ist diese
Technologie primär eine digitale Technologie und digitale
Bauelemente werden hier verwendet, um eine Schaltung für die
Verarbeitung kleiner analoger Signale bereitzustellen. Die
Schaltung
ist ideal dazu geeignet, kleine Analogsignale, die in
lokalen Netzwerken entsprechend den Empfehlungen der IEEE-Kommission
802.5 ausgegeben werden, zu verarbeiten.
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Wir beziehen uns weiter auf Fig. 2. Die Schaltung für die
Verarbeitung kleiner Signale enthält Mittel für die Erzeugung des
Massebezugspotentials der Wechselspannung 20, Komparator-Mittel
22 und Mittel zur Erzeugung der Hysteresespannung 24. Das Mittel
für die Erzeugung des Massebezugspotentials der Wechselspannung
ist über die Leitung 26 mit dem Anschlußfeld 28 verbunden. Das
Anschlußfeld 28 und alle Schaltungsanordnungen rechts davon sind
auf einem einzelnen Chip integriert. Die Eingangssignale, die
von der Schaltungsanordnung der vorliegenden Erfindung
verarbeitet werden sollen, werden über das Anschlußfeld 28 eingespeist.
Konventionelle Bauelemente wie Transformatoren und/oder
Kondensatoren (nicht dargestellt) werden dazu verwendet, um das
Eingangssignal in den Schaltkreis einzuspeisen. Weil diese
Bauelemente dem Stand der Technik entsprechend wohlbekannt sind und
kein Teil der vorliegenden Erfindung sind, werden in diesem
Dokument keine weiteren Erläuterungen dazu gegeben.
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Wir beziehen uns weiter auf Fig. 2. Das Mittel für die Erzeugung
des Massebezugspotentials der Wechselspannung 20 erzeugt das
Wechselspannungs-Bezugspotential (ACG), um welches das
Eingangssignal schwingt. Das Mittel für die Erzeugung des
Massebezugspotentials der Wechselspannung enthält die FET-Bauelemente Q5
und Q6. Es soll noch erwähnt werden, daß alle FET-Bauelemente,
die in diesem unsymmetrischen Empfänger verwendet werden, aus P-
Kanal-Bauelementen bestehen. Diese Bauelemente werden als
Rechtecke mit einer Diagonale dargestellt. Die FET-Bauelemente haben
vier Anschlüsse, wobei die Substratanschlüsse mit Pfeilen
gekennzeichnet sind. Es soll weiterhin erwähnt werden, daß auch
andere FET-Elemente verwendet werden können, um eine Schaltung
gemäß der vorliegenden Erfindung zu realisieren.
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Die Bauelemente Q5 und Q6 sind über ihre Drain- und
Sourceelektroden in Reihe geschaltet. Die Substratanschlüsse von Q5 und Q6
sind mit den jeweiligen Sourceelektroden verbunden. Die
Sourceelektrode des Bauelementes Q6 ist mit Vdd verbunden. Vdd ist der
höchste Spannungspegel, der von der einfachen
Spannungsversorgung bereitgestellt wird. Wie im vorhergehenden bereits erwähnt,
beträgt Vdd bei Schaltkreisen in CMOS-Technologie +5 V. Die
Gateanschlüsse der FET-Bauelemente Q5 und Q6 werden mit den
jeweiligen Drainanschlüssen verbunden. In der bevorzugten
Ausführungsform der vorliegenden Erfindung sind die Bauelemente Q5 und
Q6 identisch. Somit ist die Spannung, die am Knotenpunkt 30
erzeugt wird, gleich Vdd/2. Der Knoten 30 wird über die Leitung 32
mit dem negativen Eingang des Komparators 22 verbunden.
Komparator 22 vergleicht das Signal an seinem negativen Eingang mit dem
Signal (dies wird hierin weiter unten beschrieben) an seinem
positiven Eingang und gibt ein Signal Vout auf Leitung 34 aus. Das
Signal auf Leiter 34 ist ein digitales Signal, welches das
Eingangssignal repräsentiert, das am Anschlußfeld 28 anliegt.
Dieses Signal wurde von einem anderen Gerät (nicht dargestellt)
innerhalb des Nachrichtennetzes (nicht dargestellt) ausgegeben.
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Wir beziehen uns weiter auf Fig. 2. Das Mittel zur Erzeugung der
Hysterese der Referenzspannung 24 erzeugt ein
hysteresebehaftetes Signal und gibt dieses über Leiter 36 auf den positiven
Eingang des Komparators 24. Wie im vorhergehenden bereits erwähnt,
muß das Hysteresefenster des Signals relativ schmal sein und um
das Wechselspannungs-Bezugspotential, das von den P-Kanal
Anreicherungs-FETs Q5 und Q6 gebildet wird, liegen. Das
Referenzspannungssignal mit Hysterese wird von den Anreicherungs-FETs Q1,
Q2, Q3 und Q4 gebildet. Die FET-Bauelemente Q3 und Q4 sind
zwischen Massepotential und Vdd in Reihe geschaltet. Die
Substratanschlüsse von Q3 und Q4 sind mit ihren entsprechenden
Sourceanschlüssen verbunden. Der Steueranschluß oder das Gate,
des FET-Bauelementes Q3 ist über Leitung 38 mit dem Ausgang des
Komparators 22 verbunden. Der Gateanschluß des FET-Bauelementes
Q4 wird mit seinem Drainanschluß verbunden. Wenn sich das
Ausgangssignal auf Leitung 34 ändert, ändert sich auch die Spannung
am aktiven Knoten 40, die damit die Spannung am Substratanschluß
des FET-Elementes Q1 verändert. Mit der Veränderung der
Substratspannung
des FET Q1, ändert sich auch die Schwellspannung
des Transistors, wodurch ein relativ schmales Hysteresefenster
gebildet wird. Der Gateanschluß des FET-Bauelementes Q1 ist mit
dem Drainanschluß verbunden. Genauso ist beim FET-Bauelement Q2
der Gateanschluß mit dem Drainanschluß verbunden, während der
Substratanschluß mit dem Sourceanschluß verbunden ist.
Vorzugsweise sind die FET-Elemente in Fig. 2 p-Kanal Anreicherungstypen
mit identischen B/L-Verhältnissen (wobei B die Breite und L die
Länge eines Elementes darstellen)
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Fig. 3 zeigt Darstellungen von Signalen, wie man sie an
verschiedenen Punkten der Schaltung von Fig. 2 erhält. Diese
Darstellungen sind für das Verständnis der Arbeitsweise der
Schaltung von Fig. 2 nützlich. Das Eingangssignal von Fig. 3 ist das
Eingangssignal, das am Anschlußfeld 28 eingespeist wird. Die
Linie für das Wechselspannungs-Bezugspotential (ACG)
repräsentiert den Bezugsspannungspegel, der in dem Mittel zur Erzeugung
des Wechselspannung-Bezugsniveaus 20 gebildet wird. VL und VH
kennzeichnen die Grenzen des Hysteresefensters, das in dem
Mittel zur Erzeugung der Hysterese der Referenzspannung 24 gebildet
wird. Diese Grenzen definieren den Umschaltpunkt für das
Ausgangssignal. Das Ausgangssignal wird durch den Komparator auf
Leiter 34 erzeugt. Es soll erwähnt werden, daß man durch
Verbinden der Punkte, in denen das Eingangssignal VH und VL schneidet,
das Ausgangssignal erhält. Durch Verwendung der in Fig. 2
dargelegten Schaltung kann aus kleinen analogen Signalen ein
Zweipunktsignal abgeleitet werden.