DE2919569C2

DE2919569C2 - Inverter-Pufferschaltung

Info

Publication number: DE2919569C2
Application number: DE2919569A
Authority: DE
Inventors: Tetsuo Tokyo Misaizu
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1978-05-22
Filing date: 1979-05-15
Publication date: 1982-11-04
Also published as: US4264829A; JPS54152454A; DE2919569A1; US4446387A

Description

Die Erfindung betrifft eine Inverter-Pufferschaltung mit einer Inverterstufe, die einerseits zwischen einen Signaleingang und einen ersten und zweiten Zwischenanschluß und andererseits zwischen einen Stromversor- gungsanschluß und einen gemeinsamen Pctentialpunkt geschaltet ist, und mit einer Pufferschaltung, die zwischen die beiden Zwischenanschlüsse und einen Signalausgangsanschluß und ferner zwischen den Stromversorgungsanschluß und den gemeinsamen Po tentialpunkt geschaltet ist, wobei die Inverterstufe besteht aus einem ersten Feldeffekttransistor mit isoliertem Gatter vom Anreicherungs-Typ, dessen Gatter mit dem Eingangsanschluß verbunden ist, dessen Quelle mit dem gemeinsamen Potentialpunkt verbun den ist und dessen Senke mit einem Verzweigungspunkt verbunden ist, der seinerseits mit dem zweiten Zwischenanschluß gekoppelt ist, einem zweiten Feldeffekttransistor mit isoliertem Gatter vom Verarmungstyp, dessen Quelle mit dem Verzweigungspunkt und dessen Senke mit dem Stromversorgungsanschluß verbunden sind, einem fünften Feldeffekttransistor mit isoliertem Gatter vom Verarmungs-Typ, dessen Gatter mit dem Eingangsanschluß, dessen Quelle mit dem ersten Zwischenanschluß und dessen Senke mit dem Stromversorgungsanschluß verbunden ist, und einem sechsten Feldeffekttransistor mit isoliertem Gatter vom Anreicherungs-Typ, dessen Gatter mit dem Verzweigungspunkt, dessen Quelle mit dem gemeinsamen Potentialpunkt und dessen Senke mit dem ersten

J5 Zwischenanschluß verbunden ist, und wobei die Pufferstufe besteht aus einem dritten Feldeffekttransistor mit isoliertem Gatter vom Anreicherungs-Typ, dessen Gatter mit dem ersten Zwischenanschluß, dessen Quelle mit dem gemeinsamen Potentialpunkt und dessen Senke mit dem Ausgangsanschluß verbunden ist, und einem vierten Feldeffekttransistor mit isoliertem Gatter vom Anreicherungs-Typ, dessen Gatter mit dem zweiten Zwischenanschluß, dessen Quelle mit dem Ausgangsanschluß und dessen Senke mit dem Strom-

Versorgungsanschluß verbunden ist.

Eine Schaltung dieser Art ist z. B. zum Umwandeln eines TTL (Transistor-Transistor-Logik) Eingangssignals in ein Ausgangssignal auf MOS-Pägel geeignet. Bei einer bekannten Schaltung der eingangs genannten Art (IBM-Technical Disclosure Bulletin, Vol. 19, Nr. 3, Aug. 1976, Seite 922 bis 923, Fig. 1) besteht nun zwar vielleicht in geringerem Maße als bei einfacheren Schaltungen, aber immer doch noch in störendem Ausmaß der Nachteil, daß das Eingangssignal das Ausgangssignal direkt nachteilig beeinflussen kann, daß also keine ideale Abpufferung erreicht wird. Das Ausgangssignal wird nämlich nicht auf einem ausreichend hohen Pegel gehalten, wenn das untere Niveau des Eingangssignals höher ist als der Schwellenpegel des ersten Feldeffekttransistors. In diesem Falle leitet nämlich dieser Transistor auch dann zumindest in einem nicht zu vernachlässigenden Ausmaß, wenn das Eingangssignal sich auf dem unteren Niveau befindet. Das Ausgangssignal ändert sich in diesem Falle bei Änderung des Eingangsignals mehr oder weniger kontinuierlich.

Ein solches Verhalten ist natürlich unerwünscht. Das Ausgangssignal soll, je nach Eingangssignal, einen von

zwei möglichen Pegeln annehmen. Nur so können Signale, die entsprechend den beiden logischen Werten 0 und 1 zwei verschiedene elektrische Pegel annehmen können, durch eine Inverter-Pufferschaltung vernünftig weiterverarbeitet werden.

Die Aufgabe der Erfindung besteht darin, eine Inverter-Pufferschaltung zu schaffer.; die aus einer Vielzahl von Feldeffekttransistoren mit isoliertem Gatter zusammengesetzt ist, deren Ausgangssigna] möglichst frei von nachteiliger direkter Beeinflussung durch das Eingangssignal ist und die eine kleine Eingangskapazität aufweist

Die erfindungsgemäße Lösung besteht darin, daß die Inverterstufe ferner aufweist einen siebten Feldeffekttransistor mit isoliertem Gatter vom Anreicherungs-Typ, dessen Gatter mit dem ersten Zwischenanschluß, dessen Quelle mit dem gemeinsamen Potentialpunkt und dessen Senke mit dem zweiten Zwischenanschluß verbunden ist, und einen achten Feldeffekttransistor mit isoliertem Gatter vom Verarmungs-Typ, dessen Gatter mit dem Verzweigungspunkt, dessen Quelle mit dem zweiten Zwischenanschluß und dessen Senke mit dem Stromversorgungsanschluß verbunden ist

Durch die erfindungsgemäße Schaltung wird der nicht ausreichend hohe Signalpegel am Ausgang des Eingangsstufeninverters bis auf den Pegel der Versorgungsspannung angehoben, und zwar durch die Schaltung, die aus den siebten und achten Transistoren besteht Dabei gibt der achte Feldeffekttransistor vom Verarmungstyp eine Spannung vom Versorgungsspannungspegel an einen Zwischenanschluß auch dann ab, wenn der Ausgang des Eingangsstufeninverters eiiien unzureichend hohen Signalpegel hat. Auf diese Weise kann dann der vierte Transistor in ausreichendem Maße leitend gemacht werden, so daß dann ein Signal hohen Pegels, das dem Versorgungsspannungspegel nahe kommt, am Ausgang abgenommen werden kann.

Die Erfindung wird im folgenden anhand von vorteilhaften Ausführungsformen unter Bezugnahme auf die Zeichnungen beschrieben.

F i g. 1 zeigt eine bekannte Inverter-Pufferschaltung mit einer bestimmten Anzahl von MOS-Transistoren.

F i g. 2 zeigt schematisch die Eingangs-Ausgangs-Kennlinie der Inverter-Pufferschaltung nach F i g. 1.

Fig.3 zeigt eine Inverter-Pufferschaltung gemäß einer ersten Ausführungsform der Erfindung.

Fig.4 zeigt die Eingangs-Ausgangs-Kennlinie der Schaltung nach F i g. 3.

Fig.5 zeigt eine Inverter-Pufferschaltu;ig gemäß einer zweiten Ausführungsform der Erfindung.

Zunächst wird anhand der F i g. 1 eine bekannte Inverter-Pufferschaltung beschrieben, um das Verständnis der vorliegenden Erfindung zu erleichtern. Die Inverter-Pufferschaltung umfaßt eine Inverterstufe, die zwischen einem Signaleingangsanschluß A ur.d einem ersten und einem zweiten Zwischenanschluß 11 und 12 liegt und die ferner zwischen einem Stromversorgungsanschluß Vcc und einem gemeinsamen Potentialpunkt liegt, der hier als Masse dargestellt ist. Die Pufferstufe der Schaltung ist zwischen die Zwischenanschlüsse 11 und 12 und einem Signalausgangsanschluß B geschaltet und liegt ferner ebenfalls zwischen dem Stromversorgungsanschluß Vcc und dem gemeinsamen Potentialpunkt. Die Inverterstufe umfaßt einen ersten MOS-Transistor Q] vom Anreicherungs-Typ (enhancement type), dessen Gatter mit dem Eingangsanschluß A und mit dem ersten Zwischenanschluß 11, dessen Quelle mit dem gemeinsamen Potentialpunkt, und dessen Senke mit einem Verzweigungspunkt 15 verbunden ist, welches als der Stufensignalausgang für ein invertiertes Signal dient und seinerseits mit dem zweiten Zwischenanschluß 12 verbunden ist Die Inverterstufe umfaßt ferner einen zweiten MOS-Transistor Qi vom Verarmungs-Typ, dessen Gatter mit dem Verzweigungspunkt 15, dessen Quelle ebenfalls mit dem Verzweigungspunkt 15 und dessen Senke mit dem Stromversorgungsanschluß V« verbunden ist Die Pufferstufe umfaßt einen

ίο dritten MOS-Transistor Q₃ vom Anreicherungs-Typ, dessen Gatter mit dem ersten Zwischenanschluß 11, dessen Quelle mit dem gemeinsamen Potentialpunkt und dessen Senke mit der Ausgangsklemme B verbunden ist sowie einen vierten MOS-Transistor Q₄ vom Anreicherungs-Typ, dessen Gatter mit dem zweiten Zwischenanschluß 12, dessen Quelle mit dem Ausgangsanschluß B und dessen Senke mit dem Stromversorgungsanschluß V«. verbunden ist

Es ist bekannt daß in einer Schaltung der in F i g. 1 als Beispiel dargestellten Art der erste MOS-Transistor Qj ein wesentlich größeres Verhältnis von Breite zu Länge aufweisen soll als der zweite MOS-Transistor Qz, wie dies z.B. in der US-PS 36 49 843 diskutiert wird. Dadurch soll der Verzweigungspunkt 15 auf einem niedrigen Potential gehalten werden, wenn dem Eingangsanschluß A ein Eingangssignal A\ von hohem Pegel zugeführt wird. Das Eingangssignal A\ kann das dem Ausgangsanschluß B zugeführte Ausgangssignal B\ direkt nachteilig beeinflussen, wie dies in Fig.2 angedeutet ist Dies bedeutet daß das Ausgangssignal B\ nicht auf ausreichend hohem Pegel gehalten wird, wenn das untere Niveau des Eingangssignals A\ höher ist als der Schwellenpegel des ersten MOS-Transistors Q\. Da der erste MOS-Transistor Q₁ einen breiten Bereich hat, erleidet das Eingangssignal A\ eine große Eingangskapazität aufgrund der Transistoren Q\ und Qi, obwohl das Verhältnis von Breite zu Länge des dritten und vierten MOS-Transistors Qi bzw. Qa unwesentlich ist.

Bei der in Fig.3 dargestellten Inverter-Pufferschaltung gemäß einer ersten Ausführungsform der Erfindung sind gleiche bzw. entsprechende Teile wie in F i g. 1 mit den gleichen Bezugszeichen bezeichnet Das Gatter des ersten MOS-Transistors Qi und der Verzweigungspunkt 15 sind nicht direkt mit dem ersten bzw. zweiten Zwischenanschluß 11 bzw. 12 verbunden. Die Inverterstufe umfaßt einen fünften MOS-Transistor Qs vom Verarmungs-Typ, dessen Gatter mit dem Eingangsanschluß A, dessen Quelle mit dem ersten Zwischenanschluß 11 und dessen Senke mit dem Stromversorgungsanschluß V„ verbunden ist. Ein sechster MOS-Transistor Qe vom Anreicherungs-Typ hat ein mit dem Verzweigungspunkt 15 verbundenes Gatter, eine mit dem gemeinsamen Potentialpunkt verbundene Quelle und eine mit dem ersten Zwischenanschluß 11 verbundene Senke. Ein siebter MOS-Transistor Qi vom Anreicherungs-Typ hat ein mit dem ersten Zwischenanschluß 11 verbundenes Gatter, eine mit dem gemeinsamen Potentialpunkt verbundene Quelle und eine mit dem zweiten Zwischenanschluß 12 verbundene Senke. Ein achter MOS-Transistor Qg vom Verarmungs-Typ hat ein mit dem Verzweigungspunkt 15 verbundenes Gatter, eine mit dem zweiten Zwischenanschluß 12 verbundene Quelle und eine mit dem

^b=> Stroniversorgungsanschluß V_n-verbundene Senke.

Bei der in F i g. 3 dargestellten Schaltung wirken der erste und der zweite MOS-Transistor Q, und Q₂, der sechste und fünfte MOS-Transistor Q₄, und Qs und der

siebte und achte MOS-Transistor Qj und Qa jeweils paarweise derart zusammen, daß sie eine partielle Inverterstufe bilden. Es ist deshalb erforderlich, daß der erste, fünfte und siebte MOS-Transistor Q_u Q₆ bzw. Q₇ ein größeres Verhältnis von Breite zu Länge aufweisen als die mit ihnen zusammenwirkenden MOS-Transistoren Q₂, Qs bzw. Qg, während das Verhältnis von Breite zu Länge beim dritten und vierten MOS-Transistor Qj bzw. Qa nicht kritisch ist. Ein dem Ausgangsanschluß B zugeführtes Ausgangssignal B' wird von dem dem Eingangsanschluß A zugeführten Eingangssignal A₁ nur wenig direkt nachteilig beeinflußt, da zwei zusätzliche partielle Inverterstufen Qt-Qs und Qr-Qs zwischen der Pufferstufe Q3—Q4 und der üblichen Inverterstufe Q\ — Q2, die nunmehr als eingangsseitige partielle Inverterstufe dient, zwischengeschaltet sind. Da das Eingangssignal A\ dem ersten und dem fünften MOS-Transistor Q\ bzw. Qs zugeführt wird, von denen der Transistor Q₅ mit einer sehr viel schmaleren Fläche als der Transistor Q₃ ausgeführt werden kann, kann die Eingangskapazität deutlich herabgesetzt werden. Es ist jedoch unvermeidlich, daß die dargestellte Inverter-Pufferschaltung eine Schaltverzögerungszeit aufweist, die etwas größer ist als bei der bekannten Inverter-Pufferschaltung, und zwar aufgrund der beiden zwischengeschalteten partiellen Inverterstufen Q₆-Q₅ und Qi-Qi, durch die das invertierte Signal letztlich der Pufferstufe Qs—Q* zugeführt wird.

Wie aus F i g. 4 ersichtlich, ist die Eingangs-Ausgangs-Kennlinie der Schaltung gemäß F i g. 2 ausgezeichnet. Das Ausgangssignal B' hat einen ausreichend hohen Pegel auch dann, wenn der untere Pegel des Eingangssignals A₁ höher liegt als der Schwellenpegel des ersten MOS-Transistors Qt.
Bei der in F i g. 5 dargestellten zweiten Ausführungs-

■> form der Erfindung sind gleiche bzw. entsprechende Teile mit gleichen Bezugszeichen bezeichnet wie in Fig.3. Die Pufferstufe dieser Schaltung umfaßt zusätzlich zu dem dritten und vierten MOS-Transistor Qs und Qt einen neunten MOS-Transistor Q9 vom

κι Anreicherungs-Typ, dessen Gatter direkt mit dem Verzweigungspunkt 15, dessen Quelle mit dem Ausgangsanschluß B und dessen Senke mit de<n Stromversorgungsanschluß V_1x verbunden ist. Der neunte MOS-Transistor Qg braucht kein großes Verhältnis von Breite zu Länge aufweisen.

Die Schaltung gemäß Fig.5 weist ebenfalls die in bezug auf F i g. 3 und 4 beschriebenen Eigenschaften auf. Außerdem hat diese Schaltung aber eine kleinere Schaltverzögerungszeit als die bekannte lnverter-Puf-

2» ferschaltung, da dem neunten MOS-Transistor Q₉ das invertierte Signal direkt von der eingangsseitigen partiellen Inverterstufe, die aus dem ersten und zweiten MOS-Transistor Qi und Q₂ besteht, zugeführt wird.

Die Erfindung ist nicht auf die Einzelheiten der j dargestellten Ausführungsformen beschränkt, und zahlreiche Änderungen und Ausgestaltungen sind im Rahmen der Erfindung möglich. Beispielsweise kann die erfindungsgemäße Inverter-Pufferschaltung anstatt mit N-Kanal-MOS-Transistoren auch aus P-Kanal-MOS-Transistoren aufgebaut sein.

Hierzu 1 Blatt Zeichnuntien

Claims

Patentansprüche:

1. Inverter-Pufferschaltung mit einer Inverterstufe. die einerseits zwischen einen Signaleingang und einen ersten und zweiten Zwischenanschluß und andererseits zwischen einen Stromversorgungsanschluß und einen gemeinsamen Potentialpunkt geschaltet ist,

und mit einer Pufferschaltung, die zwischen die beiden Zwischenanschlüsse und einen Signalausgangsanschluß und ferner zwischen den Stromversorgungsanschluß und den gemeinsamen Potentialpunkt geschaltet ist,

wobei die Inverterstufe besteht aus einem ersten Feldeffekttransistor mit isoliertem Gatter vom Anreicherungs-Typ, dessen Gatter mit dem Eingangsanschluß verbunden ist, dessen Quelle mit dem gemeinsamen Potentialpunkt verbunden ist und dessen Senke mit einem Verzweigungspunkt verbunden ist, der seinerseits mit dem zweiten Zwischenanschluß gekoppelt ist, einem zweiten Feldeffekttransistor mit isoliertem Gatter vom Verarmungstyp, dessen Quelle mit dem Verzweigungspunkt und dessen Senke mit dem Slromversorgungsanschluß verbunden sind, einem fünften Feldeffekttransistor mit isoliertem Gatter vom Verarmungs-Typ, dessen Gatter mit dem Eingangsanschluß, dessen Quelle mit dem ersten Zwischenanschluß und dessen Senke mit dem Stromversorgungsanschluß verbunden ist, und einem sechsten Feldeffekttransistor mit isoliertem Gatter vom Anreicherungs-Typ, dessen Gatter mit dem Verzweigungspunkt, dessen Quelle mit dem gemeinsamen Potentialpunkt und dessen Senke mit dem ersten Zwischenanschluß verbunden ist, und wobei die Pufferstufe besteht aus einem dritten Feldeffekttransistor mit isoliertem Gatter vom Anreicherungs-Typ, dessen Gatter mit dem ersten Zwischenanschluß, dessen Quelle mit dem gemeinsamen Potentialpunkt und dessen Senke mit dem Ausgangsanschluß verbunden ist, und einem vierten Feldeffekttransistor mit isoliertem Gatter vom Anreicherungs-Typ, dessen Gatter mit dem zweiten Zwischenanschluß, dessen Quelle mit dem Ausgangsanschluß und dessen Senke mit dem Stromversorgungsanschluß verbunden ist, dadurch gekennzeichnet, daß die Inverterstufe ferner aufweist einen siebten Feldeffekttransistor (Q 7) mit isoliertem Gatter vom Anreicherungs-Typ, dessen Gatter mit dem ersten Zwischenanschluß (11), dessen Quelle mit dem gemeinsamen Potentialpunkt und dessen Senke mit dem zweiten Zwischenanschluß (12) verbunden ist, und einen achten Feldeffekttransistor (Q ₈) mit isoliertem Gatter vom Verarmungs-Typ, dessen Gatter mit dem Verzweigungspunkt (15), dessen Quelle mit dem zweiten Zwischenanschluß und dessen Senke mit dem Stromversorgungsanschluß f V«) verbunden ist.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Pufferstufe weiterhin aufweist einen neunten Feldeffekttransistor (Qg) mit isoliertem Gatter vom Anreicherungs-Typ, dessen Gatter mit Verzweigungspunkt (15), dessen Quelle mit dem Ausgangsanschluß (B) und dessen Senke mit dem Stromversorgungsanschluß (V_1x) verbunden sind.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Abmessung des fünften Transistors (Q^ kleiner als die des dritten Transistors (Q 3) ist