JP3429821B2 - 多機能共鳴トンネリング論理ゲート - Google Patents

多機能共鳴トンネリング論理ゲート

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的には電子回路に関
するものであり、更に詳細には２値論理および多値論理
を実行するための多機能共鳴トンネリング論理ゲートと
その方法とに関するものである。
【０００２】
【従来の技術】ナノ領域電子技術、あるいは量子効果エ
レクトロニクスの出現によって、デバイスの寸法は一段
と縮小されるようになり、集積回路電子システムにおけ
る機能集積密度の大幅な増加が実現されるようになって
きた。量子デバイス本来の屈曲したスイッチング特性を
通して、従来の回路に比べて１桁程度の機能集積密度の
向上が達成できる。Ｓ．Ｍ．ジー（Ｓｚｅ）著の”高速
半導体デバイス（Ｈｉｇｈ ｓｐｅｅｄ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ）”（ニューヨークＪ
ｏｈｎ Ｗｉｌｅｙ社１９９０年発行）の頁４６５−５
２０に記載されたＦ．カパッソ（Ｃａｐａｓｓｏ）、
Ｓ．セン（Ｓｅｎ）、Ｆ．ベルトラム（Ｂｅｌｔｒａ
ｍ）による解説”量子効果デバイス（Ｑｕａｎｔｕｍ−
ＥｆｆｅｃｔＤｅｖｉｃｅｓ）”を参照されたい。これ
らのデバイスはそれらへの制御入力の関数として、多重
のオン／オフスイッチング遷移を示し、そのことによっ
て、単一のスイッチング部品で以て論理関数全体を供給
することができる。この機能集積密度の増大はデジタル
エレクトロニクスに関して特に重要である。というの
は、従来のトランジスタに関してはスケーリングの限界
が存在し、また集積回路の性能向上については相変わら
ず強い要求が存在するからである。
【０００３】伝統的な２を基数とする２進法でなく、よ
り大きい論理基数を用いた算術演算を行うことができれ
ば、機能集積密度は更に向上する。従来の論理回路は、
２状態あるいは２進数のスイッチング部品の基づいてい
る。相互接続の複雑さとチップ面積とを低減させようと
する圧力が、３レベル（３値）およびｎレベル（ｎ値）
演算デバイスを開発しようとする初期の活動に対する刺
激となった。多値論理（ＭＶＬ）回路はまた、冗長さを
提供する追加的なレベルを使用するため、回路内部での
誤りを補償するためにも利用できる。理論的には回路配
線の平均長と複雑さはデバイスの基数とともに減少す
る。また関数の状態変数を指定するために必要なデバイ
ス数が減少することから、ゲート数もまた基数とともに
減少する。例えば、３進法方式の乗算器は、それと等価
な２進法構成に必要なデバイスの８０％、相互接続数の
６０％よりも少ないもので構成できる。Ｊｏｕｒｎａｌ
ｏｆ Ｃｏｍｐｕｔａｔｉｏｎ誌の第１５巻、第３号
（１９７２年）の頁２５４に記載されたＺ．Ｇ．ヴラネ
シック（Ｖｒａｎｅｓｉｃ）とＶ．Ｃ．ハマシャー（Ｈ
ａｍａｃｈｅｒ）による論文”並列乗算器における３値
論理（Ｔｅｒｎａｒｙ Ｌｏｇｉｃ ｉｎ Ｐａｒａｌ
ｌｅｌ Ｍｕｌｔｉｐｌｉｅｒｓ）”を参照。このよう
に、多値論理技術は回路密度と速度とを向上させる能力
を有している。
【０００４】適当なデバイス技術の欠如がＭＶＬ集積回
路の広範囲な発展を妨げてきた。雑音に対する耐性を得
るために、ＭＶＬデバイスの伝達特性が高低の電源電圧
間の中間レベルとして複数の平坦な安定状態を含むこと
が本質的に必要である。回路構成手段が利用できるもの
と仮定して、ＭＶＬ方式の実現可能性はまさに実用にな
るスイッチングデバイスの開発に懸かっている。実用的
な多値デバイスの開発への過去の試みは成功しなかっ
た。初期の例として、パラメトロン、ルッツ・トランジ
スタ、および各種のフェライトループデバイスを挙げる
ことができる。最終的に、これらの試みは多値的な特性
を示すように配置構成された２進法デバイスで組み立て
られたＭＶＬ回路に道を譲ることとなった。しかし、Ｍ
ＯＳトランジスタのような従来のデジタルデバイスはス
テップ状のスイッチング特性を有し、本質的な多重レベ
ルの動作モードを受け入れない。多値論理回路は同じ算
術演算を実行するのにより少ない論理ゲートと相互接続
とを使用する。こうして回路面積を節約でき、計算速度
は向上する。Ｊｏｕｒｎａｌ ｏｆ Ｃｏｍｐｕｔａｔ
ｉｏｎ誌の第１５巻、第３号（１９７２年）の頁２５４
に記載されたＺ．Ｇ．ヴラネシック（Ｖｒａｎｅｓｉ
ｃ）とＶ．Ｃ．ハマシャー（Ｈａｍａｃｈｅｒ）による
論文”並列乗算器における３値論理（Ｔｅｒｎａｒｙ
Ｌｏｇｉｃ ｉｎ Ｐａｒａｌｌｅｌ Ｍｕｌｔｉｐｌ
ｉｅｒｓ）”を参照。
【０００５】従って、単一のデバイスで以て複雑な論理
関数を実行することができる量子効果論理ゲートに対す
る需要が発生する。更に、室温以上の温度で動作し、２
進法および多進法の演算回路において複数の論理動作を
提供するように電気的にプログラムすることのできる量
子デバイスに対する需要が発生する。
【０００６】
【発明の概要】本発明の教えるところに従えば、従来技
術の方式に付随する能力を本質的に凌駕する多機能論理
を実行するための方法と多機能共鳴トンネリング論理ゲ
ートとが提供される。特に、共鳴トンネリングトランジ
スタには３個の端子が設けられている。本共鳴トンネリ
ングトランジスタは伝達特性によって特徴付けられる。
本共鳴トンネリングトランジスタの第１の端子には加算
回路網を通して複数の信号入力がつながれる。更に、第
１の端子にはバイアスを供給するためのバイアス入力が
供給され、共鳴トンネリングトランジスタの伝達特性は
このバイアスを変更することによって信号入力に相対的
にシフトさせることができる。この回路は、ＮＡＮＤ、
ＸＮＯＲ、ＸＯＲ、およびＮＯＲ関数を含む、ブール代
数の関数を実行するために使用できる。本トランジスタ
はバイポーラ共鳴トンネリングトランジスタまたは電界
効果共鳴トンネリングトランジスタを含む。
【０００７】特定の実施例において、本共鳴トンネリン
グトランジスタは第３の端子に単一の共鳴トンネリング
ダイオードを含んでいる。別の実施例では、本共鳴トン
ネリングトランジスタは２個またはそれ以上の共鳴ピー
クを含む。
【０００８】本発明の重要な技術的特長は、単一の量子
効果デバイスで以て数多くのブール代数論理関数を実行
できるということである。本発明の別の重要な技術的特
長は多くのブール代数論理関数を既存のシステムより小
さい集積回路面積の中で実行できるということである。
本発明の更に別の技術的特長は量子効果デバイスが多値
論理演算を提供できるように調節可能であるということ
である。
【０００９】本発明およびそれの特長をより完全に理解
するために、以下に図面を参照しながら詳細な説明を行
う。図面においては同様な部品に対して同じ参照符号を
付した。
【００１０】
【実施例】本発明の好適実施例が図１から図７までに示
されている。図面では、同様な部品および対応する部品
に対して同じ参照符号が使用されている。
【００１１】図１ａは本発明の教えるところに従って構
築された、２信号入力の多機能共鳴トンネリング論理ゲ
ートを示す。図１ａに示すように、加算器１０に対して
信号入力Ｖ1 およびＶ2 とＶBiasとが入力されている。
加算器１０の出力は、一般に１２で示した共鳴トンネリ
ングトランジスタへつながれる。
【００１２】トランジスタ１２は３端子デバイスであ
り、第１端子、第２端子、および第３端子を有する。図
１ａに示すように、トランジスタ１２はベース、コレク
タ、およびエミッタを備えるバイポーラトンネリングト
ランジスタでよい。代替えとして図１ｂに示すように、
トランジスタ１２は例えば、Ｐｒｏｃｅｅｄｉｎｇｓｏ
ｆ ｔｈｅ ＩＥＥＥ誌の第７９巻、第８号（１９９１
年８月）の頁１１３１−１１３９に記載されたチョウ
（Ｃｈｏｕ）、アリー（Ａｌｌｅｅ）、ピース（Ｐｅａ
ｓｅ）、およびハリス（Ｈａｒｒｉｓ）による論文”電
界誘起量子井戸および障壁を採用した横型共鳴トンネリ
ングトランジスタ（Ｌａｔｅｒａｌ Ｒｅｓｏｎａｎｔ
Ｔｕｎｎｅｌｉｎｇ Ｔｒａｎｓｉｓｔｏｒｓ Ｅｍ
ｐｌｏｙｉｎｇ Ｆｉｅｌｄ−Ｉｎｄｕｃｅｄ Ｑｕａ
ｎｔｕｍ Ｗｅｌｌｓ ａｎｄＢａｒｒｉｅｒｓ）”ま
たは１９９１年１１月５日付けのテキサスインスツルメ
ンツ社へ譲渡された米国特許出願第０７／７８７，８５
０号”ヘテロ接合障壁を備えた横型共鳴トンネリングト
ランジスタ（Ｌａｔｅｒａｌ ＲｅｓｏｎａｎｔＴｕｎ
ｎｅｌｉｎｇ Ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ Ｈ
ｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒｓ）”に
述べられたような電界効果共鳴トンネリングトランジス
タでもよい。この出願をここに参考のために引用する。
これらの電界効果トランジスタは３つの端子としてゲー
ト、ドレイン、およびソースを有する。分かりやすいよ
うに、本明細書においては、バイポーラ共鳴トンネリン
グトランジスタについて説明を行うが、ここに意図する
本発明の範囲から外れることなしに、電界効果共鳴トン
ネリングトランジスタを使用することも可能であること
を理解されたい。
【００１３】バイポーラ共鳴トンネリングトランジスタ
１２としては、１９９０年８月１５日付けのテキサスイ
ンスツルメンツ社へ譲渡された米国特許出願第０７／５
６７，８４７号”共鳴トンネリングダイオードインジェ
クタを備えた量子励起状態トンネリングトランジスタと
その製造法（Ｑｕａｎｔｕｍ Ｅｘｉｔｅｄ−Ｓｔａｔ
ｅ Ｔｕｎｎｅｌｉｎｇ Ｔｒａｎｓｉｓｔｏｒｓ ｗ
ｉｔｈ Ｒｅｓｏｎａｎｔ Ｔｕｎｎｅｌｉｎｇ Ｄｉ
ｏｄｅ Ｉｎｊｅｃｔｏｒ ａｎｄ Ｐｒｏｃｅｓｓ
ｆｏｒ Ｍａｋｉｎｇ Ｓａｍｅ）”に開示された型の
ものでよい。この出願をここに参考のために引用する。
更に、本共鳴トンネリングトランジスターはＳ．Ｍ．ジ
ー（Ｓｚｅ）著の”高速半導体デバイス（Ｈｉｇｈ ｓ
ｐｅｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ
ｓ）”（ニューヨークＪｏｈｎＷｉｌｅｙ社１９９０年
発行）の頁４６５−５２０に記載されたＦ．カパッソ
（Ｃａｐａｓｓｏ）、Ｓ．セン（Ｓｅｎ）、Ｆ．ベルト
ラム（Ｂｅｌｔｒａｍ）による解説”量子効果デバイス
（Ｑｕａｎｔｕｍ−Ｅｆｆｅｃｔ Ｄｅｖｉｃｅｓ）”
に述べられている型のものでもよい。
【００１４】加算器１０の出力がトランジスタ１２の第
１端子へつながれる。更に、トランジスタ１２の第３端
子はアースへつながれ、第２端子は抵抗１４を経てＶcc
へつながれる。図１ａおよび図１ｂに示す論理ゲートの
出力Ｖout はトランジスタ１２のコレクタから取り出さ
れる。
【００１５】図１ａに示す回路の動作は図２に示すグラ
フを参照することによって最も良く理解できる。図２は
共鳴トンネリングトランジスタ１２の伝達特性を示し、
トランジスタ１２のエミッタ（第３端子）に１個の共鳴
トンネリングダイオードをつなぐことによって得られる
特徴的な相互コンダクタンスピークを示している。トラ
ンジスタ１２のベース（第１端子）のアースに対する電
圧はＶ1 、Ｖ2 、およびＶBiasの合計に等しい。図２に
グラフで示されるように、ベース電圧が約２分の１ボル
トよりも低い場合には、トランジスタ１２はカットオフ
状態、すなわち”Ｚ”領域にある。ベース電圧が約２ボ
ルトよりも高い場合には、トランジスタ１２は飽和状
態、すなわち”Ｓ”領域にある。更に、トランジスタ１
２のコレクタ電流は、ベース電圧が約２分の１ボルトか
ら１ボルトへ立ち上がるところで急峻に立ち上がる。ま
た、コレクタ電流はベース電圧が約１ボルトから１．５
ボルトへ立ち上がるところでは急峻に降下する。この伝
達特性をデジタル論理関数に利用することができる。
【００１６】図２に示す伝達特性から、出力電圧はコレ
クタ電流が高レベルの時に低レベルであり、コレクタ電
流が低レベルの時に高レベルとなる。図２に示すよう
に、コレクタ電流の急峻な立ち上がりおよび立ち下がり
のために、出力をトランジスタ１２のコレクタから取り
出すことによってデジタル関数を実現できる。
【００１７】特に、ＶBias入力の電圧を変化させること
によって、ＮＡＮＤ、ＸＮＯＲ、ＸＯＲ、およびＮＯＲ
関数を実現することができる。バイアス電圧を変化させ
ることによって、実効的にトランジスタ１２の伝達特性
が信号入力に相対的にシフトし、信号入力Ｖ1 およびＶ
2 の異なる組み合わせが異なる出力をもたらす。次の表
１は、−１から２ボルトまで変化するＶBias入力信号の
電圧が伝達特性をシフトさせることによって、図１に示
す回路の論理出力をどのように変えるかを示している。
【００１８】
【表１】
【００１９】図３は図１と同じ回路を示しているが、更
に加算器１０の１つの実施例が示されている。図３に示
すように、加算器１０は４個の抵抗、すなわち抵抗１
６、１８、２０、および２２を含むことができる。これ
らの抵抗は例えば、それぞれ１キロオームである。更
に、ＶccおよびＶBBは５ボルトでよい。抵抗１６、１
８、２０、および２２は入力電圧を加算するための抵抗
分圧加算器回路を構成する。図３の抵抗１６、１８、２
０、および２２の値は、ＶB においてトランジスタへ流
れ込む電流が抵抗１６、１８、２０、および２２を通っ
て流れる電流に比べて無視し得るように選ばれる。本発
明の意図する範囲から外れることなしに、その他の加算
器を使用することも可能であることを理解されたい。更
に、抵抗値は各々の入力信号の出力Ｖout に対する相対
的な重み付けを変化させるように変えることも可能であ
る。
【００２０】図４は本発明に従う汎用の多機能共鳴トン
ネリング論理ゲートを示す。図４に示すように、図示さ
れた回路は付加的な入力を除いて図１に示す回路と似て
いる。特に、図４の回路は信号入力Ｖ1 、Ｖ2 から
Ｖn 、およびＶBiasを示している。この回路で、回路出
力を制御するように、重み付けされた抵抗の組を駆動す
るためにｎ個の電圧源の組が使用されている。この回路
の伝達特性は図２のそれと同じであるが、ここでのベー
ス電圧ＶB は信号入力Ｖ1 からＶn およびＶBiasから駆
動されるようになっている。
【００２１】上述のように、ＶBias入力への大きな正の
電圧は共鳴トンネリングトランジスタ１２の伝達特性を
飽和へ押しやり、一方、大きな負のバイアスはトランジ
スタ１２をコレクタ電流零の状態へ保持する傾向を持
つ。重み付け抵抗の調節またはバイアス電圧の調節によ
って、トランジスタ１２の伝達特性はこれらのカットオ
フと飽和状態の間でプログラムされる。これらの両極端
のバイアス条件の間で、このデバイスへの電圧入力はト
ランジスタ１２のスイッチ動作を制御してＮＡＮＤ、Ｘ
ＯＲ、ＸＮＯＲ、またはＮＯＲのブール代数論理応答に
等価な状態を生成する。
【００２２】図５ａは本発明に従う汎用の多機能共鳴ト
ンネリング論理ゲートを示し、それは、エミッタに少な
くとも２個の共鳴トンネリングダイオードを直列に接続
された１個の共鳴トンネリングトランジスタを使用して
いる。この２個の共鳴トンネリングダイオードをエミッ
タに備えた共鳴トンネリングトランジスタは一般に３４
で示されている。そのような共鳴トンネリングトランジ
スタ３４については、Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔ
ｔ．誌の第５３巻、第１２号（１９８８年９月１９日）
の頁１０５６−１０５８に記載されたカパッソ（Ｃａｐ
ａｓｓｏ）、セン（Ｓｅｎ）、チョ（Ｃｈｏ）、および
シブコ（Ｓｉｖｃｏ）による論文”共鳴トンネリングの
シーケンシャルクエンチによるバイポーラートランジス
タにおける多重負相互コンダクタンスと差分コンダクタ
ンス（Ｍｕｌｔｉｐｌｅ Ｎｅｇａｔｉｖｅ Ｔｒａｎ
ｓ−ｃｏｎｄｕｃｔａｎｃｅ ａｎｄ Ｄｉｆｆｅｒｅ
ｎｔｉａｌ Ｃｏｎｄｕｃｔａｎｃｅ ｉｎ ａ Ｂｉ
ｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ ｂｙ Ｓｅｑｕｅ
ｎｔｉａｌ Ｑｕｅｎｃｈｉｎｇ ｏｆ Ｒｅｓｏｎａ
ｎｔ Ｔｕｎｎｅｌｉｎｇ）”に述べられている。代替
えとして、等価な伝達関数を実現するために、トランジ
スタのエミッタに直列につないだ共鳴トンネリングダイ
オードを用いる代わりに複数の量子井戸共鳴トンネリン
グダイオードの組み合わせを用いることもできる。図５
の参照符号３４はこのような実施例も示している。その
ような結合された多重量子井戸共鳴トンネリングダイオ
ードについては、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖ．Ｌｅｔｔ．誌の第９巻、第８号（１９８８年８月）
の頁３６５−３６７に記載された田上、水田、および高
橋による論文”多値論理応用のための３重井戸共鳴トン
ネリングダイオード（ＡＴｒｉｐｌｅ Ｗｅｌｌ Ｒｅ
ｓｏｎａｎｔ Ｔｕｎｎｅｌｉｎｇ Ｄｉｏｄｅ ｆｏ
ｒ Ｍｕｌｔｉｐｌｅ−Ｖａｌｕｅｄ Ｌｏｇｉｃ Ａ
ｐｐｌｉｃａｔｉｏｎ）”に述べられている。
【００２３】図５ａに示すように、信号入力Ｖ1 からＶ
n はＶBias入力と加算され、トランジスタ３４のベース
へつながれている。この回路のための加算回路網は当業
者には一般的に知られているように１組の重み付け抵抗
を含んでいる。図５ａに示すように、抵抗３６、３８、
４０、および４２がそれらを通してＶ1 、Ｖ2 、Ｖ n 、
およびＶBiasが加算される抵抗である。更に、トランジ
スタ３４のベースは抵抗４４を通してＶBBへつながれて
いる。これらの抵抗は１キロオーム程度の抵抗値を有す
ることができるが、その他の抵抗値を採用して入力電圧
信号を重み付けを行って図５ａに示された回路の論理関
数を変更してもよい。
【００２４】図５ａの回路の動作は、それの伝達特性を
示す図５ｂのグラフを参照することによって最も良く理
解できる。図５ｂに示すように、図５ａに示す回路の伝
達特性は図２に示すそれと類似しているが、トランジス
タ３４が飽和する前に付加的なピークが加わっている。
図５ａおよび図５ｂに示すように、トランジスタ３４の
コレクタとＶCCとの間につながれた抵抗３５を流れる電
流は、ベース電圧が２分の１ボルトと１ボルトの間、
１．５ボルトと２ボルトの間、そして２．５ボルト以上
において、急峻に立ち上がる。更に、ベース電圧が１ボ
ルトから１．５ボルトへ、そして２ボルトから２．５ボ
ルトへ立ち上がる時に急峻に減少する。トランジスタ３
４のコレクタ電流のこれらの急激な増大および減少のた
めに、トランジスタ３４のコレクタからの出力電圧を取
り出すことによって論理関数が実現される。
【００２５】上述のように、バイアス電圧を変化させる
ことによって、信号入力に相対的に伝達特性を等価的に
移動させることができ、従って各種の入力に対して各種
の論理関数が実現する。例えば、図５ｂのグラフは、も
しバイアス電圧が１ボルトであれば、他のすべての入力
電圧が零ボルトの場合、Ｖout の出力は低レベルとなる
ことを示している。この場合、トランジスタ３４は”オ
ン”となり、Ｖoutにおける電圧またはトランジスタ３
４のコレクタ電圧は低論理レベル電圧となろう。
【００２６】トランジスタ３４の第２の共鳴トンネリン
グダイオードによって伝達特性中に導入された追加のピ
ークは、より複雑な論理関数の実現を許容する。それら
の複雑な論理関数は、上述のように、入力電圧信号がそ
れを経由してトランジスタ３４のベースへつながれてい
る抵抗の抵抗値を変化させ、ＶBias入力の電圧を変化さ
せることによって達成される。これらの抵抗値を変化さ
せることは各種の入力に対して重み付けをする効果を持
つ。このように、図５ａの回路によって実現する論理関
数は、ＶBias上のバイアス電圧と、その他の入力電圧の
重み付け加算との関数である。
【００２７】図６ａは本発明に従う多値論理システム用
の回路を示す。図６ａに示すように、入力電圧信号Ｖ1
およびＶ2 はバイアス入力ＶBiasと一緒に共鳴トンネリ
ングトランジスタ４６のベースへ入力される。図示の実
施例では共鳴トンネリングトランジスタ４６はそれのエ
ミッタに単一の共鳴トンネリングダイオードを有する。
ここに意図される本発明の範囲から外れることなしに、
図５ａおよび図５ｂに関連して説明したように、その他
の共鳴トンネリングトランジスタを使用してもよいこと
を理解されたい。更に分かりやすいように、２個の入力
が示されている。本発明のここに意図する範囲から外れ
ることなしに、複数個の入力を使用することもできる。
【００２８】Ｖ1 は重み付け抵抗４８を通してトランジ
スタ４６のベースへ入力される。入力電圧Ｖ2 は重み付
け抵抗５０を通してトランジスタ４６のベースへ入力さ
れる。同様に、バイアス電圧ＶBiasは重み付け抵抗５２
を通してトランジスタ４６のベースへ入力される。トラ
ンジスタ４６のベースはまた抵抗５４を通してアースへ
もつながれる。これらの抵抗はそれぞれ１キロオーム程
度の抵抗値を有するものでよいが、その他の抵抗値を採
用して電圧入力を重み付けすることによって異なる論理
関数を実現するようにしてもよい。トランジスタ４６の
コレクタは抵抗５６を通してＶccへつながれている。ト
ランジスタ４６のエミッタは抵抗５８を通してアースへ
つながれている。
【００２９】図６ａに示す回路の動作は、図６ｂに示す
コレクタ電圧対ベース電圧のグラフを参照することによ
って最も良く理解できよう。図６ｂに示すグラフはＶ
Biasが零ボルトに等しい場合を示す。図６ｂに示すよう
に、トランジスタ４６のコレクタはトランジスタ４６が
ターンオンするまではＶCCに等しい。トランジスター４
６はベース電圧が２分の１ボルトから１ボルトへ立ち上
がる時にターンオンを開始し、コレクタ電圧は零ボルト
へ向かって減少する。ベース電圧が１ボルトから１．５
ボルトへ上昇すると、コレクタ電流は減少し、コレクタ
電圧はＶCC／２へ立ち上がる。ベース電圧が２ボルトよ
りも高く上昇すると、トランジスタ４６は飽和し始め、
コレクタ電圧は零ボルト近傍へ降下する。
【００３０】図６ｂに示す曲線のピークの高さは共鳴ト
ンネリングトランジスタ４６を流れる電流上限と抵抗５
６および５８の抵抗値との関数である。図６ｂはこれら
を調節してピークがＶCC／２に等しくなった場合を示し
ている。このピークは、他の多重レベル電圧システムに
対して要求されるように、その他の電圧レベルに合致す
るように調節することもできる。トランジスタ４６を流
れる電流の上限もまたトランジスタ４６のエミッタの共
鳴トンネリングダイオードを通る電流の上限とトランジ
スタ４６の利得との関数である；特定の条件下では抵抗
５８が除去される。このように、図６ａの回路の説明お
よび以下に説明する回路は本発明を説明する目的のため
のものであって、本発明に意図される発明の範囲から外
れることなしに、その他の電圧レベルを採用することも
可能であることを理解されたい。
【００３１】図６ｂに示す伝達特性は、３つの明瞭に区
別される電圧状態が達成されることから、図６ａに示す
回路が多値論理システムのために使用できることを明ら
かにしている。図６ａおよび図６ｂに示す特定の実施例
では、これらの３つの状態は、ほぼＶCC、零電圧、そし
てＶCC／２である。更に、バイアス電圧を変化させるこ
とによって信号入力に相対的に伝達特性をシフトするこ
とができる。
【００３２】ＶBiasが零ボルトに等しいとして、次の表
２は図６ａの回路によって実現できる３値論理関数を示
す。出力はトランジスタ４６のコレクタから取り出され
る。
【００３３】
【表２】
【００３４】表２に示すように、”２”は高論理レベル
を示し、”１”は中間の論理レベルを示し、そして”
０”は低論理レベルを示す。既述のように、図示の特定
の実施例では、これらの論理レベルはそれぞれ、ほぼＶ
CC、ＶCC／２、そして零ボルトである。
【００３５】ＶBiasが負の２分の１ボルトに等しいとし
て、次の表３は図６ａの回路によって実現できる論理関
数を示す。出力はトランジスタ４６のコレクタから取り
出される。
【００３６】
【表３】
【００３７】図６ａの回路はまたサイクルゲート回路を
組み込むためにも利用できる。この特定の実施例では、
ＶBiasとＶ2 は共に零ボルトに等しい。この場合、次の
表４は、出力をトランジスター４６のコレクターから取
り出すとして、このサイクルゲート回路の真理値表を示
す。表４から明かなように、０から２、１から０、そし
て２から１へのＶ1 からＶC への論理状態は３進のサイ
クル動作を提供している。
【００３８】
【表４】
【００３９】別の例として、図６ａに示す回路で以て共
通コレクタのシャッフルゲート回路が実現できる。この
場合、Ｖ2 とＶBiasは零ボルトに等しく、抵抗５６は零
オームに等しい。更に、共通コレクタシャッフルゲート
回路の出力はトランジスタ４６のエミッタＶE から取り
出される。このシャッフルゲートの真理値表を次の表５
に示す。
【００４０】
【表５】
【００４１】図７は３値論理インバータ回路を示す。図
７に示すように、この回路は図６ａの回路を共鳴トンネ
リングトランジスタ６０へつないだものを含んでいる。
特に、トランジスタ４６のエミッタが抵抗６２を経てト
ランジスタ６０のベースへつながれている。更に、トラ
ンジスタ６０のベースは抵抗６４を経てアースへつなが
れている。トランジスタ６０のコレクタは抵抗６６を通
してＶCCへつながれている。この３値インバータ回路の
出力はトランジスタ６０のコレクタから取り出される。
図７に示すこの回路の真理値表を次の表６に示す。
【００４２】
【表６】
【００４３】図７に示すように、このインバータ回路は
シャッフル回路をサイクルゲート回路へつないだものを
含んでいる。こうして、表５の真理値表で特徴付けられ
るシャッフル回路の出力がサイクルゲート回路への入力
となり、サイクルゲート回路の真理値表は表４に示され
ている。
【００４４】上述の回路において、本発明の意図する範
囲から外れることなしに、共鳴トンネリングトランジス
タのベースへつながる各種の入力電圧を加算するために
その他の加算回路網を採用することも可能であることを
理解されたい。更に、図２、図５ｂ、および図６ｂに関
連して使用されたような本発明の共鳴トンネリングトラ
ンジスタの動作を特徴付けるために使用される特定の電
圧および電流は、１つの例であって、それとは異なる特
徴的な電圧および電流を有するその他の共鳴トンネリン
グトランジスタを、ここに意図される本発明の範囲から
外れることなしに採用することができる。
【００４５】本発明について詳細に説明してきたが、本
発明の特許請求の範囲によってのみ限定を受ける本発明
の本質および範囲から外れることなしに各種の変更、置
換、および修正が可能であることを理解されたい。
【００４６】以上の説明に関して更に以下の項を開示す
る。 （１）多機能共鳴トンネリング論理ゲートであって：第
１端子、第２端子、および第３端子を有し、伝達特性に
よって特徴付けられる共鳴トンネリングトランジスタ、
前記第１端子へつながれた加算器、前記加算器へつなが
れた複数個の信号入力、および前記第１端子へバイアス
を供給するように動作するバイアス入力であって、前記
バイアス入力上の前記バイアスを変化させることによっ
て前記伝達特性を前記信号入力に相対的にシフトさせる
ようになったバイアス入力、を含む論理ゲート。
【００４７】（２）第１項記載の論理ゲートであって、
前記共鳴トンネリングトランジスタがバイポーラー共鳴
トンネリングトランジスタを含み、前記第１、第２およ
び第３の端子がそれぞれ、ベース、コレクタ、およびエ
ミッタである論理ゲート。
【００４８】（３）第１項記載の論理ゲートであって、
前記共鳴トンネリングトランジスタが電界効果共鳴トン
ネリングトランジスタを含み、前記第１、第２および第
３の端子がそれぞれ、ゲート、ドレイン、およびソース
である論理ゲート。
【００４９】（４）第１項記載の論理ゲートであって、
前記共鳴トンネリングトランジスタが前記エミッタに単
一の共鳴トンネリングダイオードを含んでいる論理ゲー
ト。
【００５０】（５）第１項記載の論理ゲートであって、
前記共鳴トンネリングトランジスタが前記エミッタに複
数個の共鳴トンネリングダイオードを含んでいる論理ゲ
ート。
【００５１】（６）第１項記載の論理ゲートであって、
前記共鳴トンネリングトランジスタが結合された量子井
戸によって得られる任意の多重ピークの共鳴トンネリン
グ伝達特性を含んでいる論理ゲート。
【００５２】（７）第１項記載の論理ゲートであって、
前記論理ゲートが論理ＮＡＮＤ関数を実行するように前
記バイアスが設定されている論理ゲート。
【００５３】（８）第１項記載の論理ゲートであって、
前記論理ゲートが論理ＸＮＯＲ関数を実行するように前
記バイアスが設定されている論理ゲート。
【００５４】（９）第１項記載の論理ゲートであって、
前記論理ゲートが論理ＸＯＲ関数を実行するように前記
バイアスが設定されている論理ゲート。
【００５５】（１０）第１項記載の論理ゲートであっ
て、前記論理ゲートが論理ＮＯＲ関数を実行するように
前記バイアスが設定されている論理ゲート。
【００５６】（１１）第１項記載の論理ゲートであっ
て、前記加算器が前記信号入力を重み付けし、加算する
ことができる論理ゲート。
【００５７】（１２）多値論理システムにおいて使用す
るための多機能共鳴トンネリング論理ゲートであって：
第１端子、第２端子、および第３端子を有し、伝達特性
によって特徴付けられる第１の共鳴トンネリングトラン
ジスタ、前記第１の共鳴トンネリングトランジスタを通
る電流を制限するように動作する電流制限回路であっ
て、前記第１の共鳴トンネリングトランジスタから複数
個の電圧レベルが出力されるように動作する電流制限回
路、前記第１端子へつながれた加算器、前記加算器へつ
ながれた複数個の信号入力、および前記第１端子へバイ
アスを供給するように動作するバイアス入力であって、
前記バイアス入力上の前記バイアスを変化させることに
よって前記伝達特性を前記信号入力に相対的にシフトさ
せるようになったバイアス入力、を含む論理ゲート。
【００５８】（１３）第１２項記載の論理ゲートであっ
て、前記共鳴トンネリングトランジスタがバイポーラ共
鳴トンネリングトランジスタを含み、前記第１、第２お
よび第３の端子がそれぞれ、ベース、コレクタ、および
エミッタである論理ゲート。
【００５９】（１４）第１２項記載の論理ゲートであっ
て、前記共鳴トンネリングトランジスターが電界効果共
鳴トンネリングトランジスタを含み、前記第１、第２お
よび第３の端子がそれぞれ、ゲート、ドレイン、および
ソースである論理ゲート。
【００６０】（１５）第１２項記載の論理ゲートであっ
て、前記電流制限回路が前記第２端子と電圧源との間に
つながれた抵抗を含んでいる論理ゲート。
【００６１】（１６）第１５項記載の論理ゲートであっ
て、前記信号入力のうちの１個を除いてすべてがアース
へつながれ、前記バイアスが零であり、それによってア
ースへつながれていない前記１個の信号入力上のサイク
ル論理関数が前記第２端子へ出力されるようになった論
理ゲート。
【００６２】（１７）第１２項記載の論理ゲートであっ
て、前記電流制限回路が前記第３端子とアースとの間に
つながれた抵抗を含んでいる論理ゲート。
【００６３】（１８）第１７項記載の論理ゲートであっ
て、前記信号入力のうちの１個を除いてすべてがアース
へつながれ、前記バイアスが零であり、それによってア
ースへつながれていない前記１個の信号入力上のシャッ
フル論理関数が前記第３端子へ出力されるようになった
論理ゲート。
【００６４】（１９）第１２項記載の論理ゲートであっ
て、前記電流制限回路が前記第３端子とアースとの間に
つながれた抵抗を含み、前記信号入力のうちの１個を除
いてすべてがアースへつながれ、前記バイアスが零であ
り、更に：第４端子、第５端子、および第６端子を有す
る第２の共鳴トンネリングトランジスタであって、前記
第４端子が前記第３端子へつながれ、それによってアー
スへつながれていない前記１個の信号入力上の３値イン
バータ論理関数が前記第５端子へ出力されるようになっ
た第２の共鳴トンネリングトランジスタ、を含む論理ゲ
ート。
【００６５】（２０）多機能論理を実行する方法であっ
て、次の工程：複数個の信号入力を加算すること、前記
加算された信号入力を、第１端子、第２端子、および第
３端子を有し、伝達特性によって特徴付けられる共鳴ト
ンネリングトランジスタへ入力すること、および前記共
鳴トンネリングトランジスタの前記第１端子をバイアス
して、前記バイアスを変化させることによって伝達特性
が信号入力に相対的にシフトするようにすること、を含
む方法。
【００６６】（２１）第２０項記載の方法であって、前
記バイアス工程が前記信号入力上に論理ＮＡＮＤ関数が
実現するように前記第１端子をバイアスすることを含ん
でいる方法。
【００６７】（２２）第２０項記載の方法であって、前
記バイアス工程が前記信号入力上に論理ＸＮＯＲ関数が
実現するように前記第１端子をバイアスすることを含ん
でいる方法。
【００６８】（２３）第２０項記載の方法であって、前
記バイアス工程が前記信号入力上に論理ＸＯＲ関数が実
現するように前記第１端子をバイアスすることを含んで
いる方法。
【００６９】（２４）第２０項記載の方法であって、前
記バイアス工程が前記信号入力上に論理ＮＯＲ関数が実
現するように前記第１端子をバイアスすることを含んで
いる方法。
【００７０】（２５）第２０項記載の方法であって、更
に、前記共鳴トンネリングトランジスタを通る電流を制
限して、前記共鳴トンネリングトランジスタから複数個
の電圧レベルが出力されるようにする工程を含む方法。
【００７１】（２６）多機能共鳴トンネリング論理ゲー
トが提供され、そこでは共鳴トンネリングトランジスタ
（１２）が第１端子、第２端子、および対３端子を含ん
でいる。複数個の信号入力が、加算器（１０）を経由し
て共鳴トンネリングトランジスタ（１２）の第１端子へ
つながれている。更に、共鳴トンネリングトランジスタ
（１２）の伝達特性が信号入力に相対的にシフトされる
ように、バイアス入力が共鳴トンネリングトランジスタ
（１２）の第１端子へバイアスを与える。
【００７２】注意 米国政府は本発明に関して払い込み済みのライセンスを
有し、限定された状況において、契約番号Ｆ３３６１５
−８９−Ｃ−１０７４（ライトパターソン空軍基地、ラ
イト研究所、電子技術研究所）の条項によって与えられ
るような妥当な条件に基づいて、第三者に対してライセ
ンス供与を行うように本特許の所有者に対して要求する
権利を有する。
【図面の簡単な説明】
【図１】ａおよびｂは本発明に従う２入力の多機能共鳴
トンネリング論理ゲート。
【図２】図１に示す回路の伝達特性。
【図３】図１に示す加算器の模式回路図。
【図４】本発明の教えるところに従って構築された汎用
の多機能共鳴トンネリング論理ゲートの模式回路図。
【図５】ａは２個の共鳴トンネリングダイオードを備え
た共鳴トンネリングトランジスタを採用した多機能共鳴
トンネリング論理ゲートの模式回路図であり、ｂはａに
示す回路の伝達特性。
【図６】ａは多値論理回路用の多機能共鳴トンネリング
論理ゲートの模式回路図であり、ｂはａに示す回路のコ
レクター電圧対ベース電圧特性。
【図７】本発明の教えるところに従って構築された３値
インバーター回路の模式回路図。
【符号の説明】
１０ 加算器 １２ 共鳴トンネリングトランジスタ １４ 抵抗 １６，１８，２０，２２ 抵抗 ３４ 共鳴トンネリングトランジスタ ３５ 抵抗 ３６，３８，４０，４２ 抵抗 ４４ 抵抗 ４６ 共鳴トンネリングトランジスタ ４８，５０ 重み付け抵抗 ５２ 重み付け抵抗 ５４，５６，５８ 抵抗 ６０ 共鳴トンネリングトランジスタ ６２，６４，６６ 抵抗
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−213716（ＪＰ，Ａ) 特開 平２−114536（ＪＰ，Ａ) 特開 平３−171818（ＪＰ，Ａ) 特開 平５−235748（ＪＰ，Ａ) Ｒ．Ｌｅａｄ，Ｌｏｇｉｃ Ｃｏｍｂ ｉｎｅｓ Ｔｕｎｎｅｌ Ｄｉｏｄｅ ｓ，ＥＬＥＣＴＲＯＮＩＣＳ，米国, 1961年 ３月 ３日，Ｖｏｌ．34 Ｎ ｏ．９，ｐ．46−47 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/10 H03K 19/173 101 H03K 19/21

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 多機能共鳴トンネリング論理ゲートであ
    って：第１端子、第２端子、および第３端子を有し、伝
    達特性によって特徴付けられる共鳴トンネリングトラン
    ジスタ、 前記第１端子へつながれた加算器、 前記加算器へつながれた複数個の信号入力、および前記
    第１端子へバイアスを供給するように動作するバイアス
    入力であって、前記バイアス入力上の前記バイアスを変
    化させることによって前記伝達特性を前記信号入力に相
    対的にシフトさせるようになったバイアス入力、 を含む論理ゲート。
  2. 【請求項２】 多機能論理を実行する方法であって、次
    の工程：複数個の信号入力を加算すること、 前記加算された信号入力を、第１端子、第２端子、およ
    び第３端子を有し、伝達特性によって特徴付けられる共
    鳴トンネリングトランジスタへ入力すること、および前
    記共鳴トンネリングトランジスタの前記第１端子をバイ
    アスして、前記バイアスを変化させることによって、伝
    達特性が信号入力に相対的にシフトするようにするこ
    と、 を含む方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5773996A (en) * 1995-05-22 1998-06-30 Nippon Telegraph And Telephone Corporation Multiple-valued logic circuit
US5714891A (en) * 1996-05-20 1998-02-03 Lin; Hung C. Multiple-valued literal circuit using resonant tunneling diodes
US6130559A (en) * 1997-04-04 2000-10-10 Board Of Regents Of The University Of Texas System QMOS digital logic circuits
US6133754A (en) * 1998-05-29 2000-10-17 Edo, Llc Multiple-valued logic circuit architecture; supplementary symmetrical logic circuit structure (SUS-LOC)
DE60028181T2 (de) 1999-01-06 2007-04-12 Raytheon Co., Lexington Verfahren und system zur quantisierung eines analogen signals mit einem getakteten paar dioden mit resonantem tunneleffekt
AU2490500A (en) 1999-01-06 2000-07-24 Raytheon Company System for continuous-time modulation
US6229468B1 (en) 1999-01-06 2001-05-08 Raytheon Company System for quantizing an analog signal utilizing a resonant tunneling diode differential ternary quantizer
EP1142125B1 (en) * 1999-01-06 2006-05-24 Raytheon Company System for quantizing an analog signal utilizing a resonant tunneling diode bridge
US6229359B1 (en) 1999-12-31 2001-05-08 Cisco Technology, Inc. Low phase noise clock multiplication
US6490193B1 (en) 2001-08-22 2002-12-03 Raytheon Company Forming and storing data in a memory cell
US6509859B1 (en) 2001-08-22 2003-01-21 Raytheon Company Method and system for quantizing an analog signal
US20070110229A1 (en) * 2004-02-25 2007-05-17 Ternarylogic, Llc Ternary and Multi-Value Digital Signal Scramblers, Descramblers and Sequence of Generators
US7505589B2 (en) * 2003-09-09 2009-03-17 Temarylogic, Llc Ternary and higher multi-value digital scramblers/descramblers
US7643632B2 (en) * 2004-02-25 2010-01-05 Ternarylogic Llc Ternary and multi-value digital signal scramblers, descramblers and sequence generators
US8577026B2 (en) 2010-12-29 2013-11-05 Ternarylogic Llc Methods and apparatus in alternate finite field based coders and decoders
US7580472B2 (en) * 2004-02-25 2009-08-25 Ternarylogic Llc Generation and detection of non-binary digital sequences
US7548092B2 (en) 2004-02-25 2009-06-16 Ternarylogic Llc Implementing logic functions with non-magnitude based physical phenomena
US8374289B2 (en) 2004-02-25 2013-02-12 Ternarylogic Llc Generation and detection of non-binary digital sequences
US7696785B2 (en) * 2004-02-25 2010-04-13 Ternarylogic Llc Implementing logic functions with non-magnitude based physical phenomena
US7218144B2 (en) * 2004-02-25 2007-05-15 Ternarylogic Llc Single and composite binary and multi-valued logic functions from gates and inverters
US20060021003A1 (en) * 2004-06-23 2006-01-26 Janus Software, Inc Biometric authentication system
US7562106B2 (en) * 2004-08-07 2009-07-14 Ternarylogic Llc Multi-value digital calculating circuits, including multipliers
US20100164548A1 (en) * 2004-09-08 2010-07-01 Ternarylogic Llc Implementing Logic Functions With Non-Magnitude Based Physical Phenomena
KR20230003968A (ko) * 2021-06-30 2023-01-06 울산과학기술원 삼진 인버터 및 그 제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3194974A (en) * 1961-03-28 1965-07-13 Ibm High speed logic circuits
US4047199A (en) * 1970-07-23 1977-09-06 Agency Of Industrial Science & Technology Semiconductor device
JPS6284621A (ja) * 1985-10-09 1987-04-18 Fujitsu Ltd ３値論理回路
JPH0611056B2 (ja) * 1985-12-03 1994-02-09 富士通株式会社 高速半導体装置
US4849799A (en) * 1986-07-31 1989-07-18 American Telephone And Telegraph Company At&T Bell Laboratories Resonant tunneling transistor
US4900953A (en) * 1987-03-11 1990-02-13 Fujitsu Limited Logic circuit employing field effect transistor having junction with rectifying characteristic between gate and source
JP2551084B2 (ja) * 1988-02-22 1996-11-06 日本電気株式会社 電流モード全加算回路
US5233205A (en) * 1989-09-25 1993-08-03 Hitachi, Ltd. Quantum wave circuit
JPH03172022A (ja) * 1989-11-30 1991-07-25 Fujitsu Ltd 論理回路
US5313117A (en) * 1991-07-22 1994-05-17 Nippon Telegraph And Telephone Corporation Semiconductor logic circuit using two n-type negative resistance devices

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Ｒ．Ｌｅａｄ，Ｌｏｇｉｃ Ｃｏｍｂｉｎｅｓ Ｔｕｎｎｅｌ Ｄｉｏｄｅｓ，ＥＬＥＣＴＲＯＮＩＣＳ，米国，１９６１年 ３月 ３日，Ｖｏｌ．３４ Ｎｏ．９，ｐ．４６−４７

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Publication number Publication date
EP0596691A3 (en) 1994-07-27
US5563530A (en) 1996-10-08
JPH077416A (ja) 1995-01-10
EP0596691A2 (en) 1994-05-11

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