JP3429821B2 - 多機能共鳴トンネリング論理ゲート - Google Patents
多機能共鳴トンネリング論理ゲートInfo
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Description
するものであり、更に詳細には2値論理および多値論理
を実行するための多機能共鳴トンネリング論理ゲートと
その方法とに関するものである。
レクトロニクスの出現によって、デバイスの寸法は一段
と縮小されるようになり、集積回路電子システムにおけ
る機能集積密度の大幅な増加が実現されるようになって
きた。量子デバイス本来の屈曲したスイッチング特性を
通して、従来の回路に比べて1桁程度の機能集積密度の
向上が達成できる。S.M.ジー(Sze)著の”高速
半導体デバイス(High speed Semico
nductor Devices)”(ニューヨークJ
ohn Wiley社1990年発行)の頁465−5
20に記載されたF.カパッソ(Capasso)、
S.セン(Sen)、F.ベルトラム(Beltra
m)による解説”量子効果デバイス(Quantum−
EffectDevices)”を参照されたい。これ
らのデバイスはそれらへの制御入力の関数として、多重
のオン/オフスイッチング遷移を示し、そのことによっ
て、単一のスイッチング部品で以て論理関数全体を供給
することができる。この機能集積密度の増大はデジタル
エレクトロニクスに関して特に重要である。というの
は、従来のトランジスタに関してはスケーリングの限界
が存在し、また集積回路の性能向上については相変わら
ず強い要求が存在するからである。
り大きい論理基数を用いた算術演算を行うことができれ
ば、機能集積密度は更に向上する。従来の論理回路は、
2状態あるいは2進数のスイッチング部品の基づいてい
る。相互接続の複雑さとチップ面積とを低減させようと
する圧力が、3レベル(3値)およびnレベル(n値)
演算デバイスを開発しようとする初期の活動に対する刺
激となった。多値論理(MVL)回路はまた、冗長さを
提供する追加的なレベルを使用するため、回路内部での
誤りを補償するためにも利用できる。理論的には回路配
線の平均長と複雑さはデバイスの基数とともに減少す
る。また関数の状態変数を指定するために必要なデバイ
ス数が減少することから、ゲート数もまた基数とともに
減少する。例えば、3進法方式の乗算器は、それと等価
な2進法構成に必要なデバイスの80%、相互接続数の
60%よりも少ないもので構成できる。Journal
of Computation誌の第15巻、第3号
(1972年)の頁254に記載されたZ.G.ヴラネ
シック(Vranesic)とV.C.ハマシャー(H
amacher)による論文”並列乗算器における3値
論理(Ternary Logic in Paral
lel Multipliers)”を参照。このよう
に、多値論理技術は回路密度と速度とを向上させる能力
を有している。
路の広範囲な発展を妨げてきた。雑音に対する耐性を得
るために、MVLデバイスの伝達特性が高低の電源電圧
間の中間レベルとして複数の平坦な安定状態を含むこと
が本質的に必要である。回路構成手段が利用できるもの
と仮定して、MVL方式の実現可能性はまさに実用にな
るスイッチングデバイスの開発に懸かっている。実用的
な多値デバイスの開発への過去の試みは成功しなかっ
た。初期の例として、パラメトロン、ルッツ・トランジ
スタ、および各種のフェライトループデバイスを挙げる
ことができる。最終的に、これらの試みは多値的な特性
を示すように配置構成された2進法デバイスで組み立て
られたMVL回路に道を譲ることとなった。しかし、M
OSトランジスタのような従来のデジタルデバイスはス
テップ状のスイッチング特性を有し、本質的な多重レベ
ルの動作モードを受け入れない。多値論理回路は同じ算
術演算を実行するのにより少ない論理ゲートと相互接続
とを使用する。こうして回路面積を節約でき、計算速度
は向上する。Journal of Computat
ion誌の第15巻、第3号(1972年)の頁254
に記載されたZ.G.ヴラネシック(Vranesi
c)とV.C.ハマシャー(Hamacher)による
論文”並列乗算器における3値論理(Ternary
Logic in Parallel Multipl
iers)”を参照。
関数を実行することができる量子効果論理ゲートに対す
る需要が発生する。更に、室温以上の温度で動作し、2
進法および多進法の演算回路において複数の論理動作を
提供するように電気的にプログラムすることのできる量
子デバイスに対する需要が発生する。
術の方式に付随する能力を本質的に凌駕する多機能論理
を実行するための方法と多機能共鳴トンネリング論理ゲ
ートとが提供される。特に、共鳴トンネリングトランジ
スタには3個の端子が設けられている。本共鳴トンネリ
ングトランジスタは伝達特性によって特徴付けられる。
本共鳴トンネリングトランジスタの第1の端子には加算
回路網を通して複数の信号入力がつながれる。更に、第
1の端子にはバイアスを供給するためのバイアス入力が
供給され、共鳴トンネリングトランジスタの伝達特性は
このバイアスを変更することによって信号入力に相対的
にシフトさせることができる。この回路は、NAND、
XNOR、XOR、およびNOR関数を含む、ブール代
数の関数を実行するために使用できる。本トランジスタ
はバイポーラ共鳴トンネリングトランジスタまたは電界
効果共鳴トンネリングトランジスタを含む。
グトランジスタは第3の端子に単一の共鳴トンネリング
ダイオードを含んでいる。別の実施例では、本共鳴トン
ネリングトランジスタは2個またはそれ以上の共鳴ピー
クを含む。
効果デバイスで以て数多くのブール代数論理関数を実行
できるということである。本発明の別の重要な技術的特
長は多くのブール代数論理関数を既存のシステムより小
さい集積回路面積の中で実行できるということである。
本発明の更に別の技術的特長は量子効果デバイスが多値
論理演算を提供できるように調節可能であるということ
である。
するために、以下に図面を参照しながら詳細な説明を行
う。図面においては同様な部品に対して同じ参照符号を
付した。
されている。図面では、同様な部品および対応する部品
に対して同じ参照符号が使用されている。
築された、2信号入力の多機能共鳴トンネリング論理ゲ
ートを示す。図1aに示すように、加算器10に対して
信号入力V1 およびV2 とVBiasとが入力されている。
加算器10の出力は、一般に12で示した共鳴トンネリ
ングトランジスタへつながれる。
り、第1端子、第2端子、および第3端子を有する。図
1aに示すように、トランジスタ12はベース、コレク
タ、およびエミッタを備えるバイポーラトンネリングト
ランジスタでよい。代替えとして図1bに示すように、
トランジスタ12は例えば、Proceedingso
f the IEEE誌の第79巻、第8号(1991
年8月)の頁1131−1139に記載されたチョウ
(Chou)、アリー(Allee)、ピース(Pea
se)、およびハリス(Harris)による論文”電
界誘起量子井戸および障壁を採用した横型共鳴トンネリ
ングトランジスタ(Lateral Resonant
Tunneling Transistors Em
ploying Field−Induced Qua
ntum Wells andBarriers)”ま
たは1991年11月5日付けのテキサスインスツルメ
ンツ社へ譲渡された米国特許出願第07/787,85
0号”ヘテロ接合障壁を備えた横型共鳴トンネリングト
ランジスタ(Lateral ResonantTun
neling Transistors with H
eterojunction Barriers)”に
述べられたような電界効果共鳴トンネリングトランジス
タでもよい。この出願をここに参考のために引用する。
これらの電界効果トランジスタは3つの端子としてゲー
ト、ドレイン、およびソースを有する。分かりやすいよ
うに、本明細書においては、バイポーラ共鳴トンネリン
グトランジスタについて説明を行うが、ここに意図する
本発明の範囲から外れることなしに、電界効果共鳴トン
ネリングトランジスタを使用することも可能であること
を理解されたい。
12としては、1990年8月15日付けのテキサスイ
ンスツルメンツ社へ譲渡された米国特許出願第07/5
67,847号”共鳴トンネリングダイオードインジェ
クタを備えた量子励起状態トンネリングトランジスタと
その製造法(Quantum Exited−Stat
e Tunneling Transistors w
ith Resonant Tunneling Di
ode Injector and Process
for Making Same)”に開示された型の
ものでよい。この出願をここに参考のために引用する。
更に、本共鳴トンネリングトランジスターはS.M.ジ
ー(Sze)著の”高速半導体デバイス(High s
peed Semiconductor Device
s)”(ニューヨークJohnWiley社1990年
発行)の頁465−520に記載されたF.カパッソ
(Capasso)、S.セン(Sen)、F.ベルト
ラム(Beltram)による解説”量子効果デバイス
(Quantum−Effect Devices)”
に述べられている型のものでもよい。
1端子へつながれる。更に、トランジスタ12の第3端
子はアースへつながれ、第2端子は抵抗14を経てVcc
へつながれる。図1aおよび図1bに示す論理ゲートの
出力Vout はトランジスタ12のコレクタから取り出さ
れる。
フを参照することによって最も良く理解できる。図2は
共鳴トンネリングトランジスタ12の伝達特性を示し、
トランジスタ12のエミッタ(第3端子)に1個の共鳴
トンネリングダイオードをつなぐことによって得られる
特徴的な相互コンダクタンスピークを示している。トラ
ンジスタ12のベース(第1端子)のアースに対する電
圧はV1 、V2 、およびVBiasの合計に等しい。図2に
グラフで示されるように、ベース電圧が約2分の1ボル
トよりも低い場合には、トランジスタ12はカットオフ
状態、すなわち”Z”領域にある。ベース電圧が約2ボ
ルトよりも高い場合には、トランジスタ12は飽和状
態、すなわち”S”領域にある。更に、トランジスタ1
2のコレクタ電流は、ベース電圧が約2分の1ボルトか
ら1ボルトへ立ち上がるところで急峻に立ち上がる。ま
た、コレクタ電流はベース電圧が約1ボルトから1.5
ボルトへ立ち上がるところでは急峻に降下する。この伝
達特性をデジタル論理関数に利用することができる。
クタ電流が高レベルの時に低レベルであり、コレクタ電
流が低レベルの時に高レベルとなる。図2に示すよう
に、コレクタ電流の急峻な立ち上がりおよび立ち下がり
のために、出力をトランジスタ12のコレクタから取り
出すことによってデジタル関数を実現できる。
によって、NAND、XNOR、XOR、およびNOR
関数を実現することができる。バイアス電圧を変化させ
ることによって、実効的にトランジスタ12の伝達特性
が信号入力に相対的にシフトし、信号入力V1 およびV
2 の異なる組み合わせが異なる出力をもたらす。次の表
1は、−1から2ボルトまで変化するVBias入力信号の
電圧が伝達特性をシフトさせることによって、図1に示
す回路の論理出力をどのように変えるかを示している。
に加算器10の1つの実施例が示されている。図3に示
すように、加算器10は4個の抵抗、すなわち抵抗1
6、18、20、および22を含むことができる。これ
らの抵抗は例えば、それぞれ1キロオームである。更
に、VccおよびVBBは5ボルトでよい。抵抗16、1
8、20、および22は入力電圧を加算するための抵抗
分圧加算器回路を構成する。図3の抵抗16、18、2
0、および22の値は、VB においてトランジスタへ流
れ込む電流が抵抗16、18、20、および22を通っ
て流れる電流に比べて無視し得るように選ばれる。本発
明の意図する範囲から外れることなしに、その他の加算
器を使用することも可能であることを理解されたい。更
に、抵抗値は各々の入力信号の出力Vout に対する相対
的な重み付けを変化させるように変えることも可能であ
る。
ネリング論理ゲートを示す。図4に示すように、図示さ
れた回路は付加的な入力を除いて図1に示す回路と似て
いる。特に、図4の回路は信号入力V1 、V2 から
Vn 、およびVBiasを示している。この回路で、回路出
力を制御するように、重み付けされた抵抗の組を駆動す
るためにn個の電圧源の組が使用されている。この回路
の伝達特性は図2のそれと同じであるが、ここでのベー
ス電圧VB は信号入力V1 からVn およびVBiasから駆
動されるようになっている。
電圧は共鳴トンネリングトランジスタ12の伝達特性を
飽和へ押しやり、一方、大きな負のバイアスはトランジ
スタ12をコレクタ電流零の状態へ保持する傾向を持
つ。重み付け抵抗の調節またはバイアス電圧の調節によ
って、トランジスタ12の伝達特性はこれらのカットオ
フと飽和状態の間でプログラムされる。これらの両極端
のバイアス条件の間で、このデバイスへの電圧入力はト
ランジスタ12のスイッチ動作を制御してNAND、X
OR、XNOR、またはNORのブール代数論理応答に
等価な状態を生成する。
ンネリング論理ゲートを示し、それは、エミッタに少な
くとも2個の共鳴トンネリングダイオードを直列に接続
された1個の共鳴トンネリングトランジスタを使用して
いる。この2個の共鳴トンネリングダイオードをエミッ
タに備えた共鳴トンネリングトランジスタは一般に34
で示されている。そのような共鳴トンネリングトランジ
スタ34については、Appl. Phys. Let
t.誌の第53巻、第12号(1988年9月19日)
の頁1056−1058に記載されたカパッソ(Cap
asso)、セン(Sen)、チョ(Cho)、および
シブコ(Sivco)による論文”共鳴トンネリングの
シーケンシャルクエンチによるバイポーラートランジス
タにおける多重負相互コンダクタンスと差分コンダクタ
ンス(Multiple Negative Tran
s−conductance and Differe
ntial Conductance in a Bi
polar Transistor by Seque
ntial Quenching of Resona
nt Tunneling)”に述べられている。代替
えとして、等価な伝達関数を実現するために、トランジ
スタのエミッタに直列につないだ共鳴トンネリングダイ
オードを用いる代わりに複数の量子井戸共鳴トンネリン
グダイオードの組み合わせを用いることもできる。図5
の参照符号34はこのような実施例も示している。その
ような結合された多重量子井戸共鳴トンネリングダイオ
ードについては、IEEE Electron De
v.Lett.誌の第9巻、第8号(1988年8月)
の頁365−367に記載された田上、水田、および高
橋による論文”多値論理応用のための3重井戸共鳴トン
ネリングダイオード(ATriple Well Re
sonant Tunneling Diode fo
r Multiple−Valued Logic A
pplication)”に述べられている。
n はVBias入力と加算され、トランジスタ34のベース
へつながれている。この回路のための加算回路網は当業
者には一般的に知られているように1組の重み付け抵抗
を含んでいる。図5aに示すように、抵抗36、38、
40、および42がそれらを通してV1 、V2 、V n 、
およびVBiasが加算される抵抗である。更に、トランジ
スタ34のベースは抵抗44を通してVBBへつながれて
いる。これらの抵抗は1キロオーム程度の抵抗値を有す
ることができるが、その他の抵抗値を採用して入力電圧
信号を重み付けを行って図5aに示された回路の論理関
数を変更してもよい。
示す図5bのグラフを参照することによって最も良く理
解できる。図5bに示すように、図5aに示す回路の伝
達特性は図2に示すそれと類似しているが、トランジス
タ34が飽和する前に付加的なピークが加わっている。
図5aおよび図5bに示すように、トランジスタ34の
コレクタとVCCとの間につながれた抵抗35を流れる電
流は、ベース電圧が2分の1ボルトと1ボルトの間、
1.5ボルトと2ボルトの間、そして2.5ボルト以上
において、急峻に立ち上がる。更に、ベース電圧が1ボ
ルトから1.5ボルトへ、そして2ボルトから2.5ボ
ルトへ立ち上がる時に急峻に減少する。トランジスタ3
4のコレクタ電流のこれらの急激な増大および減少のた
めに、トランジスタ34のコレクタからの出力電圧を取
り出すことによって論理関数が実現される。
ことによって、信号入力に相対的に伝達特性を等価的に
移動させることができ、従って各種の入力に対して各種
の論理関数が実現する。例えば、図5bのグラフは、も
しバイアス電圧が1ボルトであれば、他のすべての入力
電圧が零ボルトの場合、Vout の出力は低レベルとなる
ことを示している。この場合、トランジスタ34は”オ
ン”となり、Voutにおける電圧またはトランジスタ3
4のコレクタ電圧は低論理レベル電圧となろう。
グダイオードによって伝達特性中に導入された追加のピ
ークは、より複雑な論理関数の実現を許容する。それら
の複雑な論理関数は、上述のように、入力電圧信号がそ
れを経由してトランジスタ34のベースへつながれてい
る抵抗の抵抗値を変化させ、VBias入力の電圧を変化さ
せることによって達成される。これらの抵抗値を変化さ
せることは各種の入力に対して重み付けをする効果を持
つ。このように、図5aの回路によって実現する論理関
数は、VBias上のバイアス電圧と、その他の入力電圧の
重み付け加算との関数である。
の回路を示す。図6aに示すように、入力電圧信号V1
およびV2 はバイアス入力VBiasと一緒に共鳴トンネリ
ングトランジスタ46のベースへ入力される。図示の実
施例では共鳴トンネリングトランジスタ46はそれのエ
ミッタに単一の共鳴トンネリングダイオードを有する。
ここに意図される本発明の範囲から外れることなしに、
図5aおよび図5bに関連して説明したように、その他
の共鳴トンネリングトランジスタを使用してもよいこと
を理解されたい。更に分かりやすいように、2個の入力
が示されている。本発明のここに意図する範囲から外れ
ることなしに、複数個の入力を使用することもできる。
スタ46のベースへ入力される。入力電圧V2 は重み付
け抵抗50を通してトランジスタ46のベースへ入力さ
れる。同様に、バイアス電圧VBiasは重み付け抵抗52
を通してトランジスタ46のベースへ入力される。トラ
ンジスタ46のベースはまた抵抗54を通してアースへ
もつながれる。これらの抵抗はそれぞれ1キロオーム程
度の抵抗値を有するものでよいが、その他の抵抗値を採
用して電圧入力を重み付けすることによって異なる論理
関数を実現するようにしてもよい。トランジスタ46の
コレクタは抵抗56を通してVccへつながれている。ト
ランジスタ46のエミッタは抵抗58を通してアースへ
つながれている。
コレクタ電圧対ベース電圧のグラフを参照することによ
って最も良く理解できよう。図6bに示すグラフはV
Biasが零ボルトに等しい場合を示す。図6bに示すよう
に、トランジスタ46のコレクタはトランジスタ46が
ターンオンするまではVCCに等しい。トランジスター4
6はベース電圧が2分の1ボルトから1ボルトへ立ち上
がる時にターンオンを開始し、コレクタ電圧は零ボルト
へ向かって減少する。ベース電圧が1ボルトから1.5
ボルトへ上昇すると、コレクタ電流は減少し、コレクタ
電圧はVCC/2へ立ち上がる。ベース電圧が2ボルトよ
りも高く上昇すると、トランジスタ46は飽和し始め、
コレクタ電圧は零ボルト近傍へ降下する。
ンネリングトランジスタ46を流れる電流上限と抵抗5
6および58の抵抗値との関数である。図6bはこれら
を調節してピークがVCC/2に等しくなった場合を示し
ている。このピークは、他の多重レベル電圧システムに
対して要求されるように、その他の電圧レベルに合致す
るように調節することもできる。トランジスタ46を流
れる電流の上限もまたトランジスタ46のエミッタの共
鳴トンネリングダイオードを通る電流の上限とトランジ
スタ46の利得との関数である;特定の条件下では抵抗
58が除去される。このように、図6aの回路の説明お
よび以下に説明する回路は本発明を説明する目的のため
のものであって、本発明に意図される発明の範囲から外
れることなしに、その他の電圧レベルを採用することも
可能であることを理解されたい。
別される電圧状態が達成されることから、図6aに示す
回路が多値論理システムのために使用できることを明ら
かにしている。図6aおよび図6bに示す特定の実施例
では、これらの3つの状態は、ほぼVCC、零電圧、そし
てVCC/2である。更に、バイアス電圧を変化させるこ
とによって信号入力に相対的に伝達特性をシフトするこ
とができる。
2は図6aの回路によって実現できる3値論理関数を示
す。出力はトランジスタ46のコレクタから取り出され
る。
を示し、”1”は中間の論理レベルを示し、そして”
0”は低論理レベルを示す。既述のように、図示の特定
の実施例では、これらの論理レベルはそれぞれ、ほぼV
CC、VCC/2、そして零ボルトである。
て、次の表3は図6aの回路によって実現できる論理関
数を示す。出力はトランジスタ46のコレクタから取り
出される。
組み込むためにも利用できる。この特定の実施例では、
VBiasとV2 は共に零ボルトに等しい。この場合、次の
表4は、出力をトランジスター46のコレクターから取
り出すとして、このサイクルゲート回路の真理値表を示
す。表4から明かなように、0から2、1から0、そし
て2から1へのV1 からVC への論理状態は3進のサイ
クル動作を提供している。
通コレクタのシャッフルゲート回路が実現できる。この
場合、V2 とVBiasは零ボルトに等しく、抵抗56は零
オームに等しい。更に、共通コレクタシャッフルゲート
回路の出力はトランジスタ46のエミッタVE から取り
出される。このシャッフルゲートの真理値表を次の表5
に示す。
7に示すように、この回路は図6aの回路を共鳴トンネ
リングトランジスタ60へつないだものを含んでいる。
特に、トランジスタ46のエミッタが抵抗62を経てト
ランジスタ60のベースへつながれている。更に、トラ
ンジスタ60のベースは抵抗64を経てアースへつなが
れている。トランジスタ60のコレクタは抵抗66を通
してVCCへつながれている。この3値インバータ回路の
出力はトランジスタ60のコレクタから取り出される。
図7に示すこの回路の真理値表を次の表6に示す。
シャッフル回路をサイクルゲート回路へつないだものを
含んでいる。こうして、表5の真理値表で特徴付けられ
るシャッフル回路の出力がサイクルゲート回路への入力
となり、サイクルゲート回路の真理値表は表4に示され
ている。
囲から外れることなしに、共鳴トンネリングトランジス
タのベースへつながる各種の入力電圧を加算するために
その他の加算回路網を採用することも可能であることを
理解されたい。更に、図2、図5b、および図6bに関
連して使用されたような本発明の共鳴トンネリングトラ
ンジスタの動作を特徴付けるために使用される特定の電
圧および電流は、1つの例であって、それとは異なる特
徴的な電圧および電流を有するその他の共鳴トンネリン
グトランジスタを、ここに意図される本発明の範囲から
外れることなしに採用することができる。
発明の特許請求の範囲によってのみ限定を受ける本発明
の本質および範囲から外れることなしに各種の変更、置
換、および修正が可能であることを理解されたい。
る。 (1)多機能共鳴トンネリング論理ゲートであって:第
1端子、第2端子、および第3端子を有し、伝達特性に
よって特徴付けられる共鳴トンネリングトランジスタ、
前記第1端子へつながれた加算器、前記加算器へつなが
れた複数個の信号入力、および前記第1端子へバイアス
を供給するように動作するバイアス入力であって、前記
バイアス入力上の前記バイアスを変化させることによっ
て前記伝達特性を前記信号入力に相対的にシフトさせる
ようになったバイアス入力、を含む論理ゲート。
前記共鳴トンネリングトランジスタがバイポーラー共鳴
トンネリングトランジスタを含み、前記第1、第2およ
び第3の端子がそれぞれ、ベース、コレクタ、およびエ
ミッタである論理ゲート。
前記共鳴トンネリングトランジスタが電界効果共鳴トン
ネリングトランジスタを含み、前記第1、第2および第
3の端子がそれぞれ、ゲート、ドレイン、およびソース
である論理ゲート。
前記共鳴トンネリングトランジスタが前記エミッタに単
一の共鳴トンネリングダイオードを含んでいる論理ゲー
ト。
前記共鳴トンネリングトランジスタが前記エミッタに複
数個の共鳴トンネリングダイオードを含んでいる論理ゲ
ート。
前記共鳴トンネリングトランジスタが結合された量子井
戸によって得られる任意の多重ピークの共鳴トンネリン
グ伝達特性を含んでいる論理ゲート。
前記論理ゲートが論理NAND関数を実行するように前
記バイアスが設定されている論理ゲート。
前記論理ゲートが論理XNOR関数を実行するように前
記バイアスが設定されている論理ゲート。
前記論理ゲートが論理XOR関数を実行するように前記
バイアスが設定されている論理ゲート。
て、前記論理ゲートが論理NOR関数を実行するように
前記バイアスが設定されている論理ゲート。
て、前記加算器が前記信号入力を重み付けし、加算する
ことができる論理ゲート。
るための多機能共鳴トンネリング論理ゲートであって:
第1端子、第2端子、および第3端子を有し、伝達特性
によって特徴付けられる第1の共鳴トンネリングトラン
ジスタ、前記第1の共鳴トンネリングトランジスタを通
る電流を制限するように動作する電流制限回路であっ
て、前記第1の共鳴トンネリングトランジスタから複数
個の電圧レベルが出力されるように動作する電流制限回
路、前記第1端子へつながれた加算器、前記加算器へつ
ながれた複数個の信号入力、および前記第1端子へバイ
アスを供給するように動作するバイアス入力であって、
前記バイアス入力上の前記バイアスを変化させることに
よって前記伝達特性を前記信号入力に相対的にシフトさ
せるようになったバイアス入力、を含む論理ゲート。
て、前記共鳴トンネリングトランジスタがバイポーラ共
鳴トンネリングトランジスタを含み、前記第1、第2お
よび第3の端子がそれぞれ、ベース、コレクタ、および
エミッタである論理ゲート。
て、前記共鳴トンネリングトランジスターが電界効果共
鳴トンネリングトランジスタを含み、前記第1、第2お
よび第3の端子がそれぞれ、ゲート、ドレイン、および
ソースである論理ゲート。
て、前記電流制限回路が前記第2端子と電圧源との間に
つながれた抵抗を含んでいる論理ゲート。
て、前記信号入力のうちの1個を除いてすべてがアース
へつながれ、前記バイアスが零であり、それによってア
ースへつながれていない前記1個の信号入力上のサイク
ル論理関数が前記第2端子へ出力されるようになった論
理ゲート。
て、前記電流制限回路が前記第3端子とアースとの間に
つながれた抵抗を含んでいる論理ゲート。
て、前記信号入力のうちの1個を除いてすべてがアース
へつながれ、前記バイアスが零であり、それによってア
ースへつながれていない前記1個の信号入力上のシャッ
フル論理関数が前記第3端子へ出力されるようになった
論理ゲート。
て、前記電流制限回路が前記第3端子とアースとの間に
つながれた抵抗を含み、前記信号入力のうちの1個を除
いてすべてがアースへつながれ、前記バイアスが零であ
り、更に:第4端子、第5端子、および第6端子を有す
る第2の共鳴トンネリングトランジスタであって、前記
第4端子が前記第3端子へつながれ、それによってアー
スへつながれていない前記1個の信号入力上の3値イン
バータ論理関数が前記第5端子へ出力されるようになっ
た第2の共鳴トンネリングトランジスタ、を含む論理ゲ
ート。
て、次の工程:複数個の信号入力を加算すること、前記
加算された信号入力を、第1端子、第2端子、および第
3端子を有し、伝達特性によって特徴付けられる共鳴ト
ンネリングトランジスタへ入力すること、および前記共
鳴トンネリングトランジスタの前記第1端子をバイアス
して、前記バイアスを変化させることによって伝達特性
が信号入力に相対的にシフトするようにすること、を含
む方法。
記バイアス工程が前記信号入力上に論理NAND関数が
実現するように前記第1端子をバイアスすることを含ん
でいる方法。
記バイアス工程が前記信号入力上に論理XNOR関数が
実現するように前記第1端子をバイアスすることを含ん
でいる方法。
記バイアス工程が前記信号入力上に論理XOR関数が実
現するように前記第1端子をバイアスすることを含んで
いる方法。
記バイアス工程が前記信号入力上に論理NOR関数が実
現するように前記第1端子をバイアスすることを含んで
いる方法。
に、前記共鳴トンネリングトランジスタを通る電流を制
限して、前記共鳴トンネリングトランジスタから複数個
の電圧レベルが出力されるようにする工程を含む方法。
トが提供され、そこでは共鳴トンネリングトランジスタ
(12)が第1端子、第2端子、および対3端子を含ん
でいる。複数個の信号入力が、加算器(10)を経由し
て共鳴トンネリングトランジスタ(12)の第1端子へ
つながれている。更に、共鳴トンネリングトランジスタ
(12)の伝達特性が信号入力に相対的にシフトされる
ように、バイアス入力が共鳴トンネリングトランジスタ
(12)の第1端子へバイアスを与える。
有し、限定された状況において、契約番号F33615
−89−C−1074(ライトパターソン空軍基地、ラ
イト研究所、電子技術研究所)の条項によって与えられ
るような妥当な条件に基づいて、第三者に対してライセ
ンス供与を行うように本特許の所有者に対して要求する
権利を有する。
トンネリング論理ゲート。
の多機能共鳴トンネリング論理ゲートの模式回路図。
た共鳴トンネリングトランジスタを採用した多機能共鳴
トンネリング論理ゲートの模式回路図であり、bはaに
示す回路の伝達特性。
論理ゲートの模式回路図であり、bはaに示す回路のコ
レクター電圧対ベース電圧特性。
インバーター回路の模式回路図。
Claims (2)
- 【請求項1】 多機能共鳴トンネリング論理ゲートであ
って:第1端子、第2端子、および第3端子を有し、伝
達特性によって特徴付けられる共鳴トンネリングトラン
ジスタ、 前記第1端子へつながれた加算器、 前記加算器へつながれた複数個の信号入力、および前記
第1端子へバイアスを供給するように動作するバイアス
入力であって、前記バイアス入力上の前記バイアスを変
化させることによって前記伝達特性を前記信号入力に相
対的にシフトさせるようになったバイアス入力、 を含む論理ゲート。 - 【請求項2】 多機能論理を実行する方法であって、次
の工程:複数個の信号入力を加算すること、 前記加算された信号入力を、第1端子、第2端子、およ
び第3端子を有し、伝達特性によって特徴付けられる共
鳴トンネリングトランジスタへ入力すること、および前
記共鳴トンネリングトランジスタの前記第1端子をバイ
アスして、前記バイアスを変化させることによって、伝
達特性が信号入力に相対的にシフトするようにするこ
と、 を含む方法。
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