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Die vorliegende Erfindung betrifft eine Schaltung zur
Erfassung von Adressenumschaltungen in einem integrierten
Schaltkreis. Zur Herabsetzung des Verbrauchs integrierter
Schaltkreise werden diese zunehmend nur aktiviert, wenn eine
Änderung am Eingang des Pegels von Adressignalen oder von
Freigabesignalen des Schaltkreises auftritt. Wenn sich nichts
ereignet, ist der Verbrauch des Schaltkreises gering,
indessen jedoch nicht Null. Es sind bereits Schaltkreise zur
Erfassung von Adressenumschaltungen bekannt und gestatten
es, eine Pegeländerung oder eine Vorderflanke am
Eingangssignal zu erfassen.
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Die gewöhnlich verwendeten Schaltkreise bestehen allgemein
aus Ketten von Invertern. Das Verfahren zur Erfassung
besteht darin, den Pegel der Signale an verschiedenen Stellen
dieser Kette zu messen und diese in logischen Gliedern mit
dem Eingangssignal auf solche Weise zu kombinieren, daß am
Ausgang ein Impuls erhalten wird, wenn eine Pegeländerung am
Eingang auftritt. Das Patent US-A-4337525 gibt hiervon ein
Beispiel.
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Leider wird der am Ausgang erzeugte Impuls notwendigerweise
durch die Laufzeit in den Invertern verzögert, sowie eine
Pegeländerung am Eingang auftritt, denn der Schaltkreis ist
seriell. Außerdem sind die Impulsdauer und deren Verzögerung
hinsichtlich der Umschaltung verknüpft und hängen von der
Übertragungszeit in den Invertern ab. Wenn ein großer Impuls
gewünscht wird, um diesen gut auszunutzen, ist er dann umso
verzögerter.
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Die Erfindung schlägt zur Behebung dieser Nachteile eine
Schaltung zur Erfassung von Adressenumschaltungen vor, die
die Verzögerung des am Ausgang erzeugten Impulses auf ein
Minimum herabsetzt, sobald eine Pegeländerung am Eingang
auftritt.
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Die Erfindung betrifft somit eine Schaltung zur Erfassung
von Adressenumschaltungen in einem integrierten Schaltkreis,
bestehend darin, daß ein Ausgangsimpuls erzeugt wird, sobald
eine Adressenänderung am Eingang aufgetreten ist, wie im
Anspruch 1 definiert.
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Weitere Merkmale und Vorteile der Erfindung werden beim
Lesen der Beschreibung ersichtlich, die unter Bezugnahme auf
die beigefügten Zeichnungen folgt, in denen:
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Fig. 1 eine Schaltung zur Erfassung von
Adressenumschaltungen in der CMOS-Technologie gemäß dem Stand der
Technik darstellt;
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Fig. 2 ein Diagramm der Zeiten der Signale an
verschiedenen Stellen der Schaltung gemäß dem Stand der
Technik darstellt;
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Fig. 3 einen möglichen Aufbau des in Fig. 1 bei 6
vermerkten logischen Vergleichskreises darstellt;
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Fig. 4 eine Schaltung zur Erfassung von
Adressenübergängen in der CMOS-Technologie gemäß der Erfindung
darstellt;
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Fig. 5 ein Diagramm der Zeiten der Signale an
verschiedenen Stellen der Schaltung gemäß der Erfindung
darstellt;
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Fig. 6 eine spezielle Ausführung einer Schaltung gemäß
der Erfindung darstellt.
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Fig. 1 stellt eine Schaltung zur Erfassung von
Adressenumschaltungen gemäß dem Stand der Technik in der
CMOS-Technologie dar.
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Der Eingangsanschluß 1 dieser Schaltung ist mit einem
Anpaßblock 2 mit TTL-Technologie (für
Transistor-Transistor-Logik, in englischer Sprache) in der CMOS-Technologie
bekannter Art verbunden. Die in einem integrierten Schaltkreis mit
CMOS-Technologie verarbeiteten Signale können nämlich von in
unterschiedlicher Technologie, beispielsweise in der
bipolaren TTL-Technologie, ausgeführten externen Schaltkreisen
herkommen. Diese Anpaßeinrichtung 2 gestattet es, mit
Spannungen in der Höhe von 0 Volt oder 5 Volt zu arbeiten.
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Das Ausgangssignal 3 des Anpaßblocks 2 gelangt zum Eingang
eines Inverters I&sub1;, auf den eine parallele Kapazität C&sub1;
folgt. Das Ausgangssignal 4 des Inverters I&sub1; gelangt zum
Eingang eines Inverters I&sub1;, auf den eine parallele Kapazität
C&sub2; folgt. Das Ausgangssignal 5 des Inverters 12, das
Ausgangssignal 4 des Inverters I&sub1; und das Ausgangssignal 3 des
Anpaßblocks 2 gelangen zum Eingang eines logischen
Vergleichsblocks 6. Die hinter jedem Inverter I&sub1; und I&sub2;
parallel zugefügten Kapazitäten C&sub1; und C&sub2; gestatten es, die Übertragungszeit
in jedem Inverter zu vergrößern.
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Die Übertragungszeit in einem Inverter ist in der Größe von
einer Nanosekunde. Die Tatsache, daß eine Kapazität
hinzugefügt wird, gestattet die Vergrößerung dieser Zeitdauer um
ungefähr 2 bis 3 ns je Inverter. Es wird aus freien Stücken
eine längere Übertragungszeit gesucht. Zu dem Zeitpunkt, zu
dem die Signale bei 3, bei 4 oder bei 5 im logischen
Vergleichsblock 6 in Abwesenheit einer Kapazität verglichen
werden, kann es nämlich schwierig sein zu sehen, daß die
Signale bei 4 und bei 5 beispielsweise denselben Wert
während lediglich 1 ns aufweisen.
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Am Ausgang 7 des logischen Vergleichsblocks 6 wird der
Impuls erhalten.
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Es muß festgestellt werden, daß der bei 7 erzeugte Impuls
allgemein keine gute Qualität aufweist und unverändert auf
zuverlässige Weise nicht wirklich verwendet werden kann.
Dies beruht auf der Tatsache, daß der logische
Vergleichsblock 6 und die Inverter I&sub1;, I&sub2; eine große Anzahl von
Transistoren enthalten. Es wird erforderlich, den bei 7
erzeugten Impuls in einem Schaltkreis bekannter Art neu zu
formatieren, der in der Schaltung in Reihe angeordnet ist. Dieser
Schaltkreis verzögert den erzeugten Impuls auf nicht
vernachlässigbare Weise. Das Ausgangssignal 9 dieses
Schaltkreises 8 aktiviert dann den hier nicht dargestellten,
folgenden Schaltkreis, sobald ein Impuls erzeugt worden ist.
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Der logische Vergleichsblock 6 besteht aus logischen
Gliedern. Er empfängt am Eingang die Signale S&sub3; am Anschluß 3,
S&sub4; am Anschluß 4, S&sub5; am Anschluß 5 und soll einen Impuls am
Ausgang 7 erzeugen, sobald eine Pegeländerung am Eingang 1
aufgetreten ist.
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Zur Vereinfachung der nun folgenden Beschreibung wird nun
das Eingangssignal der Schaltung bei 3 am Ausgang des
Anpaßblocks TTL 2 und das Ausgangssignal bei 7 vor der Neuformung
8 betrachtet.
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Fig. 2 stellt u. a. die Diagramme der Zeiten der Signale S&sub3;,
S&sub4;, S&sub5; dar.
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Die Übertragungszeit im Inverter I&sub1;, auf den die Kapazität
C&sub1; folgt, ist t&sub1;.
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Die Übertragungszeit im Inverter I&sub2;, auf den die Kapazität
C&sub2; folgt, ist t&sub2;.
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Das mit S&sub3; bezeichnete Signal stellt eine
Adressenumschaltung von 0 V auf 5 V, dann von 5 V auf 0 V dar.
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Das Signal S&sub4; wird invertiert und die Adressenumschaltungen
kommen mit der Verzögerung t&sub1; an.
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Das Signal S&sub5; wird hinsichtlich des Signals S&sub4; invertiert.
Die Umschaltung kommt mit der Verzögerung t&sub2; an. Sie kommt
auch mit der Verzögerung t&sub1; + t&sub2; bezüglich der Umschaltung
des Signals S&sub3; an.
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Um einen Impuls am Anschluß 7 zu erhalten, sobald die
Adressenumschaltung erfolgt ist, kann der Block mit logischen
Gliedern 6 aus der Kombination der in Fig. 3 dargestellten
logischen Glieder bestehen. Dieses Beispiel ist nicht das
einzige, es gibt weitere mögliche Kombinationen.
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In Fig. 3 bilden das Ausgangssignal 3 des Anpaßblocks und
das Ausgangssignal 4 des Inverters I&sub1; die Eingangssignale
eines logischen UND-Gliedes 31, das international unter der
Bezeichnung AND bekannt ist.
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Das Ausgangssignal 4 des Inverters I&sub1; und das Ausgangssignal
5 des Inverters I&sub2; bilden die Eingangssignale eines weiteren
UND-Gliedes 33. Das Ausgangssignal 32 des UND-Gliedes 31 und
das Ausgangssignal 34 des UND-Gliedes 33 bilden die
Eingangssignale eines logischen NOR-Gliedes 35, das
international unter der Bezeichnung NOR bekannt ist. Das
Ausgangssignal dieses NOR-Gliedes 35 gelangt zum Anschluß 7.
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Fig. 2 stellt außerdem das Diagramm der Zeiten der Signale
S&sub3;&sub2; am Anschluß 32, S&sub3;&sub4; am Anschluß 34 und S am Anschluß 7
dar.
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Die mit dem UND-Glied 31 verbundene Verzögerung ist t&sub3;&sub1;. Die
mit dem UND-Glied 33 verbundene Verzögerung ist t&sub3;&sub3;. Die mit
dem NOR-Glied 35 verbundene Verzögerung ist t&sub3;&sub5;.
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Es wird bei 32 ein Impuls 21 mit der Dauer t&sub1; erhalten, der
als Verzögerungszeit t&sub3;&sub1; in bezug auf die Anstiegsflanke der
Umschaltung des Signals S&sub3; aufweist.
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Es wird bei 34 ein Impuls 22 mit einer Dauer t&sub2; erhalten,
der als Verzögerungszeit t&sub1;+ t&sub3;&sub3; in bezug auf die
Abfallflanke der Umschaltung des Signals S&sub3; aufweist.
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Es werden bei 7.2 weiter oben beschriebene Impulse 21 und 22
erhalten: Der erste 21 entspricht der Anstiegsflanke der
Umschaltung des Signals S&sub3;, seine Verzögerung ist t&sub3;&sub1;+ t&sub3;&sub5;
und seine Dauer ist t&sub1;, der zweite 22 entspricht der
Abfallflanke der Umschaltung des Signals S&sub3;, seine Verzögerung ist
t&sub1; + t&sub3;&sub3;+ t&sub3;&sub5; und seine Dauer ist t&sub2;.
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Wenigstens einer dieser Impulse hat dann eine mit
Übertragungszeit des einen der Inverter verbundene Verzögerung.
Beim vorstehend beschriebenen Beispiel handelt es sich um
den zweiten Impuls 22 und die Verzögerungszeit ist t&sub1;. Eine
unterschiedliche Ansteuerung der logischen Glieder des
Blocks 6 könnte eine Verzögerung am ersten Impuls ergeben.
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Am Ausgang 9 wird festgestellt, daß die Impulse im
schlechteren Fall eine Zeitverzögerung aufweisen: Verbunden mit der
Übertragungszeit in den Invertern, in den logischen Gliedern
und im Impulsaufbereitungskreis.
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Die Dauer dieser Impulse hängt von der Übertragungszeit in
den Invertern ab.
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Es wird daher am Ausgang 9 danach getrachtet, daß der
Impuls, der zur Aktivierung des Schaltkreises dienen wird,
ausreichend groß ist, um erfaßt zu werden, daß er jedoch
keine zu große Verzögerung in bezug auf die
Adressenumschaltung am Eingang erleidet.
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Die Schaltung gemäß der Erfindung setzt diese Verzögerung
auf ein Minimum herab, denn die Elemente dieser Schaltung
sind nicht mehr in Reihe, sondern parallel.
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Fig. 4 stellt eine Schaltung zur Erfassung von
Adressenumschaltungen gemäß der Erfindung dar.
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Der Eingangsanschluß 41 ist wie zuvor mit einem Anpaßblock
42 mit TTL-Technologie in der CMOS-Technologie verbunden.
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Der Ausgang 43 des Anpaßblocks 42 ist zum einen mit dem
einen der Eingänge eines Komparators 44 und zum anderen mit
dem Eingang 48 eines gesteuerten Speichers 45 verbunden. Das
Beispiel stellt ein exklusives ODER-Glied als Komparator und
ein Kipp-Glied D als gesteuerten Speicher dar.
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Das Ausgangssignal 46 des Kipp-Gliedes D gelangt zum anderen
Eingang des exklusiven ODER-Gliedes. Das Ausgangssignal des
exklusiven ODER-Gliedes erfolgt am Anschluß 47. Das Signal
S&sub4;&sub7; am Anschluß 47 dient außerdem als Taktsignal am Anschluß
H des Kipp-Gliedes D.
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Die Schaltung, die aktiviert werden soll, sobald ein
Adressenübergang erfaßt worden ist, wird in Reihe mit dem
Komparator am Anschluß 47 abgezweigt. Er ist in dieser Figur
nicht dargestellt. Es ist möglich, andere Komparatoren oder
andere Speichertypen zu verwenden.
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Insbesondere kann man für die Erfordernisse der Schaltung,
die aktiviert werden soll, veranlaßt sein, als Komparator
ein exklusives NOR-Glied zu verwenden, das international
unter der Bezeichnung exklusives NOR bekannt ist. Das
exklusive
NOR weist eine Wahrheitstafel auf, die zu derjenigen
des exklusiven ODER invers ist.
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Es wird nun auch in Erwägung gezogen, daß das Eingangssignal
der Schaltung am Anschluß 43 am Ausgang des Anpaßblocks TTL
erfolgt, um die Beschreibung zu vereinfachen.
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Das Funktionsprinzip dieser Schaltung ist das folgende:
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Es wird in Permanenz im exklusiven ODER-Glied 44 das Signal
S&sub4;&sub3; am Anschluß 43 und das Signal S&sub4;&sub6; am Anschluß 46
verglichen. Das Signal S&sub4;&sub6; ist das gespeicherte Signal. Es hat den
Zustand des Signals S&sub4;&sub3; vor der Umschaltung.
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Am Ausgang ist das Signal S&sub4;&sub7; von einem ersten logischen
Pegel, während die Signale S&sub4;&sub3; und S&sub4;&sub6; denselben logischen
Pegel aufweisen. Sobald die Signale S&sub4;&sub3; und S&sub4;&sub6; verschiedene
logische Pegel annehmen, gelangt das Signal S&sub4;&sub7; zu einem
zweiten logischen Pegel. In dem nun beschriebenen Beispiel
ist der erste Pegel der niedrige Pegel, während die Signale
S&sub4;&sub3; und S&sub4;&sub6; denselben Wert aufweisen. Der zweite Pegel ist
der hohe Pegel, wenn die Signale S&sub4;&sub3; und S&sub4;&sub6; verschiedene
Werte haben. Die Speicherung des Signals S&sub4;&sub6; erfolgt auf der
Anstiegsflanke des Taktsignals S&sub4;&sub7;. In der CMOS-Technologie
ist der hohe Pegel bei 5 Volt und der niedrige Pegel auf 0
Volt.
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Die Diagramme der Zeiten der Signale S&sub4;&sub3;, S&sub4;&sub6; und S&sub4;&sub7; sind
in Fig. 5 dargestellt.
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Sobald die Signale S&sub4;&sub3; und S&sub4;&sub6; verschiedene Werte aufweisen,
gelangt das Signal S&sub4;&sub7; zum hohen Pegel. Bei 47 wird die
Anstiegsflanke eines Impulses erzeugt, der der Erfassung
einer Pegeländerung des Signals S&sub4;&sub3; entspricht.
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In diesem Augenblick aktiviert das Taktsignal S&sub4;&sub7; am
Anschluß H des Kipp-Gliedes D die Speichersteuerung. Das
Signal S&sub4;&sub6; nimmt den neuen Wert des Signals S&sub4;&sub3; nach der
Umschaltung an. Während die Signale S&sub4;&sub3; und S&sub4;&sub6; wiederum
denselben Wert aufweisen, gelangt das Signal S&sub4;&sub7; zum
niedrigen Pegel. Es ist die Abfallflanke eines Impulses erzeugt
worden. Die Verzögerung des Impulses am Ausgang 47 in bezug
auf die Umschaltung bei 43 entspricht der Übertragungszeit
t&sub3; im exklusiven ODER-Glied 44. Die Dauer des erzeugten
Impulses ist gleich der Summe der Übertragungszeit t&sub4; im
Kipp-Glied D 45 und der Übertragungszeit t&sub3; im exklusiven
ODER-Glied 44.
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Fig. 6 stellt eine spezielle Ausführung einer Schaltung für
Adressenumschaltungen in der CMOS-Technologie gemäß der
Erfindung dar. Der Eingang der Schaltung erfolgt am Anschluß
60. Auf ihn folgt ein Anpaßblock 62 mit TTL-Technologie in
der CMOS-Technologie. Der Ausgang 63 dieses Blocks 62 ist
zum einen mit dem einen der Eingänge des Komparators 64 und
zum anderen mit dem Eingang 61 eines gesteuerten Speichers
65 verbunden.
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Der Komparator 64 besteht aus einem exklusiven NOR-Glied.
Der gesteuerte Speicher 65 ist ein Kipp-Glied D. Ein
exklusives NOR-Glied kann in der CMOS-Technologie nicht auf
einfache Weise ausgeführt werden.
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In unserem Beispiel besteht er aus einem exklusiven ODER-
Glied, umfassend eine Einheit aus Übertragungsglied 641 und
Pseudoinverter 642, gefolgt von einem Inverter 643 in Reihe.
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Die Schaltungsanordnung 642 wird als "Pseudoinverter"
bezeichnet, denn sie ist entweder ein Inverter oder ein
nicht invertierender Verstärker gemäß dem Wert der an den
Ausgängen Q 66 und 67 des Kipp-Gliedes D 65 anliegenden
Signale.
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Die Transistoren T&sub1; vom PMOS-Typ und T&sub2; vom NMOS-Typ bilden
das Übertragungsglied 641. Die Source S'&sub1; des Transistors T&sub1;
ist mit dem Drain D&sub2; des Transistors T&sub2; verbunden. Sie
werden durch das Signal S&sub6;&sub3; am Anschluß 63 versorgt.
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Der Drain D&sub1; des Transistors T&sub1; ist mit der Source S'&sub2; des
Transistors T&sub2; am Ausgangsanschluß 68 des exklusiven ODER-
Gliedes (641, 642) verbunden.
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Das Gate G&sub1; des Transistors T&sub1; empfängt das Signal S&sub6;&sub6;, das
dem Ausgangssignal Q 66 des Kipp-Gliedes D 65 entspricht.
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Das Gate G&sub2; des Transistors T&sub2; empfängt das Signal S&sub6;&sub7;, das
dem Ausgangssignal 67 des Kipp-Gliedes D 65 entspricht.
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Die Transistoren T&sub3; vom PMOS-Typ und T&sub4; vom NMOS-Typ bilden
den "Pseudoinverter" 642.
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Der Drain D&sub3; des Transistors T&sub3; ist mit dem Drain D&sub4; des
Transistors T&sub4; am Ausgangsanschluß 68 des exklusiven ODER-
Gliedes (641, 642) verbunden.
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Die Source S'&sub3; des Transistors T&sub3; empfängt das Signal S&sub6;&sub6;,
das dem Ausgangssignal 66 des Kipp-Gliedes D 65 entspricht.
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Die Source S'&sub4; des Transistors T&sub4; empfängt das Signal S&sub6;&sub7;,
das dem Ausgangssignal 67 des Kipp-Gliedes D 65 entspricht.
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Das Gate G&sub3; des Transistors T&sub3; und das Gate G&sub4; des
Transistors T&sub4; sind gemeinsam und werden durch das Signal S&sub6;&sub3;
versorgt.
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Die Funktion des exklusiven ODER-Gliedes (641, 642) ist die
folgende:
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Wenn das Signal S&sub6;&sub6; am Anschluß 66 den hohen Pegel aufweist,
ist das Übertragungsglied 641 geschlossen und der
Pseudoinverter 642 leitet.
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Das Signal S&sub6;&sub8; am Anschluß 68 am Ausgang des exklusiven
ODER-Gliedes (641, 642) wird hinsichtlich des
Eingangssignals S&sub6;&sub3; am Anschluß 63 invertiert.
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Wenn das Signal S&sub6;&sub6; am Anschluß 66 den niedrigen Pegel
aufweist, ist das Übertragungsglied 641 durchgängig und der
Pseudoinverter 642 ist gesperrt.
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Das Signal S&sub6;&sub8; am Anschluß 68 am Ausgang des exklusiven
ODER-Gliedes (641, 642) hat denselben Pegel wie das
Eingangssignal S&sub6;&sub3; am Anschluß 63.
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Das Signal S&sub6;&sub8; wird anschließend in einem Inverter 643
invertiert, der durch Transistoren T&sub5; vom PMOS-Typ und T&sub6;
vom NMOS-Typ gebildet ist.
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Das Signal S&sub6;&sub8; gelangt auf das Gate G&sub6; des Transistors T&sub6;,
das Gate G&sub5; des Transistors T&sub5; ist auf Masse.
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Die Source S'&sub5; des Transistors T&sub5; wird auf das
Versorgungsspannungspotential + V der Schaltung gebracht. Die Source
des Transistors T&sub6; ist auf Masse.
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Die Drains D&sub5; des Transistors T&sub5; und D&sub6; des Transistors T&sub6;
sind am Anschluß 69 gemeinsam. Das Signal S&sub6;&sub9; am Anschluß 69
versorgt die Schaltung, die aktiviert werden soll, aber hier
nicht dargestellt ist.
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Das Signal S&sub6;&sub9; dient auch als Taktsignal am Anschluß des
Kipp-Gliedes D 65. Das Kipp-Glied D 65 spricht nun auf die
Abfallflanke des Signals S&sub6;&sub9; an.
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Die Verzögerung und die Dauer des Impulses, der in einer in
Fig. 4 dargestellten Schaltung gemäß der Erfindung erzeugt
wird, können auf die folgende Weise berechnet werden:
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Die Übertragungszeit t&sub3; in einem exklusiven ODER-Glied ist
gering in der Größe von 1 ns.
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Die Übertragungszeit t&sub4; in einem Kipp-Glied D ist in der
Größe von 2 bis 3 ns.
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Unter Bezugnahme auf Fig. 4 wird festgestellt, daß die
Verzögerung des bei 47 erzeugten Impulses hinsichtlich der
Umschaltung bei 43 sein wird:
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t = t&sub3;
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t = 1 ns.
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Die Dauer des bei 47 erzeugten Impulses wird sein:
T = t&sub3;+ t&sub4;
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Im schlechteren der Fälle wird der Wert T in der Größe von
4 ns sein.
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In dem als Stand der Technik beschriebenen und in Figur l
dargestellten Beispiel darf die Übertragungszeit t&sub8; in dem
Impulsaufbereitungskreis 8 nicht vernachlässigt werden, die
in der Größe von 2 ns ist. Die Übertragungszeit in einem
Inverter, auf den eine Kapazität folgt, ist in der Größe von 3
bis 4 ns.
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Die Verzögerung des bei 9 erzeugten Impulses in bezug auf
die Umschaltung bei 3 wird im schlechteren Fall (Impuls 22)
sein:
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t' = t&sub1;+ t&sub3;&sub3;+ t&sub3;&sub5;+ t&sub8;
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t' wird in der Größe von 15 ns sein.
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Die Dauer des bei 9 erzeugten Impulses wird sein:
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T' = t&sub2;
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T' wird in der Größe von 4 ns sein.
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Die Gesamtverstärkung bei einer Schaltung gemäß der
Erfindung auf gleichem Niveau mit der Verzögerung des Impulses
ist in der Größe von 10 ns bezüglich des Standes der
Technik.
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Es erscheinen ebenso weitere Vorteile:
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Bei der Schaltung gemäß der Erfindung besteht die
Sicherheit, daß die Umschaltung registriert worden ist, denn das
System ist zur Schleife geschaltet. Es besteht gute
Sicherheit, daß zu dem Zeitpunkt, in dem die Anstiegsflanke des
Impulses erzeugt wird, die Werte der Signale S&sub4;&sub3; und S&sub4;&sub6;
unterschiedlich sind und daß eine Adressenumschaltung erfolgt
ist. Außerdem wird die Abfallflanke des Impulses nur
erzeugt, wenn der neue Wert des Signals S&sub4;&sub3; bei 46 gespeichert
worden ist.
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Die Schaltung hat nur einen einzigen stabilen Zustand, wenn
der Wert des Eingangssignals S&sub4;&sub3; gleich dem Wert des
gespeicherten Signals S&sub4;&sub6; ist. Die Sicherheit dieser Schaltung ist
sehr viel größer als diejenige der bislang verwendeten
Schaltungen.
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Bei der vorher verwendeten Schaltung konnte man tatsächlich
nicht sicher sein, die Umschaltung zu erfassen, wenn die
Übertragungszeit der Inverter schlecht berechnet worden war.
Der Vergleich der Signale S&sub3;, S&sub4;, S&sub5; konnte bei 7 einen so
schwachen Impuls ergeben, daß er schwer verzögerbar war.
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Aus diesem Grund wurde seine Verzögerung vergrößert auf der
Suche nach einem Impuls, der eine zufriedenstellende Dauer
hat.
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Beim Anlegen der Spannung tritt kein Problem auf, wenn der
Wert des gespeicherten Signals S&sub4;&sub6; von demjenigen des
Eingangssignals S&sub4;&sub3; verschieden ist oder einen Impuls erzeugt
und das gespeicherte Signal S&sub4;&sub6; den Pegel ändert. Man fällt
in den Fall zurück, in dem die beiden Signale S&sub4;&sub3; und S&sub4;&sub6;
denselben Wert haben und in dem die Schaltung stabil ist.
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Das Kipp-Glied 45 kann ebenso für etwas anderes verwendet
werden und man wird sich des Wertes des gespeicherten
Signals S&sub4;&sub6; oder des Reziprokwertes bedienen. Dies bringt
eine Raumersparnis im integrierten Schaltkreis mit sich,
nach der stets getrachtet wird.