DE3852048T2

DE3852048T2 - Digital-Analogwandler.

Info

Publication number: DE3852048T2
Application number: DE3852048T
Authority: DE
Inventors: Nami C O Nec Corporati Inamasu; Mitsutoshi C O Nec Co Suguwara
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1987-02-27
Filing date: 1988-02-26
Publication date: 1995-06-14
Anticipated expiration: 2008-02-27
Also published as: US4885581A; EP0280321B1; EP0280321A2; DE3852048D1; EP0280321A3

Description

Feld der Erfindung

Die Erfindung betrifft eine Digital-Analog-Wandlerschaltung, und insbesondere eine Regulatorschaltung zum Anpassen einer digitalen Eingangsdateninformation an eine analoge Ausgangsdateninformation.

Hintergrund der Erfindung

Ein typisches Beispiel einer Digital-Analog-Wandlerschaltung ist in Fig. 1 dargestellt und umfaßt eine Digital-Analog-Wandlerstufe 1 höherer Ordnung, eine Digital-Analog- Wandlerschaltung 2 niedrigerer Ordnung und einen gewichteten Analogaddierer 3. Im Betrieb werden m-Bits HB1 bis HBm höherer Ordnung eines Digitalsignals den Eingangsknoten 4 der Digital-Analog-Wandlerstufe 1 höherer Ordnung Zugeführt, und n-Bits LB1 bis LBn niedrigerer Ordnung des digitalen Signals werden gleichzeitig den Eingangsknoten 5 der Digital-Analog-Wandlerstufe 2 niedrigerer Ordnung Zugeführt. Sowohl die Digital-Analog-Wandlerstufe 1 höherer Ordnung als auch die Digital-Analog-Wandlerstufe 2 niedrigerer Ordnung hat eine bekannte Anordnung, beispielsweise eine Widerstandsleiter, so daß hier keine weitere Beschreibung folgt.
Wenn das Digitalsignal den Eingangsknoten 4 und 5 zugeführt wird, arbeitet die Digital-Analog-Wandlerstufe 1 zur Erzeugung eines Stromes, dessen Betrag einem Wert entspricht, der durch die Bits höherer Ordnung des Digitalsignals angegeben ist, und entsprechend arbeitet die Digital-Analog- Wandlerstufe 2 niedrigerer Ordnung zur Erzeugung eines Stromes, dessen Betrag einem Wert entspricht, der durch die Bits niedrigerer Ordnung des Digitalsignals gegeben ist.
Der von der Digital-Analog-Wandlerstufe 1 zugeführte Strom wird dem von der Digital-Analog-Wandlerstufe 3 höherer Ordnung zugeführten Strom durch einen Analogaddierer 4 addiert, und der von der Digital-Analog-Wandlerstufe 1 höherer Ordnung zugeführte Strom wird im Analogaddierer 3 gewichtet, so daß er einen Wert aufweist, der um den Faktor 2n mit Bezug auf den von der Digital-Analog-Wandlerstufe 2 niedrigerer Ordnung zugeführten Strom erhöht ist. Die so aufgebaute Digital-Analog-Wandlerschaltung erzeugt den Gesamtstrombetrag, der einem Wert entspricht, der durch das ihr zugeführte digitale Eingangssignal gegeben ist, und der Gesamtbetrag des Stroms wird von Ausgangsknoten des Analogaddierers 3 an eine elektrische Schaltung (nicht dargestellt) geliefert.
Ein Problem ergibt sich jedoch bei der bekannten Digital- Analog-Wandlerschaltung, die in Fig. 1 dargestellt ist, dadurch, daß die Bitzahl im Hinblick auf die Genauigkeit der Wandlung beschränkt ist. Im Einzelnen darf der Digital-Analog-Wandler eine Drift des Ausgangsstroms aufweisen, die weniger als die Hälfte des kleinsten Inkrementes umfaßt, und das kleinste Inkrement ist gleich dem Wert, der durch das niedrigstwertige Bit des digitalen Eingangssignals angegeben ist. Aus diesem Grund muß die bekannte Digital-Analog-Wandlerschaltung eine Genauigkeit von 1/2m+n aufweisen. Falls das digitale Eingangssignal aus 8 Bit besteht, d.h. in = 4 und n = 4, wird die Genauigkeit zu 1/28x100 - 0,4% berechnet, und für den Fall eines 18-Bit-Eingangssignals sollte die Genauigkeit 0,004 % betragen. Es ist unmöglich, diese Genauigkeiten ohne jedes Trimmen von Komponentelementen wie die Widerstandsleiter zu erreichen.
Ein Weg zur Ausbildung der Digital-Analog-Schaltung ohne jedes Trimmen ist in der japanischen offengelegten Patentanmeldung (KOKAI) 168522/1982 bekannt. Die Schaltungsanordnung der in dieser offengelegten japanischen Patentanmeldung beschriebenen Digital-Analog-Wandlerschaltung ist in Fig. 2 der Zeichnungen dargestellt und umfaßt im wesentlichen eine Eingangs-Halteeinrichtungen 11 zum zeitweiligen Speichern eines digitalen Eingangssignals, eine höherrangige Digital-Analog-Wandlerstufe 12, die von den Eingangshalteeinrichtungen 11 mit höherrangigen Bits des digitalen Eingangssignals versorgt wird, um einen Strom entsprechend einem Wert zu erzeugen, der durch die höherrangigen Bits des digitalen Eingangssignals gegeben ist, eine niedrigerrangige Digital-Analog-Wandlerstufe 13, die von den Eingangshalteeinrichtungen 11 niedrigerrangige Bits des digitalen Eingangssignals erhält, um einen Strom entsprechend einem Wert zu erzeugen, der durch die niedrigerrangigen Bits gegeben ist, einen programmierbaren Speicher 14 wie einen löschbaren, programmierbaren Nur-Lese-Speicher, der Digitaldaten zur Fehlerkorrektur speichert, eine Hilfs- Digital-Analog-Wandlerstufe 15, die von dem programmierbaren Speicher 14 mit den Digitaldaten versorgt wird und einen Korrekturstrom entsprechend einem Fehlerwert in dieser Digital-Analog-Wandlerschaltung erzeugt, einen Analogaddierer 16, der mit den Strömen von der niederrangigen Digital-Analog-Wandlerstufe 13 und der Digital-Analog-Wandlerstufe 15 zur Fehlerkorrektur versorgt wird, einen Analogaddierer 17, der mit den Strömen des Analogaddierers 16 und der höherrangigen Digital-Analog-Wandlerstufe 12 versorgt wird, um einen Ausgangsstrom entsprechend einem Wert zu erzeugen, der durch das digitale Eingangssignal gegeben ist. Die so aufgebaute Digital-Analog-Wandlerschaltung benötigt keinen teueren Trimmprozeß, da der programmierbare Speicher 14 die Digitaldaten, die den dem Digital-Analog- Wandler innewohnenden Fehlerwert entsprechen, zur Erzeugung des Korrekturstromes speichert.
Ein Problem ergibt sich jedoch bei der in der obengenannten offengelegten Patentanmeldung beschriebenen Digital-Analog- Wandlerschaltung hinsichtlich der Schaltungskomplexität und dementsprechend der Anzahl der Bauteile. Dies ergibt sich aus der Tatsache, daß der Korrekturstrom, der von der Digital-Analog-Wandlerstufe 15 auf Basis des vom programmierbaren Speicher 14 zugeführten Digitaldatums erzeugte Strom dem durch die niedrigerrangige Digital-Analog-Wandlerstufe erzeugten Strom addiert wird.
Digital-Analog-Wandlerschaltungen gemäß dem Oberbegriff des Anspruchs 1 sind aus Patents Abstracts of Japan, Ausgabe 2, Nr. 88 (E-78) (4027), und Electronics Letters, 23. November 1978, Seiten 790 - 791, bekannt. Zur Durchführung einer Arithmetikoperation zwischen den niedrigerrangigen Bits und der gespeicherten Fehlerdateninformation kann ein digitaler Addierer-Subtrahierer oder ein digitaler Volladdierer verwendet werden. Beispiele solcher Schaltungen sind in den Figuren 3 und 4 dargestellt.
Es ist eine Aufgabe der Erfindung, einen Digital-Analog- Wandler zu schaffen, der keine teueren Trimmprozesse benötigt.
Es ist eine weitere Aufgabe der Erfindung, eine Digital- Analog-Wandlerschaltung zu schaffen, die einen einfachen Schaltungsaufbau zur Regulierung eines analogen Ausgangssignals aufweist.
Diese Aufgaben werden durch einen Digital-Analog-Wandlerschaltung gemäß Anspruch 1 gelöst; die abhängigen Ansprüche betreffen weitere Entwicklungen der Erfindung.

Kurzbeschreibung der Zeichnungen

Die Merkmale und Vorteile der erfindungsgemäßen Digital- Analog-Wandlerschaltung werden aus der folgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen deutlich. Es zeigen:
Fig. 1 ein Blockdiagramm des Schaltungsaufbaus einer bekannten Digital-Analog-Wandlerschaltung,
Fig. 2 ein Blockdiagramm des Schaltungsaufbaus einer weiteren bekannten Digital-Analog-Wandlerschaltung, die in der japanischen offengelegten Patentanmeldung Nr. 168522/1982 beschrieben ist,
Fig. 3 ein Blockdiagramm des Schaltungsaufbaus einer Digital-Analog-Wandlerschaltung, die für das Verständnis der Erfindung nützlich ist,
Fig. 4 ein Blockdiagramm des Schaltungsaufbaus einer weiteren Digital-Analog-Wandlerschaltung, die für das Verständnis der Erfindung nützlich ist,
Fig. 5 ein Blockdiagramm des Schaltungsaufbaus eines Ausführungsbeispiels einer erfindungsgemäßen Digital-Analog- Wandlerschaltung,
Fig. 6 ein Blockdiagramm des Schaltungsaufbaus eines weiteren Ausführungsbeispiels der Digitalanalog-Wandlerschaltung gemäß der Erfindung.
Beschreibung der bevorzugten Ausführungsbeispiele Bezugnehmend auf Fig. 3 der Zeichnungen ist dort der Schaltungsaufbau einer Digital-Analog-Wandlerschaltung dargestellt, die eine höherrangige Digital-Analog-Wandlerschaltung 21 aufweist, die als erste Digital-Analog-Wandlereinrichtung dient, eine niedrigerrangige Digital-Analog-Wandlerschaltung 22, die als zweite Digital-Analog-Wandlereinrichtung dient, einen Nur-Lese-Speicher 23, der als Speichereinrichtung dient einen Addierer-Subtrahierer 24, der als Arithmetikeinrichtung dient und einen Analogaddierer 25. Alle diese Schaltungen und Speicher 21 bis 25 sind auf einem einzigen Halbleiterchip 26 hergestellt, typischerweise ein Siliziumchip, zusammen mit elektrischen Schaltungen (nicht dargestellt), die ein von dem Analogaddierer 25 zugeführtes analoges Ausgangssignal verwenden.
Die höherrangige Digitalanalog-Wandlerschaltung 21 wird mit höherrangigen in Bits HB1 bis HBm eines digitalen Eingangssignals versorgt und arbeitet zur Erzeugung eines ersten Stromes, dessen Betrag einem Wert entspricht, der durch die m-Bits des digitalen Eingangssignals gegeben ist. Die höherrangige Digital-Analog-Wandlerschaltung 21 wird mit den m-Bits des digitalen Eingangssignals versorgt, so daß die höherrangigen Bits einen von 2m Werten wiedergeben. Dann wird der Betrag des durch die Wandlerschaltung 21 erzeugten ersten Stroms durch das Inkrement im Wert schrittweise erhöht.
Die höherrangigen in Bits werden gleichzeitig dem Nur-Lese- Speicher 23 als ein Adressignal zugeführt, und der Nur-Lesespeicher 23 hat 2m Speicheradressen, die jeweils eine n- Bit-Fehlerdateninformation fest speichern. Die n-Bit- Fehlerdateninformation spiegelt eine Abweichung von dem theoretischen Wert des ersten Stromes in Termen eines Wertes wieder, der durch das niedrigstwertigste Bit des digitalen Eingangssignals oder das niedrigste Bit der niederrangigen n-Bits LB1 bis LBn gegeben ist. Der so aufgebaute Nur-Lesespeicher 23 liefert eins der n-Bit-Fehlerdateninformationen, die in der durch die höherrangigen Bits bezeichneten Adresse gespeichert sind, an erste Eingangsknoten des Addierers-Substrahierers 24. Der Addierer-Subtrahierer 24 hat ferner zweite Eingangsknoten, denen die niedrigerrangigen n-Bits des digitalen Eingangssignals zugeführt werden, so daß der Addierer-Subtrahierer 24 eine arithmetische Operation durchführt, entweder Addition oder Subtraktion, abhängig von der n-Bit-Fehlerdateninformation an den n-Bit-Fehlerdateninformation und den niedrigerrangigen Bits LB1 bis LBn, zur Bildung von korrigierten niedrigerrangigen Bits.
Die niedrigerrangige Digitalanalog-Wandlerschaltung 22 wird mit den korrigierten niedrigerrangigen Bits, die vom Addierer-Subtrahierer zugeführt werden, versorgt, und arbeitet zur Erzeugung eines zweiten Stromes, dessen Betrag einem Wert entspricht, der durch die korrigierten niedrigerrangigen Bits gegeben ist. Jede der Digital-Analog-Wandlerschaltungen 21 oder 22 umfaßt im wesentlichen eine Schalt-Schaltung, die einer Dekoderschaltung zugeordnet ist, und ein Widerstandsnetzwerk, wobei jedoch der Schaltungsaufbau jeder der Digital-Analog-Wandlerschaltungen 21 oder 22 allgemein bekannt ist, so daß keine weitere Beschreibung beigefügt ist.
Sowohl der erste als auch der zweite Strom werden dem Analogaddierer 25 zugeführt, und der erste Strom wird mit einem vorgegebenen Faktor gewichtet, so daß der Betrag des ersten Stroms den höherrangigen Bits HB1 bis HBm entspricht. Wie oben beschrieben ist, geben die korrigierten niedrigerrangigen Bits die Fehlerdateninformation an, so daß ein vom Analogaddierer 25 zugeführtes analoges Ausgangssignal präzise dem digitalen Eingangssignal entspricht. Selbstverständlich wird keine Korrektur für die niedrigerrangige Digital-Analog-Wandlerschaltung 22 durchgeführt, jedoch ist die in Fig. 3 dargestellte Digital-Analog-Wandlerschaltung in der Genauigkeit um 1/2n Mal verbessert als die bekannte Digitalanalog-Wandlerschaltung ohne Trimmung. Desweiteren ist keine Digital-Analog-Wandlerschaltung zur Korrektur in der in Fig. 3 dargestellten Digital-Analog-Wandlerschaltung vorhanden, so daß der Schaltungsaufbau bezüglich der in der japanischen offengelegten Patentanmeldung Nr. 168522/1982 beschriebenen Schaltungsaufbau vereinfacht ist.
Bezugnehmend auf Fig. 4 der Zeichnungen wird eine weitere Schaltungsanordnung der Digitalanalog-Wandlerschaltung, die zum Verständnis der Erfindung nützlich ist, dargestellt, und umfaßt im wesentlichen eine höherrangige Digital-Analog-Wandlerschaltung 31, die als erste Digital-Analog-Wandlereinrichtung dient, eine niederrangige Digital-Analog- Wandlerschaltung 32, die als zweite Digital-Analog-Wandlereinrichtung dient, einen programmierbaren Nur-Lesespeicher 33, der als Speichereinrichtung dient, einen Digitaladdierer 34, der als Arithmetikeinrichtung dient, und einen Analogaddierer 35. Alle diese Schaltungen und Speicher 31 bis 35 sind auf einem einzigen Halbleiterchip 36, normalerweise ein Siliziumchip, hergestellt, zusammen mit elektrischen Schaltungen (nicht dargestellt), die ein vom Analogaddierer 35 zugeführtes analoges Ausgangssignal verwenden.
Bei dieser Umsetzung sind die höherrangige Digitalanalog- Wandlerschaltung 31, die niedrigerrangige Digital-Analog- Wandlerschaltung 32, der Nur-Lese-Speicher 33 und der Analogaddierer 35 von gleichem Aufbau wie in der in Fig. 3 dargestellten Digital-Analog-Wandlerschaltung, so daß eine detaillierte Beschreibung dieser Schaltungen aus Gründen der Einfachheit weggelassen wird. Die in Fig. 4 dargestellte Digital-Analog-Wandlerschaltung verwendet einen digitalen Volladdierer 34; die Beschreibung konzentriert sich auf den Digitaladdierer 34. Der Digitaladdierer 34 hat zwei Sätze von Eingangsknoten, die jeweils aus einer Fehlerdateninformation und den niedrigerrangigen Bits des digitalen Eingangssignals bestehen, und niederrangigen Bits des digitalen Eingangssignals werden an die beiden Sätze der Eingangsknoten geliefert. Mit den Fehlerdatenbits und den niedrigerrangigen Bits führt der Digitaladdierer eine Addition durch, um korrigierte niedrigerrangige Bits zu erzeugen. Diese Addition resultiert manchmal in korrigierten niedrigerrangigen Bits, die gewisse Bits mehr als die Eingangsdatenbits aufgrund des Übertragsbits aufweisen, so daß der Digitaladdierer 35 um eins erhöhte Anzahl von Ausgangsknoten als Eingangsknoten aufweist, und der Digitaladdierer dient als Volladdierer. Die Ausgangsknoten des Digitaladdierers 34 sind parallel mit den Eingangsknoten der niedrigerrangigen Digital-Analog-Wandlerschaltung 32 verbunden.
Wenn im Betrieb ein digitales Eingangssignal der in Fig. 4 dargestellten Digital-Analog-Wandlerschaltung zugeführt wird, werden die höherrangigen Bits HB1 bis HBm parallel den Eingangsknoten der höherrangigen Digital-Analog-Wandlerschaltung 31 und den Adressknoten der Speicherzellen 37 zugeführt. Mit den höherrangigen Bits HB1 bis HBm des digitalen Eingangssignals wird eine Fehlerdateninformation entsprechend dem Wert, der durch die höherrangigen Bits gegeben ist, aus den Speicherzellen 37 ausgelesen. Die Fehlerdateninformation wird dem Volladdierer 34 übertragen. Die niedrigerrangigen Bits des digitalen Eingangssignals werden immer zugeführt, so daß die Fehlerdatenbits den niedrigerrangigen Bits des digitalen Eingangssignals zur Erzeugung der korrigierten niedrigerrangigen Bits addiert werden. Als Resultat der Addition können die niedrigerrangigen Bits ein Übertragsbit einschließen. Die korrigierten niedrigerrangigen Bits werden der niedrigerrangigen Digital-Analog-Wandlerschaltung 32 zugeführt, und ein zweiter Strom tritt an den Ausgangsknoten der niedrigerrangigen Digital-Analog- Wandlerschaltung aufgrund der korrigierten niedrigerrangigen Bits auf. Ein erster Strom tritt ferner an dein Ausgangsknoten des höherrangigen Digital-Analog-Wandlers 31 auf. Der erste Strom wird mit einem vorgegebenen Faktor gewichtet, so daß er den Wert der höherrangigen Bits des digitalen Eingangssignals wiedergibt. Der Analogaddierer liefert dann ein analoges Ausgangssignal, dessen Betrag dem Wert entspricht, der durch das digitale Eingangssignal gegeben ist.
Bei einer Modifikation kann der Addierer 34 durch einen digitalen Subtrahierer ersetzt werden, und entsprechend können die Ausgangsknoten des Subtrahierers unterschiedlich zu der Anzahl seiner Eingangsknoten angeordnet sein.
Bezugnehmend auf Fig. 5 der Zeichnungen ist der Schaltungsaufbau einer Digital-Analog-Wandlerschaltung gemäß der Erfindung dargestellt und umfaßt im wesentlichen eine höherrangige Digital-Analog-Wandlerschaltung 41, die als erste Digital-Analog-Wandlerschaltung dient, eine niedrigerrangige Digital-Analog-Wandlerschaltung 42, die als zweite Digital-Analog-Wandlerschaltung dient, ein programmierbaren Nur-Lesespeicher 43, der als Speichereinrichtung dient, einen Volladdierer 44, der als Arithmetikeinrichtung dient, und einen Analogaddierer 45. Alle diese Schaltungen und Speicher 41 bis 45 sind auf einem einzigen Halbleiterchip 46, typischerweise ein Siliziumchip, zusammen mit elektrischen Schaltungen (nicht dargestellt) angeordnet, die das von dem Analogaddierer 35 zugeführte analoge Ausgangssignal verwenden.
Bei dieser Umsetzung haben der höherrangige Digital-Analog- Wandler 41, der niedrigerrangige Digital-Analog-Wandler 42, der Volladdierer und der Analogaddierer 25 einen ähnlichen Aufbau wie im Digital-Analog-Wandler gemäß Fig. 4, so daß aus Gründen der Einfachheit hier keine weitere Beschreibung dieser Schaltungen folgt. Die Digital-Analog-Wandlerschaltung, die in Fig. 5 dargestellt ist, zeichnet sich durch den programmierbaren Nur-Lesespeicher 43 aus, und die Beschreibung konzentriert sich auf den programmierbaren Nur- Lesespeicher 43. Der programmierbare Nur-Lesespeicher 43 umfaßt eine Anzahl von Speicherzellen 47, die zu Vieren gruppiert sind, entsprechend vier Fehlerdatenbits einer Fehlerdateninformation, eine Einschreibschaltung 48 zum Schreiben jeder Fehlerdateninformation in jede der Adressen, eine einzige Leseverstärkerschaltung 41, die einen logischen Pegel, einen hohen Logikpegel oder einen niedrigen Logikpegel, eines Fehlerdatenbits beurteilen kann, einen Adresszähler 50, der auf ein Taktsignal CL anspricht, um zu ermöglichen, daß die vier Fehlerdatenbits einer Fehlerdateninformation seriell von den Speicherzellen 47 zur Leseverstärkerschaltung 49 übertragen werden, und eine Schieberegisterschaltung 51 mit seriellem Eingang und parallelem Ausgang. Jede der Speicherzellen 47 ist vom Schmelzverbindungstyp, jedoch können andere Speicherzellen wie beispielsweise vom Floating-Gate-Typ in anderen Umsetzungen verwendet werden. Die Fehlerdateninformation, die in den Speicherzellen gespeichert ist, hat einen Wert, der die Gesamtsumme der Abweichung vom theoretischen Betrag des ersten Stroms und einem bestimmten positiven Wert ist. Die Abweichung wird in Termen des Wertes des niedrigstwertigen Bits bestimmt, und der positive Wert wird in einer solchen Weise gewählt, daß eine negative Gesamtsumme vermieden wird. Der so aufgebaute, programmierbare Nur-Lesespeicher 43 arbeitet mit einer Quelle eines einzigen Spannungspegels, so daß der Schaltungsaufbau im Vergleich mit der Umsetzung, die einen Addierer-Subtrahierer verwendet, vereinfacht ist. Die in Fig. 5 dargestellte Digital-Analog-Wandlerschaltung ist ferner hinsichtlich der Reduktion der Besetzungsfläche vorteilhaft. Dies ergibt sich aus der Tatsache, daß nur eine Leseverstärkerschaltung 49 im Speicher 43 eingebracht ist. Falls die Speicherzellen 47 von relativ geringer Anzahl sind, besetzen Peripherieschaltungen wie die Leseverstärkerschaltung einen größeren Flächenanteil im Vergleich zu den Speicherzellen. In diesem Fall werden die Speicherzellen 47 durch 24x4 = 64 Zellen gebildet, so daß die Reduktion der Peripherieschaltung für die Reduktion der Besetzungsfläche wirksam ist. Obwohl es für die einzige Leseverstärkerschaltung 49 erforderlich ist, von einer Adresszählerschaltung 50 und der Schieberegisterschaltung 51 begleitet zu werden, werden drei Leseverstärkerschaltungen von dem Speicher 43 entfernt, wodurch sich eine Verminderung der Besetzungsfläche ergibt.
Andererseits umfaßt der Volladdierer 44 zwei Sätze von Eingangsknoten aus jeweils vier Knoten, und die vier Fehlerdatenbits der vier Fehlerdateninformation und die vier niedrigerrangigen Bits des digitalen Eingangssignals werden den beiden Sätzen von Eingangsknoten zugeführt. Mit den Fehlerdatenbits und den niedrigerrangigen Bits führt der Volladdierer eine Addition durch, um korrigierte niedrigerrangige Bits zu erzeugen. Diese Addition führt manchmal dazu, daß die korrigierten niedrigerrangigen Bits aus fünf Bits bestehen, so daß der Volladdierer 5 Ausgangsknoten aufweist, die parallel zu den Eingangsknoten der niedrigerrangigen Digital-Analog-Wandlerschaltung geschaltet sind.
Wenn im Betrieb das digitale Eingangssignal der in Fig. 5 dargestellten Digital-Analog-Wandlerschaltung zugeführt wird, werden die höherrangigen Bits HB1 bis HBm parallel den Eingangsknoten der höherrangigen Digital-Analog-Wandlerschaltung 41 und den Adressknoten der Speicherzellen 47 zugeführt. Mit den höherrangigen Bits HB1 bis HBm des digitalen Eingangssignals wird eine Fehlerdateninformation entsprechend dem Wert, der durch die höherrangigen Bits gegeben ist, aus den Speicherzellen 47 ausgelesen. Die Adresszählerschaltung 50 ermöglicht es, daß die Fehlerdatenbits der Fehlerdateninformation seriell der Leseverstärkerschaltung 49 in Abhängigkeit von dem Taktsignal CL zugeführt werden, so daß die Fehlerdatenbits in Folge der Leseverstärkerschaltung 49 zugeführt werden, wobei ihr Logikpegel beurteilt wird. Jedes der Fehlerdatenbits wird der Seriell-Parallel-Schieberegisterschaltung 51 nach Beurteilung ihres Logikpegels zugeführt und in dein Seriell-Parallel-Schieberegister 51 gespeichert. Wenn alle Fehlerdatenbits in der Schieberegisterschaltung 51 gespeichert sind, wird die Fehlerdateninformation dem Volladdierer 44 übertragen. Die niedrigerrangigen Bits des digitalen Eingangssignals wurden bereits zugeführt, so daß die Fehlerdatenbits die niedrigerrangigen Bits LB1 bis LBn des digitalen Eingangssignals addiert werden, um korrigierte niedrigerrangige Bits zu erzeugen. Als Ergebnis der Addition können die korrigierten niedrigerrangigen Bits ein Übertragsbit enthalten, wobei dann die Gesamtzahl der korrigierten niedrigerrangigen Bits zu fünf ausgewählt wird. Die korrigierten niedrigerrangigen Bits werden der niedrigerrangigen Digital-Analog-Wandlerschaltung 42 zugeführt, und ein zweiter Strom tritt am Ausgangsknoten der niedrigerrangigen Digital-Analog-Schaltung 42, basierend auf den niedrigerrangigen Bits auf. Ein erster Strom tritt ferner am Ausgangsknoten der höherrangigen Digital-Analog-Wandlerschaltung 41 auf. Der erste Strom wird mit einem vorgegebenen Faktor gewichtet, so daß er den Wert der höherrangigen Bits des digitalen Eingangssignals wiedergibt. Dann liefert der Analogaddierer 45 ein analoges Ausgangssignal, dessen Betrag nicht dem durch das digitale Eingangssignal gegebenen Wert entspricht, da ein kleiner Stromanteil entsprechend dem bestimmten positiven Wert in dem analogen Ausgangssignal enthalten ist. Dies bedeutet, daß das analoge Ausgangssignal einen konstanten Gleichstrom umfaßt, jedoch beeinflußt der konstante Gleichstrom den Betrieb einer gewissen elektrischen Umsetzung wie einem Audiofrequenzsystem nicht.
Bezugnehmend auf Fig. 6 der Zeichnungen ist dort die Schaltungsanordnung einer Digital-Analog-Wandlerschaltung gemäß einer weiteren Ausführungsform der Erfindung dargestellt. Der Digital-Analog-Wandlerschaltung gemäß Fig. 6 entspricht im Aufbau der in Fig. 5 dargestellten Digitalanalog-Wandlerschaltung mit Ausnahme der Pegelschiebeschaltung 61, so daß die Schaltungen, die den mit den Bezugsziffern 41 bis 45 entsprechen, mit denselben Bezugsziffern versehen sind und aus Einfachheitsgründen eine detaillierte Beschreibung unterlassen wird. Der Analogaddierer 45 ist mit der Pegelschiebeschaltung 61 verbunden, und der Schaltungsaufbau der Pegelschiebeschaltung 61 ist allgemein bekannt, so daß hier keine weitere Beschreibung folgt.
Wie vorstehend beschrieben umfaßt das analoge Ausgangssignal des Analogaddierers 45 einen konstanten Gleichstrom, und dieser Gleichstrom beeinflußt verschiedene Anwendungen wie Audiofrequenzvorrichtungen nicht. Bei manchen Anwendungen ist es jedoch besser, den Gleichstrom aus dem analogen Ausgangssignal zu entfernen, so daß die Pegelverschiebeschaltung 61 so aufgebaut ist, den aufgrund des vorgegebenen Wertes in jeder der Fehlerdateninformation entstehenden Gleichstrom zu löschen. Als Resultat kann der in Pig. 6 dargestellte Digitalanalogwandler weite Anwendungsfelder finden.

Claims

1. Digital-Analog-Wandlerschaltung zur Wandlung eines digitalen Eingangssignals (HB1 - HBm; LB1 - LBn) in ein analoges Ausgangssignal, wobei das digitale Eingangssignal aus Bits (HB1 - HBm) höherer Ordnung besteht, die einen von mehreren Werten repräsentieren, und aus Bits (LB1 - LBn) niedrigerer Ordnung einschließlich des niedrigstwertigen Bits, besteht, mit:

a) einer ersten Digital-Analog-Wandlereinrichtung (41) zur Erzeugung eines ersten Analog-Signals, dessen Betrag dem einen der mehreren Werte entspricht,

b) Nur-Lese-Speichermittel (43), die Teile von Fehlerdaten- Informationen in Digitalform speichern und es ermöglichen, daß diese Teile von Fehlerdaten-Informationen selektiv ausgelesen werden,

c) Arithmetik-Mitteln (44) zur Durchführung einer Arithmetik-Operation zwischen den Bits niedrigerer Ordnung und einem der Teile der Fehlerdaten-Informationen, um die Bits niedrigerer Ordnung zu ändern,

d) einer zweiten Digital-Analog-Wandlereinrichtung (42) zur Erzeugung eines zweiten Analogsignals, dessen Betrag einem Wert entspricht, der durch die geänderten Bits niedrigerer Ordnung repräsentiert wird, und

e) einem Analogaddierer (45) zum Addieren des ersten Analogsignals zum zweiten Analogsignal zur Erzeugung des analogen Ausgangssignals, wobei das erste Analogsignal in dem Analog-Addierer mit einem vorgegebenen Faktor gewichtet wird,

dadurch gekennzeichnet, daß die Speichereinrichtung durch ein programmierbaren Nur- Lese-Speicher gebildet ist, mit einer Anzahl Speicherzellen (47), die jeweils Adressen zugeordnet sind und jeweils eins der Teile der Fehlerdateninformation für jeden der mehreren Werte speichern,

einer Einschreibschaltung (48) zum Einschreiben der Teile der Fehlerdateninformation in die Speicherzellen in nichtflüchtiger Weise und

einer Ausleseschaltung (49/50/51) zum Auslesen eines der Teile der Dateninformationen aus einer durch die Bits höherer Ordnung angegebenen Adresse, wobei jeder der Teile der Dateninformationen durch eine vorgegebene Anzahl von Fehlerdatenbits repräsentiert ist,

wobei die Ausleseschaltung aufweist einen Adresszähler (50), der auf ein Taktsignal (CL) anspricht und arbeitet, um sukzessiv die Fehlerdatenbits des einen der Teile von Fehlerdateninformationen anzugeben, einen einzelnen Leseverstärker (49), der sukzessiv von der Anzahl von Speicherzellen mit Fehlerdatenbits von dem einen der Teile von Fehlerdateninformationen versorgt wird und arbeitet, um den Logikpegel jedes Fehlerdatenbits zu bestimmen, und

ein Serielleingabe-Parallelausgabe-Schieberegister (51), das sukzessiv vom einzelnen Leseverstärker mit den Fehlerdatenbits des einen der Teile von Fehlerdateninformationen versorgt wird und arbeitet, um gleichzeitig die Fehlerdatenbits an die Arithmetikmittel (44) zu übertragen.

2. Digital-Analog-Wandlerschaltung nach Anspruch 1, wobei jede der Fehlerdaten-Informationen einen Wert aufweist, der in Thermen des Wertes des niedrigstwertigen Bits bestimmt ist.

3. Digital-Analog-Wandlerschaltung nach Anspruch 1, wobei die Anzahl der Fehlerdaten-Bits gleich der Bits niedriger Ordnung ist.

4. Digital-Analog-Wandlerschaltung nach Anspruch 1, wobei jede der Speicherzellen von der Schmelzverbindungs- Bauart ist.

5. Digital-Analog-Wandlerschaltung nach Anspruch 1, wobei die Digital-Analog-Wandlerschaltung ferner Verarbeitungsmittel aufweist zur Ausführung einer Korrekturoperation an der ersten Digital-Analog-Einrichtung, um die Fehlerdaten-Informationen zu bilden.

6. Digital-Analog-Wandlerschaltung nach Anspruch 1, wobei die Arithmetik-Mittel durch einen Addierer-Subtrahierer gebildet sind.

7. Digital-Analog-Wandlerschaltung nach Anspruch 1, wobei die Arithmetik-Mittel durch einen Addierer gebildet sind.

8. Digital-Analog-Wandlerschaltung nach Anspruch 1, wobei der Analogaddierer mit einer Pegelverschiebeschaltung gekoppelt ist.

9. Digital-Analog-Wandlerschaltung nach Anspruch 1, wobei die Fehlerdaten-Informationen eine Anzahl von Fehlerdatenbits aufweist, die gleich der Anzahl der Bits niedriger Ordnung sind, wobei die Arithmetikmittel durch einen Volladdierer gebildet sind mit einer Anzahl von Ausgangsknoten, deren Anzahl um eins größer ist als die der Eingangsknoten, wobei die Ausgangsknoten des Volladdierers parallel den Eingangsknoten der zweiten Digital-Analog-Einrichtung gekoppelt sind.

10. Digital-Analog-Wandlerschaltung nach Anspruch 1, wobei jedes der ersten und zweiten Analogsignale durch ein Stromsignal repräsentiert ist.