DE3789415T2 - Wortsynchronisator. - Google Patents

Description

• Die vorliegende Erfindung betrifft einen Wortsynchronisator zum Synchronisieren eines Fehlersyndromrechners auf die Wortzeitsteuerung eines Datenbitstroms Ein bekannter Wortsynchronisator umfaßt einen Fehlersyndromrechner und ein einstufiges Schieberegister. Der Fehlersyndromrechner wird bei Fehlen eines Fehlersyndroms nach jedem N-ten Bit eines eintreffenden N-Bit- Wortes initialisiert und zusätzlich bei Vorliegen eines Fehlersyndroms im, bezüglich jeder N-Bit-Initialisierung verzögerten, Abstand von 1 Bit bei der Suche nach dem Anfang eines gültigen Datenwortes initialisiert. Jedoch ist es erlaubt, daß der Wortsynchronisator ein kurzes Zeitintervall lang ein Fehlersyndrom von dem Fehlersyndromrechner extrahiert und es für ein nachfolgendes Wortintervall speichert. Deshalb muß er aus Komponenten aufgebaut sein, die bei hohen Geschwindigkeiten arbeiten können.
• Electronics and Communications in Japan, Bd. 55-A, Nr. 1, 1972, Seiten 17 bis 23, beschreibt ein System, das Synchronisation zwischen einem Datenbitstrom aus mit einem (n,k) zyklischen ECC codierten k-Bit-Wörtern und der Zeitmessung der Fehlersyndromberechnungen herstellt. Das Dokument lehrt die Verwendung eines Bitzählers und die Erzeugung eines Selbstregelungsimpulses. Die Fehlersyndromberechnung auf den k-Bit-Wörtern wird durch den Selbstregelungsimpuls eingeleitet. Zur Wiederherstellung der Synchronisation wird ein bitweiser Selbstregelungsmodus in anormalem Modus nach einem bestimmten Zählerstand von aufeinanderfolgenden Wörtern mit von Null verschiedenen Fehlersyndromen eingegeben, dem die Verzögerung des Selbstregelungsimpulses zugrunde liegt.
• JP-A-59-230344 beschreibt eine Rahmensynchronisationsschaltung. Das Dokument lehrt die Bereitstellung eines Komparators, der Daten an einer Stelle, die einen Datenstring in Synchronisation mit einem Takt aufweist, mit einem Synchronisiersignal vergleicht. Wenn das Fehlen einer Synchronisation nachgewiesen wird, wird in einen Selbstregelungsmodus gegangen, in dem ein Selbstregelungsimpuls die Verschiebung des Zählzustands einer Rahmenzählschaltung durch α-Bits einleitet, wobei α eine wechselweise Primzahl der Rahmenbitzahl darstellt.
• Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, Wortsynchronisation bereitzustellen, die die dem Schaltungseinbau auferlegten Geschwindigkeitsanforderungen erleichtert. Diese Aufgabe wird mit den Merkmalen der Patentansprüche gelöst.
• Insbesondere wird diese Aufgabe erreicht, indem ein Fehlersyndromrechner bei Fehlen eines Fehlersyndroms nach jedem N-ten Bit eines N-Bit- Wortes initialisiert wird und bei Vorliegen eines Fehlersyndroms er nach jedem N-ten Bit und im, bezüglich jeder N-Bit-Initialisierung verzögerten, Abstand von M Bits initialisiert wird, wobei die ganzen Zahlen N und M relativ zueinander Primzahlen sind.
• Da es die Möglichkeit gibt, daß während M Bits das Fehlersyndrom extrahiert und gespeichert werden kann, wird von Komponenten zur Implementierung eines Wortsynchronisators nicht gefordert, bei hohen Geschwindigkeiten zu arbeiten. Der Zeitpunkt der Initialisierung ist für jede Fehlersyndromberechnung bei der Suche nach dem Anfang eines Wortes von einem Bit zum anderen verschoben. Da die ganzen Zahlen N und M in -relativer Primzahl"-Beziehung stehen, werden bei der Suche alle Bits des eintreffenden Datenbitstroms untersucht.
• Die vorliegende Erfindung wird detaillierter mit Bezug auf die zugehörigen Zeichnungen beschrieben werden; es zeigen:
• Fig. 1 ein Blockdiagramm eines Wortsynchronisators gemäß der vorliegenden Erfindung;
• Fig. 2 ein Schaltungsdiagramm, das die Details des Fehlersyndromrechners und der Fehlersyndromsperreinrichtung aus Fig. 1 veranschaulicht; und
• Fig. 3 ein Steuerungsdiagramm, das zum Verständnis der Erfindung nützlich ist.
• Ein Wortsynchronisator der vorliegenden Erfindung, wie in Fig. 1 dargestellt, ist mit einem Demodulator, nicht gezeigt, verbunden, um durch die Eingangsleitung 10 eine Reihe von N-Bit-Wörtern zu empfangen, die mit einem Fehlerkorrekturcode codiert worden sind, und führt sie einem Fehlersyndromrechner 11 einer bekannten Art zu. Wenn ein Fehler in dem empfangenen Datenbitstrom nachgewiesen wird oder wenn die Wortzeitsteuerung des Fehlersyndromrechners 11 mit dem Eingangsbitstrom nicht in Wortsynchronisation ist, erzeugt der Fehlersyndromrechner 11 ein paralleles Ausgangssignal, das in einer Fehlersyndromsperreinrichtung 12 gesperrt wird. Das Ausgangssignal des Wortsynchronisators wird von der Fehlersyndromsperreinrichtung 12 durch einen Ausgangsbus 12a zu einer Fehlerkorrektureinrichtung 20 gegeben, die Fehlerbits in dem auf der Leitung 22 mit dem Fehlersyndrom zugeführten eintreffenden Datenbitstrom korrigiert und den fehlerkorrigierten Datenbitstrom einer Ausgangsleitung 21 zuführt.
• Während dem Vorliegen eines Fehlersyndroms erzeugt die Fehlersyndromsperreinrichtung 12 ferner auf der Leitung 12b ein Fehlersyndrom- Anwesenheitssignal für eine Wortsynchronisationsnachweiseinrichtung 1 3 und ein UND-Gatter 16, dem das Ausgangssignal der Wortsynchronisationsnachweiseinrichtung 13 ebenfalls zugeführt wird. Ein Takteingangssignal, das mit der Bitzeitsteuerung des Datenbitstroms synchronisiert ist, wird ebenfalls von dem Demodulator durch einen Eingangsanschluß 18 dem Fehlersyndromrechner 11, der Fehlersyndromsperreinrichtung 12 und der Wortsynchronisationsnachweiseinrichtung 13 zugeführt. Ein Zeitkreis 14 ist vorgesehen, um das Takteingangssignal zu zählen und einen Selbstregelungsimpuls 14a für jedes der N Bits dem Dateneingang eines M-stufigen Schieberegisters 15 zuzuführen. Das Schieberegister 15 erzeugt eine Kopie des Selbstregelungsimpulses 14a und erzeugt ein Ausgangssignal, wenn diese Kopie entlang seiner M Stufen als Antwort auf das Takteingangssignal verschoben ist, und führt sie dem UND-Gatter 16 als einen verzögerten Selbstregelungsimpuls 15a zu, um zu ermöglichen, daß der Fehlersyndromrechner 11 bei der Suche nach dem Anfang eines Datenwortes die Fehlersyndromberechnung durchführt.
• Der Selbstregelungsimpuls 14a von dem Zeitkreis 14 wird auch einem ODER-Gatter 17 zugeführt, dem ebenfalls das Ausgangssignal des UND-Gatters 16 zugeführt wird. Das ODER-Gatter 17 führt sein Ausgangssignal als einen Initialisierungsimpuls 17a den Rücksetzeingängen des Fehlersyndromrechners 11, der Fehlersyndromsperreinrichtung 12 und der Wortsynchronisationsnachweiseinrichtung 13 zu.
• Wie in Fig. 2 gezeigt ist, umfaßt der Fehlersyndromrechner 11 eine Fehlersyndromberechnungslogik 30 und einen Zeitkreis 31, der als Antwort auf den Initialisierungsimpuls 17a das Takteingangssignal zählt und verschiedenen Stufen der Berechnungslogik geeignet verzögerte Rücksetzimpulse zuführt.
• Die Fehlersyndromsperreinrichtung 12 ist aus einer Sperreinrichtung 40, einem Zeitkreis 41 und einem ODER-Gatter 42 aufgebaut. Der Zeitkreis 41 wird durch den Initialisierungsimpuls 17a zurückgesetzt, um das Takteingangssignal zu zählen und einem Leistungsfreigabeeingang der Sperreinrichtung 40 einen Leistungszeitimpuls zuzuführen, wenn der Zählerstand einen Wert C erreicht, der irgendwo geeignet zwischen eins und der ganzen Zahl M des M-stufigen Schieberegisters 15 bestimmt ist. Ein in der Fehlersyndromberechnungslogik 30 erzeugtes Fehlersyndrom wird als Antwort auf den Leistungszeitimpuls in der Sperreinrichtung 40 gesperrt und darin gespeichert, bis sie durch den Initialisierungsimpuls 17a zurückgesetzt wird. Somit wird das Fehlersyndrom in der Sperreinrichtung 40 eine Zeitdauer lang gespeichert, die gleich der Länge eines Datenwortes ist. Die Ausgänge der Sperreinrichtung 40 werden mit dem ODER-Gatter 42 verbunden, um ein Ausgangssignal der Stufe logisch eins zu erzeugen, wann immer ein Fehlersyndrom erzeugt worden ist.
• Das Ausgangssignal der Stufe logisch eins des ODER-Gatters 42 wird als Fehlersyndrom-Anwesenheitssignal 12b der Wortsynchronisationsnachweiseinrichtung 13 und dem UND-Gatter 16 zugeführt. Die Wortsynchronisationsnachweiseinrichtung 13 erzeugt ein Ausgangssignal der Stufe logisch eins als Hinweis auf eine Gegenwortsynchronisationsbedingung, wenn sie K fehlersyndromerzeugende Wörter zählt, bevor sie L Wörter zählt, die kein Fehlersyndrom erzeugen, und erzeugt ein Ausgangssignal der Stufe logisch null als Hinweis auf eine Wortsynchronisationsbedingung, wenn sie L Wörter zählt, die kein Fehlersyndrom erzeugen, bevor sie K fehlersyndromerzeugende Wörter zählt.
• Wie beschrieben werden wird, sind die ganze Zahl N der Wortlänge und die ganze Zahl M der Schieberegisterstufen zueinander "relative Primzahlen", d. h. die ganzen Zahlen N und M haben außer Eins keinen gemeinsamen Teiler. Wenn das Eingangsdatenwort einschließlich redundanter Bits zur Fehlerkontrolle eine Länge von 84 Bits hat, ist 13 ein geeigneter Wert für die ganze Zahl M.
• Der Betrieb der Schaltung aus Fig. 1 wird jetzt mit Bezug auf Fig. 3 beschrieben werden. Angenommen, daß das Eingangsdatenwort 84 Bits lang ist und das Schieberegister 15 13 Stufen besitzt. Zusätzlich gibt der Zeitkreis 42 der Fehlersyndromsperreinrichtung 12 die Sperreinrichtung 40 bei dem Zählerstand von 4 Bits nach Empfang eines Initialisierungsimpulses 17a von dem ODER-Gatter 17 frei. Es wird angenommen, daß der Wortsynchronisator anfangs wortsynchron ist, so daß die Ausgangssignale 12b und 13a anfangs niedrig sind, aber aus einigen Gründen Zeitverschiebungen zwischen der Wortzeitsteuerung der eintreffenden Daten und der Wortzeitsteuerung des Fehlersyndromrechners auftreten, was zu der Erzeugung eines Fehlersyndroms in dem Fehlersyndromrechner 11 führt.
• Beim Zählerstand von 84 Taktimpulsen wird durch den Zeitkreis 14 ein Selbstregelungsimpuls 14-1 erzeugt, unabhängig davon, ob er mit dem Ende eines hereinkommenden Wortes zusammenfällt oder nicht. Der Selbstregelungsimpuls 14-1 wird dem 13-stufigen Schieberegister 15 zugeführt und ferner durch das ODER-Gatter 17 als ein Initialisierungsimpuls 17-1 dem Fehlersyndromrechner 11 und der Fehlersyndromsperreinrichtung 12 zugeführt.
• Das in dem Fehlersyndromrechner 11 erzeugte Fehlersyndrom wird bei dem vierten Bit nach Empfang des Initialisierungsimpulses 17-1 in der Fehlersyndromsperreinrichtung 12 gesperrt. Deshalb wird ein Fehlersyndrom-Anwesenheitssignal 12-1 der Wortsynchronisationsnachweiseinrichtung 13 und dem UND-Gatter 16 zugeführt. Wenn das Fehlersyndrom für eine Zeitdauer anhält, die größer als die Länge der K Eingangsdatenwörter ist, erzeugt die Wortsynchronisationsnachweiseinrichtung 13 beim vierten Bit des K-ten Wortes ein Ausgangssignal der Stufe logisch eins (Gegenwortsynchronisation) 13-1. Während diesem K-Wortintervall werden die Selbstregelungsimpulse 14-2 bis 14-k und die Initialisierungsimpulse 17-2 bis 17-k mit der sich ergebenden Erzeugung der verzögerten Selbstregelungsimpulse 15-1 bis 15-k erzeugt. Da das UND-Gatter 16 durch die Ausgangssignale der Stufe logisch eins der Fehlersyndromsperreinrichtung 12 und der Wortsynchronisationsnachweiseinrichtung 13 freigegeben wird, läuft der Selbstregelungsimpuls 15-k durch das UND-Gatter und wird als ein Rücksetzimpuls 16-1 dem Zeitkreis 14 und dem ODER-Gatter 17 zugeführt, wobei ein Initialisierungsimpuls 17-(k+1) erzeugt wird. Deshalb wird der Zeitkreis 14 bei dem 13-ten Bit des K-ten Wortes zurückgesetzt, und der Fehlersyndromrechner 11 und die Fehlersyndromsperreinrichtung 12 werden initialisiert. Am Ende des K-ten Wortes erzeugt der Zeitkreis 14 einen Selbstregelungsimpuls 14-(k+1), wobei veranlaßt wird, daß das ODER-Gatter 17 einen Initialisierungsimpuls 17-(k+2) liefert.
• Wenn diese Gegenwortsynchronisationsbedingung weiter besteht, wird als Antwort auf den Selbstregelungsimpuls 14-(k+1) beim 13-ten Bit des (K+1)-ten Wortes ein verzögerter Selbstregelungsimpuls 15-(k+1), nicht gezeigt, in einer Weise erzeugt werden, die ähnlich dem Impulsereignis ist, das bei dem 13-ten Bit des K-ten Wortes auftritt. Deshalb werden Impulsereignisse, die in Fig. 3 mit 19 bezeichnet sind, noch einmal zyklisch erzeugt werden, solange die Gegenwortsynchronisationsbedingung anhält. Bei jedem 13-ten Bit behandelt der Fehlersyndromrechner 11 das erste Bit eines eintreffenden Datenbitstroms so, als ob es der Anfang eines gültigen Datenwortes wäre. Da die ganzen Zahlen 84 und 13, wie vorher beschrieben worden ist, relative Primzahlen sind, ist die Zeit, zu der der Fehlersyndromrechner 11 initialisiert wird, nach der Berechnung einer Sequenz von Datenbits der Länge eines Wortes von einem Bit zum anderen verschoben, so daß sich der Wortsynchronisator bei der Suche nach ihrer Wortzeitmessung für alle Bits der N-Bit-Wörter selbstregelt, so lange die Gegenwortsynchronisationsbedingung besteht.
• Unter der Annahme, daß das Fehlersyndrom während dem (K+1)-ten Wort nicht länger vorhanden ist, wird beim vierten Bit des (K+1)-ten Wortes durch die Fehlersyndromsperreinrichtung 12 kein Fehlersyndrom nachgewiesen werden, und die Wortsynchronisationsnachweiseinrichtung 13 fängt damit an, die L Wörter zu zählen, die keine Fehlersyndrome erzeugen, und schaltet beim 4-ten Bit des (K+L)-ten Wortes ihre Ausgangssignale auf die Stufe logisch null um.
• Es folgt aus dem Vorhergehenden, daß, da das Schieberegister 15 bei der Zählung des 13-ten Bits von der Zeit der Initialisierung ab einen Selbstregelungsimpuls 15a erzeugt, es ausreichend Spielraum für den Fehlersyndromrechner 11 gibt, sein Ausgangssignal zu der Sperreinrichtung 12 zu übergeben, und für die Fehlersyndromsperreinrichtung 12, das Ausgangssignal des Fehlersyndromrechners 11 zu extrahieren. Bei der veranschaulichten Ausführungsform ist ermöglicht, daß die Fehlersyndromsperreinrichtung 12 das Fehlersyndrom innerhalb der Zeitdauer von 13 Bits extrahiert, verglichen mit dem bekannten Wortsynchronisator, bei dem lediglich die Zeitdauer von einem Bit erlaubt ist, um ein Fehlersyndrom zu extrahieren. Dies entspannt die Betriebsanforderungen an den Fehlersyndromrechner und die Fehlersyndromsperreinrichtung und ermöglicht eine größere Wahlfreiheit bei der Auswahl eines gewünschten Fehlerkorrekturcodes.
• Als ein Beispiel einer möglichen Änderung kann die Anzahl der Stufen des Schieberegisters 15 gleich einem Wert, der größer als die ganze Zahl N ist, festgesetzt werden.

Claims (3)

1. Verfahren zum Herstellen von Synchronisation zwischen einem Datenbitstrom von mit einem Fehlerkorrekturcode codierten N-Bit-Wörtern und der Zeitsteuerung der Fehlersyndromberechnung mit den Schritten:

a) Erhöhen eines Zählerstands als Antwort auf jedes Bit der N-Bit-Wörter und Erzeugen eines Selbstregelungsimpulses für jeden Zählerstand der N Bits und eines Leistungszeitimpulses bei jedem Zählerstand von C Bits, wobei die ganze Zahl C größer als eins ist;

b) Durchführen der Fehlersyndromberechnung auf den N-Bit-Wörtern als Antwort auf den Selbstregelungsimpuls und daraus Ableiten eines Fehlersyndroms;

c) Speichern des Fehlersyndroms und Erzeugen eines ersten Freigabesignals als Antwort auf den Leistungszeitimpuls;

d) Zählen von Wörtern, die das Fehlersyndrom erzeugen, und Erzeugen eines zweiten Freigabesignals, wenn der Zählerstand eine Gegenwortsynchronisation anzeigt; und

e) Verzögern des Selbstregelungsimpulses um eine Zeitdauer von M Bits, wenn das erste und zweite Freigabesignal gleichzeitig vorhanden sind, und Bewirken des Schrittes (b), um als Antwort auf den verzögerten Selbstregelungsimpuls zusätzlich die Berechnung durchzuführen, wobei die ganze Zahl M größer als die ganze Zahl C ist, und die ganzen Zahlen M und N relativ zueinander Primzahlen sind.

2. Wortsynchronisator für das Verfahren nach Anspruch 1, der einen Datenbitstrom von mit einem Fehlerkorrekturcode codierten N-Bit-Wörtern empfangen kann, mit:

Zählereinrichtungen (14, 41) zum Erhöhen eines Zählerstands als Antwort auf jedes Bit der N-Bit-Wörter und Erzeugen eines Selbstregelungsimpulses für jeden Zählerstand von N Bits und eines Leistungszeitimpulses für jeden Zählerstand von C Bits, wobei die ganze Zahl C größer als eins ist;

einer Fehlersyndromberechnungseinrichtung (11), um als Antwort auf den Selbstregelungsimpuls die Fehlersyndromberechnung auf den N-Bit-Wörtern durchzuführen und daraus ein Fehlersyndrom abzuleiten;

einer Fehlersyndromsperreinrichtung (40), um das Fehlersyndrom zu speichern und ein erstes Freigabesignal als Antwort auf den Leistungszeitimpuls zu erzeugen;

einer mit der Fehlersyndromsperreinrichtung (40) verbundenen Wortsynchronisationsnachweiseinrichtung (13), um die Wörter, die das Fehlersyndrom erzeugen, zu zählen und ein zweites Freigabesignal zu erzeugen, wenn der Zählerstand eine Gegenwortsynchronisation anzeigt; und

Schieberegistereinrichtungen (15, 16) mit M Stufen, um den Selbstregelungsimpuls um eine Zeitdauer von M Bits zu verzögern, wenn das erste und zweite Freigabesignal gleichzeitig vorhanden sind, und um zu bewirken, daß als Antwort auf den verzögerten Selbstregelungsimpuls die Fehlersyndromberechnungseinrichtung (40) zusätzlich die Berechnung durchführt, wobei die ganze Zahl M größer als die ganze Zahl C ist, und die ganzen Zahlen M und N relativ zueinander Primzahlen sind.

3. Wortsynchronisator nach Anspruch 2, wobei die Zählereinrichtungen (14, 41) einen ersten rücksetzbaren Zähler (14), um jedes Bit der N-Bit-Wörter zu zählen und einen Selbstregelungsimpuls für jeden Zählerstand der N Bits zu erzeugen, und einen zweiten rücksetzbaren Zähler (41) aufweisen, der so angeordnet ist, daß er als Antwort auf den Selbstregelungsimpuls und einen ihm zugeführten Initialisierungsimpuls initialisiert wird, um jedes Bit der N- Bit-Wörter zu zählen und einen Leistungszeitimpuls bei jedem Zählerstand von C Bits zu erzeugen, wobei die ganze Zahl C größer als eins und kleiner als die ganze Zahl M ist, wobei die Schieberegistereinrichtungen (15, 16) ein Schieberegister (15) mit M Stufen, um den Selbstregelungsimpuls zu empfangen und ihn um eine Zeitdauer von M Bits zu verzögern, und ein Gatter (16) aufweisen, um als Antwort auf den verzögerten Selbstregelungsimpuls ein Ausgangssignal zu erzeugen, wenn es durch das erste und zweite Freigabesignal freigegeben ist, und um das Ausgangssignal des Gatters zu dem zweiten rücksetzbaren Zähler (41) als den Initialisierungsimpuls zuzuführen, und wobei die Fehlersyndromberechnungseinrichtung (11) einen rücksetzbaren Fehlersyndromrechner (30) umfaßt, der so angeordnet ist, daß er als Antwort auf den Selbstregelungsimpuls und ein Ausgangssignal des Gatters (16) initialisiert wird, um auf den N-Bit-Wörtern eine Berechnung durchzuführen und daraus ein Fehlersyndrom abzuleiten.