DE3784414T2

DE3784414T2 - Verfahren und anordnung zur erkennung einer linearen rueckkopplungsfolge mit fehlerkorrektur.

Info

Publication number: DE3784414T2
Application number: DE8787111724T
Authority: DE
Inventors: Michael W Bright; Alan L Wilson; Eric F Ziolko
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1986-09-03
Filing date: 1987-08-13
Publication date: 1993-06-09
Anticipated expiration: 2007-08-14
Also published as: ATE86417T1; DE3784414D1; EP0258702A3; EP0258702B1; CA1268833A; EP0258702A2; US4747105A

Description

Technisches Gebiet

Diese Erfindung betrifft im allgemeinen synchrone digitale Kommunikationssysteme und im besonderen die Erkennung von fehlerkorrigierten, linearen rückgekoppelten Schieberegisterfolgen.

Stand der Technik

Folgen, deren Merkmale einem Empfänger bekannt sind, werden für eine Anzahl von Aufgaben in digitalen Kommunikationssystemen verwendet. Zum Beispiel können verschiedene Teile einer langen Folge als charakteristische Adressen einer Anzahl einzelner Empfänger in einer Gruppe zugewiesen werden. In einem sicheren Übertragungssystem können synchronisierte pseudozufällige Folgen in einem Sender, um Mitteilungen zu verschlüsseln und in einem Empfänger um diese wiederzugewinnen, verwendet werden. Diese und andere Anwendungen erfordern, daß der Empfänger in der Lage ist, Folgen in Anwesenheit von arbiträren Digitaldaten zu erkennen.
Lineare rückgekoppelte Schieberegisterfolgen (LFSR) wurden häufig für diese Zwecke benutzt. Eine LFSR-Folge hat die Eigenschaft, daß bei Kenntnis eines kleinen Teils von ihr und der Regeln, sie abzuleiten, ein Empfänger die gesamte Folge berechnen kann. Nutzt man diese Eigenschaft aus, besteht ein Verfahren zum Erkennen einer LFSR-Folge in einem empfangenen Bitstrom darin, im Sender und Empfänger Schieberegister zu haben, die Folgen nach dem gleichen Algorithmus erzeugen. Der Empfänger lädt einen Teil des Bitstroms in sein lokales Schieberegister und ordnet es während aufeinanderfolgender Zustände zeitlich mit dem empfangenen Bitstrom. Ein Detektor korreliert die lokale Folge mit dem eingehenden Bitstrom. Wenn genügend Bits innerhalb eines gegebenen Meßintervalls übereinstimmen, folgert der Detektor, daß die eingehenden Bits die LFSR-Folge enthalten und liefert eine Erkennungsanzeige. Wenn zu viele Bits nicht übereinstimmen, kann der Empfänger die Suche nach der Folge durch erneutes Laden seines Schieberegisters mit eingehenden Bits, Erzeugen einer neuen Folge und erneutem Vergleichen wiederholen. Der Empfänger kann die Suche wiederholen, bis er die Folge entdeckt oder die Suche aus einem anderen Grund beendet.
Um eine Sequenz nach der oben beschriebenen Methode zu lokalisieren, ist es erforderlich, daß die lokale Sequenz korrekt erzeugt wird. Das wiederum erfordert, daß der gesamte Teil des Bitstroms, aus dem das lokale Scheiberegister seine Sequenz beginnt, fehlerfrei geladen wird. Fehler, die bei Übertragung über einen verrauschten Kanal eingebracht werden, können den Bitstrom entstellen und die Wahrscheinlichkeit eines korrekten Ladens des Registers vermindern. Um diese Auswirkungen von Rauschen zu überwinden und die Wahrscheinlichkeit der Lokalisierung der Sequenz zu erhöhen, kann ein Empfänger digitale Fehlerkorrektur anwenden.
Einige Fehlerkorrekturverfahren fügen der übertragenen Nachricht Redundanz durch Einbeziehen von Paritätsbits hinzu, welche die Information liefern, die vom Empfänger gebraucht wird, um aus entstellten Daten richtige Entscheidungen zu treffen. Diese Redundanz ist Bestand in einer LFSR-Sequenz, da jedes berechnete Paritätsbit als das nächste Informationsbit rückkoppelt.
Korrigieren von Fehlern in einer LFSR-Sequenz ist in einem mitanstehenden U.S. Patent US-A-4 667 327 beschrieben mit dem Titel "Error Corrector for a Linear Feedback Shift Register Seuqence", erteilt am 19. Mai 1987 an Bright et al., das dem gleichen Bevollmächtigten wie der vorliegenden Erfindung zugeteilt ist, und wird unter Bezugnahme eingeschlossen, als ob hierin vollständig dargelegt. Bei der in dieser Anwendung beschriebenen Methode schiebt der Fehlerkorrigierer Bits in ein Register wenn sie empfangen werden und erzeugt Paritätsbits entsprechend dem charakteristischen Polynom, das im Sender zum Erzeugen der LFSR-Sequenz verwendet wird. Er führt die Paritätsbits nicht zurück, stattdessen vergleicht er aufeinanderfolgend empfangene Bits mit entsprechenden Paritätsbits und speichert die Vergleichsergebnisse in einem Syndromregister. Er berechnet Schätzungen der Fehler aus dem Inhalt des Syndromregisters und benutzt die Schätzungen, um Fehler in der empfangenen Sequenz zu korrigieren.
Zum Erkennen in einer verrauschten Übertragungsumgebung würde es wünschenswert erscheinen, Fehlerkorrektur mit der früher beschriebenen Methode zum Erkennen einer LFSR-Sequenz zu kombinieren. Es hat gezeigt, daß diese Kombination die unerwünschte Eigenschaft hat, daß, wenn die Eingabe an den Detektor zufällige Daten oder Rauschen darstellt, der Detektor eine hohe Wahrscheinlichkeit zum fehlerhaften Anzeigen des Vorhandenseins einer LFSR-Sequenz hat. Dies kommt weil der Fehlerkorrekturprozess eine Kurzzeitkorrelation zwischen der lokal erzeugten Sequenz und dem Zufallseingangssignal, aus dem sie abgeleitet wurde, erzeugt. Die aus dem Vektor der fehlerkorrigierten Zufallseingabebits erzeugte Sequenz wird mit der Zufallseingabe über eine bestimmte Anzahl von Bits vor oder nach dem Vektor korrelieren.
Ohne diese Kurzzeitkorrelation würden Vergleiche zwischen aufeinanderfolgenden Bits der lokalen Sequenz und einer Zufallseingabesequenz nur für etwa fünfzig Prozent der Zeit übereinstimmen. Wegen der Korrelation stimmen Vergleiche erheblich öfter als fünfzig Prozent der Zeit überein. Die Zahl von Übereinstimmungen kann ausreichend groß sein, um das Kriterium zur Anzeige der Erkennung einer LFSR-Sequenz zu erfüllen. Solch eine Anzeige ist als eine "Fehl"-Erkennung bekannt.
Das Problem, dem in der Sache Erfahrene gegenüberstehen ist, daß das Sequenzerkennungsverfahren Fehlerkorrektur erfordert, um unter bestimmten Bedingungen richtig zu arbeiten, wie z.B., wenn Rauschen die übertragenen Daten entstellt, wobei aber Fehlerkorrektur, wie aus dem Stand der Technik bekannt, in einer nicht erträglichen Rate von Fehlerkennungen resultieren kann, wenn nur Zufallsdaten oder Rauschen empfangen werden.

Zusammenfassung der Erfindung

Es ist folglich eine Aufgabe dieser Erfindung, eine bekannte Sequenz innerhalb eines eingehenden Datenstroms ohne wesentliche Erhöhung der Wahrscheinlichkeit der Fehlerkennung in Anwesenheit von Zufallsdaten oder Rauschen zu erkennen. In Ausführung der Erfindung wird ein Detektor bereitgestellt, der eine Schieberegistersequenz in einem eingehenden Datenstrom durch Korrelieren des eingehenden Datenstroms mit einer lokal erzeugten Sequenz, die auf einem Teil des Datenstroms basiert, ausfindig macht. Zwei Merkmale verbessern die Zuverlässigkeit der Erkennung der Sequenz. Erstens, die Fehlerkorrekturschaltung schätzt Fehler, welche die Sequenz bei Übertragung über einen verrauschten Kanal entstellt haben können, und korrigiert diese bis zu dem möglichen Grad. Zweitens, das Intervall, während dem der eingehende Datenstrom mit der lokalen Sequenz korreliert wird, wird entweder vor oder hinter den Teil des fehlerkorrigierten Datenstroms geschoben, der zum Initialisieren des lokalen Sequenzgenerators verwendet wird, wodurch der Bereich vermieden wird, während dem Kurzzeitkorrelation zwischen dem Datenstrom und der lokalen Sequenz sonst falsche Anzeigen der Erkennung verursachen würde, wenn nur Rauschen oder Zufallsdaten empfangen werden.

Kurzbeschreibung der Zeichnungen

Die Merkmale der vorliegenden Erfindung, die für neuartig gehalten werden, sind insbesondere in den anliegenden Ansprüchen dargelegt. Die Erfindung, zusammen mit weiteren Aufgaben und Vorteilen davon, kann unter Bezug auf die folgende Beschreibung verstanden werden, die in Verbindung mit den begleitenden Zeichnungen vorgenommen wird, in denen gleiche Referenznummern gleiche Elemente bezeichnen und worin:
Fig. 1 ist ein Blockschaltbild eines erfindungsgemäß aufgebauten Sequenzdetektors, in dem Bits aus einem empfangenen Datenstrom mit einer vorhergesagten Version einer lokal erzeugten Sequenz verglichen werden;
Fig. 2 ist ein Blockschalbild, das etwas ausführlicher den Synchronisationsdetektor aus Figuren 1, 3, 4 und 5 zeigt;
Fig. 3 ist ein Blockschaltbild eines Sequenzdetektors, in dem Bits aus einem empfangenen Datenstrom mit einer verzögerten Version einer lokal erzeugten Sequenz verglichen werden;
Fig. 4 ist ein Blockschaltbild eines Sequenzdetektors, in dem Bits aus einem fehlerkorrigierten Datenstrom mit einer vorhergesagten Version der lokal erzeugten Sequenz verglichen werden;
Fig. 5 ist ein Blockschaltbild eines Sequenzdetektors, in dem Bits aus einem fehlerkorrigierten Datenstrom mit einer verzögerten Version der Lokal erzeugten Sequenz verglichen werden.

Detailbeschreibung der Erfindung

Fig. 1 zeigt eine Ausführung der Erfindung, die in einem vereinfachten Kommunikationssystem arbeitet, das enthält: einen Sender, einen Kommunikationskanal, der Rauschen einführen kann, und einen Empfänger, der eine Schaltung 100 zum Korrigieren von Fehlern in der empfangenen Sequenz und einen Synchronisationsdetektor 200 zum Korrelieren der empfangenen Sequenz mit einer lokal erzeugten Sequenz, die aus dem empfangenen Signal abgeleitet ist, besitzt. Während das Prinzip der Erfindung in einer Vielzahl von Ausführungen realisiert werden kann, werden vier hier erörtert.
Der Sender enthält eine Quelle 402 arbiträrer serieller Daten 404, einen Generator 406 zum Entwickeln einer Synchronisationssequenz 408 und einen Schalter 410, der auf Befehl der Steuerleitung 412 entweder die Quellendaten 404 oder die Synchronisationssequenz 408 zur Ausgabe bei 414 auf einem Kommunikationskanal 416 auswählt. Der Sequenzgenerator ist ein lineares rückgekoppeltes Schiebregister (LFSR), das eine Pseudozufall-Maximallängensequenz entsprechend dem charakteristischen Polynom C(x) erzeugt, worin:
C(x) = 1+x¹&sup5;+x²&sup7;+x³&sup8;+x&sup4;&sup6;+x&sup6;²+x&sup6;&sup4;.
Ausgänge aus den Schieberegisterstufen, die Koeffizienten ungleich null entsprechen, verbinden sich in Exclusiv-ODER-Gattern 420, 422, 424, 426 und 428, um das Paritätssignal 430 zu bilden, das zu der ersten Stufe des Schieberegisters bei 432 rückkoppelt. Die Fachleute werden einsehen, daß die Länge des Schieberegisters und das charakteristische Polynom Gegenstand der Konstruktionsauswahl sind, die von dem Erfordernis der einzelnen Anwendung abhängt.
Der Ausgang 144 des Senders erreicht über Kommunikationskanal 416 den Empfänger bei 418. Während der Übertragung können Fehler die seriellen Daten und die Synchronisationssequenz entstellen. Der Empfänger benutzt Schaltung 100 um Fehler zu schätzen und, in Grenzen, in einer Schieberegister-Synchronisationssequenz zu korrigieren. In dieser Ausführung ist keine Maßnahme getroffen, um Fehler in zufallsseriellen Daten zu korrigieren.
Eine geeignete Ausführung für Schaltung 100 ist in mitanstehender U.S. Patentanmeldung Seriennummer 06/719,385 vollständig beschrieben und braucht hier nur kurz beschrieben zu werden. Die empfangenen Bits werden bei Eingang 102 in Register 110 geschoben. Exclusiv-ODER-Gatter 120, 122, 124, 126 und 128, gemäß dem im Sender verwendeten charakteristischen Polynom angeordnet, kombinieren Ausgänge des Registers, um bei 132 ein Paritätsbit zu bilden. Das Paritätsbit wird nicht in das Register 110 rückgekoppelt, anstatt dessen treibt es eine Seite von Exclusiv-ODER-Gatter 116, welches die Paritätsbits mit den empfangenen Bits vergleicht. Wenn die erwartete LFSR-Sequenz empfangen wird, muß jedes Paritätsbit und das entsprechende eingehende Bit übereinstimmen. Eine Differenz zeigt an, daß entweder das empfangene Bit nicht von der erwarteten Sequenz kommt, oder daß das Bit aus der Sequenz stammt, aber durch Rauschen entstellt wurde.
Eine Differenz veranlaßt Exclusiv-ODER-Gatter 116, einen logischen Wahr-Pegel anzuzeigen. Nachfolgende Bits aus Gatter 116 werden durch das Gatter 118 in das Syndrom-Register 112 geschoben. Ausgewählte Ausgänge des Syndrom-Registers stellen nachgeschätzte Fehler dar und versorgen das Mehrheits-Schwellwertdecodergatter 114. Das Mehrheitsgatter empfängt auch den letzten geschätzten Fehler von Signal 104, was die Fähigkeit der Schaltung zum Korrigieren von Fehlern unter Bedingungen hoher Fehlerraten verbessert. Die Decodierungsschwelle ist 1 größer als eine Mehrheit, die für diese zusätzliche Eingabe zu zählen ist.
Wenn genügend Schätzungen von Fehlern in dem Syndrom-Register 112 mit den Anschlüssen, die das Mehrheitsgatter 114 versorgen, übereinstimmen, zeigt sein Ausgang 134 an, daß ein Fehler in dem Bit bei 138 geschätzt wurde, das in diesem Moment aus dem Register 110 geschoben wird. Signal 134 korrigiert das Bit durch Komplementierung in Exclusiv-Oder- Gatter 130 und macht korrigierte Bits an 136 verfügbar. Außerdem komplementiert Signal 134 die Fehlerglieder wenn sie in nachfolgende Stufen in dem Syndrom-Register 112 geschoben werden und komplementiert Signal 104 wenn es das Gatter 118 passiert, um bei 106 in das Syndrom-Register zu gelangen. Dies ist bekannt als Syndrom-Rückstellung, die den Effekt hat, daß Fehlerglieder, die größer als die Länge des Schieberegisters sind, entfernt werden, und daß die Fähigkeit der Schaltung zum Erkennen von Fehlern weiter verbessert wird.
Wenn der korrigierte Bitstrom bei 136 zur Vefügung steht, benutzt ihn der Empfänger, um nach der LFSR-Sequenz zu suchen, indem er verschiedene Schritte ausführt. Erstens, er lädt einen Teil des korrigierten Bitstroms in das Schieberegister 302. Als nächstes erzeugt er lokal eine LFSR-Sequenz, die vom diesem ursprünglichen Laden andauert, wobei ein Paritätsbaum verwendet wird, um Rückkopplung bei 332 entsprechend dem charakteristischen Polynom des Senders bereitzustellen. Zur gleichen Zeit leitet er eine Sequenz ab, die von der in Register 302 verschoben ist, wobei ein zukünftiger Bitparitätsbaum 336 verwendet wird, um die verschobene Sequenz bei 356 bereitzustellen. Zum Schluß korreliert er die verschobene Sequenz bei 356 mit einer entsprechend verschobenen Eingangssequenz bei 358, wobei Detektor 200 verwendet wird, um durch das Signal Sync-Detect* anzuzeigen, ob das empfangene Signal die erwartete LFSR-Sequenz ist.
Wenn das erstmalige Laden in das geschlossene Register 302 falsch war, um die LFSR-Sequenz zu erzeugen, würde der Detektor 200 versäumen, eine Erkennung anzuzeigen. In diesem Fall würde Register 302 für einen neuen Versuch, die Sequenz zu erzeugen, neu geladen werden müssen. Die bevorzugte Ausführung verwendet eine parallele Ladeanordnung, die Zeit spart und mehr Gelegenheiten zum Nachladen bietet, wenn nur eine begrenzte Anzahl von Bits in der LFSR-Sequenz übertragen wird. Die falschen Bits aus dem Register 302 herauszuschieben und es seriell neu füllen, würde eine Verschiebung in 64 neuen Bits erfordern. Wird jedoch parallel geladen, ersetzen neue Bits fehlerhafte Bits in einer einzigen Operation und sparen die andernfalls zum Verschieben von 64 Bits erforderliche Zeit.
Die Länge des Korrelationsintervalls ist 48 Bit. Nach der Korrelation müssen 48 Bit von dem Rückkopplungs-Paritätsbaum 332 in das Register 302 geschoben und ersetzt werden. Sechzehn der ursprünglichen 64 Bits werden um 48 Stellen verschoben worden sein, aber sie werden im Register 302 verbleiben und können behalten werden. Während des Korrelationsintervalls empfängt das temporäre Schieberegister 306 48 fehlerkorrigierte Bits in Serie bei 304 und speichert sie. Dann schickt auf Befehl von Leitung 314 die parallele Ladeoperation 48 neue Bits aus Register 306 auf Bus 308, um die 48 Rückkopplungsbits in Register 302 zu ersetzen, wobei die anderen 16 Bits an ihrem Ort belassen werden.
Um das Paritätsbit 330 zu bilden, das bei 332 zurückgeführt wird, um die LFSR-Sequenz zu regenerieren, addieren die Exclusiv-ODER-Gatter 320, 322, 324, 326 und 328 Ausgänge von Register 302, die gemäß dem im Sender verwendeten charakteristischen Polynom ausgewählt werden. Jedes berechnete Paritätsbit ist das nächste Bit in der Sequenz, die dem ursprünglich in das Schieberegister 302 geladenen 64-Bit- Vektor folgt.
Der zukünftige Paritätsbaum 336 liefert bei 356 eine Folge von Bits, die der Sequenz von Paritätsbits, die bei 330 an das Schieberegister 302 rückgeführt werden, vorangeschoben sind. Das Polynom P(x) kann, um die um (i) Bits verschobene Parität zu berechnen, aus dem charakteristischen Polynom für die Sequenz C(x) bestimmt werden als:
P(x) = x-(i+1) mod C(x).
Mit anderen Worten, P(x) ist der Rest nach Teilung von x-(i+1) durch das charakteristische Polynom C(x). Einige Beispiele sind unten berechnet, wo positive Werte von Index (i) eine Verschiebung in die Zukunft und negative Werte eine Verschiebung in die Vergangenheit bedeuten.
Die Polynomglieder zeigen, wie Anschlüsse an den Zwischenstufen von Schieberegister 302 zu kombinieren sind. Das null Ordnungsglied entspricht dem Ausgang der ersten Stufe des Registers, das erste Ordnungsglied betrifft die zweite Stufe und so weiter bis zum 63sten Ordnungsglied, das den Ausgang der 64sten oder letzten Stufe des Registers anzeigt. Ein Null-Koeffizient zeigt an, diesen Ausgang zu ignorieren, ein Nicht-Null-Koeffizient zeigt an, den jeweiligen Zwischenausgang in die Paritätssumme einzubeziehen.
In der Ausführung von Fig. 1 liefert der zukünftige Paritätsbaum 336 eine Sequenz, die der rückgekoppelten Sequenz vorangeschoben ist. Exclusiv-ODER-Gatter 340, 342, 344, 346 und 348 bis 352 stellen den Paritätsbaum dar, der Ausgänge von ausgewählten Anschlüssen 334 von Schieberegister 302 summiert. Um zum Beispiel eine um 25 Bits in die Zukunft verschobene Sequenz zu berechnen, sind zehn Exclusiv-ODER-Gatter erforderlich, um die elf Nicht-Null-Glieder in Polynom P(x) zu summieren.
Eine verschobene Version der Eingangssequenz, die der zukünftigen Paritätssequenz entspricht, wird durch Abnehmen eines Anschlusses irgendwo vor der Ausgangsstufe von Register 110 erhalten. Die rückgekoppelte Paritätssequenz 330 entspricht zeitlich der Bitsequenz, die aus dem offenen Register 110 bei 138 herauskommt und bei 136 mit Fehlerkorrektur verfügbar ist. Register 110 verzögert die Eingangssequenz um 64 Bits, somit ist eine durch die gleichwertige Verschiebung in dem zukünftigen Paritätsbaum nach vorn verschobene Sequenz, bis zu 64 Bits, an einer der Zwischenstufen des Registers verfügbar. Um z.B. eine Verschiebung von 25 Bit zu erhalten, würde Leitung 158 die Eingangssequenz bei Anschluß 39 des Registers abnehmen, der dem Ausgang an der 64sten Stufe um 25 Bits voraus ist.
Zum Schluß werden die beiden Sequenzen während eines angemessenen Meßintervalls korreliert. Exclusiv-ODER-Gatter 360 vergleicht entsprechende Bits der zwei Sequenzen, die mit ihm über Leitungen 356 und 358 verbunden sind, und zeigt Fehler durch logisches Wahr an Ausgang 362 an, wenn immer sie abweichen. Detektor 200 akkumuliert die Vergleiche für eine vorbestimmte Anzahl von Bits und zeigt Erkennung an, wenn die Zahl der Nicht-Übereinstimmungen kleiner als eine gewählte Grenze ist.
Fig. 2 zeigt im Detail, daß Detektor 200 einen Fensterzähler 216, einen Fehlerzähler 214, eine Sync-Verloren-Zähler 240 und gemischte logische Schaltkreise zum internen Rückstellen und Liefern der Ausgangssignale 310 und 312 umfaßt. Als Antwort auf einen mit der Sequenz synchronisierten und an Pin 231 angelegten Takt zählt der Fensterzähler in Richtung auf einen Endwert, der das Korrelationsintervall bestimmt und hier als 48 gewählt ist, während der Fehlerzähler Fehleranzeigen, die von Leitung 362 an seinen Taktanschluß 229 geführt werden, akkumuliert. Die Zählendwertausgänge der beiden Zähler bei 225 und 232 werden in ODER-Gatter 226 zusammengeführt, dessen Ausgang zu den Rückstellanschlüssen 228 des Fehlerzählers und 230 des Fensterzählers geht. Der Zähler, der zuerst dem Endstand erreicht, stellt beide zurück.
Ursprünglich muß Flip-Flop 222 rückgesetzt sein und wird an dem Q* Ausgang 224 logisch Wahr anzeigen, was bedeutet, daß kein Sync erkannt wurde. Wenn für den Fehlerzähler genügend zu zählende Fehler auf Leitung 362 eintreffen, um seinen Endstand zu ereichen, bevor der Fensterzähler ihn zurücksetzt, macht der Fehlerzähler Leitung 225 geltend, die, in AND-Gatter 238 mit dem logischen Wahr auf Leitung 224 kombiniert, ein Parallelladen-Signal auf Leitung 312 an Schiebregister 302 bei Pin 314 sendet. Bei Empfang des Parallelladen-Signals lädt Register 302 aus dem Inhalt des temporären Registers 306 nach und beginnt, eine Sequenz aus dem neu geladenen Vektor zu erzeugen.
Wenn im Gegensatz dazu wenig Fehleranzeigen auf Leitung 362 eintreffen, wird der Fensterzähler seinen Endwert vor dem Fehlerzähler erreichen und Leitung 232 geltend machen. Leitung 232 setzt Flip-Flop 222 bei Pin 234, wobei der Ausgang 224 negiert und Gatter 238 daran hindert, ein Parallelladen-Signal an das Schieberegister zu senden. Der Sequenzgenerator fährt mit der Erzeugung der Sequenz gemäß seinem ursprünglich geladenen Vektor fort. Sync-Detect* negiert und zeigt an, daß die LFSR-Sequenz erkannt wurde.
In der bevorzugten Ausführung liefert Sync-Verloren-Zähler 240 eine Erkennungs-Hysterese, die dem Detektor 200 erlaubt, vorübergehende Bursts von Fehlern in der empfangenen Sequenz aufzunehmen oder fehlzugehen, eine vorbestimmte Zahl von Synchronisationssequenzen in dem Nachrichtenformat zu erkennen, ohne sofort die Anzeige der Erkennung zu entfernen. Jedes mal, wenn der Fensterzähler 216 den Endstand erreicht und Leitung 232 geltend macht, triggert er Leitung 235, um Sync-Verloren-Zähler 240 zurückzusetzen, der seinerseits aus dem Haupttakt an Pin 233 angelegte Takte zählt. Solange wie die korrekte LFSR-Sequenz andauert einzutreffen, wird der Fensterzähler den Endstand erreichen und einen Ausgang an 232 liefern, bevor der Fehlerzähler ihn zurückstellen kann.
Wenn keine korrekte LFSR-Sequenz mehr eintrifft, beginnt der Fehlerzähler 214 eine genügende Zahl von Zählimpulsen zu akkumulieren, um seinen Endstand zu erreichen, bevor ihn der Fensterzähler zurücksetzt, und der Fehlerzähler wird den Fensterzähler und sich selbst zum Rückstellen bringen. Dies hindert den Fensterzähler an der Rücksetzung des Sync-Verloren-Zählers, der in Richtung seines eigenen Endwerts fortfährt. Wenn Fehler fortgesetzt in jeder Fensterperiode länger als das vorbestimmte Hystereseintervall auftreten, erreicht der Sync-Verloren-Zähler 240 den Endwert, bringt seinen Ausgang bei 242 zur Geltung und setzt bei 220 Flip-Flop 222 zurück. Der Q* Ausgang kommt zur Geltung, wobei er Verlust der Erkennung bei 310 anzeigt und die Sperrung von Gatter 238 aufhebt. Gatter 238 kann das Parallel- Laden-Signal durchlassen, wenn der Fehlerzähler als nächstes eine Ansammlung von Fehlern anzeigt.
Die Fachleute werden einsehen, daß Detektor 200 nur eine Möglichkeit der Erkennung von Korrelationen von Sequenzen ist und durch andere Detektoren ersetzt werden kann. Auch zeigt Fig. 1 nur eine Konfiguration, in der eine lokale, durch einen zukünftigen Paritätsbaum vorwärts verschobene Sequenz mit der unkorrigierten empfangenen Sequenz korreliert wird. Andere Varianten werden unten kurz beschrieben.
Zu Fig. 3. Es ist ein Sequenzdetektor dargestellt, in dem eine lokale, durch einen vergangenen Paritätsbaum verzögerte Sequenz mit einer unkorrigierten, um den gleichwertigen Betrag verzögerten empfangenen Sequenz korreliert wird. In dieser Ausführung ist der Paritätsbaum 336' nach den obigen Formeln für negative Werte des Verzögerungsparameters (i) ausgelegt. Unkorrigierte Bits, abgenommen bei 138 von der Ausgangsstufe von Schieberegister 110, treten bei Punkt 160 in das Verzögerungs-Schieberegister 162 ein. Der weiter verzögerte Ausgang bei 164 ist über Leitung 358 mit Exclusiv-ODER-Gatter 360 verbunden, das ihn mit Eingang 356 aus dem vergangenen Paritätsbaum vergleicht. Im übrigen arbeitet der Detektor von Fig. 3 wie der von Fig. 1.
Die Verzögerung im Vergangenheits-Paritätsbaum 336' und die Verzögerung durch Regeister 162 muß die im rückgekoppelten Schieberegister 302 vorhandene Verzögerung überschreiten. Angenommen, daß die Paritätsbaumverzögerung kleiner ist als die gesamte Verzögerung des rückgekoppelten Registers von 64 Bits, aber mindestens 48 Bits ist. Während der Korrelationsperiode werden 48 Rückkopplungsbits bei 332 in das geschlossene Register 302 geschoben. Bei einer Verzögerung von 48 Bit ist zum Beispiel die Vergangenheits-Paritätssequenz bei 356 das, was die rückgekoppelte Paritätssequenz 330 48 Bits zuvor war. Nach 48 Verschiebungen ist das Bit in der 48sten Position von Register 302 das 48ste vorherige Bit, welches das Bit ist, das die Vergangenheits-Paritätssequenz, verzögert um 48 Bits, in diesem Augenblick erzeugt.
Zu Beginn der Korrelationsperiode wird Register 302 gerade mit fehlerkorrigierten Bits von Temporärregister 306 geladen worden sein. Register 162 wird unkorrigierte Bits entsprechend den in das rückgekoppelte Register geladenen korrigierten Bits enthalten. Die Fehlerkorrekturschaltung 100 verändert etwa 7% der Bits, wenn es eine Eingabe mit Zufallsstörungen empfängt; daher werden die Bits in dem Verzögerungs-Schieberegister 162 und in dem rückgekoppelten Register 302 etwa 93% der Zeit korrelieren.
Synchronisationsdetektor 200 korreliert die um 48 Bits verzögerten Vergangenheits-Paritätsbits bei 356 mit ähnlich verzögerten und am Ende des Verzögerungs-Schieberegisters 162 entnommenen Eingangsbits. Die nächsten 48 Bits, die bei 164 herausschieben und zum Vergleichen Exclusiv-ODER-Gatter 360 versorgen, werden nahezu identisch mit den entsprechenden 48 Bits in dem rückgekoppelten Schieberegister 302 sein. Die Vergangenheits-Paritätssequenz wird identisch sein mit dem, was zu Beginn der Korrelationsperiode in das rückgekoppelte Register gespeichert wurde, da jedes Bit in dem rückgekoppelten Register ein rückgekoppeltes Paritätsbit von früher in der Sequenz ist. Diese Sequenzen korrelieren etwa 93% der Zeit, was für den Synchronisationsdetektor ausreichend ist, Erkennung anzuzeigen. Solch eine Anzeige ist bekannt als "Falsch"-Anzeige, da ihr Auftreten mit der Anwesenheit der erwarteten LFSR-Sequenz nicht zusammenhängt.
Wenn die Verzögerung in der Vergangenheits-Paritätssequenz bei 356 und die Verzögerung durch Register 162 kleiner als 48 Bits wäre, würden einige neue Bits, die nicht Teil des ursprünglich in das rückgekoppelte Schieberegister 302 geladenen Vektors waren, während der Korrelationsperiode hineingeschoben werden. Die Korrelation würde kleiner als 93% sein, aber noch höher als 50%, wie für niedrigste Falscherkennungsrate gewünscht. Die Verzögerung durch den Vergangenheits-Paritätsbaum 336' und des Verzögerungsregisters 162 muß die Verzögerung des rückgekoppelten Registers 302 übersteigen, um den Vergleich nahezu gleicher Bits zu vermeiden. In der bevorzugten Ausführung genügt eine Verzögerung von etwa 112 Bit, um die Korrelation auf Störsignale auf 50% zu vermindern.
Fig. 4 zeigt einen Sequenzdetektor, in dem eine Sequenz aus einem Zukunfts-Bitparitätsbaum mit einer korrigierten Sequenz, die am Ausgang von Fehlerkorrekturschaltung 100 entnommen wird, korreliert wird. Zusätzliches Einfügen einer Verzögerung zwischen Ausgang 136 der Fehlerkorrekturschaltung 100 und Eingang 304 des temporären Registers ergibt den Effekt eines gleichwertigen Betrags von Vorhersage in der fehlerkorrigierten Sequenz wie in der Zukunfts-Bitparitätssequenz. Ausgang 136 versorgt Eingang 170 des Verzögerungsschieberegisters 172, geht aber direkt auf Leitung 358 zu Exclusiv-ODER 360 zum Vergleich mit der Paritätsbitsequenz bei 356. Ausgang 174 liefert einen verzögerten Eingang bei 304 an den lokalen Sequenzgenerator. Die Verzögerung von Register 172 gleicht die in der Zukunftsparitätsberechnung erzeugte Verschiebung aus, so daß die zwei Sequenzen bei 356 und 358 zur Korrelation richtig ausgerichtet sind.
Fig. 5 zeit noch eine weitere Variante, in der eine Vergangenheits- Bitparitätssequenz mit einer weiter verzögerten, fehlerkorrigierten Sequenz korreliert wird. Register 182 liefert die zusätzliche Verzögerung für die fehlerkorrigierte Sequenz durch Entnehmen verschobener Bits aus dem Temporärregister 306 bei 180, Verzögern derselben und Liefern des Ausgangs bei 184, der auf Leitung 358 an Exclusiv- ODER 360 koppelt. Wie in Fig. 3 kombiniert Paritätsbaum 336' Anschlüsse von Register 302 entsprechend den oben angezeigten Polynomen mit negativen Werten von Indexparameter (1).
Ähnlich dem, was zuvor in der Beschreibung von Fig. 3 angemerkt wurde, muß die Verzögerung durch den Vergangenheits-Paritätsbaum 336' und die Gesamtverzögerung durch Register 182, die mit der 48 Bit Verzögerung durch Register 306 gebracht wird, die Verzögerung durch das geschlossene Register 302 übersteigen. Andernfalls wird die Sequenz, die den Vergangenheits-Paritätsbaum 336' erzeugt, identisch mit den bei 184 aus Register 182 herausschiebenden Bits, ungeachtet der ursprünglichen Ladung in dem geschlossenen Register. Dies schließt ein, daß der Synchronisationsdetektor immer Korrelation anzeigen wird, was falsch ist.
Obwohl vier Varianten der bevorzugten Ausführung beschrieben wurden, werden sowohl Nachrichtentiming und Format als auch andere Überlegungen die bevorzugte Variante in einer einzelnen Anwendung angeben. Das Nachrichtenformat kann eine begrenzte Zahl von Bits der Schieberegistersequenz bei Intervallen zwischen längeren Datenströmen sein. Das Erkennen der Sequenz innerhalb weniger Bits von ihrem Beginn wird dann zwingend.
Das geschlossene Register muß mit 64 Bits anfänglich gefüllt sein, um mit der Erzeugung der lokalen LFSR-Sequenz zu beginnen. Die Korrelation des empfangenen Signals mit der an dem Paritätsbaum verfügbaren Sequenz kann nicht beginnen, bis diese 64 Bits geladen wurden. Diese Wartezeit verkürzt die effektive Länge der zu verwendenden, verfügbaren Synchronisationssequenz. Die Verwendung der Vergangenheits-Bitparitätskonfiguration von Fig. 3 oder Fig. 5 erlaubt in der Tat, diese Bits wiederzuverwenden. Wenn Bits in das geschlossene Register geschoben werden, werden sie in dem zusätzlichen Verzögerungsregister gespeichert und können später zum Vergleichen mit der verzögerten Vergangenheits-Bitparitätssequenz verwendet werden. Im Gegensatz dazu legen die Zukunfts-Paritätskonfigurationen von Fig. 1 oder Fig. 4 eine Verzögerung zwischen den Abnahmepunkt in der Eingangssequenz, die den Synchronisationsdetektor versorgt, und den Eingang zu dem Temporärregister, welches das geschlossene Schieberegister parallel lädt. Obwohl die anfänglichen Bits früh an dem Abnahmepunkt eintreffen und zur Korrelation zur Verfügung stehen, haben sie nichts, mit dem zu vergleichen ist, bis sich das geschlossene Register füllt. Die Bits in dem zusätzlichen Verzögerungsbereich zwischen dem Abnahmepunkt und dem Ausgang von Register 110 werden verschwendet und verkürzen weiter die verfügbare Länge der Sequenz innerhalb des Nachrichtenformats. Dies vermindert die Zahl von Korrelationsversuchen, die gemacht werden können und verringert folglich die Entdeckungswahrscheinlichkeit in einer gestörten Umgebung.
Falschentdeckungseigenschaften und Hardwareeinschränkungen geben den Betrag der Verzögerung oder Voraussage an, die in der Praxis verwendet werden können. Für das in der bevorzugten Ausführung verwendete charakteristische Polynom steigt die Zahl der für die Vergangenheits- Bitparitätsberechnung erforderlichen Anschlüsse für Verzögerungen über 74 Bits hinaus schnell an. Obwohl die Erkennungseigenschaften wegen der Fähigkeit, Bits wiederzuverwenden, besser werden, erfordert die Vergangenheits-Paritätsberechnung zahlreiche Exclusiv-ODER-Gatter, und die Konfiguration erfordert ein langes zusätzliches Schieberegister, um die Elngangssequenz zu verzögern.
Der Korrelationsgrad zwischen einem Zufallseingangssignal und der lokal erzeugten Vergangenheits- oder Zukunfts-Paritätssequenz, die aus einem Teil von ihm abgeleitet wird, variiert mit dem Betrag der Verzögerung oder Voraussage. Idealerweise würden eine Zufallseinganbe und eine lokale Sequenz nur 50 Prozent der Zeit übereinstimmen. Bei Verwendung der Parameter der bevorzugten Ausführung, das heißt, 64 Bit maximale Länge der Schieberegistersequenz und der oben beschriebenen Fehlerkorrekturmethode, ist die Korrelation auf Störsignale etwa 70 Prozent bei keiner Verzögerung oder Voraussage, fällt aber auf 50 Prozent, wenn man mindestens 112 Bits in die Vergangenheit oder 40 Bits in die Zukunft geht. Die Verwendung einer Verschiebung von 25 Bits in die Zukunft resultiert in 54 Prozent Korrelation, was die Wahrscheinlichkeit einer Falscherkennung nicht ungemäß erhöht. Dies erlaubt es der Erfindung mit sehr kleiner Verkürzung der effektiven Länge von verfügbarer Sequenz innerhalb eines typischen Nachrichtenformats und ohne eine übermäßige Zahl von für die Zukunfts-Paritätsbitberechnung erforlichen Exclusiv-ODER-Gatter eingesetzt zu werden.
Obwohl Bits mit oder ohne Fehlerkorrektur mit der lokal erzeugten Sequenz korreliert werden können, wird eine Korrelation auf unkorrigierten Bits aus Hardwareersparnis- und Leistungsgesichtspunkten bevorzugt. Vergleicht man Figuren 3, 4 und 5 mit Fig. 1, kann man sehen, daß die Verwendung unkorrigierter Bits mit Zukunfts-Paritätsberechnung keine zusätzlichen Verzögerungsregister erfordert, was Registerhardware einspart. Auch wurde gefunden, daß, wenn der verwendete Betrag der Voraussage oder Verzögerungsoffsets unzureichend ist, um eine Korrelation auf Zufallseingabe auf 50 Prozent zu vermindern, dann die Korrelation zwischen korrigierten Bits aus einer Zufallseingabesequenz und der daraus abgeleiteten lokalen Sequenz hoher ist als die Korelation zwischen unkorrigierten Bits und der lokalen Sequenz. Die Verwendung der unkorrigierten Bits würde weniger Falscherkennungsanzeigen zur Folge haben.

Claims

1. Schaltung zur Erkennung einer Synchronisationssequenz (408) innerhalb eines empfangenen Datenstroms (418) umfassend:

Einrichtung (100) zur Korrektur mindestens einiger der Fehler in der Synchronisationssequenz, um einen fehlerkorrigierten Strom (304) aus dem empfangenen Datenstrom zu erzeugen, und

Einrichtung (302) zur Erzeugung einer Rückkopplungssequenz (332) beginnend mit einem Teil des fehlerkorrigierten Stroms und andauernd in Übereinstimmung mit den Regeln zur Erzeugung der Synchronisationssequenz;

Einrichtungen (336, 336') zur Erzeugung einer verschobenen lokalen Sequenz (356), die eine verschobene Version der Rückkopplungssequenz ist, und

Einrichtung (200) zum Vergleichen der verschobenen lokalen Sequenz mit entweder dem empfangenen Datenstrom oder mit dem fehlerkorrigierten Strom und zum Anzeigen von Erkennung, wenn die Zahl von Nicht-Übereinstimmungen innerhalb eines vorbestimmten Intervalls kleiner ist als ein ausgewählter Grenzwert.

2. Schaltung zur Erkennung einer Synchronisationssequenz nach Anspruch 1, in der die Einrichtung (100) zur Korrektur weiter gekennzeichnet ist durch:

Einrichtung (110) zum Speichern eines Teils des empfangenen Datenstroms und linearen Kombinieren vergangener Bits, die von innerhalb des Teils ausgewählt sind, um ein Open-Loop Paritätssignal (132) zu erzeugen,

Einrichtung zum weiteren Verzögern des empfangenen Datenstroms, um eine verzögerte Eingangssequenz (138) zu erzeugen,

Einrichtung (116) zum Kombinieren des empfangenen Datenstroms und des Open-Loop Paritätssignals, um ein gegenwärtiges Fehlerschätzungssignal (104) zu erzeugen,

Einrichtung (112) zum Speichern aufeinanderfolgender gegenwärtiger Fehlerschätzungssignale als vergangene Fehlerschätzungssignale,

Einrichtung (114) zum Dekodieren des gegenwärtigen Fehlerschätzungssignals und ausgewählter vergangener Fehlerschätzungssignale, um ein Syndrom-Korrektursignal (134) zu erzeugen, wenn ein vorbestimmter Schwellwert überschritten wird,

Einrichtungen (118, 112) zum Rücksetzen der Fehlerschätzungssignale mit dem Syndrom-Korrektursignal, und

Einrichtung (130) zum Kombinieren des Syndrom-Korrektursignals mit der verzögerten Eingangssequenz, um den fehlerkorrigierten Strom zu erzeugen.

3. Schaltung zur Erkennung einer Synchronisationssequenz nach Anspruch 1, in der die Einrichtung (302) zum Erzeugen einer Rückkopplungssequenz weiter gekennzeichnet ist durch Einrichtung zum Speichern eines Teils des fehlerkorrigierten Stroms und linearen Kombinieren und Rückführen ausgewählter vergangener Bits des fehlerkorrigierten Stroms.

4. Schaltung zur Erkennung einer Synchronisationssequenz nach Anspruch 1, in der die Einrichtung (336) zur Erzeugung einer verschobenen lokalen Sequenz weiter gekennzeichnet ist durch Einrichtung zum linearen Kombinieren ausgewählter vergangener Bits der Rückkopplungssequenz, und

die verschobene lokale Sequenz gekennzeichnet ist, daß sie entweder gegenüber der Rückkopplungssequenz um mehr als die Anzahl von Bits in dem Teil des fehlerkorrigierten Stroms, aus dem die Rückkopplungssequenz erzeugt wird, verzögert ist oder gegenüber der Rückkopplungssequenz vorgerückt ist.

5. Schaltung zur Erkennung einer Synchronisationssequenz nach Anspruch 1, in der:

die Einrichtung (100) zur Korrektur weiter gekennzeichnet ist durch

Einrichtung (110) zum Speichern eines Teils des empfangenen Datenstroms und linearen Kombinieren vom Innern des Teils ausgewählter vergangener Bits, um ein Open-Loop Paritätssignal (132) zu erzeugen,

Einrichtung (116) zum Kombinieren des empfangenen Datenstroms und dem Open-Loop Paritätssignal, um ein gegenwärtiges Fehlerschätzungssignal (104) zu erzeugen,

Einrichtung (130) zum Kombinieren des Syndrom-Korrektursignals mit der verzögerten Eingangssequenz, um den fehlerkorrigierten Strom zu erzeugen;

die Einrichtung (302) zum Erzeugen einer Rückkopplungssequenz ist weiter gekennzeichnet durch Einrichtung zum Speichern eines Teils des fehlerkorrigierten Stroms und linearen Kombinieren und Rückführen ausgewählter vergangener Bits des fehlerkorrigierten Stroms;

die Einrichtung (336) zum Erzeugen einer verschobenen lokalen Sequenz ist weiter gekennzeichnet durch Einrichtung zum linearen Kombinieren ausgewählter vergangener Bits der Rückkopplungssequenz, und

die verschobene lokale Sequenz ist gekennzeichnet, daß sie entweder gegenüber der Rückkopplungssequenz um mehr als die Anzahl von Bits in dem Teil des fehlerkorrigierten Stroms, aus dem die Rückkopplungssequenz erzeugt wird, verzögert ist oder gegenüber der Rückkopplungssequenz vorgerückt ist.

6. Verfahren zum Erkennen einer Synchronisationssequenz innerhalb eines empfangenen Datenstroms umfassend die Schritte:

Korrigieren mindestens einiger der Fehler in der Synchronisationssequenz, um einen fehlerkorrigierten Strom aus dem empfangenen Datenstrom zu erzeugen, und

Erzeugen einer Rückkopplungssequenz beginnend mit einem Teil des fehlerkorrigierten Stroms und andauernd in Übereinstimmung mit mit den Regeln zur Erzeugung der Synchronisationssequenz;

Erzeugen einer verschobenen lokalen Sequenz, die eine verschobene Version der Rückkopplungssequenz ist, und

Vergleichen der verschobenen lokalen Sequenz mit entweder dem empfangenen Datenstrom oder mit dem fehlerkorrigierten Strom und Anzeigen von Erkennung, wenn die Zahl von Nicht-Übereinstimmungen innerhalb eines vorbestimmten Intervalls kleiner ist als ein ausgewählter Grenzwert.

7. Verfahren zum Erkennen einer Synchronisationssequenz nach Anspruch 6, in dem der Schritt zur Korrektur weiter gekennzeichnet ist durch die Schritte:

Speichern eines Teils des empfangenen Datenstroms und lineares Kombinieren vom Innern des Teils ausgewählter vergangener Bits, um ein Open-Loop Paritätssignal zu erzeugen,

weiteres Verzögern des empfangenen Datenstroms, um eine verzögerte Eingangssequenz zu erzeugen,

Kombinieren des empfangenen Datenstroms und des Open-Loop Paritätssignals, um ein gegenwärtiges Fehlerschätzungssignal zu erzeugen.

Speichern aufeinanderfolgender gegenwärtiger Fehlerschätzungssignale als vergangene Fehlerschätzungssignale,

Dekodieren des gegenwärtigen Fehlerschätzungssignals und ausgewählter vergangener Fehlerschätzungssignale, um ein Syndrom-Korrektursignal zu erzeugen, wenn ein vorbestimmter Schwellwert überschritten wird,

Rücksetzen der Fehlerschätzungssignale mit dem Syndrom-Korrektursignal, und

Kombinieren des Syndrom-Korrektursignals mit der verzögerten Eingangssequenz, um den fehlerkorrigierten Strom zu erzeugen.

8. Verfahren zum Erkennen einer Synchronisationssequenz nach Anspruch 6, in dem der Schritt zum Erzeugen einer Rückkopplungssequenz weiter gekennzeichnet ist durch die Schritte zum Speichern eines Teils des fehlerkorrigierten Stroms und linearen Kombinieren und Rückführen ausgewählter vergangener Bits des fehlerkorrigierten Stroms.

9. Verfahren zum Erkennen einer Synchronisationssequenz nach Anspruch 6, in dem der Schritt zum Erzeugen einer verschobenen lokalen Sequenz weiter gekennzeichnet ist durch den Schritt zum linearen Kombinieren ausgewählter vergangener Bits der Rückkopplungssequenz, und

10. Verfahren zum Erkennen einer Synchronisationssequenz nach Anspruch 6, in dem:

der Schritt zum Korrigieren weiter gekennzeichnet ist durch die Schritte

Rücksetzen der Fehlerschätzungssignale mit dem Syndrom-Korrektursignal, und

Kombinieren des Syndrom-Korrektursignals mit der verzögerten Eingangssequenz, um den fehlerkorrigierten Strom zu erzeugen;

der Schritt zum Erzeugen einer Rückkopplungssequenz ist weiter gekennzeichnet durch die Schritte zum Speichern eines Teils des fehlerkorrigierten Stroms und linearen Kombinieren und Rückführen ausgewählter vergangener Bits des fehlerkorrigierten Stroms;

der Schritt zum Erzeugen einer verschobenen lokalen Sequenz ist weiter gekennzeichnet durch den Schritt zum linearen Kombinieren ausgewählter vergangener Bits der Rückkopplungssequenz, und