HINTERGRUND DER ERFINDUNG
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Die Erfindung betrifft einen dynamischen Speicher und
insbesondere einen dynamischen Freizugriffsspeicher mit einem
eingebauten Auffrischadreßzähler.
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Dynamische Freizugriffsspeicher (DRAM) werden weitgehend
als hochschnelle Speicher mit großer Kapazität verwendet.
Die meisten der derzeitig verwendeten DRAMS sind vom
Adreßmultiplextyp. Der DRAM vom Adreßmultiplextyp ist so
aufgebaut, daß Reihenadreßsignale während eines aktiven Pegels
eines Reihenadreßtastsignals ( ) über ein Paar
Adreßeingangsanschlüsse aufgenommen werden und dann
Spaltenadreßsignale als aktiver Pegel eines
Spaltenadreßtastsignals ( ) über das Paar Adreßeingangsanschlüsse
aufgenommen werden. Dieser Aufbau vermindert die Anzahl von
Adreßanschlüssen und die Packungsgröße auf die Hälfte.
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Als ein Verfahren zum Auffrischen eines DRAMs vom
Adreßmultiplextyp, im Gegensatz zur Verwendung des
Reihenadreßtastsignals zum Zeitpunkt des Normalzugriffs als einen aktiven
Pegel und dann der Verwendung des Spaltenadreßtastsignals
als einen aktiven Pegel, wird zunächst das
Spaltenadreßtastsignal als ein aktiver Pegel verwendet und dann das
Reihenadreßtastsignal als ein aktiver Pegel, um die
Speicherzellen der Reihe aufzufrischen, die durch den
eingebauten Auffrischadreßzähler in dem internen Auffrischmodus des
DRAMs aufgefrischt werden. Diese Technik wurde als
-vor- (
Before ;
CBR)-Auffrischung vorgeschlagen und wird heutzutage in
hochkapazitiven DRAMs verwendet. Um alle Speicherzellen
aufzufrischen, muß der CBR-Auffrischvorgang für alle Reihen des
Speicherfeldes wiederholt werden.
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Bei dem oben genannten bekannten DRAM wird der
Auffrischvorgang unter Verwendung der Versorgungsquelle als ein
Spannungspegel gleich dem während des normalen
Zugriffsvorgangs durchgeführt, mit dem Nachteil, daß ein großer
Leistungsanteil während des Auffrischvorgangs verbraucht wird.
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Das CBR-Auffrischen erfordert einen Steuervorgang durch
eine Einheit außerhalb des DRAM, um sukzessiv ein
Spaltenadreßtastsignal zu aktivieren und dann ein
Reihenadreßtastsignal, jedesmal, wenn das DRAM in dem
CBR-Auffrischzyklus ist, wodurch die Steuerung des Auffrischvorganges
verkompliziert und die Effizienz verschlechtert werden.
ZUSAMMENFASSUNG DER ERFINDUNG
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Eine Aufgabe der Erfindung liegt in der Schaffung eines
dynamischen Halbleiterspeichers mit reduziertem
Leistungsverbrauch beim Auffrischvorgang.
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Eine weitere Aufgabe der Erfindung liegt in der Schaffung
eines dynamischen Halbleiterspeichers, der einen einfachen
Auffrischvorgang durchführen kann, ohne eine zusätzliche
Steuerung für externe Steuersignale zu erfordern.
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Ein dynamischer Halbleiterspeicher gemäß dieser Erfindung
ist in Anspruch 1 angegeben.
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Erfindungsgemäß wird die interne Adreßinformation des
Auffrischadreßzählers an die Auffrischmittel mittels eines
einfachen Vorganges des Absenkens der Versorgungsspannung
von dem ersten Pegel zum zweiten Pegel zugeführt, wodurch
eine automatische Auffrischung innerhalb des Speichers
durchgeführt wird.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Fig. 1 ist ein Blockdiagramm zur Erläuterung des Aufbaus
eines bekannten dynamischen Speichers,
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Fig. 2 ist ein Blockdiagramm einer
Auffrischmodus-Detektorschaltung,
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Fig. 3A und 3B zeigen die Signalverläufe zur Erläuterung
des Betriebs der CBR-Generatorschaltung,
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Fig. 4 ist ein Blockdiagramm zur Erläuterung einer
Auffrischsteuerschaltung des ersten Ausführungsbeispiels gemäß
der Erfindung,
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Fig. 5 ist ein Blockdiagramm zur Erläuterung einer
Auffrischsteuerschaltung des zweiten Ausführungsbeispiels der
Erfindung,
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Fig. 6 ist ein Blockdiagramm zur Erläuterung einer
Auffrischsteuerschaltung gemäß einem dritten
Ausführungsbeispiel der Erfindung, und
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Fig. 7 ist ein Blockdiagramm zur Erläuterung einer
Auffrischsteuerschaltung gemäß dem vierten Ausführungsbeispiel
der Erfindung.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
(Beschreibung der bekannten Technik)
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Bezugnehmend auf die Fig. 1 bis 3 wird der bekannte
dynamische Speicher nunmehr erläutert.
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Fig. 1 zeigt den Gesamtaufbau des dynamischen Speichers.
Das Speicherzellfeld 1 umfaßt mehrere dynamische
Speicherzellen MC, die in Reihen und Spalten angeordnet sind,
Wortleitungen WL, die in jeder Reihe angeordnet sind, und
Bitleitungen BL, die in jeder Spalte angeordnet sind. Ein
Leseverstärkerblock 2 umfaßt eine Anzahl von
Auffrischleseverstärkern SA, die in jeder Spalte vorgesehen sind. Ein
Reihenadreßpuffer 3 erhält Informationen von
Adreßanschlüssen AT&sub1;, ATn als Reihenadreßinformation in Abhängigkeit von
einem Zeitsteuersignal φ&sub1;. Einer Adreßschaltschaltung 5
werden Reihenadreßsignale Ar&sub1; - Arn von dem
Reihenadreßpuffer 3 und Zählsignale R&sub1; - Rn von dem Auffrischadreßzähler
9 zugeführt und liefert Reihenadreßsignal Ar&sub1; - Arn an
einen Reihenadreßdecoder 4, wenn ein internes
Auffrischmodussignal φCBR auf einem inaktiven Pegel ist, und liefert
Zählausgaben R&sub1; - Rn an den Reihenadreßdecoder 4, wenn das
Signal φCBR auf einem aktiven Pegel ist. Der
Reihenadreßdecoder 4 wählt eine Wortleitung aus, die durch die Signale
Ar&sub1; - Arn oder R&sub1; - Rn bezeichnet ist, in Abhängigkeit von
einem Zeitsteuersignal φ&sub2;. Die in der Speicherzelle MC, die
mit der so ausgewählten Wortleitung WL verbunden ist, wird
parallel auf Bitleitungen BL ausgelesen und auch durch den
Leseverstärker 2 verstärkt und aufgefrischt, der in
Abhängigkeit von einem Zeitsteuersignal φ&sub3; gespeist wird. Ein
Spaltenadreßpuffer 6 erhält Informationen der
Adreßanschlüsse AT&sub1; - ATn als Spaltenadreßinformation in
Abhängigkeit von einem Zeitsteuersignal φ&sub4;. Ein Spaltenadreßdecoder
7 bildet einen Signalweg zwischen einer der Bitleitungen BL
und einer Busleitung DB in Abhängigkeit von einem
Zeitsteuersignal
φ&sub5;. Die Busleitung DB ist mit
Eingangs-/Ausgangsanschlüssen über einer Eingangs-/Ausgangsschaltung 8
verbunden. Ein Zeitsteuersignalgenerator 10 empfängt ein
Reihenadreßtastsignal RAS, ein Spaltenadreßtastsignal
und ein Signal φCBR und erzeugt Zeitsteuersignale φ&sub1;, φ&sub2;
und φ&sub3; in dieser Reihenfolge bei Aktivierung des Signales
RAS, wenn das Signal φCBR in einem inaktiven Pegel ist.
Durch Realisierung eines aktiven Pegels für ,
nachdem einen aktiven Pegel erreicht, erzeugt der
Zeitsteuersignalgenerator 10 auch Signale φ&sub4; und φ&sub5; in
dieser Reihenfolge. Diese Schritte werden routinemäßig während
eines Zugriffsvorgangs durchgeführt.
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Ein Beispiel einer Detektorschaltung 11 ist in Fig. 2
dargestellt. NAND-Gatter AG&sub1;, AG&sub2; bilden ein Flipflop und
Inverter IV&sub3;, IV&sub4; eine Verzögerungsschaltung. Wie in Fig. 3A
dargestellt ist, gibt die Schaltung 11 ein inaktives Signal
φCBR, wenn das Signal in einem aktiven (niedrigen)
Pegel ist und wenn das Signal einen aktiven Pegel
erreicht oder während eines normalen Zugriffszyklus. In der
Zwischenzeit, wie in Fig. 3B dargestellt ist, wird das
Signal φCBR mit aktivem Pegel nach einer Verzögerungszeit der
Inverter IV&sub3;, IV&sub4;, die nach der Aktivierung des Signales
abgelaufen ist, ausgegeben, wenn das Signal
aktiviert wird, nachdem das Signal auf
einen aktiven (niedrigen) Pegel gebracht wurde.
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Der CBR-Auffrischbetrieb wird im folgenden erläutert.
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Das Signal wird zunächst in einen aktiven
(niedrigen) Zustand gebracht, und dann wird das Signal
als auf einem aktiven (niedrigen) Pegel erfaßt. Die
Auffrischmodusdetektorschaltung 11 gibt dann ein Signal φCBR
aus, das dem Zeitsteuersignalgenerator 10 zugeführt wird,
um sukzessive die Signale φ&sub2; und φ&sub3; zu aktivieren. Die
Signale φ&sub1;, φ&sub4; und φ&sub5; verbleiben während dieser Zeit inaktiv.
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Wegen des aktiven (hohen) Pegels des Signals φCBR werden
die Zählausgaben R&sub1; - Rn des Auffrischadreßzählers 9 dem
Reihenadreßdecoder 4 über die Adreßschaltschaltung 5
zugeführt, um eine der Wortleitungen abhängig vom Inhalt des
Zählers 9 auszuwählen und die Speicherzelle, die mit der so
ausgewählten Wortleitung verbunden ist, aufzufrischen. Das
Signal φCBR geht anschließend auf einen inaktiven Pegel
zurück und der interne Auffrischvorgang ist beendet.
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Durch Durchführung des CBR-Auffrischvorganges für alle
Wortleitungen im Feld 1 werden alle Speicherzellen
aufgefrischt. Mit anderen Worten, da die Schritte der
Aktivierung des Signals und des anschließenden
Aktivierens des Signals in der Anzahl von Malen
entsprechend der Gesamtzahl der Wortleitungen WL in dem
Speicherfeld wiederholt werden, werden alle Speicherzellen in dem
Feld aufgefrischt.
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Der obige Vorgang umfaßt einen komplexen Betrieb der
Signale und und erfordert ein kompliziertes
externes System.
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Es soll hier auch festgestellt werden, daß während des
internen Auffrischvorganges (CBR) die Versorgungsspannung auf
einem Pegel gehalten wird, der routinemäßig für einen
normalen Zugriffsvorgang verwendet wird, und der
Leistungsverbrauch während des internen Auffrischvorgangs ist
beträchtlich.
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Ein Ausführungsbeispiel der Erfindung wird nun mit Bezug
auf die Fig. 4 erläutert.
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Der Speicher dieses Ausführungsbeispiels wird durch Ersatz
der Inverter IV&sub1;, IV&sub2; und der Detektorschaltung 11, die in
Fig. 1 dargestellt sind, durch eine
Auffrischsteuerschaltung gemäß Fig. 4 realisiert. Der Rest des Aufbaus ist
identisch zu dem der Fig. 1. Die folgende Beschreibung
bezieht sich somit nur auf die Steuerschaltung.
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In dem Ausführungsbeispiel ist eine
Versorgungsspannungsdetektorschaltung 21 mit MOS-Transistoren des
N-Kanal-Anreicherungstyps T&sub1; - TN, T&sub1;&sub1; und Invertern IV&sub1;&sub1;, IV&sub1;&sub2; versehen
und gibt ein Signal Vpd zur Erfassung, daß die Quelle auf
niedrigem Pegel ist, aus, wenn die Versorgungsspannung Vcc
unter die Untergrenze der empfohlenen Betriebsspannung
absinkt (im folgenden als bewertete Spannung bezeichnet).
Eine Oszillatorschaltung 22 ist mit Invertern IV&sub1;&sub3;, IV&sub1;&sub4;,
IV&sub1;&sub5; und einem NOR-Gatter OG&sub1; versehen und gibt ein
Oszillationssignal VOSC mit vorgegebener Frequenz aus, wenn das
Versorgungsspannungsdetektorsignal Vpd auf einem hohen
Pegel ist. Eine CBR-Signalgeneratorschaltung 23 ist mit einem
Verzögerungselement D1 versehen und ihr wird das
Oszillationssignal VOSC eingegeben, um ein erstes Triggersignal VC
ohne verzögerung und ein zweites Triggersignal VR mit einer
Verzögerung vorgegebener Länge nach dem ersten
Triggersignal VC auszugeben. Das zweite Triggersignal VR wird einem
NOR-Gatter OG&sub2; zusammen mit einem Reihenadreßtastsignal
eingegeben, während das erste Triggersignal VC
einem NOR-Gatter OG&sub3; zusammen mit einem
Spaltenadreßtastsignal eingegeben wird. Ausgaben der NOR-Gatter OG&sub2;
und OG&sub3; werden der Detektorschaltung 11 eingegeben, die ein
Signal φCBR ausgibt. Die Struktur der Detektorschaltung 11
ist in Fig. 2 dargestellt.
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Der Betrieb des Ausführungsbeispiels wird im folgenden
erläutert. Die MOS-Transistoren T&sub1; - Tn der
Spannungsdetektorschaltung 21 mit Eingabe der Versorgungsspannung Vcc
sind in Diodenverbindung, wobei die Anzahl der Stufen so
ausgewählt ist, daß, wenn die Versorgungsspannung Vcc
innerhalb des Gewichtungsbetriebsspannungsbereichs ist (d.h.
5,5 - 3,5 V), ein Ausgangsknoten N2 des Inverters IV&sub1;&sub1; mit
dem Eingang eines Ausgangsknotens N1 auf einen niedrigen
Pegel kommt, und wenn die Spannung Vcc niedriger ist als
die untere Grenze des empfohlenen
Betriebsspannungsbereichs, der Ausgangsknoten IV&sub1;&sub1; auf einen hohen Pegel
kommt.
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Wenn die Versorgungsspannung Vcc innerhalb der bewerteten
Betriebsspannung oder dem Pegel der Versorgungsspannung
ist, ist das Detektorsignal Vpd hoch, was ein inaktiver
Pegel ist, und der Pegel an einem Knoten N7, der der Ausgang
(VOSC) des NOR-Gatters OG&sub1; ist, mit dem
Spannungsdetektorsignal Vpd als Gattereingang wird niedrig. Da der Pegel an
den Knoten N9 und N10 synchron mit dem
Reihenadreßtastsignal und dem Spaltenadreßtastsignal , die
von außen eingegeben werden, variiert, wird der normale
Zugriffsvorgang möglich.
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Wenn die Sourcespannung Vcc unter die Untergrenze der
empfohlenen Betriebsspannung sinkt, erreicht das
Versorgungsspannungsdetektorsignal Vpd einen niedrigen oder
aktiven Pegel und das Oszillatorsignal VOSC des Ausgangsknotens
N5 des Ringoszillators, der die Inverter IV&sub1;&sub2; - IV&sub1;&sub5;
umfaßt, wird am Ausgangsknoten N7 des NOR-Gatters OG&sub1;
ausgegeben. Am Knoten N8 wird das zweite Triggersignal VR mit
derselben Phase, aber etwas verzögert, zum Oszillatorsignal
VOSC durch das Verzögerungselement D1 ausgegeben. Die
Detektorschaltung 11 wird in einem Zustand gehalten, der
identisch zu dem Zustand ist, wenn die Gattereingabe der
NOR-Gatter OG&sub2; und OG&sub3; im CBR-Auffrischzyklus ist, oder
wenn das Reihenadreßtastsignal aktiviert ist, nach
dem Spaltenadreßtastsignal aktiviert ist. Mit
anderen Worten werden der Detektorschaltung 11 über die
Gatterschaltungen OG&sub2; und OG&sub3; Signale eingegeben, die
identisch zu dem Reihenadreßtastsignal und dem
Spaltenadreßtastsignal während des
-Auffrischzyklus sind. Die Detektorschaltung 11 beurteilt den Pegel
und die Zeitsteuerung dieser Signale und gibt das
Auffrischsteuersignal φCBR
zur Durchführung des
CBR-Auffrischvorganges aus.
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Eine Auffrischsteuerschaltung gemäß dem zweiten
Ausführungsbeispiel ist in Fig. 5 dargestellt. Gemäß dem zweiten
Ausführungsbeispiel umfaßt der CBR-Signalgenerator 23'
einen Inverter IV&sub1;&sub6; und ein Verzögerungselement D1, und die
Gatterschaltungen OG&sub2; und OG&sub3; sind durch NAND-Gatter AG&sub4;
und AG&sub5; ersetzt. Der Betrieb ist im wesentlichen der
gleiche wie beim ersten Ausführungsbeispiel
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Eine Auffrischsteuerschaltung gemäß dem dritten
Ausführungsbeispiel ist in Fig. 6 dargestellt. Gemäß diesem
Ausführungsbeispiel umfaßt die Ringoszillatorschaltung 22' ein
NOR-Gatter OG1' und Inverter IV&sub1;&sub4; und IV&sub1;&sub5;, wobei das NOR-
Gatter OG1' in die Schleife des Ringoszillators eingefügt
ist. Der CBR-Signalgenerator 23' umfaßt einen Inverter IV&sub1;&sub6;
und ein Verzögerungselement D1.
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Eine Auffrischsteuerschaltung gemäß einem vierten
Ausführungsbeispiel ist in Fig. 7 dargestellt. Gemäß diesem
Ausführungsbeispiel ist die Ringoszillatorschaltung 22' im
Aufbau identisch zum dritten Ausführungsbeispiel, während
der CBR-Signalgenerator 3 ein Verzögerungselement D1 allein
aufweist und die NAND-Gatter AG&sub4; und AG&sub5; eingesetzt werden.
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Der Betrieb dieser dritten und vierten Ausführungsbeispiele
ist derselbe wie beim ersten Ausführungsbeispiel
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Wie vorstehend beschrieben wurde, ist die Erfindung so
aufgebaut, daß, wenn die Versorgungsspannung unter die
Untergrenze der empfohlenen Betriebsspannung fällt, Signale
erzeugt werden, die identisch sind zu dem
Reihenadreßtastsignal und dem Spaltenadreßtastsignal im
CBR-Auffrischzyklus, und sie werden der Detektorschaltung 7
zugeführt, um dadurch automatisch auf einen Auffrischmodus
umzuschalten, wann immer die Spannung unter die Untergrenze
der empfohlenen Betriebsspannung fällt. Dies verhindert
nicht nur Datenverlust, sondern spart Leistungsverbrauch
während des Auffrischvorgangs, weil die Spannung auf einem
niedrigen Pegel gehalten werden kann.