DE19903629B4 - Integrierte Halbleiterschaltungsvorrichtung - Google Patents

Integrierte Halbleiterschaltungsvorrichtung Download PDF

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Abstract

Integrierte Halbleiterschaltungsvorrichtung mit
einem Speicherzellenfeld (13), das eine Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen enthält,
einem ersten internen Stromversorgungsmittel (11) zum Empfangen einer externen Stromversorgungsspannung (Ext.Vcc) und zum Erzeugen einer ersten internen Stromversorgungsspannung (Vcc1), die niedriger ist als die externe Stromversorgungsspannung (Ext.Vcc),
einem Leseverstärker (25), der die erste interne Stromversorgungsspannung (Vcc1) zum Arbeiten empfängt, zum Verstärken eines von einer Speicherzelle in dem Speicherzellenfeld (13) ausgelesenen Datensignales,
einem zweiten internen Stromversorgungsmittel (12) zum Empfangen der externen Stromversorgungsspannung (Ext.Vcc) und zum Erzeugen einer zweiten internen Stromversorgungsspannung (Vcc2), die niedriger ist als die externe Stromversorgungsspannung (Ext.Vcc), und
einem Schreibtreiber (23), der die zweite interne Stromversorgungsspannung (Vcc2) zum Arbeiten empfängt, zum Schreiben eines Datensignales in eine Speicherzelle (32) in dem Speicherzellenfeld (13).

Description

  • Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltungsvorrichtung.
  • Speziell betrifft sie einen eingebetteten DRAM (Dynamischer Direktzugriffsspeicher) mit einer extrem großen internen Busbreite.
  • Da die Mikrominiaturisierung der Halbleiterspeichervorrichtungen in den letzten Jahren weiter voranschreitet, werden die Untersuchung und Entwicklung einer System-LSI mit einem DRAM und einer Logikschaltung, die beide auf einem Chip sind, nun intensiv verwirklicht. Ein Merkmal eines solchen Chips mit einem DRAM und einer Logik ist, daß die Datenübertragungsrate zwischen dem DRAM und der Logikschaltung deutlich verbessert werden kann, da eine sehr viel größere interne Busbreite zwischen dem DRAM und der Logikschaltung unter Verwendung einer Verbindungsschicht auf dem Chip verwirklicht werden kann, verglichen mit dem Fall, bei dem ein DRAM-Chip und ein Logikchip auf einer Leiterplatte montiert sind. Hier bedeutet eine große interne Busbreite, daß viele Daten zur gleichen Zeit bezüglich dem Speicherzellenfeld in dem DRAM geschrieben oder gelesen werden können. Von der strukturellen Sichtweise des Speicherzellenfeldes können genauer viele globale Eingabe-/Ausgabeleitungen, die in dem Speicherzellenfeldbereich angeordnet sind, zum Übertragen vieler Daten zu einer Zeit über die Mehrzahl von globalen Eingabe- /Ausgabeleitungen gleichzeitig aktiviert werden.
  • Ein DRAM weist im allgemeinen eine interne Busbreite von ungefähr 32-64 Bits auf. Folglich sind ungefähr 32-64 Paare von globalen Eingabe-/Ausgabeleitungen ausgerichtet. Im Gegensatz dazu weist der DRAM eines Chips mit montiertem DRAM und mit montierter Logikschaltung eine interne Busbreite von ungefähr 128-256 Bits auf. Es wird gesagt, daß in der Zukunft die interne Busbreite bis zu ungefähr 1024-2048 Bits erhöht wird. Daher wird eine Zahl von globalen Eingabe-/Ausgabeleitungen entsprechend der erhöhten Busbreite benötigt werden.
  • Eine globale Eingabe-/Ausgabeleitung ist ein Übertragungspfad eines Lese-/Schreibdatenwertes. Im allgemeinen sind ein Schreibtreiber, eine Vorladeschaltung für die globale Eingabe-/Ausgabeleitung, ein Verstärker und ähnliches für jede globale Eingabe-/Ausgabeleitung vorgesehen.
  • Wenn die interne Busbreite klein ist, wie in einem normalen DRAM, ist der durch diese Schaltungen verbrauchte Strom gering. Wie in 27 gezeigt ist, wird eine interne Stromversorgungsspannung Vcc1 zu einem Schreibtreiber 23 und einer Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung von einer internen Stromversorgungsschaltung 101, die für andere Schaltungsanordnungen, wie zum Beispiel ein Leseverstärker 25 und eine periphere Schaltung 90, gemeinsam vorgesehen ist, angelegt. Die DRAMs in letzter Zeit enthalten im allgemeinen von dem Standpunkt der Reduzierung des Stromverbrauches und des Sicherstellens der Zuverlässigkeit eine interne Stromversorgungsschaltung (VDC: Spannungsabsenkkonverter).
  • In einer eingebetteten Speicher(DRAM)-/Logik-LSI gibt es eine Tendenz, die Dicke des Gateoxidfilmes des Transistors zum Sicherstellen einer ausreichenden Betriebsgeschwindigkeit des Transistors in dem Logikbereich zu reduzieren. Zum Verwenden eines Transistors der gleichen Größe in der Speicherzelle eines DRAM unter der Gate-Array-Struktur muß die Stromversorgung des Speicherzellenfeldes, d.h. der Spannungspegel der Stromversorgung zum Betrieb des Leseverstärkers, vom Standpunkt des Sicherstellens der Zuverlässigkeit reduziert werden.
  • Die Reduzierung des Spannungspegels der Speicherzellenfeldstromquelle ermöglicht, daß der Stromverbrauch in dem Speicherzellenfeld reduziert wird. Der Effekt des Reduzierens des Stromverbrauches in einem Speicher mit großer Kapazität ist groß.
  • Zum Zweck des effizienten Ausführens einer Datenwerteingabe/-ausgabe werden nun unter Berücksichtigung der Erhöhung der Kapazität des Speichers ein DRAM der Struktur einer hierarchischen I/O-Leitung (Eingabe-/Ausgabeleitung) und ein DRAM, der auf Multi-Bits gerichtet ist, entwickelt.
  • 28 zeigt eine Gesamtstruktur eines DRAM 500 der hierarchischen I/O-Leitungsstruktur.
  • Wie in 28 gezeigt ist, enthält der DRAM 500 vier Speicherbereiche 501 mit jeweils 16M-Bits und eine periphere Schaltung 505.
  • 29 zeigt im Detail die Struktur des Speicherbereiches 501. Wie in 29 gezeigt ist, ist der Speicherbereich 501 durch ein Leseverstärkerband 504, in dem die Leseverstärker angeordnet sind, und durch einen Nebenbereich 502 einer Wortleitung weiter in Teilblöcke 505 aufgeteilt. Jeder Teilblock 505 enthält 32K Speicherzellen, die mit 256 Wortleitungen WL und 128 Leseverstärkern verbunden sind. Genauer ist der Speicherbereich 501 von 16M-Bits in 16 Bereiche durch das Leseverstärkerband 504 und den Nebenbereich 502 aufgeteilt.
  • Eine Spaltenauswahlleitung CSL in dem Speicherbereich 501 ist durch einen Spaltendekoder 510, der an dem Ende des Speicherbereiches 501 vorgesehen ist, ausgewählt. Die Spaltenauswahlleitung CSL ist eine Signalleitung, die gemeinsam für die Speicherzellen vorgesehen ist, die die gleiche Spaltenadresse in dem Speicherbereich 501 aufweisen. Die Spaltenauswahlleitung CSL ist gemeinsam für eine Mehrzahl von Teilblöcken vorgesehen und erstreckt sich in der Spaltenrichtung.
  • 30 zeigt die I/O-Leitungsstruktur des DRAM 500. Wie in 30 gezeigt ist, enthält der DRAM 500 ein Paar von lokalen Eingabe-/Ausgabeleitungen LIO, /LIO, die für alle zwei Teilblöcke 505 vorgesehen sind. Als Reaktion auf eine Aktivierung der Spaltenauswahlleitung CSL wird der Datenwert einer ausgewählten Speicherzelle durch einen Leseverstärker derart verstärkt, daß er zu dem lokalen Eingabe-/Ausgabeleitungspaar LIO, /LIO übertragen wird. Das lokale Eingabe-/Ausgabeleitungspaar LIO, /LIO ist über ein Übertragungsgatter 520 mit einem globalen Eingabe-/Ausgabeleitungspaar GIO, /GIO verbunden. Der Datenwert wird über das globale Eingabe-/Ausgabeleitungspaar GIO, /GIO über einen Hauptverstärker und einen Schreibtreiber 530 gelesen oder geschrieben.
  • 31 zeigt im Detail eine Struktur des Übertragungsgatters 520. Das Übertragungsgatter 520 enthält Transistoren 521 und 522, die das lokale Eingabe-/Ausgabeleitungspaar LIO, /LIO und das globale Eingabe-/Ausgabeleitungspaar GIO, /GIO verbinden und ein Teilblockauswahlsignal BS an entsprechenden Gate empfangen. Die Transistoren 521 und 522 werden als Reaktion auf die Aktivierung des Bankauswahlsignales BS derart leitend gemacht, daß ein Datenwert zwischen dem lokalen Eingabe-/Ausgabeleitungspaar LIO, /LIO und dem globalen Eingabe-/Ausgabeleitungspaar GIO, /GIO übertragen wird.
  • Durch ein unabhängiges Betreiben des Speicherbereiches 501 für jede Gruppe der Teilblöcke 505 durch die hierarchische I/O-Leitungsstruktur durch die lokalen Eingabe-/Ausgabeleitungen und die Haupteingabe-/ausgabeleitungen kann ein Datenwert effizienter eingegeben/ausgegeben werden.
  • Die Struktur eines DRAM, der auf Multi-Bits gerichtet ist, wird im folgenden mit Bezug zu 32 beschrieben.
  • Ein Multi-Bit-DRAM 600 enthält einen Speicherbereich 501, der in eine Mehrzahl von Teilblöcken 505 aufgeteilt ist. Der DRAM 600 enthält weiterhin einen Spaltendekoder 510 benachbart zu dem Speicherbereich 501, einen Wortleitungstreiber 550 und einen Hauptverstärkerblock 560. Der Hauptverstärker 560 enthält eine Mehrzahl von Hauptverstärkern.
  • In dem DRAM 600 ist der Spaltendekoder 510 als nächstes zu dem Zeilendekoder 550, der an dem Ende des Speicherbereiches 501 angeordnet ist, vorgesehen. Die Spaltenauswahlleitung CSL wird durch den Spaltendekoder 510 ausgewählt. Die Spaltenauswahlleitung CSL erstreckt sich oberhalb des Leseverstärkerbandes 504, das zwischen den Teilblöcken vorgesehen ist, in einer Richtung parallel zu der Wortleitung WL. Ein Paar von Haupteingabe-/-ausgabeleitungen MIO und /MIO sind als Signalleitungen gemeinsam für Teilblöcke 505, die in der Spaltenrichtung benachbart sind, vorgesehen und sind mit entsprechenden Hauptverstärkern des Hauptverstärkerbandes 560 an dem Ende des Speicherbereiches 501 verbunden. Ein Datenwertlese-/-schreibbetrieb wird über das Haupteingabe-/-ausgabeleitungspaar MIO, /MIO über einen Hauptverstärker ausgeführt.
  • 33 zeigt im Detail die Struktur des DRAM 600. In dem Teilblock 505 enthält das Haupteingabe-/-ausgabeleitungspaar beispielsweise 128 Eingabe-/Ausgabeleitungspaare MIO1, /MIO1-MIO128, /MIO128. Entsprechend dieser Struktur ist jedes der Haupteingabe-/-ausgabeleitungspaare MIO1, /MIO1-MIO128, /MIO128 für jeweils vier Paare von Bitleitungen BL und /BL in dem Teilblock 505 vorgesehen. Jedes Bitleitungspaar BL, /BL ist in dem Leseverstärkerband 504 entsprechend mit Leseverstärkern SA1- SA512 verbunden. Die Leseverstärker SA1–SA512 verstärken den in der Speicherzelle gespeicherten Datenwert, der über das Bitleitungspaar BL, /BL übertragen wird, und sind mit den Haupteingabe-/-ausgabeleitungspaaren MIO1, /MIO1-MIO128, /MIO128 über Übertragungsgatterpaare N1-N512 verbunden. Die Übertragungsgatter N1-N512 enthalten einen N-Transistor, dessen Gate mit der Spaltenauswahlleitung CSL verbunden ist, um einen Leseverstärker mit einem Haupteingabe-/-ausgabeleitungspaar zu verbinden.
  • Als Reaktion auf die Aktivierung der Spaltenauswahlleitung CSL werden die 128 Paare der Übertragungsgatter leitend gemacht, wodurch 128 Bits der Daten durch einen Spaltenauswahlbetrieb über die Haupteingabe-/-ausgabeleitungspaare MIO1, /MIO1-MIO128, /MIO128 eingegeben/ausgegeben werden können.
  • Somit kann verglichen mit einem der Anmelderin bekannten DRAM die Zahl der bearbeiteten Daten pro einen Spaltenauswahlbetrieb in einem Multi-Bit-DRAM 600 erhöht werden.
  • Wenn eine große Zahl von globalen Eingabe-/Ausgabeleitungen vorhanden sind, wie in dem Fall des LSI-Chips mit eingebettetem DRAM und eingebetteter Logik, ist der durch den Schreibtreiber 23 und die Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung verbrauchte Strom speziell erhöht. Dies ist deshalb, da der Strom in dem Lade-/Entladebetrieb der globalen Eingabe-/Ausgabeleitung in dem Schreibtreiber 23 und in dem Vorladebetrieb der globalen Eingabe-/Ausgabeleitung in der Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung verbraucht wird. Wenn eine interne Stromversorgungsschaltung, die gemeinsam für die anderen Schaltungen ist, wie zum Beispiel der Leseverstärker 25 und die periphere Schaltung 90, für den Schreibtreiber 23 und die Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung verwendet wird, wie in 20 und 21 gezeigt ist, wird daher die interne Stromversorgungsspannung durch den großen Strom, der in dem Betrieb des Schreibtreibers 23 und der Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung verbraucht wird, derart reduziert, daß ein Schwingen induziert wird. Dies wird der Grund eines fehlerhaften Betriebes der anderen Schaltungen.
  • Wie oben erwähnt wurde, muß der Spannungspegel der Stromversorgung für das Speicherzellenfeld speziell in den oben beschriebenen eingebetteten DRAM reduziert werden. Wenn der Spannungspegel der Stromversorgung für den Schreibtreiber, der extern angelegte Daten schreibt, gleich zu dem Stromversorgungsspannungspegel, der die peripheren Schaltungen, wie zum Beispiel eine Logikschaltung und ähnliches, treibt, gesetzt wird, wie in dem der Anmelderin bekannten Fall, wird die folgende Schwierigkeit verursacht.
  • Der Pegel der Stromversorgungsspannung eines Schreibtreibers entspricht dem Amplitudenpegel einer I/O-Leitung. Ein großer Amplitudenpegel einer I/O-Leitung bedeutet, daß die zum Ausgleichbetrieb einer I/O-Leitung, der vor einem Datenschreib-/-lesebetrieb ausgeführt wird, benötigte Zeit, länger wird. Speziell für einen Datenauslesebetrieb, der einem Datenschreibbetrieb folgt, ist die Betriebsgeschwindigkeit durch die Zeit des Ausgleichsbetriebes in der Größe bestimmt. Diese Schwierigkeit wird ein Flaschenhals beim Erhöhen der Betriebsgeschwindigkeit des DRAM.
  • Bei dem oben beschriebenen eingebetteten DRAM ist die Zahl der Daten, die zu einer Zeit bearbeitet werden können, d.h. die Zahl der I/O-Leitungen, die aktiv sind, sehr groß, da der Datenbus eine große Breite aufweist. Der Amplitudenpegel einer I/O-Leitung beeinflußt stark den Stromverbrauch des gesamten DRAM.
  • Wenn der Spannungspegel der Speicherzellenfeldstromversorgung reduziert wird, wird es schwierig, das Übertragungsgatter, das bei der Anwendung des hierarchischen I/O-Leitungssystems in einem DRAM verwendet wird, nur durch den N-Transistor zu bilden, wie in 31 gezeigt ist. Entsprechend der Reduzierung des Spannungspegels der Leseverstärkerstromversorgung wird der Spannungspegel entsprechend einem H-Pegel des Datenwerts niedriger. Ein ausreichender Spannungspegel kann aufgrund des Abfalles der Schwellenspannung des N-Transistors bei einem Schreiben eines Datenwertes eines H-Pegels mit einem Übertragungsgatter, das nur durch einen N-Transistor gebildet ist, nicht erzielt werden.
  • In der US 5,694,364 ist eine integrierte Halbleiterspeichervorrichtung beschrieben, bei der aus einer externen Versorgungsspannung zwei interne Versorgungsspannungen erzeugt werden. Eine dieser Versorgungsspannungen wird an ein Speicherzellenfeld und die dazugehörigen Schaltungen (Leseverstärkerband, Eingabe/Ausgabeschaltung) angelegt, die andere wird an periphere Schaltungen wie z.B. einen Adresspuffer, einen Zeilendecoder, einen Spaltendecoder, einen Eingangspuffer und einen Ausgangspuffer angelegt. Das Speicherzellenfeld einschließlich des Leseverstärkerbands und der Eingabe/Ausgabeschaltung wird somit zur Verringerung des Leistungsverbrauchs mit einer kleineren Spannung versorgt, während der Rest der Schaltungsanordnung zum Erzielen eines schnellen Betriebs mit einer höheren Spannung versorgt wird.
  • Es ist Aufgabe der vorliegenden Erfindung, eine integrierte Halbleiterschaltungsvorrichtung vorzusehen, bei der eine andere Schaltung, wie zum Beispiel ein Leseverstärker oder eine periphere Schaltung, nicht durch einen Betrieb eines Schreibtreibers oder einer Vorladeschaltung der globalen Eingabe-/Ausgabeleitung beeinflußt wird.
  • Weiterhin soll eine einen Worttreiber und ein Übertragungsgatter enthaltende integrierte Halbleiterschaltungsvorrichtung vorgesehen werden, die verschiedene Schwierigkeiten, die durch Reduzieren des Spannungspegels der Speicherzellenfeldstromversorgung, d.h. der Leseverstärkerstromversorgung, erzeugt sind, lösen kann.
  • Die Aufgabe wird durch die integrierte Halbleiterschaltungsvorrichtung des Anspruches 1 gelöst.
  • Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Entsprechend einem Aspekt der vorliegenden Erfindung enthält eine integrierte Halbleiterschaltungsvorrichtung ein Speicherzellenfeld, eine erste interne Stromversorgungsschaltung, einen Leseverstärker, eine zweite interne Stromversorgungsschaltung und einen Schreibtreiber. Das Speicherzellenfeld enthält eine Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen. Die erste interne Stromversorgungsschaltung empfängt eine externe Stromversorgungsspannung zum Erzeugen einer ersten internen Stromversorgungsspannung, die niedriger ist als die externe Stromversorgungsspannung. Der Leseverstärker zum Verstärken eines von einer Speicherzelle in dem Speicherzellenfeld ausgelesenen Datensignales empfängt die erste Stromversorgungsspannung zum Arbeiten. Die zweite interne Stromversorgungsschaltung empfängt die externe Stromversorgungsspannung zum Erzeugen einer zweiten internen Stromversorgungsspannung, die niedriger ist als die externe Stromversorgungsspannung. Der Schreibtreiber zum Schreiben eines Datensignales in eine Speicherzelle in dem Speicherzellenfeld empfängt die zweite interne Stromversorgungsspannung zum Arbeiten.
  • Entsprechend der integrierten Halbleiterschaltungsvorrichtung des vorliegenden Aspektes arbeitet der Leseverstärker als Reaktion auf die erste interne Stromversorgungsspannung von der ersten internen Stromversorgungsschaltung und arbeitet der Schreibtreiber als Reaktion auf die zweite interne Stromversorgungsspannung von der zweiten internen Stromversorgungsschaltung. Daher wird der Leseverstärker keinen Effekt eines durch den verbrauchten Strom des Schreibtreibers induzierten Rauschens der Stromversorgungsleitung empfangen.
  • Bevorzugt enthält die obige integrierte Halbleiterschaltungsvorrichtung eine dritte Stromversorgungsschaltung, einen Adressenpuffer, einen Zeilendekoder und einen Spaltendekoder. Die dritte interne Stromversorgungsschaltung empfängt die externe Stromversorgungsspannung zum Erzeugen einer dritten internen Stromversorgungsspannung, die niedriger ist als die externe Stromversorgungsspannung. Der Adressenpuffer zum Erzeugen einer Zeilenadresse und einer Spaltenadresse als Reaktion auf ein externes Adressensignal empfängt die dritte interne Stromversorgungsspannung zum Arbeiten. Der Zeilendekoder antwortet auf ein Adressensignal von dem Adressenpuffer zum Auswählen einer Zeile in dem Speicherzellenfeld. Der Spaltendekoder ant wortet auf ein Spaltenadressensignal von dem Adressenpuffer zum Auswählen einer Spalte in dem Speicherzellenfeld.
  • Entsprechend der obigen integrierten Halbleiterschaltungsvorrichtung arbeiten der Leseverstärker, der Schreibtreiber und der Adressenpuffer durch Empfangen der ersten internen Stromversorgungsspannung von der ersten internen Stromversorgungsschaltung, der zweiten internen Stromversorgungsspannung von der zweiten internen Stromversorgungsschaltung bzw. der dritten internen Stromversorgungsspannung von der dritten internen Stromversorgungsschaltung. Daher wird der Adressenpuffer nicht durch ein durch den verbrauchten Strom des Schreibtreibers induziertes Rauschen der Stromversorgungsleitung beeinflußt. Ebenfalls kann die dritte interne Stromversorgungsspannung auf einen Wert eingestellt werden, der von denen der ersten und zweiten internen Stromversorgungsspannung verschieden ist, um die Betriebsgeschwindigkeit des Adressenpuffers zu verbessern.
  • Bevorzugt enthält die obige integrierte Halbleiterschaltungsvorrichtung eine Mehrzahl von Wortleitungen, die in Zeilen angeordnet sind, eine Mehrzahl von Bitleitungspaaren, die in Spalten angeordnet sind, ein lokales Eingabe-/Ausgabeleitungspaar, eine Mehrzahl von Spaltenauswahlgattern, ein globales Eingabe-/Ausgabeleitungspaar, ein Übertragungsgatter und eine Vorladeschaltung. Die Mehrzahl der Spaltenauswahlgatter sind entsprechend der Mehrzahl von Bitleitungspaaren vorgesehen. Jedes Spaltenauswahlgatter ist zwischen einem entsprechenden Bitleitungspaar und dem lokalen Eingabe-/Ausgabeleitungspaar vorgesehen. Das Übertragungsgatter ist zwischen dem lokalen Eingabe-/Ausgabeleitungspaar und dem globalen Eingabe-/Ausgabeleitungspaar verbunden. Die Vorladeschaltung zum Vorladen des globalen Eingabe-/Ausgabeleitungspaares empfängt die zweite interne Stromversorgungsspannung.
  • Bei der obigen integrierten Halbleiterschaltungsvorrichtung arbeitet der Leseverstärker durch Empfangen der ersten internen Stromversorgungsspannung der ersten internen Stromversorgungsschaltung und arbeiten der Schreibtreiber und die Vorladeschaltung durch Empfangen der zweiten internen Stromversorgungsspannung von der zweiten internen Stromversorgungsschaltung. Daher wird der Leseverstärker nicht durch ein durch den verbrauchten Strom der Vorladeschaltung induziertes Rauschen der Stromversorgungsleitung beeinflußt.
  • Bevorzugt enthält die obige integrierte Halbleiterschaltungsvorrichtung eine Mehrzahl von Wortleitungen, die in Zeilen angeordnet sind, eine Mehrzahl von Bitleitungspaaren, die in Spalten angeordnet sind, eine Eingabe-/Ausgabeleitungspaar, eine Mehrzahl von Spaltenauswahlgattern und eine Vorladeschaltung. Die Mehrzahl von Spaltenauswahlgattern sind entsprechend der Mehrzahl von Bitleitungspaaren vorgesehen. Jedes Spaltenauswahlgatter ist zwischen einem entsprechenden Bitleitungspaar und dem Eingabe-/Ausgabeleitungspaar verbunden. Die Vorladeschaltung zum Vorladen des Eingabe-/Ausgabeleitungspaares empfängt die zweite interne Stromversorgungsspannung zum Arbeiten.
  • In der obigen integrierten Halbleiterschaltungsvorrichtung arbeitet der Leseverstärker durch die erste interne Stromversorgungsspannung der ersten internen Stromversorgungsschaltung und arbeiten der Schreibtreiber und die Vorladeschaltung durch die zweite interne Stromversorgungsspannung der zweiten internen Stromversorgungsschaltung. Daher wird der Leseverstärker nicht durch ein durch den verbrauchten Strom der Vorladeschaltung induziertes Rauschen der Stromversorgungsleitung beeinflußt.
  • Bevorzugt enthält die obige integrierte Halbleiterschaltungsvorrichtung eine dritte interne Stromversorgungsschaltung, einen Adressenpuffer, einen Zeilendekoder und einen Spaltendekoder. Die dritte interne Stromversorgungsschaltung empfängt die externe Stromversorgungsspannung zum Erzeugen einer dritten internen Stromversorgungsspannung, die niedriger ist als die externe Stromversorgungsspannung. Der Adressenpuffer zum Erzeugen eines Zeilenadressensignales und eine Spaltenadressensignales als Reaktion auf ein externes Adressensignal empfängt die dritte interne Stromversorgungsspannung zum Arbeiten. Der Zeilendekoder reagiert auf ein Zeilenadressensignal von dem Adressenpuffer derart, daß eine Zeile in dem Speicherzellenfeld ausgewählt wird. Der Spaltendekoder reagiert auf ein Spaltenadressensignal von dem Adressenpuffer derart, daß eine Spalte in dem Speicherzellenfeld ausgewählt wird.
  • In der obigen integrierten Halbleiterschaltungsvorrichtung arbeitet der Leseverstärker durch Empfangen der ersten internen Stromversorgungsspannung von der ersten internen Stromversorgungsschaltung, arbeiten der Schreibtreiber und die Vorladeschaltung durch Empfangen der zweiten internen Stromversorgungsspannung von der zweiten internen Stromversorgungsschaltung und arbeitet der Adressenpuffer durch Empfangen der dritten internen Stromversorgungsspannung von der dritten internen Stromversorgungsschaltung. Daher wird der Adressenpuffer nicht durch ein durch den verbrauchten Strom des Schreibtreibers und der Vorladeschaltung induziertes Rauschen der Stromversorgungsleitung beeinflußt. Ebenfalls kann die dritte interne Stromversorgungsspannung derart auf einen Pegel, der von den Pegeln der ersten und der zweiten internen Stromversorgungsspannung verschieden ist, eingestellt werden, daß die Betriebsgeschwindigkeit des Adressenpuffers verbessert wird.
  • Bevorzugt enthält die obige integrierte Halbleiterschaltungsvorrichtung einen Adressenpuffer, einen Zeilendekoder und einen Spaltendekoder. Der Adressenpuffer arbeitet entsprechend dem externen Stromversorgungssignal zum Erzeugen eines Zeilenadressensignales und eines Spaltenadressensignales als Reaktion auf ein externes Adressensignal. Der Zeilendekoder reagiert auf ein Zeilenadressensignal von dem Adressenpuffer derart, daß eine Zeile in dem Speicherzellenfeld ausgewählt wird. Der Spaltendekoder reagiert auf ein Spaltenadressensignal von dem Adressenpuffer derart, daß eine Spalte in dem Speicherzellenfeld ausgewählt wird.
  • In der obigen integrierten Halbleiterschaltungsvorrichtung arbeitet der Leseverstärker durch Empfangen der ersten internen Stromversorgungsspannung von der ersten internen Stromversorgungsschaltung, arbeiten der Schreibtreiber und die Vorladeschaltung durch Empfangen der zweiten internen Stromversorgungsspannung von der zweiten internen Stromversorgungsschaltung und arbeitet der Adressenpuffer durch Empfangen der externen Stromversorgungsspannung. Daher wird der Adressenpuffer nicht durch ein durch den verbrauchten Strom des Schreibtreibers und der Vorladeschaltung erzeugtes Rauschen der Stromversorgungsleitung beeinflußt.
  • Entsprechend einem anderen Aspekt der vorliegenden Erfindung enthält eine integrierte Halbleiterschaltungsvorrichtung ein Speicherzellenfeld, einen ersten und einen zweiten Anschluß, einen Leseverstärker und einen Schreibtreiber. Das Speicherzellenfeld enthält eine Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen. Der Leseverstärker ist mit dem ersten Anschluß zum Empfangen einer Spannung davon zum Arbeiten derart verbunden, daß ein von einer Speicherzelle in dem Speicherzellenfeld ausgelesenes Datensignal verstärkt wird. Der Schreibtreiber ist mit dem zweiten Anschluß zum Empfangen einer Spannung davon zum Arbeiten derart verbunden, daß ein Datensignal in eine Speicherzelle in dem Speicherzellenfeld geschrieben wird.
  • Bei der obigen integrierten Halbleiterschaltungsvorrichtung empfängt der Leseverstärker die Spannung von dem ersten Anschluß zum Arbeiten und empfängt der Schreibtreiber die Spannung von dem zweiten Anschluß zum Arbeiten. Daher wird der Adressenpuffer nicht durch ein durch den verbrauchten Strom des Schreibtreibers erzeugtes Rauschen der Stromversorgungsleitung beeinflußt.
  • Bevorzugt enthält die obige integrierte Halbleiterschaltungsvorrichtung weiterhin einen dritten Anschluß, einen Adressenpuffer, einen Zeilendekoder und einen Spaltendekoder. Der Adressenpuffer empfängt die Spannung von dem dritten Anschluß zum Arbeiten derart, daß ein Zeilenadressensignal und ein Spaltenadressensignal als Reaktion auf ein internes Adressensignal erzeugt werden. Der Zeilendekoder reagiert auf ein Zeilenadressensignal von dem Adressenpuffer derart, daß er eine Zeile in dem Speicherzellenfeld ausgewählt wird. Der Spaltendekoder reagiert auf ein Spaltenadressensignal von dem Adressenpuffer derart, daß eine Spalte in dem Speicherzellenfeld ausgewählt wird.
  • In der obigen integrierten Halbleiterschaltungsvorrichtung empfängt der Leseverstärker die Spannung von dem ersten Anschluß zum Arbeiten, empfängt der Schreibtreiber die Spannung von dem zweiten Anschluß zum Arbeiten und empfängt der Adressenpuffer die Spannung von dem dritten Anschluß zum Arbeiten. Daher wird der Adressenpuffer nicht durch ein durch den verbrauchten Strom des Schreibtreibers induziertes Rauschen der Stromversorgungsleitung beeinflußt.
  • Bevorzugt enthält die obige integrierte Halbleiterschaltungsvorrichtung weiterhin eine Mehrzahl von in Zeilen angeordneten Wortleitungen, eine Mehrzahl von Bitleitungspaaren, die in Spalten angeordnet sind, ein lokales Eingabe-/Ausgabeleitungspaar, eine Mehrzahl von Spaltenauswahlgattern, ein globales Eingabe-/Ausgabeleitungspaar, ein Übertragungsgatter und eine Vorladeschaltung. Die Mehrzahl von Spaltenauswahlgattern sind entsprechend der Mehrzahl von Bitleitungspaaren vorgesehen. Jedes Spaltenauswahlgatter ist zwischen einem entsprechenden Bitleitungspaar und dem lokalen Eingabe-/Ausgabeleitungspaar verbunden. Das Übertragungsgatter ist zwischen den lokalen Eingabe-/Ausgabeleitungspaar und dem globalen Eingabe-/Ausgabeleitungspaar verbunden. Die Vorladeschaltung empfängt eine Spannung von dem zweiten Anschluß zum Arbeiten derart, daß das globale Eingabe-/Ausgabeleitungspaar vorgeladen wird.
  • Bei der obigen integrierten Halbleiterschaltungsvorrichtung empfängt der Leseverstärker die Spannung von dem ersten Anschluß zum Arbeiten und empfangen der Schreibtreiber und die Vorladeschaltung die Spannung von dem zweiten Anschluß zum Arbeiten. Daher wird der Leseverstärker nicht durch ein durch den verbrauchten Strom der Vorladeschaltung induziertes Rauschen der Stromversorgungsleitung beeinflußt.
  • Bevorzugt enthält die obige integrierte Halbleiterschaltungsvorrichtung weiterhin eine Mehrzahl von Wortleitungen, die in Zeilen angeordnet sind, eine Mehrzahl von Bitleitungspaaren, die in Spalten angeordnet sind, ein Eingabe-/Ausgabeleitungspaar, eine Mehrzahl von Spaltenauswahlgattern und eine Vorladeschaltung. Die Mehrzahl von Spaltenauswahlgattern sind entsprechend der Mehrzahl von Bitleitungspaaren vorgesehen. Jedes Spaltenauswahlgatter ist zwischen einem entsprechenden Bitleitungspaar und dem Eingabe-/Ausgabeleitungspaar verbunden. Die Vorladeschaltung empfängt die Spannung von dem zweiten Anschluß zum Arbeiten derart, daß das Eingabe-/Ausgabgeleitungspaar vorgeladen wird.
  • In der obigen integrierten Halbleiterschaltungsvorrichtung empfängt der Leseverstärker die Spannung von dem ersten Anschluß zum Arbeiten und empfangen der Schreibtreiber und die Vorladeschaltung die Spannung von dem zweiten Anschluß zum Arbeiten. Daher wird der Leseverstärker durch ein durch den verbrauchten Strom der Vorladeschaltung induziertes Rauschen der Stromversorgungsleitung nicht beeinflußt.
  • Bevorzugt enthält die obige integrierte Halbleiterschaltungsvorrichtung weiterhin einen dritten Anschluß, einen Adressenpuffer, einen Zeilendekoder und einen Spaltendekoder. Der Adressenpuffer empfängt die Spannung von dem dritten Anschluß zum Arbeiten derart, daß ein Zeilenadressensignal und ein Spaltenadressensignal als Reaktion auf ein externes Adressensignal erzeugt werden. Der Zeilendekoder reagiert auf ein Zeilenadressensignal von dem Adressenpuffer derart, daß eine Zeile in dem Speicherzellenfeld ausgewählt wird. Der Spaltendekoder reagiert auf ein Spaltenadressensignal von dem Adressenpuffer derart, daß eine Spalte in dem Speicherzellenfeld ausgewählt wird.
  • In der obigen integrierten Halbleiterschaltungsvorrichtung arbeiten der Leseverstärker, der Schreibtreiber und die Vorladeschaltung und der Adressenpuffer durch Empfangen der Spannung von dem ersten Anschluß, der Spannung von dem zweiten Anschluß bzw. der Spannung von dem dritten Anschluß. Daher wird der Adressenpuffer nicht durch ein durch den verbrauchten Strom des Schreibtreibers und der Vorladeschaltung induziertes Rauschen auf der Stromversorgungsleitung beeinflußt.
  • Entsprechend einem noch anderen Aspekt der vorliegenden Erfindung enthält eine integrierte Halbleiterschaltungsvorrichtung ein Speicherzellenfeld, eine erste interne Stromversorgungsschaltung, einen Leseverstärker und einen Schreibtreiber.
  • Das Speicherzellenfeld enthält eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind. Die erste interne Stromversorgungsschaltung empfängt eine externe Stromversorgungsspannung zum Erzeugen einer ersten internen Stromversorgungsspannung, die niedriger ist als die externe Stromversorgungsspannung. Der Leseverstärker zum Verstärken eines von einer Speicherzelle in dem Speicherzellenfeld ausgelesenen Datensignales empfängt eine erste interne Stromversorgungsspannung zum Arbeiten. Der Schreibtreiber zum Einschreiben eines Datensignales in eine Speicherzelle in dem Speicherzellenfeld empfängt die erste interne Stromversorgungsspannung zum Arbeiten.
  • Entsprechend der integrierten Halbleiterschaltungsvorrichtung des vorliegenden Aspektes arbeitet der Schreibtreiber durch Empfangen der ersten internen Stromversorgungsspannung, die die Stromversorgungsspannung des Leseverstärkers ist. Daher kann die Amplitude des Datensignales zum Ermöglichen einer Reduzierung des Stromverbrauchs reduziert werden. Ebenfalls kann mittels der Reduzierung der Ausgleichszeit die Betriebsgeschwindigkeit verbessert werden.
  • Entsprechend einem noch weiteren Aspekt der vorliegenden Erfindung enthält eine integrierte Halbleiterschaltungsvorrichtung ein Speicherzellenfeld, eine erste interne Stromversorgungsschaltung, eine zweite interne Stromversorgungsschaltung, einen Leseverstärker, einen Schreibtreiber und eine Spannungsabgleichschaltung.
  • Das Speicherzellenfeld enthält eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind. Die erste interne Stromversorgungsspannung empfängt eine externe Stromversorgungsspannung zum Erzeugen einer ersten internen Stromversorgungsspannung, die niedriger ist als die externe Stromversorgungsspannung. Die zweite interne Stromversorgungsschaltung empfängt eine externe Stromversorgungsspannung zum Erzeugen einer zweiten internen Stromversorgungsspannung, die niedriger ist als die externe Stromversorgungsspannung. Der Leseverstärker empfängt die erste interne Stromversorgungsspannung von der ersten internen Stromversorgungsschaltung zum Arbeiten derart, daß ein Datensignal, das von einer Speicherzelle des Speicherzellenfeldes ausgelesen ist, verstärkt wird. Der Schreibtreiber empfängt die zweite interne Stromversorgungsspannung von der zweiten internen Stromversorgungsschaltung zum Schreiben eines Datensignales in eine Speicherzelle in einem Speicherzellenfeld. Die Spannungsabgleichschaltung macht den Pegel der zweiten internen Stromversorgungsspannung identisch zu dem Pegel der ersten internen Stromversorgungsspannung.
  • Bevorzugt enthält bei der integrierten Halbleiterschaltungsvorrichtung des vorliegenden Aspektes die Spannungsabgleichschaltung eine Stromversorgungsleitung. Die Stromversorgungsleitung verbindet einen Ausgabeknoten der ersten internen Stromversorgungsschaltung mit einem Ausgabeknoten der zweiten internen Stromversorgungsschaltung.
  • Bei der integrierten Halbleiterschaltungsvorrichtung des vorliegenden Aspektes wird die Stromversorgungsspannung an den Schreibtreiber und den Leseverstärker durch die erste und die zweite interne Stromversorgungsschaltung, die eine Stromversorgungsspannung des gleichen Pegels erzeugen, angelegt. Daher kann eine Variation der Stromversorgungsspannung reduziert werden.
  • Bevorzugt enthält bei der integrierten Halbleiterschaltungsvorrichtung die Spannungsabgleichschaltung eine Referenzspannungserzeugungsschaltung und eine Signalleitung.
  • Die Referenzspannungserzeugungsschaltung erzeugt ein Referenzspannungssignal entsprechend der ersten internen Stromversorgungsspannung. Die Signalleitung überträgt das Referenzspannungssignal zu der ersten und der zweiten internen Stromversorgungsschaltung.
  • Bei der integrierten Halbleiterschaltungsvorrichtung wird der Schreibtreiber mit einer Stromversorgungsspannung eines Pegels, der identisch zu dem der Stromversorgungsspannung des Leseverstärkers ist, durch die zweite interne Stromversorgungsspannung unabhängig von der ersten internen Stromversorgungsspannung versorgt. Daher kann eine Variation der Stromversorgungsspannung weiter reduziert werden.
  • Weiterhin enthält die integrierte Halbleiterschaltungsvorrichtung eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bitleitungspaaren, ein lokales Eingabe-/Ausgabeleitungspaar, eine Mehrzahl von Spaltenauswahlgattern, ein globales Eingabe-/Ausgabeleitungspaar und ein Übertragungsgatter. Die Mehrzahl von Wortleitungen sind in Zeilen angeordnet. Die Mehrzahl von Bitleitungspaaren sind in Spalten angeordnet. Die Spaltenauswahlgatter sind entsprechend der Mehrzahl von Bitleitungspaaren angeordnet. Jedes Spaltenauswahlgatter ist zwischen einem entsprechenden Bitleitungspaar und einem lokalen Eingabe-/Ausgabeleitungspaar verbunden. Das Übertragungsgatter enthält einen P-MOS-Transistor, der zwischen einem lokalen Eingabe-/Ausgabeleitungspaar und einem globalen Eingabe-/Ausgabeleitungspaar verbunden ist.
  • Der P-MOS-Transistor enthält eine von einem Source und einem Drain, die andere von dem Source und dem Drain, ein Gate und ein Bereich direkt unterhalb des Gates. Der eine von dem Source und dem Drain ist mit einer Leitung des lokalen Eingabe-/Ausgabeleitungspaares verbunden. Der andere von dem Source und dem Drain ist mit einer Leitung des globalen Eingabe-/Ausgabeleitungspaares verbunden. Ein Auswahlsignal, das eine Entsprechung zwischen einem lokalen Eingabe-/Ausgabeleitungspaar und einem globalen Eingabe-/Ausgabeleitungspaar verwirklicht, wird an das Gate angelegt. Die erste interne Stromversorgungsspannung wird an den Bereich direkt unterhalb des Gates angelegt.
  • Bei der integrierten Halbleiterschaltungsvorrichtung enthält das Übertragungsgatter einen P-Transistor mit einem Bereich direkt unterhalb des Gates, an den die erste interne Stromversorgungsspannung entsprechend der Stromversorgungsspannung des Leseverstärkers angelegt wird. Daher kann ein ausreichender Spannungspegel entsprechend einem Datenwert eines H-Pegels erhalten werden, sogar wenn der Pegel der Stromversorgungsspannung des Leseverstärkers reduziert ist, während eine hierarchische I/O-Leitungsstruktur verwendet wird.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aufgrund der Beschreibung von Ausführungsbeispielen anhand der Figuren. In den Figuren weisen identische oder entsprechende Komponenten die gleichen Bezugszeichen auf und ihre Beschreibung wird nicht wiederholt. Von den Figuren zeigen:
  • 1 ein Blockschaltbild einer Gesamtstruktur einer System-LSI entsprechend einem ersten Ausführungsbeispiel,
  • 2 ein Blockschaltbild, das im Detail die Struktur des Speicherzellenfeldes, des Verstärkers und des Schreibtreibers, der Vorladeschaltung der GIO-Leitung und des Leseverstärkers in 1 zeigt,
  • 3 ein Schaltbild, das eine spezifische Struktur des Leseverstärkers von 2 zeigt,
  • 4 ein Schaltbild, das eine spezifische Struktur des Schreibtreibers von 2 zeigt,
  • 5 ein Timing-Diagramm zum Beschreiben eines Betriebes der System-LSI entsprechend dem ersten Ausführungsbeispiel,
  • 6 ein Blockschaltbild, das ein Stromversorgungssystem des DRAM des ersten Ausführungsbeispieles zeigt,
  • 7 ein Schaltbild, das eine andere Struktur der Vorladeschaltung der globalen Eingabe-/Ausgabeleitung von 2 zeigt,
  • 8-15 Blockschaltbilder des Stromversorgungssystems in einem DRAM der System-LSI entsprechend dem zweiten bis neunten Ausführungsbeispiel,
  • 16 ein Blockschaltbild, das die Struktur eines Speicherzellenfeldes, eines Verstärkers, eines Schreibtreibers, einer Vorladeschaltung der I/O-Leitung und eines Leseverstärkers in einer System- LSI entsprechend einem zehnten Ausführungsbeispiel zeigt,
  • 17 u. 18 Blockschaltbilder, die ein Stromversorgungssystem in dem DRAM der System-LSI entsprechend dem zehnten bzw. dem elften Ausführungsbeispiel zeigen,
  • 19 ein Blockschaltbild, das eine Gesamtstruktur einer System-LSI entsprechend einem zwölften Ausführungsbeispiel zeigt,
  • 20 eine Struktur eines Schreibtreibers 23 in einem DRAM entsprechend einem dreizehnten Ausführungsbeispiel,
  • 21 eine Struktur eines Übertragungsgatters 34 in dem DRAM des dreizehnten Ausführungsbeispieles,
  • 22 eine Darstellung zum Beschreiben der Schwierigkeit in einem P-Transistor 113 in ein Übertragungsgatter 34,
  • 23 eine Struktur der P-Transistoren 58 und 59 in dem Schreibtreiber 23 des DRAM des dreizehnten Ausführungsbeispieles,
  • 24 ein Blockschaltbild, das das Stromversorgungssystem des DRAM des dreizehnten Ausführungsbeispieles zeigt,
  • 25 ein Blockschaltbild, das das Stromversorgungssystem des DRAM entsprechend einem vierzehnten Ausführungsbeispiel zeigt,
  • 26 ein Blockschaltbild, das das Stromversorgungssystem eines anderen Beispieles des DRAM des vierzehnten Ausführungsbeispieles zeigt,
  • 27 ein Blockschaltbild, das ein Beispiel eines Stromversorgungssystems eines herkömmlichen DRAM zeigt,
  • 28 eine Gesamtstruktur eines DRAM 500 einer hierarchischen I/O-Leitungsstruktur,
  • 29 im Detail eine Struktur eines Speicherbereiches 501 eines DRAM 500,
  • 30 eine schematische Darstellung zum Beschreiben eines Spaltenauswählens und einer Datenübertragung in einem DRAM 500,
  • 31 eine Struktur eines Übertragungsgatters 520,
  • 32 schematisch eine Struktur eines DRAM 600 des Multi-Bit-Systems und
  • 33 eine schematische Darstellung zum Beschreiben der Verbindung der I/O-Leitung und des Leseverstärkers in dem DRAM 600.
  • Erstes Ausführungsbeispiel
  • Wie in 1 gezeigt ist, enthält eine System-LSI entsprechend dem ersten Ausführungsbeispiel einen DRAM 1 und eine Logikschaltung 2. Der DRAM 1 und die Logikschaltung 2 sind auf dem gleichen Chip CH vorgesehen. Eingabe-/Ausgabedaten DQ werden dazwischen übertragen.
  • Der DRAM 1 enthält interne Stromversorgungsschaltungen 11 und 12, ein Speicherzellenfeld 13, einen Zeilenadressenauslösepuffer (/RAS-Puffer) 14, einen Spaltenadressenauslösepuffer (/CAS-Puffer) 15, einen Schreibfreigabepuffer (/WE-Puffer) 16, einen Adressenpuffer 17, einen Zeilendekoder 18, einen Wortleitungstreiber 19, einen Spaltendekoder 20, einen globalen Verstärker 21, einen Eingabe-/Ausgabepuffer 22, einen Schreibtreiber 23, eine Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung (GIO) und einen Leseverstärker 25.
  • Die interne Stromversorgungsschaltung 11 empfängt eine externe Stromversorgungsspannung Ext.Vcc (zum Beispiel 3,3 V) zum Erzeugen einer internen Stromversorgungsspannung Vcc1 (zum Beispiel 2,5 V), die niedriger ist als die externe Stromversorgungsspannung Ext.Vcc. Die interne Stromversorgungsschaltung 12 empfängt die externe Stromversorgungsspannung Ext.Vcc zum Erzeugen einer internen Stromversorgungsspannung Vcc2 (zum Beispiel 2,5 V), die niedriger ist als die externe Stromversorgungsspannung Ext.Vcc. Das Speicherzellenfeld 13 enthält eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, eine Mehrzahl von Wortleitungen (nicht gezeigt), die in Zeilen angeordnet sind, und eine Mehrzahl von Bitleitungspaaren (nicht gezeigt), die in Spalten angeordnet sind.
  • Der /RAS-Puffer 14 arbeitet mit der externen Stromversorgungsspannung Ext.Vcc zum Erzeugen eines internen Zeilenadressenauslösesignales/RAS als Reaktion auf ein externes Zeilenadressenauslösesignal Ext./RAS. Der /CRS-Puffer 15 arbeitet mit der externen Stromversorgungsspannung Ext.Vcc zum Erzeugen eines internen Spaltenadressenauslösesignales /CAS als Reaktion auf ein externes Spaltenadressenauslösesignal Ext./CAS. Der /WE-Puffer 16 arbeitet mit der externen Stromversorgungsspannung Ext.Vcc zum Erzeugen eines internen Schreibfreigabesignal /WE zum Aktivieren des Schreibtreibers 23 als Reaktion auf ein externes Schreibfreigabesignal Ext./WE. Der Adressenpuffer 17 arbeitet mit der externen Stromversorgungsspannung Ext.Vcc zum Liefern eines externen Adressensignals EAD an den Zeilendekoder 18 als ein Zeilenadressensignal RAD als Re aktion auf das interne Zeilenadressenauslösesignal /RAS und zum Liefern eines externen Adressensignals EAD an den Spaltendekoder 20 als ein Spaltenadressensignal CAD als Reaktion auf das interne Spaltenadressenauslösesignal /CAS. Der Zeilendekoder 18 wählt eine Zeile (Wortleitung) in dem Speicherzellenfeld 13 als Reaktion auf das Zeilenadressensignal RAD von dem Adressenpuffer 17 aus. Der Wortleitungstreiber 19 treibt eine ausgewählte Wortleitung bis zu dem Pegel des Potentials Vpp nach oben. Der Spaltendekoder 20 antwortet auf ein Spaltenadressensignal CAD von dem Adressenpuffer 17 derart, daß eine Spalte (Bitleitungspaar) in dem Speicherzellenfeld 13 ausgewählt wird. Der Verstärker 21 verstärkt das von einer Speicherzelle (nicht gezeigt) in dem Speicherzellenfeld 13 ausgelesene Datensignal und stellt es dem Eingabe-/Ausgabepuffer 22 zur Verfügung. Der Eingabe-/Ausgabepuffer 22 stellt das Datensignal von dem Verstärker 21 der Logikschaltung 2 zur Verfügung und stellt das Datensignal von der Logikschaltung 2 dem Schreibtreiber 23 zur Verfügung. Der Schreibtreiber 23 empfängt die interne Stromversorgungsspannung Vcc2 zum Arbeiten, um das Datensignal von dem Eingabe-/Ausgabepuffer 22 in eine Speicherzelle in dem Speicherzellenfeld 13 zu schreiben. Die GIO-Vorladeschaltung 24 empfängt die interne Stromversorgungsspannung Vcc2 zum Arbeiten, um ein globales Eingabe-/Ausgabeleitungspaar (nicht gezeigt) vorzuladen. Der Leseverstärker 25 empfängt die interne Stromversorgungsspannung Vcc1 zum Arbeiten, um ein Datensignal, das von einer Speicherzelle (nicht gezeigt) in dem Speicherzellenfeld 13 ausgelesen ist, zu verstärken.
  • 2 zeigt die Details des Speicherzellenfeldes 13, des Verstärkers 21, des Schreibtreibers 23, der GIO-Leitungs-Vorladeschaltung 24 und des Leseverstärkers 25 von 1. Wie in 2 gezeigt ist, sind n Speicherblöcke 301-30n, 2n GIO-Leitung-Vorladeschaltungen 24a1-24bn und 2n Eingabe-/Ausgabeblöcke 40a1-40bn vorgesehen. Der Speicherblock 301 enthält zwei globale Eingabe-/Ausgabeleitungspaare GIO und m Teilblöcke 311-31m. Ein globales Eingabe-/Ausgabeleitungspaar GIOa ist mit einem Eingabe-/Ausgabeblock 40a1 und einer GIO-Leitung-Vorladeschaltung 24a1 und ebenfalls mit m Teilblöcken 311-31m in dem Speicherblock 301 verbunden. Das andere globale Eingabe-/Ausgabeleitungspaar GIOb ist mit einem Eingabe-/Ausgabeblock 40b und einer GIO-Leitung-Vorladeschaltung 24b1 und mit m Teilblöcken 311-31m in dem Speicherblock 301 verbunden. Jeder der Teilblöcke 311-31m enthält eine Mehrzahl von Speicherzellen 32, die in Zeilen und Spalten angeordnet sind, eine Mehrzahl von Wortleitungen WL, die in Zeilen angeordnet sind, eine Mehrzahl von Bitleitungspaaren BL und /BL, die in Spalten angeordnet sind, eine Mehrzahl von Leseverstärkern 25a1-25bn, eine Mehrzahl von NMOS-Transistoren 33a11, 33a12-33bn1, 33bn2, zwei lokale Eingabe-/Ausgabeleitungspaare LIOa und LIOb und zwei Übertragungsgatter 34a und 34b. Die Leseverstärker 25a-25bn sind entsprechend einem Bitleitungspaar BL und /BL vorgesehen und werden durch die interne Stromversorgungsspannung Vcc1 derart betrieben, daß sie ein von der Speicherzelle 32 ausgelesenes Datensignal verstärken. Die NMOS-Transistoren 33a11, 33a12-33bn1, 33bn2 bilden Spaltenauswahlgatter und sind entsprechend den Leseverstärkern 25a1-25bn entsprechend vorgesehen.
  • Bezüglich der Bezeichnung eines globalen Eingabe- /Ausgabeleitungspaares und eines lokalen Eingabe-/Ausgabeleitungspaares werden die Bezugszeichen GIOa, GIOb ... und LIOa, LIOb ... verwendet, um generell ein Eingabe-/Ausgabeleitungspaar zu bezeichnen. Die Bezugszeichen GIO, /GIO und LIO, /LIO werden zum Darstellen eines Paares von komplementären Leitungen entsprechend verwendet.
  • Beispielhaft für die NMOS-Transistoren, die die Spaltenauswahlgatter bilden, sind die NMOS-Transistoren 33a11 und 33a12 zwischen dem Leseverstärker 25a1 und dem Paar LIOa von lokalen Eingabe-/Ausgabeleitungen verbunden, um durch ein Spaltenauswahlsignal von dem in 1 gezeigten Spaltendekoder 20 eingeschaltet/ausgeschaltet zu werden. Das Paar LIOa von lokalen Eingabe-/Ausgabeleitungen bzw. das lokale Eingabe- /Ausgabeleitungspaar LIOa ist mit dem Übertragungsgatter 34a und den NMOS-Transistoren 33a11, 33a12-33an1, 33an2 verbunden. Das lokale Eingabe-/Ausgabeleitungspaar LIOb ist mit dem Übertragungsgatter 34b und den NMOS-Transistoren 33b11, 33b12-33bn1, 33bn2 verbunden. Die Übertragungsgatter 34a und 34b sind zwischen den lokalen Eingabe-/Ausgabeleitungspaaren LIOa, LIOb und den globalen Eingabe-/Ausgabeleitungspaaren GIOa, GIOb entsprechend verbunden, um als Reaktion auf ein Teilblockauswahlsignal BS ein-/ausgeschaltet zu werden.
  • Die Teilblöcke 312-31n, die jeweils eine Struktur aufweisen, die zu der des oben beschriebenen Teilblockes 311 ähnlich ist, sind in dem Speicherblock 301 vorgesehen.
  • Die GIO-Leitungsvorladeschaltung 24a1 enthält PMOS-Transistoren 35a1 und 35a2. Der PMOS-Transistor 35a1, der durch ein Vorladesignal /PR der globalen Eingabe-/Ausgabeleitung ein-/ausgeschaltet wird, weist einen mit der internen Stromversorgungsspannung Vcc2 verbundenen Source und einen mit einer Leitung des Paares der globalen Eingabe-/Ausgabeleitungen GIOa verbundenen Drain auf. Der PMOS-Transistor 35a2, der durch das Vorladesignal /PR der globalen Eingabe-/Ausgabeleitung ein-/ausgeschaltet wird, weist einen mit der internen Stromversorgungsspannung Vcc2 verbundenen Source und einen mit der anderen Leitung des Paares der Eingabe-/Ausgabeleitungen GIOa verbundenen Drain auf.
  • Eine Vorladeschaltung 24b1 der globalen Eingabe-/Ausgabeleitung mit einer Struktur, die ähnlich zu der oben beschriebenen Vorladeschaltung 24a1 der globalen Eingabe-/Ausgabeleitung ist, ist entsprechend dem globalen Eingabe-/Ausgabeleitungspaar GIOb vorgesehen.
  • Der Eingabe-/Ausgabeblock 40a1 enthält einen Verstärker 21a und einen Schreibtreiber 23a. Der Verstärker 21a arbeitet mit bzw. durch die externe Stromversorgungsspannung Ext.Vcc und ist zwi schen dem globalen Eingabe-/Ausgabeleitungspaar GIOa und dem Eingabe-/Ausgabepuffer 22 zum Verstärken eines Datensignales von der globalen Eingabe-/Ausgabeleitung GIOa verbunden. Der Schreibtreiber 23a arbeitet mit der internen Stromversorgungsspannung Vcc2 und ist zwischen dem Eingabe-/Ausgabepuffer 22 und dem globalen Eingabe-/Ausgabeleitungspaar GIOa verbunden. Der Schreibtreiber 23a verstärkt das Datensignal von dem Eingabe-/Ausgabepuffer 22 und überträgt das verstärkte Signal zu dem globalen Eingabe-/Ausgabeleitungspaar GIOa.
  • Ein Eingabe-/Ausgabeblock 40b1 mit einer ähnlichen Struktur zu der des oben beschriebenen Eingabe-/Ausgabeblocks 40a1 ist entsprechend dem globalen Eingabe-/Ausgabeleitungspaar GIOb vorgesehen. Ebenfalls sind GIO-Leitungs-Vorladeschaltungen 24a2, 24b2-24an, 24bn und Eingabe-/Ausgabeblöcke 40a2, 40b2-40an, 40bn, die entsprechend ähnlich zu den oben beschriebenen Vorladeschaltungen 24a1, 24b1 der globalen Eingabe-/Ausgabeleitung und den Eingabe-/Ausgabeblöcken 40a1, 40b1 sind, sind entsprechend den Speicherblöcken 302-30n vorgesehen.
  • 3 ist ein Schaltbild, das eine spezifische Struktur der Leseverstärker 25a1-25bn von 2 zeigt. Wie in 3 gezeigt ist, enthalten die Leseverstärker 25a1-25bn kreuzgekoppelte PMOS-Transistoren PT2 und PT3 zum Treiben der Bitleitung des höheren Potentials von einem entsprechenden Bitleitungspaar BL, /BL auf einen Stromversorgungspotentialpegel (Vcc1), kreuzgekoppelte NMOS-Transistoren NT2 und NT3 zum Treiben der Bitleitung des niedrigeren Potentials des entsprechenden Bitleitungspaares auf einen Massepotentialpegel (GND), einen PMOS-Transistor PT1, der als Reaktion auf ein Leseverstärkeraktivierungssignal /SE derart leitend wird, daß die kreuzgekoppelten PMOS-Transistoren PT2 und PT3 aktiviert werden, und einen NMOS-Transistor NT1, der als Reaktion auf ein Leseverstärkeraktivierungssignal SE derart leitend wird, daß die kreuzgekoppelten NMOS-Transistoren NT2 und NT3 aktiviert werden.
  • Ein ähnlicher Leseverstärker, der PMOS-Transistoren PT2a und PT3a und NMOS-Transistoren NT2a, NT3a aufweist, ist entsprechend für ein Paar von Bitleitungen BLa und /BLa gebildet.
  • 4 ist ein Schaltbild, das eine spezifische Struktur der Schreibtreiber 23a und 23b von 2 zeigt. Wie in 4 gezeigt ist, enthalten die Schreibtreiber 23a und 23b Inverter 50, 51, 111 und 112, AND-Gatter 52 und 53, NMOS-Transistoren 54 und 55 und PMOS-Transistoren 58 und 59. Der Inverter 50 invertiert das Schreibfreigabesignal /WE und gibt eine invertierte Version davon aus. Der Inverter 51 invertiert den Wert des Datensignales DATA und gibt eine invertierte Version davon aus. Das AND-Gatter 52 empfängt die Signalausgabe von dem Inverter 50 und das Datensignal DATA zum Ausgeben des logischen Produktes davon. Das AND-Gatter 53 empfängt die Ausgabesignale der Inverter 50 und 51 zum Ausgeben eines logischen Produktes davon. Der NMOS-Transistor 54, der durch ein Ausgabesignal von dem AND-Gatter 52 ein-/ausgeschaltet wird, weist einen mit Masse verbundenen Source und einen mit einer der Paare GIOa, GIOb der globalen Eingabe-/Ausgabeleitung und dem PMOS-Transistor 58 verbundenen Drain auf. Der NMOS-Transistor 55, der durch ein Ausgabesignal von dem AND-Gatter 53 ein-/ausgeschaltet wird, weist einen mit Masse verbundenen Source und einen mit der anderen der Paare GIOa, GIOb der globalen Eingabe-/Ausgabeleitung und dem PMOS-Transistor 59 verbundenen Drain auf. Der Inverter 111 invertiert eine Signalausgabe von dem AND-Gatter 53 und stellt eine invertierte Version davon zur Verfügung. Der Inverter 112 invertiert eine Signalausgabe von dem AND-Gatter 52 und stellt eine invertierte Version zur Verfügung. Der PMOS-Transistor 58, der durch ein Ausgabesignal von dem Inverter 111 ein-/ausgeschaltet wird, weist einen mit der internen Stromversorgungsspannung Vcc2 verbundenen Source und einen Drain auf, der mit einer von den Paaren GIOa, GIOb der globalen Eingaben-/Ausgabeleitung, mit der der NMOS-Transistor 54 verbunden ist, verbunden ist. Der PMOS-Transistor 59, der durch ein Ausgabesignal von dem Inverter 112 ein-/ausgeschaltet wird, weist einen mit der internen Stromver sorgungsspannung Vcc2 verbundenen Source und einen Drain auf, der mit einer von den Paaren GIOa, GIOb der globalen Eingabe-/Ausgabeleitung, mit der der NMOS-Transistor 55 verbunden ist, verbunden ist.
  • Der Betrieb der Schreibtreiber 23a und 23b der obigen Struktur wird im folgenden beschrieben. Wenn das Schreibfreigabesignal /WE auf einem H-Pegel (logisch hoch) ist, stellen die AND-Gatter 52 und 53 ein Ausgabesignal eines L-Pegels (logisch niedrig) bereit, da ein Signal eines L-Pegels an einen Eingabeanschluß der AND-Gatter 52 und 53 angelegt ist. Daher werden die NMOS-Transistoren 54, 55 und die PMOS-Transistoren 58, 59 ausgeschaltet.
  • Wenn das Schreibfreigabesignal /WE auf einem L-Pegel ist und ein Datensignal DATA von dem Eingabe-/Ausgabepuffer 22 auf einem H-Pegel ist, erreicht die Ausgabe des AND-Gatters 52 einen H-Pegel. Daher werden der NMOS-Transistor 54 und der PMOS-Transistor 59 eingeschaltet. Im Gegensatz dazu erreicht die Ausgabe von der AND-Schaltung 53 einen L-Pegel, wodurch der NMOS-Transistor 55 und der PMOS-Transistor 58 ausgeschaltet werden.
  • Als Ergebnis erreicht die globale Eingabe-/Ausgabeleitung, die mit dem NMOS-Transistor 54 und dem PMOS-Transistor 58 verbunden ist, das Massepotential, wohingegen die globale Eingabe-/Ausgabeleitung, die mit dem NMOS-Transistor 55 und dem PMOS-Transistor 59 verbunden ist, das Potential von Vcc2 erreicht.
  • Wenn das Schreibfreigabesignal /WE auf einem L-Pegel ist und das Datensignal DATA von dem Eingabe-/Ausgabepuffer 22 auf einem L-Pegel ist, erreicht die Ausgabe der AND-Schaltung 53 einen H-Pegel. Daher werden der NMOS-Transistor 55 und der PMOS-Transistor 58 eingeschaltet. Im Gegensatz dazu erreicht die Ausgabe von der AND-Schaltung 52 einen L-Pegel, wodurch der NMOS-Transistor 54 und der PMOS-Transistor 59 ausgeschaltet werden.
  • Als Ergebnis erreicht die globale Eingabe-/Ausgabeleitung, die mit dem NMOS-Transistor 55 und dem PMOS-Transistor 59 verbunden ist, das Massepotential, wohingegen die globale Eingabe-/Ausgabeleitung, die mit dem NMOS-Transistor 54 und dem PMOS-Transistor 58 verbunden ist, den Pegel von Vcc2 erreicht.
  • Der Betrieb der obigen System-LSI wird im folgenden mit Bezug zu 5 beschrieben.
  • In einem Bereitschaftszustand bzw. Standby-Zustand, in dem ein Datenwert nicht in die Speicherzelle 32 in dem DRAM 1 eingeschrieben noch von ihr ausgelesen wird, erreicht das Vorladesignal /PR der globalen Eingabe-/Ausgabeleitung einen L-Pegel. Daher werden die PMOS-Transistoren 35a1 und 35a2 der Vorladeschaltung 24a1 der globalen Eingabe-/Ausgabeleitung eingeschaltet. Als Ergebnis wird das globale Eingabe-/Ausgabeleitungspaar GIOa auf den Pegel von Vcc2 vorgeladen. Ein Betrieb des Auslesens eines Datenwertes von einer Speicherzelle wird im folgenden beschrieben.
  • Wenn eine Wortleitung WL, die einer Zeile entspricht, die die zugegriffene Speicherzelle (zum Beispiel die Speicherzelle 32) enthält, auf das Potential Vpp angehoben wird, wird ein Potentialunterschied zwischen dem Paar von Bitleitungen BL und /BL, das entsprechend für die Speicherzelle 32 vorgesehen ist, entsprechend der in der Speicherzelle 32 gespeicherten Ladung erzeugt.
  • Dann steigen das Leseverstärkeraktivierungssignal SE und das Teilblockauswahlsignal BS auf einen H-Pegel an. Folglich wird der Potentialunterschied zwischen den Bitleitungen BL und /BL durch den Leseverstärker 25a1 auf einen Potentialunterschied von Vcc verstärkt. Weiterhin wird auch das Übertragungsgatter 34a leitend und es wird eine Verbindung zwischen dem globalen Eingabe-/Ausgabeleitungspaar GIOa und dem lokalen Eingabe-/Ausgabeleitungspaar LIOa verwirklicht.
  • Dann wird das Vorladesignal /PR der globalen Eingabe-/Ausgabeleitung auf einen H-Pegel heraufgezogen. Als Reaktion werden die PMOS-Transistoren 35a1 und 35a2 ausgeschaltet. Als Ergebnis werden die Vorladeschaltung 24a1 der globalen Eingabe-/Ausgabeleitung und das globale Eingabe-/Ausgabeleitungspaar GIOa getrennt.
  • Gleichzeitig zu dem Anstieg des Vorladesignales /PR der globalen Eingabe-/Ausgabeleitung auf einen H-Pegel wird das an die Gates der NMOS-Transistoren 33a11 und 33a12 angelegte Spaltenauswahlsignal CSL von dem Spaltendekoder 18 auf einen H-Pegel heraufgezogen, wodurch die NMOS-Transistoren 33a11 und 33a12 eingeschaltet werden. Als Ergebnis wird der durch den Leseverstärker 25a1 verstärkte Potentialunterschied Vcc1 zwischen dem Paar von Bitleitungen BL und /BL zu dem lokalen Eingabe-/Ausgabeleitungspaar LIOa und weiter zu dem globalen Eingabe-/Ausgabeleitungspaar GIOa übertragen. Dieser Potentialunterschied Vcc1 wird zum Senden bzw. Anlegen an den Eingabe-/Ausgabepuffer durch den Verstärker 21a verstärkt.
  • Der Betrieb des Schreibens eines Datenwertes in eine Speicherzelle (zum Beispiel die Speicherzelle 32) wird im folgenden beschrieben.
  • Das Datensignal DATA wird von dem Eingabe-/Ausgabepuffer 22 zu dem Schreibtreiber 23a übertragen. Das Schreibfreigabesignal /WE wird heruntergezogen und das Datensignal DATA wird durch den Schreibtreiber 23a empfangen. Eine von den zwei Ausgaben des Schreibtreibers 23a erreicht einen Vcc2-Pegel und die andere erreicht einen Massepegel entsprechend dem Pegel des Datensignales DATA. Das Vorladesignal /PR der globalen Eingabe-/Ausgabeleitung, das Teilblockauswahlsignal BS und das Spaltenauswahlsignal CSL erreichen einen H-Pegel. Als Reaktion werden das globale Eingabe-/Ausgabeleitungspaar GIOa und das lokale Eingabe-/Ausgabeleitungspaar LIOa verbunden, wodurch die NMOS- Transistoren 33a11 und 33a12 eingeschaltet werden. Als Ergebnis wird das Datensignal von dem Schreibtreiber 23a zu dem Leseverstärker 25a1 übertragen. Das Leseverstärkeraktivierungssignal SE wird auf einen H-Pegel getrieben, wodurch der Datenwert in die Speicherzelle 32 eingeschrieben wird.
  • Sowohl der oben beschriebene Schreibbetrieb als auch der oben beschriebene Lesebetrieb werden für das globale Eingabe-/Ausgabeleitungspaar GIOb, das lokale Eingabe-/Ausgabeleitungspaar LIOb sowie dem Eingabe-/Ausgabeblock 40b1, der Vorladeschaltung 24b1 der globalen Eingabe-/Ausgabeleitung, dem Übertragungsgatter 34b, den NMOS-Transistoren 33b11-33bn2 und dem Leseverstärkern 25b1-25bn, die damit verbunden sind, ähnlich ausgeführt.
  • Weiterhin wird ein Betrieb, der zu dem oben beschriebenen ähnlich ist, für die Speicherblöcke 302-30n ausgeführt.
  • Somit kann auf jeden der Speicherblöcke 301-30n von dem Eingabe-/Ausgabepuffer 22 über die globalen Eingabe-/Ausgabeleitungspaare GIOa und GIOb, die in jedem der Speicherblöcke 301-30n vorgesehen sind, gleichzeitig zugegriffen werden. Die Anzahl der Schreibtreiber 23a, 23b und der Vorladeschaltungen 24a1, 24b1-24an, 24bn steigt entsprechend einer größeren Anzahl von Speicherblöcken 301-30n an. Daher steigt die während dem Betrieb der Schreibtreiber 23a1, 23b1 und der Vorladeschaltungen 24a1-24bn der globalen Eingabe-/Ausgabeleitung gelieferte Strommenge an.
  • 6 ist ein Blockschaltbild, das das Stromversorgungssystem des DRAM 1 des ersten Ausführungsbeispieles zeigt. In dem DRAM 1 von 6 sind eine interne Stromversorgungsschaltung 11 zum Treiben des Leseverstärkers 25 und eine interne Stromversorgungsschaltung 12 für die Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung und den Schreibtreiber 23 derart vorgesehen, daß die zu dem Leseverstärker 25 gelieferte interne Stromversorgung Vcc1 von der zu der Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung und dem Schreibtreiber 23 gelieferten internen Stromversorgung Vcc2 getrennt ist. Die periphere Schaltung 90 enthält einen Adressenpuffer 17, einen /RAS-Puffer 14, einen /CAS-Puffer 15, einen /WE-Puffer 16 und ähnliches, die durch die externe Stromversorgungsspannung Ext.Vcc getrieben werden.
  • In dem Fall, in dem ein Rauschen bzw. ein Störsignal in der Stromversorgungsleitung erzeugt ist, das durch den Spannungsversorgungsstrom, der an die Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung beim Laden/Entladen der globalen Eingabe-/Ausgabeleitungspaare GIOa und GIOb angelegt ist, und durch den Spannungsversorgungsstrom, der an den Schreibtreiber 23 während des Betriebes des Schreibtreibers angelegt ist, bedingt ist, wird das Rauschen nicht auf den Stromversorgungsleitungen zu dem Leseverstärker 25 und der peripheren Schaltung 90 übertragen.
  • Obwohl der PMOS-Transistor 35 in der Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung verwendet wird, können die in 7 gezeigten NMOS-Transistoren 61 und 62 ebenfalls verwendet werden.
  • Zweites Ausführungsbeispiel
  • 8 ist ein Blockschaltbild, das das Stromversorgungssystem in einem DRAM einer System-LSI entsprechend einem zweiten Ausführungsbeispiel zeigt. Entsprechend dem zweiten Ausführungsbeispiel von 8 sind eine interne Stromversorgungsschaltung 11 zum Anlegen einer Strom- bzw. Spannungsversorgung Vcc1 zum Treiben eines Leseverstärkers 25, einer Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung und der peripheren Schaltung 90 und eine interne Stromversorgungsschaltung 12 zum Anlegen einer Stromversorgung Vcc2 zum Treiben des Schreibtreibers 23 vorgesehen.
  • Sogar wenn ein Rauschen in der Stromversorgungsleitung zu dem Schreibtreiber verursacht wird, das durch den Spannungsversorgungsstrom zu dem Schreibtreiber während des Betriebes davon bedingt ist, wird daher das Rauschen nicht zu der Spannungsversorgungsleitung zu dem Leseverstärker 25 übertragen.
  • Drittes Ausführungsbeispiel
  • 9 ist ein Blockdiagramm, das ein Stromversorgungssystem in einem DRAM einer System-LSI entsprechend einem dritten Ausführungsbeispiel zeigt. Entsprechend dem dritten Ausführungsbeispiel von 9 sind eine interne Stromversorgungsschaltung 11 zum Liefern der Stromversorgung Vcc1 zum Treiben des Leseverstärkers 25 und der peripheren Schaltung 90 und eine interne Stromversorgungsschaltung 12 zum Liefern der Stromversorgung Vcc2 zum Treiben des Schreibtreibers 23 und der Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung vorgesehen.
  • Sogar wenn Rauschen in der Stromversorgungsleitung zu dem Schreibtreiber 23 und der Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung erzeugt wird, das durch den Spannungsversorgungsstrom zu dem Schreibtreiber 23 während des Betriebes des Schreibtreibers 23 und durch den beim Laden/Entladen der globalen Eingabe-/Ausgabeleitungspaare GIOa, GIOb durch die Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung bedingt ist, wird das Rauschen nicht zu der Stromversorgungsleitung zu dem Leseverstärker 25 und der peripheren Schaltung 90 übertragen.
  • Viertes Ausführungsbeispiel
  • 10 ist ein Blockschaltbild, das ein Stromversorgungssystem eines DRAM in einer System-LSI entsprechend einem vierten Ausführungsbeispiel zeigt.
  • Entsprechend dem vierten Ausführungsbeispiel von 10 sind eine interne Stromversorgungsschaltung 11 zum Liefern einer Stromversorgung Vcc1 zum Treiben eines Leseverstärkers 25 und einer Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung, eine interne Stromversorgungsschaltung 12 zum Liefern einer Stromversorgung Vcc2 zum Treiben eines Schreibtreibers 23 und eine interne Stromversorgungsschaltung 60 zum Liefern einer Stromversorgung Vcc3 zum Treiben der peripheren Schaltung 90 vorgesehen.
  • Sogar in dem Fall, bei dem Rauschen in der Stromversorgungsleitung zu dem Schreibtreiber 23 erzeugt wird, das durch den Spannungsversorgungsstrom zu dem Schreibtreiber 23 während des Betriebes davon bedingt ist, wird das Rauschen nicht zu den Stromversorgungsleitungen zu dem Leseverstärker 25 und der peripheren Schaltung 90 übertragen.
  • Das Vorsehen einer individuellen internen Stromversorgungsschaltung 60 für die periphere Schaltung 90 ermöglicht es ebenfalls, daß die interne Stromversorgungsspannung Vcc3 zum Verbessern der Betriebsgeschwindigkeit der peripheren Schaltung auf Werte eingestellt wird, die verschieden von denen von Vcc1 und Vcc2 sind.
  • Fünftes Ausführungsbeispiel
  • 11 ist ein Blockschaltbild, das das Stromversorgungssystem in einem DRAM einer System-LSI entsprechend einem fünften Ausführungsbeispiel zeigt. Entsprechend dem fünften Ausführungsbeispiel von 11 sind eine interne Stromversorgungsschaltung 11 zum Liefern einer Stromversorgung Vcc1 zum Treiben eines Leseverstärkers 25, eine interne Stromversorgungsschaltung 12 zum Liefern einer Stromversorgung Vcc2 zum Treiben eines Schreibtreibers 23 und einer Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung und eine interne Stromversorgungsschaltung 60 zum Vorsehen einer Stromversorgung Vcc3 zum Treiben einer peripheren Schaltung 90 vorgesehen.
  • Sogar wenn ein Rauschen in der Stromversorgungsleitung zu dem Schreibtreiber 23 und der Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung erzeugt wird, das durch den Spannungsversorgungsstrom zu dem Schreibtreiber 23 während des Betriebes des Schreibtreibers 23 und durch den Strom, der beim Laden/Entladen der globalen Eingabe-/Ausgabeleitungspaare GIOa und GIOb durch die Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung verbraucht wird, bedingt ist, wird das Rauschen nicht zu der Stromversorgungsleitung zu dem Leseverstärker 25 und der peripheren Schaltung 90 übertragen.
  • Sechstes Ausführungsbeispiel
  • In dem vorhergehenden ersten bis fünften Ausführungsbeispiel sind die internen Stromversorgungsschaltungen innerhalb des DRAM zum Treiben des Leseverstärkers 25, des Schreibtreibers 23, der Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung und der peripheren Schaltung 90 durch eine interne Stromversorgungsspannung, die von diesen erzeugt ist, vorgesehen. In dem vorliegenden sechsten Ausführungsbeispiel und den folgenden siebten bis neunten Ausführungsbeispiel ist ein Anschluß bzw. eine Anschlußfläche vorgesehen, an die ein externer Strom bzw. eine externe Spannung zum Treiben des Leseverstärkers 25, des Schreibtreibers 23, der Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung und der peripheren Schaltung 90 angelegt wird.
  • 12 ist ein Blockdiagramm, das das Stromversorgungssystem in einem DRAM entsprechend dem sechsten Ausführungsbeispiel zeigt. Wie in 12 gezeigt ist, enthält der DRAM Anschlüsse 71 und 74, die mit dem Leseverstärker 25 und der Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung verbunden sind, Anschlüsse 72 und 75, die mit dem Schreibtreiber 23 verbunden sind, und An schlüsse 73 und 76, die mit der peripheren Schaltung 90 verbunden sind. Die extern angelegte Stromversorgungsspannung Vcc wird an die Anschlüsse 71, 72 und 73 angelegt, wodurch der Leseverstärker 25, die Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung, der Schreibtreiber 23 und die periphere Schaltung 90 durch diese Spannung getrieben werden. Die Anschlüsse 74, 75 und 76 sind mit Masse verbunden.
  • Folglich sind die Stromversorgungsleitung zum Treiben des Leseverstärkers 25 und der Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung und die Stromversorgungsleitung zum Treiben der peripheren Schaltung 90 als separate Systeme innerhalb des DRAM vorgesehen. Sogar wenn ein Rauschen in der Stromversorgungsleitung zu dem Schreibtreiber 23 erzeugt wird, daß durch die an den Schreibtreiber 23 während des Betriebes davon angelegte Stromversorgungsspannung bedingt ist, wird das Rauschen nicht zu der Stromversorgungsleitung zu dem Leseverstärker 25 und der peripheren Schaltung 90 übertragen.
  • Siebtes Ausführungsbeispiel
  • 13 ist ein Blockschaltbild, das ein Stromversorgungssystem innerhalb eines DRAM entsprechend einem siebten Ausführungsbeispiel zeigt. Der DRAM von 13 weist die Anschlüsse 74, 75 und 76 von 12 als vereinten einzelnen Anschluß 77 auf.
  • Da die Anschlüsse 74, 75 und 76 mit Masse verbunden sind, kann ein ähnlicher Vorteil zu dem des sechsten Ausführungsbeispieles erreicht werden, sogar in dem vorliegenden Fall, bei dem ein kombinierter Anschluß mit Masse verbunden ist. Daher kann die Anzahl der Anschlüsse reduziert werden.
  • Achtes Ausführungsbeispiel
  • 14 ist ein Blockschaltbild, das ein Stromversorgungssystem innerhalb eines DRAM entsprechend einem achten Ausführungsbeispiel zeigt.
  • Wie in 14 gezeigt ist, enthält der DRAM Anschlüsse 78 und 80, die mit dem Leseverstärker 25 verbunden sind, Anschlüsse 79 und 81, die mit dem Schreibtreiber 23 und der Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung verbunden sind, und Anschlüsse 73 und 76, die mit der peripheren Schaltung 90 verbunden sind.
  • Die externe Stromversorgungsspannung Vcc wird an die Anschlüsse 78, 79 und 73 angelegt. Der Leseverstärker 25, die Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung, der Schreibtreiber 23 und die periphere Schaltung 90 werden durch diese Spannung getrieben. Die Anschlüsse 80, 81 und 76 sind mit Masse verbunden.
  • Daher sind die Stromversorgungsleitung zum Treiben des Leseverstärkers 25, die Stromversorgungsleitung zum Treiben des Schreibtreibers 23 und der Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung und die Stromversorgungsleitung zum Treiben der peripheren Schaltung 90 als individuelle Systeme innerhalb des DRAM vorgesehen. Sogar wenn ein Rauschen in der Stromversorgungsleitung zu dem Schreibtreiber 23 und zu der Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung erzeugt wird, das durch die an den Schreibtreiber 23 während seines Betriebes angelegte Stromversorgungsspannung und durch den durch die Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung beim Laden/Entladen der globalen Eingabe-/Ausgabeleitungspaare GIOa und GIOb verbrauchten Strom bedingt ist, wird daher das Rauschen nicht zu der Stromversorgungsleitung zu dem Leseverstärker 25 und der peripheren Schaltung 90 übertragen.
  • Neuntes Ausführungsbeispiel
  • 15 ist ein Blockschaltbild, das ein Stromversorgungssystem innerhalb eines DRAM entsprechend einem neunten Ausführungsbeispiel zeigt. Der DRAM von 15 weist die Anschlüsse 80, 81 und 76 von 14 als in einem Anschluß 82 zusammengelegt bzw. vereint auf.
  • Da die Anschlüsse 80, 81 und 76 mit Masse verbunden sind, kann sogar in dem vorliegenden Fall, bei dem ein vereinter Anschluß 82 mit Masse verbunden ist, ein Vorteil erzielt werden, der ähnlich zu dem des sechsten Ausführungsbeispieles ist. Es gibt ebenfalls den Vorteil, daß die Anzahl der Anschlüsse reduziert werden kann.
  • Zehntes Ausführungsbeispiel
  • 16 ist ein Blockschaltbild, das die Struktur eines Speicherzellenfeldes 13, eines Verstärkers 21, eines Schreibtreibers 23, einer Vorladeschaltung 124 der I/O-Leitung und eines Leseverstärkers 25 in einer System-LSI entsprechend einem zehnten Ausführungsbeispiel zeigt. In dem vorliegenden zehnten Ausführungsbeispiel sind Eingabe-/Ausgabeleitungspaare IOa und IOb anstatt der globalen Eingabe-/Ausgabeleitungspaare GIOa und GIOb und der lokalen Eingabe-/Ausgabeleitungspaare LIOa und LIOb des vorhergehenden ersten bis neunten Ausführungsbeispieles vorgesehen.
  • Der Speicherblock 301 enthält die Eingabe-/Ausgabeleitungspaare IOa und IOb und einen Teilblock 311. Das Eingabe- /Ausgabeleitungspaar IOa ist mit einem Eingabe-/Ausgabeblock 40a1 und einer Vorladeschaltung 124a1 der I/O-Leitung verbunden und ist mit NMOS-Transistoren 33a11, 33a12-33an1, 33an2 in dem Speicherblock 301 verbunden. Das Eingabe-/Ausgabeleitungspaar IOb ist mit einem Eingabe-/Ausgabeblock 401 und einer Vorladeschaltung 124b1 der I/O-Leitung verbunden und ist mit NMOS-Transistoren 33b11, 33b12-33bn1, 33bn2 in dem Speicherblock 301 verbunden.
  • Die Vorladeschaltung 124a1 der I/O-Leitung enthält PMOS-Transistoren 35a1 und 35a2, die als Reaktion auf ein Vorladesignal /PR der Eingabe-/Ausgabeleitung eingeschaltet/ausgeschaltet werden.
  • Die Vorladeschaltung 124b1 der I/O-Leitung enthält PMOS-Transistoren 35b1 und 35b2, die als Reaktion auf das Vorladesignal /PR der Eingabe-/Ausgabeleitung ein-/ausgeschaltet werden.
  • Die Vorladeschaltungen 124a2, 124b2-124an, 124bn der I/O-Leitung, die ähnlich zu den oben beschriebenen Vorladeschaltungen 124a1 und 124b1 der Eingabe-/Ausgabeleitung sind, sind entsprechend den Speicherblöcken 302-30n vorgesehen.
  • Ein Betrieb der obigen System-LSI wird im folgenden beschrieben.
  • In einem Bereitschaftszustand, bei dem ein Datenwert nicht in die Speicherzelle 32 des DRAM 1 eingeschrieben wird oder von ihr ausgelesen wird, ist das Vorladesignal /PR der Eingabe-/Ausgabeleitung auf einem L-Pegel und sind die PMOS-Transistoren 35a1 und 35a2 der Vorladeschaltung 124a1 der Eingabe-/Ausgabeleitung eingeschaltet. Als Ergebnis wird das Eingabe-/Ausgabeleitungspaar IOa auf den Pegel von Vcc2 vorgeladen. Ein Auslesebetrieb eines Datenwertes von einer Speicherzelle wird im folgenden beschrieben.
  • Wenn das Vorladesignal /PR der Eingabe-/Ausgabeleitung auf einen H-Pegel angehoben wird, werden die PMOS-Transistoren 35a1 und 35a2 ausgeschaltet. Als Ergebnis werden die Vorladeschaltung 124a1 der Eingabe-/Ausgabeleitung und das Eingabe-/Ausgabeleitungspaar IOa getrennt.
  • Der Potentialunterschied Vcc1 zwischen dem Paar von Bitleitungen BL und /BL, der durch den Leseverstärker 25a1 verstärkt ist, wird zu dem Eingabe-/Ausgabeleitungspaar IOa übertragen und zum Vorsehen für den Eingabe-/Ausgabepuffer 22 durch den Verstärker 21a verstärkt.
  • Ein Schreibbetrieb eines Datenwertes in eine Speicherzelle wird im folgenden beschrieben.
  • Wenn das Vorladesignal /PR der Eingabe-/Ausgabeleitung auf einen H-Pegel heraufgezogen wird, wird das Datensignal von dem Schreibtreiber 23a über das Eingabe-/Ausgabeleitungspaar IOa zu dem Leseverstärker 25a1 übertragen, wodurch ein Datenwert in die Speicherzelle 32 eingeschrieben wird.
  • Ein Lese-/Schreibbetrieb, der ähnlich zu dem oben beschriebenen ist, wird für das Eingabe-/Ausgabeleitungspaar IOb und den Eingabe-/Ausgabeblock 401 durchgeführt und wird für die Vorladeschaltung 124b1 der Eingabe-/Ausgabeleitung, die NMOS-Transistoren 33b11-33bn2 und die Leseverstärker 25b1-25bn, die damit verbunden sind, durchgeführt.
  • Ebenfalls wird ein ähnlicher Betrieb für die Speicherblöcke 302-30n ausgeführt.
  • Somit kann auf die Speicherblöcke 301-30n von dem Eingabe-/Ausgabepuffer 22 über das Eingabe-/Ausgabeleitungspaar IO, das mit jedem der Speicherblöcke 301-30n verbunden ist, gleichzeitig zugegriffen werden. Die Anzahl der Schreibtreiber 23a, 23b und der Vorladeschaltungen 124a1, 124b1-124an, 124bn der Eingabe-/Ausgabeleitung steigt an, wenn die Anzahl der Speicherblöcke 301-30n ansteigt. Daher wird eine größere Strommenge geliefert, wenn die Schreibtreiber 23a1, 23b1 und die Vorladeschaltungen 124a1-124bn der Eingabe-/Ausgabeleitung arbeiten.
  • 17 ist ein Blockschaltbild, das ein Stromversorgungssystem eines DRAM 1 entsprechend einem zehnten Ausführungsbeispiel zeigt. In dem DRAM 1 von 17 sind eine interne Stromversorgungsschaltung 11 zum Treiben des Leseverstärkers 25 und eine interne Stromversorgungsschaltung 12 zum Treiben der Vorladeschaltung 124 der Eingabe-/Ausgabeleitung und des Schreibtreibers 23 vorgesehen. Eine interne Stromversorgung Vcc1, die zu dem Leseverstärker 25 geliefert wird, ist von einer internen Stromversorgung Vcc2 getrennt, die an die Vorladeschaltung 124 der Eingabe-/Ausgabeleitung und an den Schreibtreiber 23 angelegt ist. Die periphere Schaltung 90, die einen Adressenpuffer 17, einen /RAS-Puffer 14, einen /CAS-Puffer 15, einen /WE-Puffer 16 und ähnliches enthält, ist durch die externe Stromversorgungsspannung Ext.Vcc getrieben.
  • Sogar wenn ein Rauschen in der Stromversorgungsleitung erzeugt wird, das durch den Spannungsversorgungsstrom, der beim Laden/Entladen der Eingabe-/Ausgabeleitung IO an die Vorladeschaltung 124 der Eingabe-/Ausgabeleitung angelegt ist, und durch den Spannungsversorgungsstrom, der während des Betriebes des Schreibtreibers 23 an diesem angelegt ist, bedingt ist, wird daher das Rauschen nicht auf die Stromversorgungsleitung zu dem Leseverstärker 25 und der peripheren Schaltung 90 übertragen.
  • Durch Ersetzen der Vorladeschaltung 24 der GIO-Leitung von 8 bis 11 mit der Vorladeschaltung 124 der IO-Leitung kann das Stromversorgungssystem des DRAM 1 ähnlich wie das des zweiten bis fünften Ausführungsbeispieles zum Erzielen ähnlicher Effekt verwirklicht werden.
  • Elftes Ausführungsbeispiel
  • 18 ist ein Blockschaltbild, das ein Stromversorgungssystem in einem DRAM entsprechend einem elften Ausführungsbeispiel zeigt. In 18 ist die Vorladeschaltung 24 der GIO-Leitung von 14 durch eine Vorladeschaltung 124 der I/O-Leitung ersetzt.
  • Daher sind die Stromversorgungsleitung zum Treiben des Leseverstärkers 25 und die Stromversorgungsleitung zum Treiben des Schreibtreibers 23 und der Vorladeschaltung 124 der Eingabe-/Ausgabeleitung und die Stromversorgungsleitung zum Treiben der peripheren Schaltung 90 als individuelle Systeme innerhalb des DRAM vorgesehen. Sogar wenn ein Rauschen in der Stromversorgungsleitung zu dem Schreibtreiber 23 und der Vorladeschaltung 124 der Eingabe-/Ausgabeleitung erzeugt wird, das durch die Stromversorgungsspannung, die während des Betriebes des Schreibtreibers 23 an ihm angelegt ist, und durch den Strom, der beim Laden/Entladen des Eingabe-/Ausgabeleitungspaares durch die Vorladeschaltung 124 der Eingabe-/Ausgabeleitung verbraucht wird, erzeugt ist, wird daher das Rauschen nicht zu der Stromversorgungsleitung zu dem Leseverstärker 25 und der peripheren Schaltung 90 übertragen.
  • Durch Ersetzen der Vorladeschaltung 24 der GIO-Leitung von 12, 13 und 15 mit der Vorladeschaltung 124 der I/O-Leitung kann das Stromversorgungssystem des DRAM 1 ähnlich zu dem des vorhergehenden sechsten, siebten und neunten Ausführungsbeispieles zum Erzielen eines ähnlichen Effektes verwirklicht werden.
  • Zwölftes Ausführungsbeispiel
  • 19 ist ein Blockschaltbild, das eine Gesamtstruktur einer System-LSI entsprechend einem zwölften Ausführungsbeispiel zeigt. Wie in 19 gezeigt ist, enthält die System-LSI einen synchronen DRAM 1 und eine Logikschaltung 2. Der synchrone DRAM 1 und die Logikschaltung 2 sind auf dem gleichen Chip vorgesehen. Eingabe- und Ausgabedaten DQ werden dazwischen übertragen.
  • Der synchrone DRAM 1 enthält einen Steuersignalpuffer 132 anstatt des /RAS-Puffers 14, des /CAS-Puffers 15 und des /WE-Puffers 16, die in 1 gezeigt sind, und enthält ebenfalls einen Taktpuffer 131. Der Taktpuffer 131 empfängt zum Arbeiten eine externe Stromversorgungsspannung Ext.Vcc zum Erzeugen eines internen Taktsignales int.CLK als Reaktion auf ein Taktsignal CLK von der Logikschaltung 2. Der Steuersignalpuffer 132 empfängt zum Arbeiten die externe Stromversorgungsspannung Ext.Vcc zum Erzeugen eines internen Steuersignales int.CTL synchron mit dem internen Taktsignal int.CLK entsprechend einem Steuersignal CTL von der Logikschaltung 2. Der Adressenpuffer 17 empfängt zum Arbeiten die externe Stromversorgungsspannung Ext.Vcc zum Liefern eines externen Adressensignales EAD an den Zeilendekoder 18 als ein Zeilenadressensignal RAD oder an den Spaltendekoder 20 als Spaltenadressensignal CAD als Reaktion auf das interne Steuersignal int.CTL. Der Schreibtreiber 23 empfängt zum Arbeiten die interne Stromversorgungsspannung Vcc2 zum Schreiben des Datensignales von dem Eingabe-/Ausgabepuffer 22 in eine Speicherzelle als Reaktion auf das interne Steuersignal int.CTL.
  • Der Betrieb der System-LSI der obigen Struktur wird im folgenden beschrieben.
  • Das interne Steuersignal int.CTL zum Freigeben bzw. Auslösen einer Zeilenadresse wird in dem Steuersignalpuffer 132 synchron mit dem Takt des internen Taktsignales int.CLK von dem Taktpuffer 131 erzeugt. Ein Zeilenadressensignal wird als Reaktion auf das interne Steuersignal int.CTL empfangen, wodurch eine entsprechende Wortleitung ausgewählt wird. Synchron mit dem Takt des nächsten internen Taktsignales int.CLK wird das interne Takt- bzw. Steuersignal int.CTL zum Freigeben einer Spaltenadresse in dem Steuersignalpuffer 132 erzeugt. Als Reaktion auf dieses interne Steuersignal int.CTL wird eine Spaltenadresse empfangen, wodurch der Datenwert in der Speicherzelle durch den Spaltendekoder 20 auf die Eingabe-/Ausgabeleitung ausgelesen wird. Dieser Datenwert wird synchron mit dem internen Taktsignal int.CLK ausgegeben.
  • In dem vorliegenden DRAM 1 sind die interne Stromversorgungsschaltung 11 zum Treiben des Leseverstärkers 25 und die interne Stromversorgungsschaltung 12 zum Treiben der Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung und des Schreibtreibers 23 derart vorgesehen, daß die zu dem Leseverstärker 25 gelieferte interne Stromversorgung Vcc1 von der an die Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung und den Schreibtreiber 23 angelegten internen Stromversorgung Vcc2 getrennt ist. Die periphere Schaltung, die den Adressenpuffer 17, den Taktpuffer 131 und den Steuersignalpuffer 132 und ähnliches enthält, wird durch die externe Stromversorgungsspannung Ext.Vcc getrieben.
  • Sogar wenn ein Rauschen in der Stromversorgungsleitung erzeugt wird, das durch den beim Laden/Entladen der globalen Eingabe-/Ausgabeleitungspaare GIOa und GIOb an die Vorladeschaltung 24 der globalen Eingabe-/Ausgabeleitung angelegten Spannungsversorgungsstrom und durch den an den Schreibtreiber 23 während seines Betriebes angelegten Spannungsversorgungsstrom bedingt ist, wird das Rauschen daher nicht zu der Stromversorgungsleitung zu dem Leseverstärker 25 und der peripheren Schaltung übertragen.
  • Dreizehntes Ausführungsbeispiel
  • Das vorhergehende erste bis zwölfte Ausführungsbeispiel ist darauf gerichtet zu verhindern, daß das Rauschen entsprechend dem erhöhten Stromverbrauch in einem Schreibtreiber und einer Vorladeschaltung der globalen Eingabe-/Ausgabeleitung entsprechend dem Anstieg der internen Busbreite andere Schaltung, wie zum Beispiel den Leseverstärker und periphere Schaltungen, beeinflußt.
  • In dem dreizehnten Ausführungsbeispiel wird eine Lösung einer Schwierigkeit, die zum Reduzieren der Speicherzellenfeldstromversorgung, d.h. des Spannungspegels der Leseverstärkerstromversorgung, benötigt wird, betrachtet.
  • 20 zeigt die Struktur des Schreibtreibers 23. In dem dreizehnten Ausführungsbeispiel ist der Pegel der Stromversorgungsspannung für den Schreibtreiber 23 identisch zu der Spannung der Leseverstärkerstromversorgung eingestellt.
  • Genauer ist der Spannungspegel Vcc-WD der Treiberstromversorgung des Schreibtreibers in 20 identisch zu dem Pegel der Versorgungsspannung Vcc1 der Stromversorgung für die interne Stromversorgungsschaltung in dem ersten bis zwölften Ausführungsbeispiel eingestellt. Folglich kann der Amplitudenpegel des globalen Eingabe-/Ausgabeleitungspaares GIO, /GIO zum Ermöglichen einer Reduzierung im Stromverbrauch und eines Hochgeschwindigkeitsbetriebes mittels einer Reduzierung der Ausgleichsbetriebszeit reduziert werden.
  • Diese Vorteile sind speziell bei einem eingebetteten DRAM mit einer großen internen Busbreite, die eine große Datenmenge auf einmal überträgt, bedeutsam.
  • Durch Einstellen des Spannungspegels der Treiberstromversorgung des Schreibtreibers 23 auf einen zu dem Spannungspegel der Leseverstärkerstromversorgung identischen Pegel kann eine hierarchische I/O-Leitungsstruktur verwendet werden, sogar wenn der Spannungspegel der Leseverstärkerstromquelle niedriger als die Spannung der Treiberstromversorgung der peripheren Schaltung eingestellt ist. Der Grund dafür wird im folgenden im Detail beschrieben.
  • 21 ist ein Schaltbild, das eine Struktur eines Übertragungsgatters 34 zum Verbinden einer lokalen Eingabe-/Ausgabeleitung LIO mit einer globalen Eingabe-/Ausgabeleitung GIO in einer hierarchischen I/O-Leitungsstruktur zeigt, wenn der Spannungspegel der Leseverstärkerstromquelle reduziert ist.
  • Wie in 21 gezeigt ist, enthält das Übertragungsgatter 34 einen P-Transistor 113 und einen N-Transistor 114. Der N-Transistor 114 und der P-Transistor 113 empfangen ein Teilblock auswahlsignal SB bzw. ein invertiertes Signal davon an ihrem Gate.
  • Im Gegensatz zu dem Übertragungsgatter von 31, das nur aus einem N-Transistor gebildet ist, ist das Übertragungsgatter von 20 aus einem Paar eines P-Transistors und eines N-Transistors gebildet. Wenn der Spannungspegel der Leseverstärkerstromversorgung reduziert wird, wird der Spannungspegel, der einem H-Pegel-Datenwert entspricht, ebenfalls reduziert. Wenn der Datenwert eines H-Pegels zu schreiben ist, kann aufgrund des Abfalles der Schwellenspannung des Transistors ein ausreichender Spannungspegel, der dem H-Pegel-Datenwert entspricht, nicht durch ein Übertragungsgatter, das nur aus einem N-Kanal-Transistor gebildet ist, erhalten werden.
  • Folglich wird der P-Transistor 113 für das Übertragungsgatter 34 verwendet. Es gibt jedoch eine Schwierigkeit, wenn der Spannungspegel der Treiberstromversorgung des Schreibtreibers so wie der Spannungspegel der Treiberstromquelle einer peripheren Schaltung, der höher ist als der Spannungspegel einer Leseverstärkerstromversorgung, wie in dem herkömmlichen Fall, eingestellt ist.
  • 22 ist eine schematische Darstellung zum Beschreiben der Schwierigkeit des P-Transistors 113 in dem Übertragungsgatter 34. 22 zeigt eine Struktur eines P-Transistors 113, der zwischen einer globalen Eingabe-/Ausgabeleitung GIO und einer lokalen Eingabe-/Ausgabeleitung LIO verbunden ist.
  • Wie in 22 gezeigt ist, enthält der P-Transistor 113 einen von Source/Drain 134, der mit der lokalen Eingabe-/Ausgabeleitung LIO verbunden ist, und den anderen von dem Source/Drain 135, der mit der globalen Eingabe-/Ausgabeleitung GIO verbunden ist. Wenn der P-Kanal-Transistor 113 einen Datenwert eines H-Pegels überträgt, werden Spannung von unterschiedlichen Pegeln an die lokale Eingabe-/Ausgabeleitung LIO und die globale Eingabe-/Ausgabeleitung GIO, die mit dem Drain und Source verbunden sind, angelegt.
  • Da das Übertragungsgatter 34 für jeden Teilblock vorgesehen ist, ist es aus Sicht des Layoutaspektes wünschenswert, das Übertragungsgatter in einem Bereich angrenzend an den Teilblock, wie zum Beispiel der Bereich des Leseverstärkerbandes oder des Teilworttreiberbandes in dem Speicherbereich, in dem Speicherbereich vorzusehen. Soweit ist die über einen Körperkontakt 136 an die N-Wanne, die einen Körperbereich 132 bildet, angelegte Spannung eine Spannung Vcc1 der Leseverstärkerstromversorgung.
  • Wenn jedoch eine Stromversorgungsspannung für die periphere Schaltung, die größer ist als der Spannungspegel der N-Wanne, die den Körperbereich des P+-Source-/Drainbereiches des P-Transistors 113 bildet, bei dem Schreibbetrieb durch den Schreibtreiber 23 über die globale Eingabe-/Ausgabeleitung GIO angelegt wird, wird ein PN-Übergang zwischen dem Source/Drain 135 und dem Körper 132 so gebildet, daß ein Stromfluß verursacht wird. Dieser Strom führt zu einem zusätzlichen Stromverbrauch. Wenn die Strommenge ansteigt, kann ebenfalls ein bipolarer Betrieb durch den parasitären Transistor derart induziert werden, daß ein Speicherfehler verursacht wird.
  • Diese Schwierigkeit wird durch Einstellen des Stromversorgungsspannungspegels des Schreibtreibers 23 gleich zu dem Spannungspegel der Leseverstärkerstromversorgung gelöst.
  • 23 zeigt die Struktur der P-Transistoren 58 und 59 in dem Schreibtreiber 23 des DRAM des dreizehnten Ausführungsbeispieles.
  • In dem dreizehnten Ausführungsbeispiel ist der Pegel der Stromversorgungsspannung des Source 144 der P-Transistoren 58 und 59 in dem Schreibtreiber 23 nicht auf den Pegel der Stromversorgungsspannung Vcc3, die gemeinsam für die periphere Schaltung ist, sondern auf einen niedrigeren Pegel der Spannung Vcc1 der Leseverstärkerstromversorgung eingestellt.
  • Da der Schreibtreiber 23 im allgemeinen so entworfen wird, daß er außerhalb des Speicherzellenfeldes als periphere Schaltung vorliegt, können die P-Transistoren 58 und 59 zum Treiben der P-Transistoren 58 und 59 durch die Leseverstärkerstromquelle nicht in der für den anderen P-Transistor 150 gemeinsamen N-Wanne vorgesehen werden. In anderen Worten muß der Körperbereich 142 der P-Transistoren 58 und 59 elektrisch von dem Körperbereich 151 der anderen Transistoren isoliert sein.
  • Da der Schreibtreiber 23 einen Datenwert eines H-Pegels durch die P-Transistoren 58 und 59 der oben beschriebenen Struktur schreibt, wird der H-Pegel auf dem globalen Eingabe-/Ausgabeleitungspaar GIO, /GIO, das mit dem Drain 145 verbunden ist, auf den Spannungspegel der Leseverstärkerstromversorgung heraufgezogen. Daher ist der Spannungsunterschied mit dem H-Pegel- Datenwert auf dem lokalen Eingabe-/Ausgabeleitungspaar LIO, /LIO beseitigt. Daher wird die obige Schwierigkeit nicht auftreten.
  • Beim Bilden eines Schreibtreibers ist der Spannungspegel der Stromversorgung, die andere Elemente, wie zum Beispiel Inverter 111, 112, NAND-Gatter 52, 53 und Inverter 50, 51, treibt, nicht speziell begrenzt.
  • Es wird angemerkt, daß es einen Nachteil gibt, daß zum unabhängigen Vorsehen der obigen N-Wanne zum Isolieren die Fläche vergrößert wird.
  • Wenn es einen Spielraum beim Layout gibt, kann eine Struktur vorgesehen werden, bei der nur die P-Transistoren 58 und 59, die direkt einem Datenwertschreiben entsprechen bzw. für dieses vorgesehen sind, durch die Leseverstärkerstromquelle getrieben werden. Das Layout kann jedoch durch eine Struktur, in der die gesamten Schaltungselemente des Schreibtreibers durch die Speicherzellenfeldstromversorgung getrieben werden, wie in 21 gezeigt ist, effizienter gemacht werden.
  • 24 ist ein Blockschaltbild, das das Stromversorgungssystem in dem DRAM zum identischen Einstellen des Spannungspegels der Treiberstromversorgung des Schreibtreibers 23 auf den Spannungspegel der Leseverstärkerstromversorgung zeigt.
  • Wie in 24 gezeigt ist, liefert eine interne Stromversorgungsschaltung 11 eine Stromversorgungsspannung an das Speicherzellenfeld 13, den Leseverstärker 25 und den Schreibtreiber 23. Folglich kann der Pegel der Stromversorgungsspannung, die den Schreibtreiber 23 treibt, gleich zu dem Spannungspegel der Speicherzellenfeldstromversorgung eingestellt werden.
  • Die Stromversorgungsspannung wird zu der peripheren Schaltung 90 durch eine andere unabhängige interne Stromversorgungsschaltung 61 bereitgestellt. Von dem Standpunkt des Erhöhens der Betriebsgeschwindigkeit der logischen Schaltungsanordnung ist die Stromversorgungsspannung an der peripheren Schaltung 90 höher eingestellt als die Stromversorgungsspannung der Leseverstärkerstromversorgung.
  • Vierzehntes Ausführungsbeispiel
  • Das vierzehnte Ausführungsbeispiel ist auf ein Stromversorgungssystem zum Unterdrücken des nachteiligen Effektes, der durch einen Anstieg des Stromverbrauches des Schreibtreibers aufgrund des Anstieges der internen Busbreite bedingt ist, zusätzlich zu der Struktur des dreizehnten Ausführungsbeispieles gerichtet.
  • In dem vierzehnten Ausführungsbeispiel ist die Stromversorgung, die den Schreibtreiber treibt, unabhängig von der Stromversorgung für den Leseverstärker vorgesehen. Eine Spannungsabgleichschaltung ist ebenfalls zum Einstellen der Stromversorgungsspannung des Schreibtreibers gleich zu der Stromversorgungsspannung des Leseverstärkers vorgesehen.
  • 25 ist ein Blockschaltbild, das das Stromversorgungssystem in einem DRAM entsprechend dem vierzehnten Ausführungsbeispiel zeigt. Wie in 25 gezeigt ist, ist eine interne Stromversorgungsschaltung 12 weiterhin zusätzlich zu der Struktur von 24 vorgesehen. Eine Stromversorgungsleitung 65 ist ebenfalls als eine Spannungsabgleichschaltung 63 zum Verbinden des Stromversorgungsknotens der internen Stromversorgungsschaltung 11 mit dem Stromversorgungsknoten der internen Stromversorgungsschaltung 12 vorgesehen, wodurch der Spannungspegel von beiden Stromversorgungsknoten auf dem gleichen Pegel gehalten wird. Daher wird der Schreibtreiber 23 durch eine Spannung eines Pegels, der identisch zu dem Spannungspegel der Leseverstärkerstromversorgung ist, getrieben. Die Versorgung der Stromversorgungsspannung zu der peripheren Schaltung 60 ist so, wie mit Bezug zu 24 beschrieben wurde.
  • 26 zeigt eine andere Struktur eines Stromversorgungssystems in dem DRAM des vierzehnten Ausführungsbeispieles.
  • Wie in 26 gezeigt ist, ist die interne Stromversorgungsschaltung 12 als eine für den Schreibtreiber 23 unabhängige Stromversorgung vorgesehen. Eine Referenzspannungserzeugungsschaltung 67 und eine Vref-Signalleitung 68 sind ebenfalls als eine Spannungsabgleichschaltung 63, die den Pegel der durch die internen Stromversorgungsschaltungen 11 und 12 erzeugten Spannungen gleich einstellt, vorgesehen. Die Referenzspannungserzeugungsschaltung 67 empfängt die externe Stromversorgungsspannung Ext.Vcc zum Erzeugen einer Referenzspannung Vref, die gemeinsam an die internen Stromversorgungsschaltungen 11 und 12 angelegt wird. Die internen Stromversorgungsschaltungen 11 und 12 liefern eine Spannung des gleichen Pegels entsprechend der Referenzspannung Vref an das Speicherzellenfeld 13, den Leseverstärker 25 und den Schreibtreiber 23. Die Versorgung der Stromversorgungsspannung an die periphere Schaltung 60 ist so, wie mit Bezug zu 22 beschrieben wurde.
  • Mittels des Stromversorgungssystems des vierzehnten Ausführungsbeispieles von 25 und 26 können der Einfluß des Rauschens, das entsprechend dem Anstieg des Stromverbrauches, der durch eine größere interne Busbreite bedingt ist, in dem Schreibtreiber verursacht wird, und einer Variation des Stromversorgungsspannungspegels auf andere Schaltungen reduziert werden. Daher kann der Betrieb der gesamten integrierten Halbleiterschaltungsvorrichtung stabil gemacht werden.
  • Die vorliegende Erfindung ist nicht auf die Struktur des dreizehnten und vierzehnten Ausführungsbeispieles, bei denen die Stromversorgungsspannung an die periphere Schaltung 90 von einer unabhängigen internen Stromversorgungsschaltung 61 angelegt ist, beschränkt. Genauer kann eine Struktur verwirklicht werden, bei der die periphere Schaltung 90 direkt durch eine externe Stromversorgungsspannung Ext.Vcc getrieben wird.
  • In letzter Zeit wurde ein Verfahren des Umschaltens des Spannungspegels der Leseverstärkerstromversorgung in einem gewissen Timing zum Beschleunigen des Betriebes vorgeschlagen. Die vorliegende Erfindung ist bei einem solchen Verfahren anwendbar. Entsprechend diesem Verfahren wird eine Struktur, die den Spannungspegel der Leseverstärkerstromversorgung zwischen einem ersten S/A-Spannungspegel entsprechend einem Datenwert eines H-Pegels und einem zweiten S/A-Spannungspegel, der größer ist als der erste S/A-Spannungspegel, umschalten kann, verwendet. Der Vorladebetrieb nach einem Schreib- oder Lesebetrieb wird durch Anlegen des zweiten S/A-Spannungspegels zum Verbessern der Betriebsgeschwindigkeit durch Reduzieren der Vorladezeit begonnen bzw. eingeleitet.
  • Entsprechend dieser Struktur kann der Vorteil der vorliegenden Erfindung durch Einstellen der Referenzspannung Vref, die an die interne Stromversorgungsschaltung 12 angelegt wird, die eine Stromversorgungsspannung zu dem Schreibtreiber 12 liefert, gleich zu dem ersten S/A-Spannungspegel entsprechend dem Datenwert des H-Pegels erzielt werden.

Claims (10)

  1. Integrierte Halbleiterschaltungsvorrichtung mit einem Speicherzellenfeld (13), das eine Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen enthält, einem ersten internen Stromversorgungsmittel (11) zum Empfangen einer externen Stromversorgungsspannung (Ext.Vcc) und zum Erzeugen einer ersten internen Stromversorgungsspannung (Vcc1), die niedriger ist als die externe Stromversorgungsspannung (Ext.Vcc), einem Leseverstärker (25), der die erste interne Stromversorgungsspannung (Vcc1) zum Arbeiten empfängt, zum Verstärken eines von einer Speicherzelle in dem Speicherzellenfeld (13) ausgelesenen Datensignales, einem zweiten internen Stromversorgungsmittel (12) zum Empfangen der externen Stromversorgungsspannung (Ext.Vcc) und zum Erzeugen einer zweiten internen Stromversorgungsspannung (Vcc2), die niedriger ist als die externe Stromversorgungsspannung (Ext.Vcc), und einem Schreibtreiber (23), der die zweite interne Stromversorgungsspannung (Vcc2) zum Arbeiten empfängt, zum Schreiben eines Datensignales in eine Speicherzelle (32) in dem Speicherzellenfeld (13).
  2. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, weiter mit einer Mehrzahl von Wortleitungen (WL), die in den Zeilen angeordnet sind, einer Mehrzahl von Bitleitungspaaren (BL, /BL), die in den Spalten angeordnet sind, einem lokalen Eingabe-/Ausgabeleitungspaar (LIOa, LIOb), einer Mehrzahl von Spaltenauswahlgattern (33a11-33an2, 33b11-33bn2), die entsprechend der Mehrzahl von Bitleitungspaaren (BL, /BL) vorgesehen sind, wobei jedes Spaltenauswahlgatter mit einem entsprechenden Bitleitungspaar (BL, /BL) und dem lokalen Eingabe-/Ausgabeleitungspaar (LIOa, LIOb) verbunden ist, einem globalen Eingabe-/Ausgabeleitungspaar (GIOa, GIOb), einem Übertragungsgatter (34a, 34b), das zwischen dem lokalen Eingabe-/Ausgabeleitungspaar (LIOa, LIOb) und dem globalen Eingabe-/Ausgabeleitungspaar (GIOa, GIOb) verbunden ist, und einer Vorladeschaltung (24a1-24an, 24b1-24bn), die die zweite interne Stromversorgungsspannung (Vcc2) zum Arbeiten empfängt, zum Vorladen des globalen Eingabe-/Ausgabeleitungspaares (GIOa, GIOb).
  3. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, weiter mit einer Mehrzahl von Wortleitungen (WL), die in den Zeilen angeordnet sind, einer Mehrzahl von Bitleitungspaaren (BL, /BL), die in den Spalten angeordnet sind, einem Eingabe-/Ausgabeleitungspaar (IOa, IOb), einer Mehrzahl von Spaltenauswahlgattern (33a11-33an2, 33b11-33bn2), die entsprechend der Mehrzahl von Bitleitungspaaren (BL, /BL) vorgesehen sind, wobei jedes Auswahlgatter zwischen einem entsprechenden Bitleitungspaar (BL, /BL) und dem Eingabe-/Ausgabeleitungspaar (IOa, IOb) verbunden ist, und einer Vorladeschaltung (124a1-124an, 124b1-124bn), die die zweite interne Stromversorgungsspannung (Vcc2) zum Arbeiten empfängt, zum Vorladen des Eingabe-/Ausgabeleitungspaares (IOa, IOb).
  4. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 3, weiter mit einem dritten internen Stromversorgungsmittel (60) zum Empfangen der externen Stromversorgungsspannung (Ext.Vcc) und zum Erzeugen einer dritten internen Stromversorgungsspannung (Vcc3), die niedriger ist als die externe Stromversorgungsspannung (Ext.Vcc), einem Adressenpuffer (17), der die dritte interne Stromversorgungsspannung (Vcc3) zum Arbeiten empfängt, zum Erzeugen eines Zeilenadressensignales (RAD) und eines Spaltenadressensignales (CAD) als Reaktion auf ein externes Adressensignal (EAD), einem Zeilendekoder (18), der eine Zeile in dem Speicherzellenfeld (13) als Reaktion auf das Zeilenadressensignal (RAD) von dem Adressenpuffer (17) auswählt, und einem Spaltendekoder (20), der eine Spalte in dem Speicherzellenfeld (13) als Reaktion auf das Spaltenadressensignal (CAD) von dem Adressenpuffer (17) auswählt.
  5. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 4, weiter mit einem Adressenpuffer (17), der durch die externe Stromversorgungsspannung (Ext.Vcc) arbeitet, zum Erzeugen eines Zeilenadressensignales (RAD) und eines Spaltenadressensignales (CAD) als Reaktion auf ein externes Adressensignal (EAD), einem Zeilendekoder (18), der eine Zeile in dem Speicherzellenfeld (13) als Reaktion auf ein Zeilenadressensignal (RAD) von dem Adressenpuffer (17) auswählt, und einem Spaltendekoder (20), der eine Spalte in dem Speicherzellenfeld (13) als Reaktion auf ein Spaltenadressensignal (CAD) von dem Adressenpuffer (17) auswählt.
  6. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 5, bei der die integrierte Halbleiterschaltungsvorrichtung eine synchrone integrierte Halbleiterschaltungsvorrichtung ist, die synchron mit einem Taktsignal (CLK) arbeitet.
  7. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1 mit einem Spannungsabgleichmittel (63) zum Einstellen eines Pegels der zweiten internen Stromversorgungsspannung (Vcc2) identisch zu dem Pegel der ersten internen Stromversorgungsspannung (Vcc1).
  8. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 7, bei der das Spannungsabgleichmittel (63) eine Stromversorgungsleitung (65) aufweist, die einen Ausgabeknoten des ersten internen Stromversorgungsmittels (11) mit einem Ausgabeknoten des zweiten internen Stromversorgungsmittels (12) verbindet.
  9. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 7, bei der das Spannungsabgleichmittel (63) weiterhin ein Referenzspannungserzeugungsmittel (67) zum Erzeugen eines Referenzspannungssignales (Vref) entsprechend der ersten internen Stromversorgungsspannung (Vcc1) und eine Signalleitung (68), die das Referenzspannungssignal (Vref) zu dem ersten und zweiten internen Spannungsmittel (11, 12) überträgt, aufweist.
  10. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 7 bis 9, mit einer Mehrzahl von Wortleitungen (WL), die in den Zeilen angeordnet sind, einer Mehrzahl von Bitleitungspaaren (BL, /BL), die in den Spalten angeordnet sind, einem lokalen Eingabe-/Ausgabeleitungspaar (LIO, /LIO), einer Mehrzahl von Spaltenauswahlgattern (33a11-33an2, 33b11-33bn2), die entsprechend der Mehrzahl von Bitleitungspaaren (BL, /BL) angeordnet sind, wobei jedes Spaltenauswahlgatter zwischen einem entsprechenden Bitleitungspaar (BL, /BL) und dem lokalen Eingabe-/Ausgabeleitungspaar (LIO, /LIO) verbunden ist, einem globalen Eingabe-/Ausgabeleitungspaar (GIO, /GIO) und einem Übertragungsgatter (34), das zwischen dem lokalen Eingabe-/Ausgabeleitungspaar (LIO, /LIO) und dem globalen Eingabe-/Ausgabeleitungspaar (GIO, /GIO) verbunden ist, wobei das Übertragungsgatter einen P-MOS-Transistor (113) enthält, wobei der P-MOS-Transistor (113) eines (134) von einem Source und einem Drain, das mit einer Leitung des lokalen Eingabe-/Ausgabeleitungspaares (LIO, /LIO) verbunden ist, das andere (135) von dem Source und Drain, das mit einer Leitung des globalen Eingabe-/Ausgabeleitungspaares (GIO, /GIO) verbunden ist, ein Gate (133), das ein Auswahlsignal (SB) empfängt, und einen Körperbereich (132) unterhalb des Gates (133), zu dem die erste interne Stromversorgungsspannung (Vcc1) geliefert wird, enthält.
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