DE3715227A1 - Digitalzeitverzoegerung - Google Patents

Description

Die Erfindung bezieht sich auf Verfahren und eine Vorrich­ tung zur Erzeugung eines Ausgangssignals zu einer vorgewähl­ ten Zeit, und zwar darauffolgend auf ein Eingangssignal. Insbesondere bezieht sich die Erfindung auf ein Verfahren und eine Vorrichtung zur Verarbeitung von digitalen Signalen zur Erzeugung eines Ausgangsimpulses zu einem vorbestimmten Zeitpunkt, und zwar darauffolgend auf die Ankunft eines Ein­ gangsimpulses, und zwar mit einer Zeitintervallverzögerung, die eine Auflösung besitzt, die größer ist als die durch direkte interne digitale Takt- oder Clockimpulse erhältliche.

Es gibt zahlreiche Anwendungsfälle, wo es erwünscht ist, ein Ausgangssignal mit einem bekannten Intervall darauffolgend auf ein externes Triggersignal zu erzeugen. Verzögerte Aus­ gangssignale können dazu verwendet werden, um Messungen ein­ zuleiten, die sich aus einem externen Ereignis zu vorgewähl­ ten Zeiten darauffolgend auf das externe Ereignis ergeben. Ein weiteres Beispiel ist die präzise Zeitablaufsphoto­ graphie, die so erhalten werden kann.

Konventionelle Verzögerungsimpulsgeneratoren, die zuverläs­ sig, störunanfällig und relativ einfache alleinstehende Vorrichtung sind, haben keine adäquate Auflösung und sind typischerweise hinsichtlich einer Auflösung von mehr als 10 Nanosekunden (ns) begrenzt, und zwar von einer internen Takt- oder Clockfrequenz von weniger als 100 MHz. Es ist bekannt, daß Schaltungen, die zuverlässig bei 100 MHz arbeiten, nicht routinemäßig von den Herstellern von elektronischen Komponenten erhalten werden können, vielmehr müssen solche Schaltungskomponenten einzeln getestes und ausgewählt werden, um ein annehmbares Ausmaß an Zuverläs­ sigkeit und Genauigkeit zu erhalten.

Ein zuverlässiger Schaltungsbetrieb kann dadurch verbessert werden, daß man eine relativ niederfrequente Impulsfolge für die Taktgabe (clocking) der Arbeitsweise der digitalen Schaltungskomponenten verwendet. Es sind sodann gewisse Mittel erforderlich, um die interne Impulsbreite zur Verbes­ serung der Auflösung zu interpolieren. In einigen Fällen wird diese Interpolation unter Verwendung von Analogtechni­ ken vorgenommen, die konventionellen Ausgangsfehlern infolge von Komponentenalterung, Umgebungsbedingungen und Herstel­ lungstoleranzen unterliegen. Andere kommerzielle Vorrichtun­ gen verwenden Hilfscomputer und/oder Mikroprozessoren zur Interpolation innerhalb einer grundsätzlichen internen Im­ pulsbreite. Diese Verfahren erhöhen die Kompliziertheit und auch die Kosten einer Verzögerungszeitsteuerung in großem Maße und verringern die Zuverlässigkeit und die Tragbarkeit.

Es ist ein Ziel der Erfindung, eine digitale Verzögerungs­ einheit vorzusehen, die eine Zeitsteuer- oder Zeitauflösung von weniger als 10 ns besitzt. Ein weiteres Ziel der Erfin­ dung besteht darin, eine digitale Verzögerungseinheit anzu­ geben, die Komponenten verwendet, die im Handel aus üblichen Herstellungscharchen verfügbar sind. Ein weiteres Ziel be­ steht darin, eine für sich alleine stehende digitale Verzö­ gerungseinheit anzugeben, die stabil und tragbar ist und dennoch eine Ausgangsgröße aufweist, welche mit einer hohen Auflösung voreinstellbar ist.

Die Probleme des Standes der Technik und die oben genannten Ziele werden durch die vorliegende Erfindung gelöst, und zwar durch ein verbessertes Verfahren und eine Vorrichtung zur digitalen Verarbeitung und zur Bildung eines Ausgangs­ impulses, welche gegenüber einem Eingangsimpuls verzögert ist.

Zusammenfassung der Erfindung. Um die genannten sowie weitere Ziele zu erreichen, sieht die Erfinduing eine Vor­ richtung vor, die eine eine hohe Auflösung besitzende Ver­ zögerungszeitsteuervorrichtung besitzt, um einen Ausgangs­ impuls zu erzeugen, und zwar darauffolgend auf einen Trig­ gerimpuls mit einem Zeitverzögerungsintervall, welches voreingestellt oder vorgesetzt ist, und zwar mit einer Auflösung, die hoch liegt bezüglich einer niedrigen Auf­ lösung verfügbar von den gelieferten Takt- oder Clockim­ pulsen. Eine erste zusammengefaßte (lumped) Konstantver­ zögerung (LCD) liefert ein erstes Ausgangssignal an vorbestimmten Interpolationsintervallen entsprechend der gewünschten hohen Auflösung innerhalb einer Impulsperiode des gelieferten Clock- oder Taktimpulses darauffolgend auf den Eingang des Triggerimpulses. Eine Verriegelungsschaltung verriegelt das erste Ausgangssignal infolge einer Flanke des gelieferten Taktimpulses zur Bildung erster Hochauflösungs- Synchronisationsverzögerungsdaten. Die Verzögerungszeit­ steuerschaltung weist Eingangsmittel auf, um ein Zeitverzö­ gerungsintervall voreinzustellen, und zwar mit der gewünsch­ ten hohen Auflösung, wobei darinnen ein Ausgangsimpuls da­ rauffolgend auf einen Eingangstriggerimpuls zu erzeugen ist. Eine Zeitsteuerschaltung zählt die gelieferten Taktimpulse und erzeugt einen internen Impuls, der temporär mit dem voreingestellten Zeitintervall in Beziehung steht. Ein interner Zähler sieht eine anfängliche Zeitsteuerung auf eine relativ niedrige Auflösung vor und eine zweite LCD liefert ein eine relativ hohe Auflösung besitzendes Verzö­ gerungsinkrement. Eine auf den internen Impuls ansprechende Schaltung initiiert die Erzeugung zweiter eine hohe Auflö­ sung besitzender Synchronisationsverzögerungsdaten. Darauf­ hin empfängt eine logische Schaltung die ersten und zweiten Synchronisationsverzögerungsdaten, um den erforderlichen Ausgangsimpuls abzuleiten, der gegenüber dem Triggerimpuls verzögert ist, und zwar um das voreingestellte eine hohe Auflösung besitzende Zeitverzögerungsintervall.

Gemäß einem weiteren Ausführungsbeispiel der Erfindung wird ein Verfahren vorgesehen, um einen Ausgangsimpuls zu erzeu­ gen, der eine temporäre Verzögerung gegenüber einem Trigger­ impuls besitzt, und zwar darauffolgend auf ein Intervall, welches voreingestellt ist auf eine hohe Auflösung bezüglich einer niedrigen Auflösung, die von den gelieferten Taktim­ pulsen verfügbar ist. Ein erstes Ausgangssignal wird zu vorbestimmten Interpolationsintervallen vorgesehen, und zwar ausgegeben von einer ersten zusammengefaßten (lumped) Kon­ stantverzögerung (LCD) entsprechend der gewünschten hohen Auflösung innerhalb eines Impulsintervalls der gelieferten Taktimpulse darauffolgend auf die Eingabe des Triggerim­ pulses. Das erste Ausgangssignal wird dann verriegelt, wenn eine ankommende Flanke des gelieferten Taktimpulses detek­ tiert wird, und zwar darauffolgend auf den Triggerimpuls, um erste eine hohe Auflösung besitzende Synchronisationsver­ zögerungsdaten zu bilden. Ein Zeitverzögerungsintervall wird mit der gewünschten hohen Auflösung voreingestellt, und zwar zur Erzeugung eines Ausgangsimpulses darauffolgend auf den Triggerimpuls. Daraufhin wird ein interner Impuls in einer temporären Beziehung mit dem voreingestellten Zeitintervall erzeugt, und zwar zur Erzeugung des verzögerten Ausgangsim­ pulses. Das interne Impulsverzögerungsintervall besitzt eine eine relativ niedrige Auflösung besitzende Zeitsteuerverzö­ gerung von einem Zähler, getaktet durch die gelieferten Taktimpulse und eine eine relativ hohe Auflösung besitzende Zeitsteuerverzögerung von einem zweiten LCD. Die zweiten eine hohe Auflösung besitzenden Synchronisationsverzöge­ rungsdaten werden infolge des internen Impulses erzeugt. Die ersten und zweiten Synchronisationsverzögerungsdaten werden in die logischen Schaltungsmittel eingegeben und ein Aus­ gangsimpuls wird zu einem Zeitintervall abgeleitet, welches verzögert ist gegenüber dem Triggerimpuls durch das vorein­ gestellte eine hohe Auflösung besitzende Zeitverzögerungs­ intervall.

Weitere Vorteile, Ziele und Einzelheiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispiel anhand der Zeichnung; in der Zeichnung zeigt

Fig. 1 ist ein grundsätzliches Blockdiagramm, welches ein Ausführungsbeispiel der Erfindung zeigt, und zwar die funktionellen Beziehungen;

Fig. 2 ist eine funktionelle schematische Darstellung eines Ausführungsbeispiel für die Impulssynchronisation und die Ausgangsimpulserzeugung gemäß einem Ausführungs­ beispiel der Erfindung;

Fig. 3 ist eine funktionelle schematische Schaltung in Blockdiagrammdarstellung zur Erzeugung eines internen Impulses, verzögert von dem Triggerimpuls um ein Zeitintervall mit der gewünschten hohen Auflösung;

Fig. 4 ist ein Zeitsteuerdiagramm, welches die temporären Beziehungen zwischen einem ankommenden Triggerimpuls gelieferten internen Taktimpulsen, eine hohe Auflö­ sung besitzenden Daten und einem Ausgangsimpuls darstellt, und zwar mit der richtigen Synchronisation mit dem Triggerimpuls;

Fig. 5 ist eine schematische Darstellung von Schaltungskom­ ponenten für die Synchronisierung der Ausgangsim­ pulseerzeugung mit der Triggerimpulseinleitung;

Fig. 6 ist eine schematische Schaltung, welche Schaltungen darstellt zur Erzeugung eines internen Impulses mit einem verzögerten Zeitintervall mit einer eine hohe Auflösung besitzenden Zeitsteuerung.

Im folgenden seien die Zeichnungen im einzelnen beschrieben. Fig.1 zeigt in Blockdiagrammform ein Ausführungsbeispiel der Erfindung. Dabei sind in Fig. 1 die grundsätzlichen funktio­ nellen Beziehungen des erfindungsgemäßen Verfahrens und der erfindungsgemäßen Vorrichtung dargestellt, und zwar auch der grundsätzliche oder Basikdatenfluß innerhalb des Systems. Ein Triggerimpuls 2, der durch ein externes Ereignis oder von einem Mastersignal erzeugt werden kann, wird an den Triggerphasendetektor 3 geliefert, um die temporäre Bezie­ hung zwischen dem Triggerimpuls 2 und den Taktimpulsen 4 festzustellen, wobei letztere intern erzeugt werden können oder von einer externen Quelle geliefert werden können.

Die Clock- oder Taktimpulse 4 haben im allgemeinen eine Frequenz, die mit den Ansprecheigenschaften der Schaltungs­ komponenten kompatibel ist, wie die im Handel in Herstel­ lungscharchen verfügbar sind und die nicht speziell getestet und ausgewählt werden müssen. Wie hier dargestellt, besitzen die Taktimpulse 4 eine Frequenz von 50 MHz mit einer entsprechende Gesamtimpulsbreite von 20 ns. Die ausgewählte Taktrate ist allgemeinen die höchste Taktrate zum Ge­ brauch mit kommerziell verfügbaren Komponenten, sollte aber nicht als Einschränkung der Erfindung angesehen werden.

In einem Ausführungsbeispiel ist eine Vielzahl von Schaltern 5 auf das gewünschte Zeitintervall voreingestellt. Die Schalter 5 können konventionelle Daumenradschalter sein, oder es kann sich um Register handeln, in welche Computer­ daten eingeladen sind. In jedem Falle besitzen die Schalter 5 einen Schalterabschnitt 5 A für eine relativ niedrige Auf­ lösung aufweisende Daten und einen Schalter 5 B für eine hohe Auflösung besitzende Schalterdaten. Eine niedrige Auflösung besitzende Schalter 5 A sind in eine niedrige Auflösung be­ sitzende Zählmittel 6 verriegelt, die durch Taktimpulse 4 getaktet werden. Die eine hohe Auflösung besitzenden Daten im Schalter 5 B werden in eine programmierbare Verzögerung 7 eingegeben, die eine zusammengefaßte (lumped) Konstantver­ zögerung (LCD) sein kann, und zwar mit Ausgangsanschlüssen mit der ausgewählten hohen Auflösung. LCD′s sind im Handel verfügbar, und zwar mit Ausgangsanschlüssen, welche Inter­ valle von 1 ns repräsentieren, oder aber sie besitzen eine Interpolationsauflösung entsprechend der Arbeitsweise bei 1 GHz (1×10⁹ Hertz). Die programmierbare Verzögerung 7 führt eine eine hohe Auflösung besitzende Verzögerungskomponente zur Ausgangsgröße von den eine niedrige Auflösung besitzen­ den Zählmitteln 6, um einen verzögerten Ausgangsimpuls 8 zu erzeugen.

Der Ausgangsimpuls 8 wird in Synchronisation mit den Taktim­ pulsen 4 erzeugt und das Verzögerungsintervall muß ferner in Synchronisation mit dem Triggerimpuls 2 korrigiert werden. Ausgangsdaten vom Triggerphasendetektor 3 werden für die Synchronisationsverzögerung 9 vorgesehen. Die programmier­ bare Verzögerung 9 besitzt auch die nicht-synchronisierte verzögerte Ausgangsgröße 8 als eine Eingangsgröße. Die Aus­ gangsgröße vom Triggerphasendetektor 3 und die nicht-syn­ chronisierte verzögerte Ausgangsgröße 8 können in bequemer Weise komplementiert und in der programmierbaren Verzögerung 9 verglichen werden, um Ausgangsimpuls 8 A abzuleiten, der vom Triggerimpuls 2 verzögert ist, um das Verzögerungsinkre­ ment, welches in Schaltern 5 voreingestellt ist und mit der gleichen relativen Zeitsteuerung mit den Taktimpulsen 4 wie Triggerimpuls 2.

In Fig. 2 ist eine detailliertere schematische Darstellung der Komponenten gegeben, die den Triggerphasendetektor 3 und die Synchronisationsverzögerung 9 der Fig. 1 bilden. Ein Signal 10, welches ein einziges Ereignis repräsentiert oder ein Master-Signal 12 zum Treiben einer Folge von verzögerten Ausgangsgrößen wird an den Triggerimpulsinitiator 14 gelie­ fert. Ein Ausgangssignal vom Triggerimpulsinitiator 14 spannt den Impulsformer 18 in einen eingeschalteten Zustand vor. Der Impulsformer 18 initiiert die Fortpflanzung eines lmpulses durch eine erste zusammengefaßte Konstantverzöge­ rung (lumped constant delay = LCD) 20. Wie hier gezeigt, sind zehn Ausgangsanschlüsse vom LCD 20 vorgesehen, und zwar mit 1 ns Inkrementen zwischen den Anschlußausgängen.

Eine hohe Auflösung besitzende Synchronisationsdaten 24 werden an parallele Verriegelungsschaltungn 26 und 28 gelie­ fert. Eine Taktimpulsfolge, die intern erzeugt werden kann oder die durch eine ausgewählte externe Taktquelle geliefert wird, wird dazu verwendet, um die grundsätzliche System-In­ ternzeitsteuerung (basic system internal timing) vorzusehen. Eine Taktfrequenz von 50 MHz wird in das System eingegeben, wobei jede ins Positive gehende Impulsbreite 10 ns ist, und zwar entsprechend der Gesamtzeitspanne der Ausgangsanschlüs­ se der LCD 20.

Wie in Fig. 2 gezeigt ist, können die Taktsignalimpulse 32 mit 50 MHz geliefert werden, und auch invertiert werden, um das komplementäre Taktsignal 34 zu bilden. Logikgatter oder Schaltungen 38, 40, 42, 44, die zweckmäßigerweise NOR-Gatter oder Schaltungen sein können, kombinieren das Taktsignal 32 und das komplementäre Taktsignal 34, um ansteigende Takt­ flanken bei 10 ns Intervallen als Verriegelungs- (latching)-Impulse 48 und 50 für die Verriegelungsschaltung (latches) 26 bzw. 28 zu erhalten. Man erkennt, daß die Ver­ riegelungsimpulse 48 und 50 an die Verriegelungsschaltungen 26 und 28 mit 10 ns Intervallen geliefert werden, um alter­ nativ oder abwechselnd Verriegelungsdaten innerhalb der Verriegelungsschaltungen 26 und 28 zu verriegeln.

Das Auftreten eines Verriegelungsimpulses 48 oder 50 verrie­ gelt Daten innerhalb der Verriegelungsschaltung 26 und 28, wobei das Zeitintervall zwischen dem Triggerimpuls 10 oder 12 und einer vorderen Flanke eines Taktimpulssignals 32 oder 34 mit der gewünschten Höhenauflösung definiert wird. Wie im folgenden noch erläutert, muß jeder Ausgangsimpuls mit der gleichen zeitlichen Beziehung zu den Taktimpulsen 32 oder 34 wie der Triggerimpuls 10 erzeugt werden, um die gewünschte hohe Auflösung aufrechtzuerhalten. Verriegelungsausgangs­ größen 58 und 60 werden an eine entsprechende Vielzahl von Gattern 64 geliefert, wobei jedes Gatter ein NAND-Gatter 66 und eine Einschaltdiode 68 aufweist.

Ein weiterer Satz von Eingangsgrößen für die Gatter 64 sind die Ausgangsdaten von einem dritten LCD 74. LCD 74 empfängt einen verzögerten Ausgangsimpuls von der im folgenden unter Bezugnahme auf die Fig. 3 und 6 beschriebenen Schaltung und liefert Ausgangsdaten 76 komplementär mit den Ausgangsdaten 58 und 60. Auf diese Weise wird der Logik einer der Gatter 64 Genüge getan, und zwar mit einer Zeitverzögerung mit der gleichen relativen Synchronisation mit einem Taktimpuls 32 oder 34 wie ein Triggerimpuls 10 oder 12. Wenn der Logik Genüge getan ist, so leitet die entsprechende Diode 68 und ein drittes verzögertes Ausgangssignal 80 wird erhalten. Ein Ausgangsimpulsgenerator 82, der, verglichen mit konventio­ neller Digitalschaltung mit relativ hoher Leistung arbeitet, spricht auf den Ausgangsimpuls 80 an und erzeugt den end­ gültigen (finalen) Ausgangsimpuls 84, der ein 30 V Impuls sein kann, und zwar zur Verwendung als ein konventioneller Zeitsteuerausgangsimpuls.

Wie oben erläutert, bilden die Taktimpulse 32 und 34 vordere Flanken einer Rate oder Frequenz entsprechend dem 100 MHz und Daten werden innerhalb der Verriegelungsschaltung 26 und 28 mit 10 ns Intervallen verriegelt. Es ist erwünscht, Zähl­ operationen im Rest der Schaltung bei einer nächsten vorde­ ren Flanke darauffolgend auf das Verriegelungsereignis anzu­ fangen, d. h. innerhalb 10 ns des Verriegelungsereignisses. UND (AND)-Gater 90 und 92 besitzen eine logische Ausgangs­ größe beim gemeinsamen Auftreten eines Verriegelungsereig­ nisses mit der Ankunft eines nächsten Taktimpulses, um die Zählertaktimpulsfolge 94 abzugeben und die komplementäre Zählertaktimpulsfolge 96, beginnend mit der nächsten ins Positive gehende Impulsflanke. Die Impulsfolgen 94 und 96 werden dazu verwendet, die Datenspeicherzähler herabzuzäh­ len, um, was im folgenden erläutert wird, Vorläufer- (precursor)-verzögerte Ausgangssignale zu erzeugen.

Fig. 2 zeigt ferner, das Anlegen des Taktsperrimpulses 178 an die Gatterschaltungen 38 und 42. Taktsperrimpuls 178 verhindert die weitere Übertragung von Taktimpulsen 32 und 34, wenn die eine relativ niedrige Auflösung zeigenden Zähler leer sind, was im folgenden erläutert wird.

Fig. 3 zeigt als Blockdiagramm eine Vorrichtung zur Erzeu­ gung eines internen Impulses, verzögert vom Triggerimpuls um ein Intervall mit der gewünschten hohen Auflösung. Eingangs­ datenregister 100 sind vorgesehen, um das gewünschte Verzö­ gerungsintervall mit der darinnen vorgesehenen hohen Auf­ lösung voreinzustellen. Die Eingangsdatenregister 100 können manuelle Daumenradschalter sein oder aber es können Daten­ register sein, die durch einen externen Computer gesetzt oder eingestellt werden. Wenn die Datenregister 100 eingestellt sind, können die Schalter/Register-Daten (SD) 104 durch Taktimpulse 102 aus den Datenregistern 100 getaktet werden. Die SD-Ausgangsgröße 104 wird zu den Registern 108, 110 und 112 getaktet, und zwar für die weitere Verwendung innerhalb des Verzögerungssystems. Das Register 108 ist mit Hochauflösungs-Zeitsteuerdaten (beispielsweise bis 1 ns) versehen, das Register 110 mit eine mittlere Auflösung besitzende Zeitsteuerdaten (beispielsweise 10 ns) und das Register 112 ist mit eine niedrige Auflösung besitzenden Zeitsteuerdaten versehen. Das Register 112 kann eine Vielzahl von Registern aufweisen, die funktionsmäßig mit einem zu erhaltenden maximalen Zeitintervall (beispielsweise 100 ns bis zu 100 s) funktionsmäßig in Beziehung stehen.

Es sei bemerkt, daß konventionelle Komponenten Signalverar­ beitungsverzögerung innerhalb der Vorrichtung einführen. Bei eine niedrige Auflösung besitzenden Systemen sind diese Be­ triebs- oder Operationsverzögerungen relativ insignifikant. Bei dem hier beschriebenen eine hohe Auflösung besitzenden System sind die Verarbeitungsverzögerungen signifikant und müssen dadurch berücksichtigt werden, daß man den Ausgangs­ impuls mit der gewünschten eine hohe Auflösung besitzenden Zeitverzögerung erzeugt. Demgemäß ist Schaltung 122 vorge­ sehen, um die Fortpflanzungsverzögerung zu berücksichtigen. Mit der Ankunft eines Hilfs- oder langsamen Taktimpulses 120 entfernt die die Fortpflanzung korrigierende Verzögerungs­ schaltung 122 das Signal 124 und ermöglicht die Beladung der Zähler 142, 146 und 154 und auch der Zähler innerhalb der Fortpflanzungsverzögerung 122. Die Fortpflanzungsverzögerung 122 gibt dann Herabzählimpulse 128 an die Zähler 142 und 146 ab, um dem Schaltereingangsdatenzählerstand 104 durch die Systemfortpflanzungsverzögerung zu vermindern. Auf diese Weise werden die Zähler 142 und 146 mit weniger Impulsen, d. h. schneller auf Null-Takten als die in den Eingangsdatenre­ gistern 100 eingestellte Verzögerung.

Wenn die Korrekturzähler innerhalb der Fortpflanzungsver­ zögerung 122 leer sind, so liefert das NOR-Gatter 132 ein Ausgangssignal 134, welches das RESET 320 (Fig. 5) vorsieht, um das Rücksetzen des Synchronisationssystems zu verhindern. Die Ausgangsgröße 134 bildet auch durch NOR-Gatter 136 PRESET 138. Das Gatter 136 verzögert PRESET 138 etwas vom Signal 134, um den Herabzähler 164 mit den lnhalten des Zählers 146 voreinzustellen (preset).

Somit enthalten die Zähler 142, 146 und 154 Daten, die durch parallele binäre Eingänge 116, 118 und 120 eingeladen wur­ den. Es sei bemerkt, daß parallele binäre Eingangsgrößen 120 von den Registern 112 vorgesehen werden, und zwar zu ent­ sprechenden Zählern 154 in üblicher Weise. Dateninhalte der Zähler 142 und 146 werden auf die systeminterne Fortpflan­ zungsverzögerung korrigiert, um einen Satz von Daten in Zälern 142, 146 und 154 zu erhalten, der effektiv ist, um das gewünschte eine hohe Auflösung besitzende Verzögerungs­ intervall zwischen einem Triggerimpuls und einem Ausgangsim­ puls zu erhalten.

Eine hohe Auflösung besitzende Daten im Zähler 142 werden als direkte binäre Daten 148 zum Konverter 162 vorgesehen, der zweckmäßigerweise ein binärcodierter Dezimal-zu-Dezimal­ konverter sein kann, um die Ausgangsgröße 188 in Dezimalform zu erhalten.

Die Ausgangsgröße des Zählers 146 ist ferner in Form paral­ leler Ausgangsgrößen 150 vorgesehen, und zwar für den vor­ einstellbaren Abwärtszähler 164. Der Abwärtszähler 164, der im einzelnen in Fig. 6 dargestellt ist, weist interne Flip-Flops auf, um einen voreingestellten Wert herabzuzählen und um Herabzählimpulse 166 für die Zähler 154 vorzusehen. Die Herabzählimpulse 166 sind in zweckmäßiger Weise maß­ stabsmäßig herabgesetzt, und zwar um einen Faktor von 5, um die Zähler 154 in die Lage zu versetzen, bei einer Taktrate von nur 10 MHz zu arbeiten.

Die Herabzählimpulse 166 zählen die Anordnung von Zählern 154 herab. Die Zähler 154 sind gruppiert um eine Vielzahl von Zählerausgangsleitungen 156 für eine Vielzhal von Zäh­ lerausgangslogikgattern 160 vorzusehen, die in zweck­ mäßigerweise ODER (OR)-Gatter sein können. Es wird somit eine Reihe von Logikgattern vorgesehen, die in Serie befriedigt werden müssen, um das logische Ausgangssignal 170 abzuleiten, welches anzeigt, daß Zähler 154 leer sind. Daraufhin wird die Ausgangsgröße 172 vom Abwärtszähler 164 mit dem Signal 170 durch ODER-Gatter 174 kombiniert, um eine Ausgangsgröße für die Eingabe zur Verriegelungsschaltung 176 zu erhalten, und zwar indikativ für ein vergangenes Zeitin­ tervall auf eine Auflösung von 10 ns.

Die Verriegelungsschaltung 176 erzeugt danach ein erstes verzögertes Signal 180 für den Impulsformer 182 zur Bildung eines Eingangsimpulses für eine zweite LCD 184. Die Verrie­ gelungsschaltung 176 liefert auch eine Ausgangsgröße 178, welche als ein Statussignal dient, daß ein terminaler oder End-Zählerstand erreicht wurde und dient auch zum Sperren der Takt 32 und 34 Durchgänge von den Logikgatterschal­ tungen 38 bzw. 42 (Fig. 2).

Die dezimalen Ausgangsabgriffe oder Anschlüsse 188 werden vom Konverter 162 zusammen mit 1 ns Ausgangsanschlüssen vom LCD 184 vorgesehen, und zwar für die Vergleichslogik 192, die in zweckmäßigerweise eine Vielzahl von NAND-Gattern auf­ weisen kann. Wenn einem logischen Gatter Genüge getan wurde, d. h. eine Korrespondenz der Ausgangsgrößen von 188 und 190 vorliegt, so geht ein verzögertes Ausgangssignal 196 nied­ rig, um den Impulsformer 198 in Gang zu setzen, um einen zweiten verzögerten internen Ausgangsimpuls 72 zu erzeugen, und zwar als Eingabe für die in Fig. 2 gezeigten Schaltun­ gen. Der zweite verzögerte Ausgangsimpuls 72 wird mit einer Zeitverzögerung erhalten, die der Zeitverzögerungseingangs­ größe zu den Datenregistern 100 entspricht, und zwar korri­ giert hinsichtlich der Systembetriebs- und Fortpflanzungs­ verzögerungen. Wie in Verbindung mit Fig. 2 erläutert, wird der verzögerte Ausgangsimpuls 72 sodann für die Synchroni­ sation bezüglich des Eingangstriggerimpulses 10, 12 phasen­ verschoben, und zwar zur Verwendung bei der Erzeugung des gewünschten verzögerten Ausgangsimpulses 84.

Fig. 4 ist ein relatives Zeitsteuerdiagramm für die Erzeu­ gung eines Ausgangsimpulses 84 mit einem eine hohe Auflösung besitzenden Verzögerungsintervall von einem Triggerimpuls 10 oder 12. Wie gezeigt, sind die Taktimpulsfolgen 32 und 34 für die interne Zeitsteuerung vorgesehen. Der Triggerimpuls 10 oder 12 initiiert die Ausgänge 58, 60 von einer LCD. Die Ausgänge oder Ausgangsgrößen 58, 60 sind verriegelt, und zwar durch eine nächste ankommende ins Positiv gehende lm­ pulsflanke von den Impulsen 32 oder 34 zur Bildung einer Verriegelungsimpulsflanke 48 oder 60. Das verriegelte Ereig­ nis 48 oder 60 setzt auch in logischer Weise die Zählertakt­ impulse 94, 96 zu den Systemzählern in Gang. Die Taktimpulse 94, 96 takten sodann das System, beginnend mit der nächsten positiven Taktflanke nach der Verriegelungstaktflanke 48, 60. Es sei bemerkt, daß dann, wenn die Impulsfolge 32 die Verriegelungsimpulsflanke vorsieht, die Impulsfolge 34 die Taktimpulse vorsieht und umgekehrt. Taktimpulse 94 oder 96 werden für die Schaltungen vorgesehen, wobei ein interner verzögerter Ausgangsimpuls 72 abgeleitet wird, der bezüglich des Triggerimpulses 10, 12 synchronisiert werden muß. Die Synchronisationsdaten 76 von einer dritten LCD werden ausge­ geben und mit Daten 58, 60 komplementiert, um ein Ausgangs­ impuls 84 zu erhalten, der synchron mit dem Eingangstrigger 10, 12 verzögert ist, und zwar um eine voreingestellte Verzögerung auf eine hohe Auflösung beispielsweise 1 ns.

Beispielsweise sei auf die Fig. 2, 3 und 4 Bezug genommen, und eine gewünschte Zeitverzögerung von 105 ns angenommen, und zwar mit einer Schaltungsfortpflanzungsverzögerung von 66 ns. Mit einer internen Taktrate von 50 MHz wird eine interne Impulsbreite von 10 ns realisiert. Somit komplemen­ tiert die logische Schaltung 64 die Verzögerungsausgangs­ größe 72 mit verriegelten Synchronisierungsdaten 58, 60 auf der Basis von zehn. Die Systemverzögerungen umfassen somit die 66 ns Fortpflanzungsverzögerung und die 10 ns Phasenver­ zögerung, welche die Eingangsverzögerungsdaten 100, gespei­ chert in den Zählern 108, 110, 112 korrigieren, um von der programmierbaren Verzögerung 20 ns in den Zählern 110 und 112 und 9 ns im Zähler 108 zu lassen. Die durch das System erzeugte Verzögerung ist die folgende:

Hauptzähler 20 ns programmierbare Verzögerung  9 ns Fortpflanzungsverzögerung 66 ns Triggerphase  8 ns Ausgangsphase hinzuaddiert  2 ns 105 ns

Obwohl angenommen wird, daß die Erfindung unter Bezugnahme auf die Blockdiagramme der Fig. 2 und 3 praktiziert werden kann, so sei doch noch auf die Fig. 5 und 6 hingewiesen, welche ein spezielles Ausführungsbeispiel der Erfindung schematisch detaillierter darstellen. Bezug genonmen wird auf die konventionellen in den Fig. 2 und 3 erläuternden Komponenten für die Niederfrequenzzählung ohne die detail­ lierten Schaltungsschemata.

Triggerimpulse 10-12 werden für Flip-Flops 224 bzw. 226 vorgesehen, wobei der Eingang durch einen Schalter 222 aus­ gewählt wird. Das Eingangs Flip-Flop 224 oder 226 schaltet die Treiberschaltung 228 ein, um einen Eingangsimpuls vor­ zusehen, und zwar für eine erste zusammengefaßte (lumped) Konstantverzögerung (LCD) 232. Vorzugsweise hat die LCD 232 Ausgangsanschlüsse, welche Signale mit 1 ns Intervallen an Verriegelungsschaltungen 236, 238, 240 und 242 liefern.

Die am Ausgang der LCD 232 erscheinenden Daten werden ver­ riegelt, und zwar bei der nächstankommenden Flanke des Taktimpulses durch das Vorsehen von Taktimpulsen 32 und invertierten Taktimpulsen 34, um alternativ Daten innerhalb der Verriegelungsschaltungen 236 und 238 oder 240 und 242 zu verriegeln. Das erste Paar von veriegelten Gatterschaltungen (Daten) sieht ein Ausgangssignal vor für die assoziierten logischen Gatterschaltungen 250, 254, um das weitere Auf­ treten von Verriegelungssignalen zu verhindern. Das verrie­ gelte Ausgangssignal wird ebenfalls an den UND-Gattern 256 und 258 vorgesehen, um den Anfang der Systemherabzählung in Gang zu setzen, und zwar bei der nächsten ins Positive ge­ henden Impulsflanke, ohne daß auf eine zusätzliche volle Impulslänge gewartet wird.

Die Gatterschaltungen 256 und 258 arbeiten mit den Taktim­ pulsen 32 bzw. 34 zusammen, um Herabzählimpulsfolgen 262 und 264 zu erzeugen, und zwar beginnend mit der nächsten lmpuls­ folge 32, 34 nach der Ankunft des Verriegelungssignals. Die Ausgangsgröße von den Verriegelungsschaltungen 236, 238, 240 und 242 wird für die NAND-Gatter 268 A, B, C, D, E, F, G, H, J und K vorgesehen. Wenn die Logik eines Gatters erfüllt ist, so geht die Ausgangsgröße herunter, um die mit den erfüllten Logikgatterschaltungen assoziierten Dioden in Vorwärtsrichtung vorzuspannen.

Man erkennt in Fig. 5, daß ein zweiter Satz von Gatterschal­ tungslogik-Eingangsdaten von der LCD 274 abgegeben wird. Die LCD 274 ist logisch verbunden mit Ausgängen oder Ausgangs­ größen komplementär mit den Ausgängen oder Ausgangsgrößen der LCD 232. Demgemäß ist der Ausgangsgatterschaltungslogik Genüge getan, wenn die Summe der Verzögerung, bemessen durch LCD 232 und die Ausgangsgröße von LCD 274 eine Impulsbreite oder 10 ns beträgt, wie hier beschrieben. Ein verzögertes Ausgangssignal 278 wird durch die logischen Gatterschaltun­ gen 268 erzeugt, und zwar mit der gleichen Zeitsteuerung bezüglich der Taktimpulse 32, 34 als ankommender Triggerim­ puls 10, 12. Das verzögerte Ausgangssignal 278 schaltet den Ausgangspulser (Ausgangsimpulsgeber) 280 ein, um den finalen oder Endausgangsimpuls 282 zu erzeugen. Der Ausgangsimpuls 282 wird, wie in Fig. 5 gezeigt, mit einer Impulshöhe er­ zeugt, die zur Aktivierung der damit verbundenen (nicht ge­ zeigten) Schaltung brauchbar ist.

Die in Fig. 5 gezeigte Schaltung sieht auch mehrere "Haus­ halts- oder Hauskeepingfunktionen" vor. Ein Ausgangssignal vom letzten Anschluß oder Abgriff der LCD 274 kombiniert sich über NAND-Gate 268 A mit einem invertierten Rücksetz­ signal 320, wie dies unter Bezugnahme auf Fig. 6 beschrieben wurde, um das NAND-Gatter 270 in Gang zu setzen, um ein automatisches Rücksetzsignal 272 bei der Beendigung des verzögerten Ausgangssignals abzugeben. Ferner wird ein Takt­ sperrsignal 178 in die Logikgatterschaltungen 248 und 252 eingegeben, um die weitere Taktgabe des Systems zu stoppen. Trigereingangs-Flip-Flops 224, 226 sehen ferner ein Status­ symbol 230 vor, um anzuzeigen, daß die Systemoperation oder der Systembetrieb getriggert wurd.

Fig. 6 zeigt nun eine detaillierte schematische Darstellung einer Schaltung mit der primären Funktion des Erzeugens eines zweiten verzögerten Ausgangsimpulses 72, der ein interner Impuls ist, und zwar in Synchronisation mit den eingeschalteten (enabled) internen Taktimpulsen 262 oder 264, aber verzögert vom anfänglichen Herabzählimpuls 262 oder 264, um eine Zeit, die funktionsmäßig mit den Eingangs­ daten in Register 100 in Beziehung steht. Die Eingangsdaten können, wie in den Fig. 1 und 3 gezeigt, aus Datenschaltern 5 erhalten werden, die anfänglich in die Datenregister 100 eingeben. Es sei wiederum bemerkt, daß die Daten in den Datenregistern 100 manuell über Daumenradschalter eingegeben werden können, oder aber die Eingabe kann durch ein Computer-Interfacesystem erfolgen, welches hier nicht ge­ zeigt ist.

In jedem Fall werden die ausgewählten Eingangsverzögerungs­ daten in das System in der im folgenden beschriebenen Weise eingeladen.

Registerdaten (SD) 104 werden in Register 108 und 110 ein­ getaktet, und zwar durch Taktimpulse 102. Wie in Fig. 3 gezeigt, werden zusätzliche Register 112 verwendet, um eine niedrige Auflösung aufweisende Verzögerungsinformation im Überschuß zu den 10 ns Daten im Register 110 zu akkumu­ lieren. Mit solchen eine niedrige Auflösung des besitzenden Daten verbundene oder assoziierte Schaltungen sind konven­ tionell und werden hier im einzelnen nicht weitergehend als in Fig. 3 gezeigt beschrieben.

Wenn die serienmäßigen Daten in die Register 108, 110 und 112 (Fig. 3) eingetaktet sind, so müssen die Daten in die Zähler 142, 146 und 154 (Fig. 3) eingeladen werden, um die Erzeugung eines verzögerten Signals zu ermöglichen Es ist jedoch erinnerlich, daß die Komponenten Betriebsverzöge­ rungen und die Systemfortpflanzungsverzögerungen nunmehr das eine hohe Auflösung besitzende Verzögerungszeitsteuerinter­ vall beeinflussen. Demgemäß sind Eichungsschalter 286 vorge­ sehen, um die Ergebnisse einer System-Innenverzögerung-Ei­ chung einzugeben.

Die internen Verzögerungdaten werden sodann den Zählern 288 zugeführt, um die voreingestellte Verzögerung, eingeschoben in die Zähler 142 und 146, zu korrigieren. Die Hilfstaktim­ pulsfolge 292 wird den ODER-Gatterschaltungen 294 und 296 zugeführt. Das Gatter 294 steht ausgangsmäßig mit dem Zähler 300 in Verbindung und dieser arbeitet als ein monostabiler Multivibrator ("one-shot"), um als erstes da Enable-Signal 304 abzugeben, um die oben diskutierten Datenzähler zu laden, und um prompt daraufhin den Ausgang 302 zum Zähler 306 zurückzusetzen, um Ausgangsimpulse vom ODER-Gatter 296 zu empfangen. Der Zähler 306 gib eine Impulsfolge 308 an die Herabzähleichungszähler 288 und auch die Datenzähler 142 und 146 ab. Wenn die Eichungszähler 288 leer sind, so beendet das Ausgangssignal 310 die Eichungszählung mit dem Signal 310 und wirkt um RESET 320 zu erzeugen und über NOR-Gatter 316 ein-PRESET-Signal 322, um den Abwärtszähler 164 (Fig. 3) voreinzustellen.

Wie oben für Fig. 5 erläutert, werden die als nächstes an­ kommenden Systemtaktimpulse 262 oder 264 darauffolgend auf eine LCD 232 Datenverriegelung in JK Flip-Flops 330 bzw. 332 eingegeben, welche über exklusive ODER-Gatterschaltung 334 kippen, um die zugehörige Schaltung herabzuzählen. Die NOR-Gatterschaltung 314 hat auf die RESET Systemkomponenten eingewirkt, wobei das NOR-Gatter 316 ein PRESET-Signal 322 zu einer Zeit danach erzeugt, um die System-Flip-Flops durch zugehörige NAND-Gatterschaltungen 326 A, B, C, D voreinzu­ stellen. Die Flip-Flops 338 A, B, C und zugehörige NOR-Gat­ terschaltungen 340 und 342 wirken als ein voreinstellbarer Abwärtszähler und liefern ferner Ausgangsimpulse 166 mit einer niedrigeren Frequenz als die Systemtaktimpulse 262, 264. Beispielsweise werden die Ausgangsimpulse 166 maßstabs­ mäßig um einen Faktor von 5 auf eine Frequenz von 10 MHz behandelt, um die Systemzähler herabzuzählen, und zwar beginnend mit dem Zähler mit 100 ns Daten (siehe die Zähler 154 in Fig. 3). Dieses Takten mit relativ niedriger Frequenz verbessert die Systemzuverlässigkeit und Genauigkeit. In jedem Fall dienen die Ausgangsimpulse 346 von der exklusiven ODER-Schaltung 334 zum Herabtakten von Zähler 164 (Fig. 3).

Wie in Fig. 3 beschrieben, werden die Herabzählgrößen 166 erzeugt, um die eine niedrige Auflösung besitzenden Daten herauszutakten, bis die eine niedrige Auflösung besitzenden Zähler leer sind und die zugehörigen Logikgatterschaltungen befriedigt sind. Die logische Ausgangsgröße 170 zeigt die Vollendung des eine niedrige Auflösung besitzenden Zählens an. Die Ausgangsgröße 170 und die Ausgangsgröße 150 vom Abwärtszähler 164 werden der logischen Gatterschaltung 174 zur Verfügung gestellt. Wenn die Eingangsgröße das logische Gatter 174 befriedigt, so setzt eine Ausgangsgröße vom Gat­ ter 174 die Verriegelungsschaltung 176, was anzeigt, daß das Verzögerungstakten mit niedriger Auflösung vollendet wurde. Die Verriegelungsschaltung 176 liefert eine Statussignal­ ausgangsgröße 178, welche einen Endzählerstand anzeigt und die Eingangstaktlogikgatter 248 und 252 (vgl. Fig. 5) sperrt.

Die eine hohe Auflösung besitzenden Daten im Zähler 142 werden in binärcodierter Dezimalform auf Signalleitung 148 dem Konverter 162 präsentiert, der dezimale Ausgänge 188 besitzt. Die dezimalen Ausgangsgrößen 188 vom Konverter 162 und den NAND-Gattern 348 A, B, C, D, E, F, G, H, J, K arbei­ ten mit der zweiten LCD 352 zusammen, um die eine hohe Auflösung besitzende Komponente der voreingestellten Verzögerung vorzusehen. Ein erster verzögerter interner Impuls 180 wird durch den Impulsformer 182 vorgesehen, und zwar zur zweiten LCD 352 mit Ausgangsanschlüssen logisch verbunden mit zugehörigen NAND-Gatterschaltungen 348 A, B, C, D, E, F, G, H, J, K entsprechend mit der voreingestellten Ausgangsgröße, erzeugt vom Konverter 162. Wenn eine logische Gatterschaltung befriedigt ist, geht die zugehörige Ausgangsgröße nach unten, um die verbundene Diode in Vor­ wärtsrichtung vorzuspannen, um ein verzögertes Signal 196 auszugeben, welches den Impulsformer 198 einschaltet. Der Impulsformer 198 erzeugt einen zweiten intern verzögerten Ausgangsimpuls 72, der sodann synchronisiert ist mit dem ankommenden Triggerimpuls, um einen Ausgangsimpuls zu bilden, wie dies zuvor unter Bezugnahme auf Fig. 5 beschrie­ ben wurde.

Am Ende der Ausgangsimpulserzeugung kann das System entweder manuell oder automatisch rückgesetzt werden. Wie anhand von Fig. 5 diskutiert, wird ein automatischer Rückstell- oder Rücksetzimpuls 272 durch die Synchronisierungslogik 268 A erzeugt. Wenn eine automatische Rücksetzung nicht erwünscht ist, so kann der Schalter 273 bewegt werdem. um das automa­ tische Rückstellsignal 272 zu erden, was das manuelle Rück­ setzsignal 271 zum Eingangszähler 300 einschaltet, um die Systemkomponenten rückzusetzen.

In den hier beschriebenen Schaltungen werden Ausgangsdaten mit der gewünschten 1 ns Auflösung als LCD-Komponenten 232, 274, 352 erzeugt. Jede LCD wird vorzugsweise von der Firma Automatic Coil Company in der Folge der Komponente CD-301 C-199 beschafft.

Zusammenfassend sieht die Erfindung folgendes vor:

Ein Verfahren und eine Vorrichtung zur Erzeugung eines Ausgangsimpulses darauffolgend auf ein Triggerimpuls mit einem Zeitverzögerungsintervall, voreingestellt mit einer Auflösung, die hoch ist relativ zu einer niedrigen Auflösung verfügbar von den gelieferten Taktimpulsen. Eine erste zusammengefaßte konstante Verzögerung liefert ein erstes Ausgangssignal zu vorbestimmten Interpolationsintervallen entsprechend zu dem gewünschten, eine hohe Auflösung besitzenden Zeitintervall. Verriegelungsschaltungen verrie­ geln die eine hohe Auflösung besitzenden Daten zur Bildung eines ersten Synchronisationsdatensatzes. Ein ausgewähltes Zeitintervall wurde an internen Zählern voreingestellt und hinsichtlich Schaltungsfortpflanzungsverzögerungszeiten korrigiert, die die gleiche Größenordnung besitzen, wie die gewünschte hohe Auflösung. Interne Systemtaktimpulse zählen die Zähler herab, um einen internen Impuls zu erzeugen, und zwar verzögert um ein Intervall, welches funktionsmäßig mit dem voreingestellten Zeitintervall in Beziehung steht. Eine zweite LCD korrigiert das interne Signal mit der hohen Auflösungszeitverzögerung. Ein zweiter interner Impuls wird sodann an eine dritte LCD angelegt, um einen zweiten Satz von Synchronisationsdaten zu erzeugen, der komplementär ist zu dem ersten Satz des Synchronisationsdaten, um an die Logikschaltungen angelegt zu werden. Die Logikschaltungen verzögern ferner das interne Ausgangssignal, um eine richtige Phasenbeziehung eines Ausgangssignals mit den internen Impulsen zu erhalten. Das endgültige verzögerte Ausgangssignal schaltet dann den Ausgangsimpulsgenerator ein, um den gewünschten Ausgangsimpuls zu erzeugen, und zwar mit einem voreingestellten Zeitverzögerungsintervall darauf­ folgend auf die Eingabe des Triggerimpulses.

Claims (14)

1. Eine eine hohe Auflösung besitzende Verzögerungszeit­ steuerschaltung zur Erzeugung eines Ausgangsimpulses darauffolgend auf einen Triggerimpuls mit einem vorein­ gestellten Zeitverzögerungsintervall, und zwar mit einer Auflösung, die hoch ist bezüglich einer niedrigen Auflö­ sung, die von den gelieferten Taktimpulsen verfügbar ist, gekennzeichnet durch:
eine erste zusammengefaßte Konstantverzögerungsschaltung (20) zur Erzeugung eines ersten Ausgangssignals (24) mit vorbestimmten Interpolationsintervallen entsprechend der hohen Auflösung innerhalb einer Periode der gelieferten Taktimpulse darauffolgend auf die Eingabe des Triggerim­ pulses,
eine erste Verriegelungsschaltung (26, 28) zur Verriege­ lung des ersten Ausgangssignals dann, wenn eine Flanke des gelieferten Taktimpulses detektiert wird, um erste eine hohe Auflösung besitzende Synchronisationsverzö­ gerungsdaten (60) zu bilden,
eine Eingabeschaltung (142, 146, 154) zur Voreinstellung eines Zeitverzögerungsintervalls mit der erwähnten hohen Auflösung zur Erzeugung eines Ausgangsimpulses darauf­ folgend auf den Triggerimpuls,
eine Zeitsteuerschaltung zur Erzeugung eines internen lmpulses zeitlich in Beziehung stehend mit dem voreinge­ stellten Zeitintervall zur Erzeugung des verzögerten Ausgangsimpulses und mit einer Zählerschaltung (146, 154, 164) für eine Zeitsteuerung mit relativ niedriger Auflösung und mit einer zweiten zusammengefaßten Kon­ stantverzögerungsschaltung (184) für die Zeitsteuerung mit relativ hoher Auflösung,
eine dritte zusammengefaßte Konstantverzögerungs­ schaltung (74), ansprechend auf den internen Impuls zur Einleitung der Erzeugung der zweiten eine hohe Auflösung besitzenden Synchronisationsverzögerungsdaten, und logische Schaltungsmittel (268) zur Aufnahme der ersten und zweiten Synchronisationsverzögerungsdaten und zur Ableitung des Ausgangsimpulses, verzögert vom Trigger­ impuls durch das voreingestellte eine hohe Auflösung besitzende Zeitsteuerverzögerungsintervall.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Zeitsteuermittel ferner folgendes aufweisen: Mittel zum Herabtakten der Zählermittel, logische Mittel zur Erzeugung eines Eingangsimpulses für die zweite zusammengefaßte Konstantschaltung dann, wenn die Zähler­ mittel auf einen voreingestellten Wert herabzählen, und Vergleichsmittel zur Erzeugung des internen Impulses dann, wenn die zweite zusammemgefaßte Konstantverzö­ gerung eine eine hohe Auflösung besitzende Ausgangsgröße erzeugt, und zwar mit einer Zeit, die funktionsmäßig in Beziehung steht mit einem eine hohe Auflösung besitzen­ den Teil des voreingestellten Zeitintervalls.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Zeitsteuermittel ferner folgendes aufweisen: Korrekturmittel zum Einstellen des voreingestellten Zeitintervalls für Signalfortpflanzungsverzögerungen innerhalb der Verzögerungszeitsteuerschaltung.

4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die logischen Schaltungsmittel eine Vielzahl von Gatter­ schaltungen aufweisen, und zwar zur Verbindung des ersten Synchronisationsverzögerungsdatensignals in komp­ lementärer Weise mit dem zweiten Synchronisationsverzö­ gerungsdatensignal zur Ableitung des Ausgangsimpulses mit einer gleichen relativen Zeitsteuerung mit dem Takt­ impuls als dem Triggerimpuls.

5. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die ansprechenden Schaltungsmittel ferner folgendes aufweisen: eine dritte zusammengefaßte Konstantverzögerung zum Empfang des internen Impulses, und zur Ausgabe des zweiten Synchronisationsverzögerungsdatensignals mit Interpolationsintervallen entsprechend der hohen Auf­ lösung.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die logischen Schaltungsmittel folgendes aufweisen:. eine Vielzahl von Gatterschaltungen mit einer Ausgangs­ größe entsprechend dem gleichzeitigen Auftreten des ersten Synchronisationsverzögerungsdatensignals und des zweiten Synchronisationsverzögerungsdatensignals, wobei das zweite Verzögerungssignal das Komplement des ersten Verzögerungssignals ist.

7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß ein Impulsgenerator die Ausgangsgröße der Gatter empfängt und daß die Gatterschaltungen NAND-Schaltungen aufweisen, um den Impulsgenerator in Vorwärtsrichtung vorzuspannen, und zwar beim gleichzeitigen Auftreten der ersten und zweiten Synchronisationsverzögerungsdaten­ signale.

8. Verfahren zur Erzeugung eines Ausgangsimpulses darauf­ folgend auf einen Triggerimpuls mit einer zeitlichen Verzögerung, bestimmt durch ein Intervall, voreinge­ stellt mit einer Auflösung, die hoch ist bezüglich einer niedrigen Auflösung, verfügbar von den gelieferten Taktimpulsen, gekennzeichnet durch folgende Schritte:
Vorsehen eines ersten Ausgangssignals zur vorbestimmten Interpolationsintervallen, abgegeben von ersten zusam­ mengefaßten Konstantverzögerungsmitteln entsprechend der hohen Auflösung innerhalb einer Periode der gelieferten Taktimpulse darauffolgend auf die Eingabe des Trigger­ impulses,
Verriegelung des ersten Ausgangssignals dann, wenn eine Flanke des gelieferten Taktimpulses detektiert wird, um erste eine hohe Auflösung besitzende Synchronisations­ verzögerungsdaten zu bilden,
Voreinstellen eines Zeitverzögerungsintervalls mit der hohen Auflösung zur Erzeugung eines Ausgangsimpulses darauffolgend auf den Triggerimpuls,
Erzeugung eines internen Impulses, der zeitlich in Be­ ziehung steht mit dem voreingestellten Zeitintervall zur Erzeugung des verzögerten Ausgangsimpulses und mit einer eine relativ niedrige Auflösung besitzenden Zeitsteuer­ verzögerung von Zählermitteln und mit einer eine relativ hohe Auflösung besitzenden Zeitsteuerverzögerung von den zweiten zusammengefaßten Konstantverzögerungsmitteln, Erzeugung von zweiten eine hohe Auflösung besitzenden Synchronisationsverzögerungsdaten infolge des internen Impulses,
Eingabe der ersten und zweiten Synchronisationsverzöge­ rungsdaten in die logischen Schaltungsmittel und Ableitung in den logischen Schaltungsmitteln des Aus­ gangsimpulses, verzögert vom Triggerimpuls durch das voreingestellte eine hohe Auflösung besitzende Zeitver­ zögerungsintervall.

9. Verfahren nach Anspruch 8, gekennzeichnet durch den Schritt des Erzeugens des internen Impulses, wobei ferner folgendes vorgesehen ist:
Herabtakten der Zählermittel,
logische Erzeugung eines Eingangsimpulses für die zweite zusammengefaßte Konstantverzögerung, wenn die Zählermit­ tel auf einen voreingestellten Wert herabgezählt sind, und
Erzeugung des internen Impulses dann, wenn die zweite zusammengefaßte Konstantverzögerung eine eine hohe Auflösung besitzende Ausgangsgröße erzeugt, und zwar entsprechend einem eine hohe Auflösung besitzenden Teil des voreingestellten Zeitintervalls.

10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der Schritt des Erzeugens des internen Impulses ferner die folgenden Schritte umfaßt:
Korrektur des voreingestellten Zeitintervalls für Sig­ nalfortpflanzungsverzögerungen innerhalb der Verzöge­ rungszeitsteuerschaltung.

11. Verfahren nach Anspruch 8, wobei der Schritt der Eingabe der ersten und zweiten Synchronisationsverzögerungsdaten ferner die folgenden Schritte umfaßt: Komplementierung der ersten Synchronisationsverzögerungs­ rungsdaten mit den zweiten Synchronisationsverzögerungs­ daten durch eine Vielzahl von logischen Gattern zur Ableitung des Ausgangsimpulses mit der gleichen rela­ tiven Zeitsteuerung mit dem Taktimpuls wie der Trigger­ impuls.

12. Verfahren nach Anspruch 8, wobei der Schritt der Er­ zeugung der zweiten Synchronisationsverzögerungsdaten ferner folgendes aufweist:
Eingabe des internen Impulses in eine dritte zusammenge­ faßte Konstantverzögerung und
Ausgabe des zweiten Synchronisationsverzögerungsdaten­ signals mit Interpolationsintervallen entsprechend zu der der hohen Auflösung und komplementär zu den ersten Synchronisationsverzögerungsdaten.

13. Verfahren nach Anspruch 12, gekennzeichnet durch den Schritt der Ableitung des Ausgangsimpulses, der fol­ gendes aufweist: Erzeugung eines Ausgangssignals entsprechend dem gleichzeitigen Auftreten des ersten Synchronisations­ verzögerungsdatensignals und der komplementären zweiten Synchronisationsverzögerungsdaten.

14. Verfahren nach Anspruch 13, wobei ferner folgendes vorgesehen ist: Erzeugung eines Impulses ansprechend auf die Ausgangs­ größe der Gatter in einem Impulsgenerator, wobei die Gatter NAND-Schaltungen aufweisen, um den Impulsgene­ rator in Vorwärtsrichtung vorzuspannen, und zwar beim gleichzeitigen Auftreten der ersten und zweiten komple­ mentären Synchronisationsverzögerungsdaten.