DE3026100A1 - Digitale rechenvorrichtung - Google Patents

Description

PATENTANWÄLTE UHLANDSTRASSE 14 c · D 7000 STUTTGART 1

A 44 255 b Anmelder: Lucas Industries Limited k - 176 Great King Street

8. Juli 1980 Birmingham B19 2XF

England

Digitale Rechenvorrichtung

Die Erfindung betrifft eine digitale Rechenvorrichtung.

Es kann erforderlich sein, eine Rechenvorrichtung mit separaten digitalen Recheneinrichtungen, welche mit ihrem eigenen zugeordneten Takt gesteuert werden, so auszubilden, daß die separaten Recheneinrichtungen derart zusammenarbeiten, daß zwischen ihnen eine Datenübertragung möglich ist, und daß sie beide Zugriff zu Daten haben, die in einem einzigen Speicher gespeichert sind. Wenn nun die Taktsignale der einzelnen zusammenwirkenden Einrichtungen unterschiedliche Frequenzen haben, ergeben sich aber Schwierigkeiten, wenn man sicherstellen möchte, daß zu jedem Zeitpunkt jeweils nur eine der Recheneinrichtungen Zugriff zu dem Speicher erhalten kann.

Der Erfindung liegt die Aufgabe zugrunde, eine Rechenvorrichtung anzugeben, bei der zwei digitale Recheneinrichtungen selbst dann Zugriff zu einem gemeinsamen Speicher haben können, ohne sich gegenseitig zu störem, wenn die beiden Recheneinrichtungen steuernde Taktgeneratoren aufweisen, welche mit unterschiedlichen Frequenzen arbeiten.

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Dabei wird gleichzeitig angestrebt, daß der Zugriff der einen Recheneinrichtung zu dem Speicher von der zu dieser Recheneinrichtung gehörigen Taktfolge gesteuert wird, während der Zugriff der anderen Recheneinrichtung zu dem Speicher in der Weise gesteuert wird, daß er auf die Zeiten beschränkt ist, in denen keine Daten zwischen der einen Einrichtung und dem Speicher übertragen werden.

Die gestellte Aufgabe wird erfindungsgemäß durch eine digitale Rechenvorrichtung gelöst, die durch folgende Merkmale gekennzeichnet ist:

es ist eine erste digitale Recheneinrichtung vorgesehen, welche zur Steuerung einen Taktgeber zur Erzeugung von Impulsen mit einer ersten Impulsfolgefrequenz aufweist, es ist eine zweite digitale Recheneinrichtung vorgesehen, welche zur Steuerung einen Taktgeber zur Erzeugung von Impulsen mit einer zweiten Impulsfolgefrequenz aufweist, es ist ein Speicher vorgesehen, es ist eine Daten-Sammelleitung vorgesehen, welche die Recheneinrichtungen und den Speicher verbindet, es ist eine Synchronisiervorrichtung vorgesehen, welche auf ein Signal anspricht, welches anzeigt, daß seitens der zweiten Recheneinrichtung ein Bedarf für einen Zugriff zu dem Speicher besteht und welche außerdem auf einen vorgegebenen zyklischen Zustand der Taktimpulse von der ersten Recheneinrichtung anspricht, um ein Steuersignal für eine Dauer zu erzeugen, welche innerhalb des Zeit-

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Intervalls eines dieser zyklischen Zustände liegt, und es ist eine Wählvorrichtung vorgesehen, welche auf dieses Steuersignal anspricht, um für die Dauer dieses Steuersignals einen Zugriff der zweiten Recheneinrichtung zu dem Speicher zu ermöglichen und um während der gesamten übrigen Zeit einen Zugriff der ersten Recheneinrichtung zu dem Speicher zu ermöglichen.

Erfindungsgemäß wird also so vorgegangen, daß man einen Zugriff der ersten Recheneinrichtung zu dem Speicher (beispielsweise) während der ersten Halbwelle ihrer Taktimpulse ermöglicht, und daß man den Zugriff der zweiten Recheneinrichtung zu dem Speicher während der anderen Halbwelle eines Taktimpulses für die erste Recheneinrichtung ermöglicht. Zu diesem Zweck wird ein modifiziertes Taktsignal, welches von den Taktimpulsen für die zweite Recheneinrichtung abgeleitet ist, dann erzeugt, wenn das Bedürfnis besteht bzw. gemeldet ist, daß die zweite Recheneinrichtung Zugriff zu dem Speicher haben muß. Die zweite Recheneinrichtung erhält diesen Zugriff dann in Abhängigkeit von einem Steuersignal, welches auf eine Koinzidenz zwischen dem modifizierten Taktsignal und der genannten zweiten Halbwelle eines Taktimpulses für die erste Recheneinrichtung anspricht.

Bei einer bevorzugten Ausführungsform einer Rechenvorrichtung der Erfindung umfasst die Wählvorrichtung dabei eine Multiplexerschaltung für die Adressen- und Datensignale von der ersten und der zweiten Recheneinrichtung.

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Bei einem weiteren bevorzugten Ausführungsbeispiel der Erfindung umfasst die Synchronisiervorrichtung Verzögerungseinrichtungen für den Beginn des genannten Steuersignals um ein vorgegebenes Zeitintervall nach dem Beginn eines der genannten, vorgegebenen, zyklischen Zustände.

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Weitere Einzelheiten und Vorteile der Erfindung werden nachstehend in Verbindung mit einem bevorzugten Ausführungsbeispiel anhand von Zeichnungen noch näher erläutert und/oder sind Gegenstand von Unteransprüchen. Es zeigen:

Fig. 1 ein Blockdiagramm eines Regelsystems für den Kraftstoffzufluss zu einer Maschine;

Fig. 2 ein Blockdiagramm einer Eichvorrichtung für Teile des Systems gemäß Fig. 1 ;

Fig. 3 ein Blockdiagramm einer Prüfanlage für den Kraftstoffzufluß, welche Bestandteil der Vorrichtung gemäß Fig. 2 ist;

Fig. 4 ein Blockdiagramm eines digitalen Rechners, welcher Bestandteil der Vorrichtung gemäß Fig. 2 ist; ι

Fig. 5 ein Schaltbild einer Schnittstellenschaltung, welche Bestandteil des Rechners gemäß Fig. 4 ist;

Fig. 6 ein Schaltbild einer Synchronisierschaltung, welche Bestandteil der Schnittstellenschaltung gemäß Fig. 5 ist;

Fig. 7 ein Schaltbild einer Verζögerungsεchaltung, welche Bestandteil der Prüfanlage gemäß Fig. ist;

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Fig. 8 eine schematische Darstellung zur Verdeutlichung des Signalverlaufs an wichtigen Punkten der Schaltungen gemäß Fig. 5 und 6;

Fig. 9 eine schematische Darstellung zur Erläuterung des zeitlichen Zusammenhangs zwischen Taktimpulsen einerseits und Adressen- und Datensignalen von einer üblichen digitalen Rechenvorrichtung andererseits und

Fig. 1O eine schematische Darstellung, welche verdeutlicht, wie die anhand der Fig. 9 erläuterte Situation erfindungsgemäß durch die Verzögerungsschaltung gemäß Fig. 7 geändert wird, wobei der Signalverlauf an wichtigen Schaltungspunkten dargestellt ist.

Im einzelnen zeigt Fig. 1 ein Regelsystem für den Kraftstoffzufluss für eine Maschine 10, wobei das Regelsystem im wesentlichen einem in einer früheren Anmeldung (Gb-Patentanmeldung 41 906/78) beschriebenen System entspricht. Dieses System enthält eine Pumpe 1*], eine variable Dosiervorrichtung 12, welche auf einen Maschineneinlassdruck P1 anspricht, und eine Steuerdruck-Steuereinheit 14, welche auf eine Druckdifferenz über der Dosiervorrichtung 12 und auf elektrische Signale von einem Steuerkreis bzw. Regelkreis 15 anspricht. Der Regelkreis 15 spricht auf die Maschinentemperatür T, auf den Einlassdruck P1 und auf ein Signal θ an, welches dem Winkel zwischen der Längsachse der Maschine 10, insbesondere eines Strahltriebwerks, und dessen Bewegungsrichtung durch die umgebende Atmosphäre entspricht.

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Der Regelkreis 15 enthält eine digitale Mikroprozessoreinheit (MPU) 16, welche von einem Taktgenerator 17 gesteuert wird, und einen programmierbaren Lesespeicher (PROM) aufweist sowie einen Analog/Digitalümsetzer für die Eingangssignale T, P1, θ und ausserdem einen Digital/Analog-Umsetzer zum Liefern von Ausgangssignalen für die Steuerdrucksteuerung 14.

Bei dem vorstehend beschriebenen System übernimmt das Drosselventil 13 die volle Steuerung des Kraftstofflusses bei vorgegebenen Werten von θ und T derart, dass die anschliessende Steuerung bzw. Regelung in Abhängigkeit von Θ, T und P1 erfolgt. Damit der Kraftstoffzufluss unter diesen Bedingungen genau dem Bedarf bei den gemessenen Eingangswerten entspricht, und zwar trotz der Toleranzen der hydromechanischen und elektromechanischen Elemente des Drosselventils 13 und der Steuerdruck-Steuerung 14, ist es erforderlich, das System zu eichen.

Eine entsprechende Eichvorrichtung ist allgemein in Fig. 2 dargestellt und enthält einen Kraftstofffluss-Testaufbau 20, welcher nachstehend in Verbindung mit Fig. 3 noch näher erläutert wird. Im einzelnen umfaßt der Testaufbau 20 eine Dosiervorrichtung 12, ein Drosselventil 13, eine Steuerdruck-Steuerung 14 und eine Schaltung 15 des zu eichenden Kraftstoffsystems. Weiterhin weist die Eichvorrichtung gemäß Fig. 2 einen Rechner 21 auf, der nachstehend anhand von Fig. 4 bis 6 noch näher erläutert wird, und eine Eln/Ausgabe-Steuerkonsole 22 aufweist, welche einen Drucker 19 umfassen kann, der eine Aufzeichnung der mit Hilfe des Rechners 21 erhaltenen

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Eichungen liefert.

Wie Fig. 2 zeigt und wie oben bereits angedeutet wurde, umfaßt der Testaufbau 20 den Regelkreis 15 und eine Durchflussregelung 25, welche ihrerseits die oben beschriebenen Einrichtungen 12 bis 14 umfaßt. Die Durchflussregelung 25 wird aus einem Tank 26 mittels einer Pumpe 27 der Verdrängerbauart über eine Sammelkammer 39 und einen Kraftstoff-Druckregler 28 mit Kraftstoff gespeist, wobei der Druckregler 28 seinerseits durch ein analoges elektrisches Signal auf einer Ausgangsleitung 29 des Rechners 21 gesteuert wird und selbst auf einer Leitung 30 zum Rechner 21 ein Signal PD liefert, das dem Druck entspricht, mit dem der Kraftstoff angeliefert wird, überschüssiger Kraftstoff wird in den Tank 26 über ein Rückströmventil 40 zurückgeleitet. Die Durchflussregelung 25 und der Regelkreis 15 sprechen auf einen Test-Luftdruck an, welcher dem Druck P1 entspricht und welcher von Druckquellen 31, 32 über einen Druckregler 33 erhalten wird, der auf ein Analogsignal auf einer Ausgangsleitung 34 des Rechners 21 anspricht. Ein Wandler 35 liefert auf einer Leitung 36 ein Signal Pit, welches die Größe des Test-Luftdrucks anzeigt. Der Rechner 21 liefert ein analoges Testsignal 6t, welches dem oben erwähnten Neigungswinkelsignal θ entspricht, und zwar auf einer Leitung 37 zu dem Regelkreis 15. Ein Luftheizer 38 liefert ein Temperatursignal Tt, welches der oben erwähnten Maschinentemperatur T entspricht.

Wie in der früheren Patentanmeldung gezeigt ist, besitzt die Durchflussregelung 25 vier Ausgangskanä-

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le 41, und in dem Testaufbau 20 wird die Strömung von diesen Kanälen zusammengefaßt, um einen Durchflussmengenmesser 42 zu passieren, ehe sie in den Tank 26 zurückgeführt wird. Der Durchflussmengenmesser 42 liefert ein analoges Ausgangssignal auf einer Leitung 43 zum Rechner 21. In einen Adressen- und Daten-Bus 45 und in mehrere Steuerleitungen 46 zwischen dem Regelkreis 15 und dem Rechner 21 ist eine Pufferschaltung 44 eingefügt. Die Pufferschaltung 44 weist eine Verzögerungsschaltung 47 auf, welche später anhand von Fig. 7 beschrieben wird.

Wie Fig. 4 zeigt, enthält der Rechner 21 einen Mikroprozessor 50, einen Speicher mit wahlfreiem Zugriff (RAM) 51 und einen programmierbaren Lesespeicher (PROM) 52. Die Signale auf den Leitungen 29, 34 und 37 werden von dem Mikroprozessor 50 über eine Analog-Ausgangsschaltung 53 geliefert. Die Eingangssignale auf den Leitungen 30, 36 und 43 werden dem Mikroprozessor 50 über eine Analogeingangsschaltung 54 zugeführt.

Der Mikroprozessor 16 hat in dem Regelkreis 15 Zugriff zu dem RAM 51. Dieser Zugriff wird über eine Schnittstellenschaltung (interface) 55 gesteuert, die nachstehend anhand von Fig. 5 und 6 noch näher beschrieben wird. Die Schnittstellenschaltung 55 steht mit dem Mikroprozessor 16 über den Bus 45 bzw. die Sammelleitung in Verbindung und mit dem Mikroprozessor 50 über einen Bus 57. Signale zwischen der Steuerkonsole 22 und dem Mikroprozessor 50 laufen über eine Ein/Ausgabeschaltung 56 und eine Programmierschaltung 58 für den PROM 52. Der Mikroprozessor enthält einen Taktgenerator 59.

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Beim Ausführungsbeispiel arbeitet der Taktgenerator 59 mit einer Frequenz von 1 MHz, während der Taktgenerator 17 im Regelkreis 15 des Kraftstoffsystems mit einer Frequenz von 0,9 MHz arbeitet. Es ist erforderlich, dass der RAM 51 zu jedem Zeitpunkt jeweils nur für einen 3er Mikroprozessoren 16 bzw. 50 zugänglich ist. Ausserdem ist es erforderlich, dass das Ausgangssignal des Regelkreises 15 nicht unterbrochen wird, so dass dem Mikroprozessor 50 ein Zugriff zu dem RAM 51 nur während der Zeitintervalle erlaubt werden kann, in denen kein Zugriff durch den Regelkreis 15 auftritt.

Wie Figur 5 und 6 zeigen, enthält die Schnittstellenschaltung 55 einen Adressen- und Daten-Multiplexer 60, beispielsweise vom Typ SN 74 LS 158 N der Firma Texas Instruments, um den Fluß von Adressen und Daten auf den Sammelleitungen 45 und 47 zu und von dem RAM 51 auf einem Bus 61 bzw. einer weiteren Sammelleitung zu steuern. Da der Regelkreis 15 ununterbrochen arbeiten muß, ist dafür gesorgt, dass der Normalbetrieb des Multiplexers 60 so abläuft, dass der Mikroprozessor 16 Zugriff zu dem RAM 51 erhalten kann. Der Multiplexer 60 spricht auf ein Signal (L) auf einer Leitung 62 von einem Synchronisierkreis 63 an,der in Figur 6 detaillierter gezeigt ist. Der Synchronisierkreis 63 spricht auf einen Impulszug (A) auf einer Leitung 64 an. Dieser Impulszug (Ä) wird von den Impulsen (A) des Taktgenerators 17 in dem Regelkreis 15 auf noch zu beschreibende Weise abgeleitet. Der Synchronisierkreis 63 spricht ferner auf Signale (C) und (F) auf

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Leitungen 66 bzw. 65 an. Das Signal (C) wird von einem UND-Gatter 67 geliefert, wenn Signale auf Leitungen 68, 69 anzeigen, dass der Mikroprozessor 50 den RAM 51 adressenmäßig ansteuern muß und dass die aufgerufene Adresse "gültig" ist. Wenn erforderlich, wird ein Impulszug (B) auf einer Leitung 70 von dem Taktgenerator 59 des Mikroprozessors 50 über einen Inverter 72 an den Takteingang einer bistabilen Kippstufe 71 vom D-Typ angelegt. Der D-Anschluß der Kippstufe 71 spricht auf ein Signal (D) auf einer Leitung 73 von dem Synchronisierkreis 63 an. Das Signal am Q-Ausgang der Kippstufe 71 wird zusammen mit dem Signal (B) auf der Leitung 70 an ein NAND-Gatter 74 angelegt, um das Signal (F) auf der Leitung zu erzeugen. Die Kippstufe 71, der Inverter 72 und das NAND-Gatter 74 sind so geschaltet, dass dann, wenn das Signal (D) auf der Leitung 73 "hoch" ist, das Signal (F) auf der Leitung 65 gegenüber dem Signal (B) auf der Ausgangsleitung 70 des Taktgenerators 59 invertiert ist,und dass dann, wenn das Signal (D) auf der Leitung 73 "niedrig* ist, das Signal (F) auf der Leitung 65 beginnend mit dem nächst folgenden Pegel "niedrig" des Signals (B) in dem Zustand "hoch" gehalten wird. Diese Zusammenhang der verschiedenen Signale wird besonders aus Fig. 8 deutlich.

Wie Fig. 6 zeigt, enthält der Synchronisierkreis 63 drei bistabile Kippstufen 80, 81, 82 vom D-Typ, von denen jede Bestandteil einer dualen Einheit des Typs SN74LS74AN ist, sowie drei monostabile Kippstufen 83, 84, 85, von denen jede Bestandteil einer dualen Einheit des Typs SN74LS123N ist, sowie zwei UND-Gatter 86, 87, ein NAND-Gatter 88 und einen Inverter

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Die Signale (F) und (C) auf den Leitungen 65, 66 werden an das UND-Gatter 86 angelegt, dessen Ausgang mit dem D-Eingang der bistabilen Kippstufe 80 verbunden ist. Der Takteingang dieser Kippstufe wird mit dem Impulszug (Aj auf der Leitung 64 gespeist. Impulse (H) vom Q-Ausgang der bistabilen Kippstufe 80 werden an den B-Eingang der monostabilen Kippstufe 83 angelegt, um am Q-Ausgang der monostabilen Kippstufe 83 Impulse (J) mit dem Pegel "niedrig" und mit vorgegebener Dauer zu erhalten, die an den B-Eingang der monostabilen Kippstufe 84, an einen der Voreinstellung dienenden Anschluß PR der bistabilen Kippstufe 81 und an einen invertierenden Löscheingang CLR der bistabilen Kippstufe 82 angelegt werden. Das Signal (J) am B-Eingang der monostabilen Kippstufe 84 liefert an dessen Q-Ausgang einen Impuls (K) vorgegebener Dauer und mit dem Pegel "hoch" und an dessen Q-Ausgang einen Impuls entsprechender Dauer und mit dem Pegel "niedrig". Der Impuls (K) wird über eine Leitung 90 an eine Wählschaltung 91 (Fig. 5) angelegt, deren Ausgangssignale auf Leitungen 129 bewirken, dass der RAM 51 in einen Zustand gebracht wird, in dem Daten eingegeben oder angerufen werden können, wobei die Wählschaltung (selector circuit) 91 Gatter enthält, welche selektiv auf die Impulse (K) oder ein Zeitsteuersignal mit dem Pegel "niedrig" auf einer Leitung 128 ansprechen, um Signale auf die Leitungen 129 auszusenden, welche bewirken, dass der RAM 51 in einen Zustand gebracht wird, in dem Daten eingegeben oder abgerufen werden können. Das Signal auf der Leitung 128 zeigt

* an, dass von dem Mikroprozessor 16 eine für den RAM 51

bzw. Zeitsteuergültige Adresse ausgewählt wurde, wobei das Zeitgabe-/ signal auf der Leitung 128 von der Verzögerungsschal-

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tung 47 in noch zu beschreibender Weise gedehnt wird.

Ein Impuls am Q-Ausgang der monostabilen Kippstufe 84 wird an den Takteingang CK der bistabilen Kippstufe 81 angelegt, deren D-Eingang auf dem Pegel "niedrig" gehalten wird. Ein Rucksteilimpuls kann über" eine Leitung 92 an den Löscheingang CLR der bistabilen Kippstufe 81, an den invertierenden Eingang PR zur Voreinstellung der bistabilen Kippstufe 82 und ausserdem an einen Eingangdes UND-Gatters 87 angelegt werden. Der Ausgang des UND-Gatters 86 ist über den Inverter 89 mit dem Takteingang CK der bistabilen Kippstufe 82 verbunden, deren D-Eingang auf dem Pegel "hoch" gehalten wird. Ein Impuls am Q-Ausgang der bistabilen Kippstufe 82 wird dem anderen Eingang des UND-Gatters 87 zugeführt, dessen Ausgang mit dem Löscheingang CLR der bistabilen Kippstufe und mit dem Eingang'CLR der monostabilen Kippstufe verbunden ist. Der B-Eingang der monostabilen Kippstufe 85 spricht auf die Impulse (C) auf der Leitung 66 an. Dem NAND-Gatter 88 werden als Eingangssignale die Impulse (C) auf der Leitung 66 und die Impulse vom Q-Ausgang der monostabilen Kippstufe 85 zugeführt. Die Ausgangssignale mit "niedrigem" Pegel auf der Leitung 73 von dem NAND-Gatter 88 bilden die Impulse (D) auf der Leitung 73 zu der bistabilen Kippstufe 71 in Fig. 5.

Die Schaltungen gemäß Fig. 5 und 6 liefern die in Fig. 8 gezeigten Impulsfolgen, wobei die Signalfolge deutlich wird, mit deren Hilfe ein Zugriff des Mikroprozessors 50 zu dem RAM 51 eingeleitet wird, wenn eine Phase "hohen" Pegels der Impulse (A) vorliegt und auch wenn eine Phase "niedrigen"Pegels

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dieser Impulse vorliegt. Die Schaltung ist so konzipiert, dass der Mikroprozessor 16 dann Zugriff zu dem RAM 51 hat, wenn die vom Taktgenerator 17 abgeleiteten Impulse(A)den Pegel "niedrig" haben. Der Mikroprozessor 50 darf also nur dann Zugriff zu dem RAM 51 haben, wenn die Impulse(Ä) einen"hohenⁿ Pegel haben. Wenn die Signale auf den Leitungen 68, 69 anzeigen, dass durch den Mikroprozessor 50 eine gültige Adresse für den RAM 51 ausgewählt wurde, geht das Signal (C) auf der Leitung 66, wie dies Fig. 8 zeigt, zu einem Zeitpunkt ti auf den Pegel "hoch". Das Signal (C) erzeugt einen Impuls mit "hohem" Pegel am Q-Ausgang der monostabilen Kippstufe 85, wodurch bewirkt wird, dass das Signal (D) auf der Leitung 73 auf den Pegel "niedrig" geht. Wie oben ausgeführt, bewirkt das Signal- (D) "niedrigen" Pegels zum Zeitpunkt ti am D-Eingang der bistabilen Kippstufe 71, dass das Signal (F) auf der Leitung 65 beginnend mit dem nächsten auf den "niedrigen" Pegel gehenden Teil des Impulses (B) auf dem Pegel "hoch" gehalten wird. Zum Zeitpunkt t2 bewirktudas nächste Ansteigen der Impulse (A) auf der Leitung 64 auf den Pegel "hoch" die Erzeugung des Impulses (H), wodurch die monostabile Kippstufe (83) veranlaßt wird, an ihrem Q-Ausgang einen Impuls (J) "niedrigen" Pegels zu liefern, der bis zu einem Zeitpunkt t4 dauert. Der Impuls (J) "niedrigen" Pegels setzt auch den Q-Ausgang der bistabilen Kippstufe 81, so dass der Impuls (L) auf der Leitung 62 zu dem Multiplexer 60 geliefert wird, wodurch nunmehr.die Adresse auf dem Bus 57, die von dem Mikroprozessor 50 stammt, an den RAM 51 angelegt werden kann. Der Impuls (J) setzt auch die bistabile

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Kippstufe 82 zurück (bzw. löscht diese), wodurch das Ausgangssignal (N) des UND-Gatters 87 zu einem Zeitpunkt t3 auf den Pegel "niedrig" geht, wobei der Zeitpunkt t3 geringfügig später als der Zeitpunkt t2 liegt, was eine Folge der Verzögerung ist, die durch die Betätigung der bistabilen Kippstufe 82 und des Gatters 87 bewirkt werden. Der "niedrige" Pegel des Signals (N) setzt die monostabile Kippstufe 85 zurück, wodurch das Ausgangssignal (D) des NAND-Gatters 74 zum Zeitpunkt t3 ebenfalls auf den Pegel "hoch" geht. Die monostabile Kippstufe kippt nach einem vorgegebenen Zeitintervall (beispielsweise 4 Aims) nach dem Zeitpunkt ti ebenfalls zurück, so dass das Signal (D) nach diesem zuvor eingestellten Intervall ebenfalls auf den Pegel "hoch" geht, selbst in Abwesenheit der Impulse (K) auf der Leitung 64. Das Signal (N) wird ebenfalls an den Löscheingang CLR der bistabilen Kippstufe 80 angelegt und beendet den Impuls (H) zum Zeitpunkt t3. Für die Dauer des Zeitintervalls,in dem das Signal '(N) den Pegel "niedrig" hat, führt die Koinzidenz von Impulsen (K) mit "hohem" Pegel mit dem Signal (C) nicht zur Auslösung der Signale (H), (J), (L) oder (K).

Wenn das Signal (J) zum Zeitpunkt t4 auf den Pegel "hoch" geht, geht das Signal (K) auf der Leitung bis zum Zeitpunkt t5 auf den Pegel "hoch", wobei der Mikroprozessor 50 während dieses Zeitintervalls Zugriff zu dem RAM 51 hat. Zum Zeitpunkt t5 bewirkt das Q-Signal von der monostabilen Kippstufe 84,dass

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die bistabile Kippstufe 81 das Signal (L) mit "niedrigem" Pegel aussendet.

Der Impuls (K) ermöglicht einen Zugriff zu dem RAM 51, nachdem der Multiplexer 60 durch das Signal (L) gesetzt wurde, so dass nunmehr Adressen und Daten von dem Mikroprozessor 50 an den RAM 51 gesendet werden können, wobei der Impuls (K) vollständig innerhalb einer Phase "hohen" Pegels der Impulse (A) liegt, d. h. in einem Zeitintervall, in dem keine Notwendigkeit für einen Zugriff des Mikroprozessors 16 zu dem RAM 51 besteht. Die Schaltung gewährleistet also, dass der Zugriff des Mikroprozessors 50 zu dem RAM 51, wenn ein solcher Zugriff erforderlich ist, während des nächsten "hohen" Pegels der Impulse Ä ermöglicht wird, selbst wenn die Frequenz des Taktgebers 17 von derjenigen des Taktgebers 59 verschieden ist.

Aus der vorstehenden Beschreibung wird jedoch deutlich, dass die Schaltung auch dann wirksam wäre, wenn die Taktgeber 17, 59 mit gleicher Fequenz, aber mit unterschiedlicher Phase arbeiten wurden. Die vorstehend beschriebene Schaltung kann ausserdem auch dazu verwendet werden, den Zugriff zu gespeicherten Inforamtionen für solche Einrichtungen zu steuern, welche Taktimpulse mit identischer Frequenz und Phase haben.

Da die Prüfanlage 20 gemäß Fig. 2 die Kraftstoffregelung gemäß Fig. 1 einschließt und da der Rechner 21 ein separates Ausrüstungselement ist, ist es vorteilhaft, diese Baugruppen durch elektrische Kabel zu verwelches die Leitungen des Bus 45 und die

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zwischen dem Mikroprozessor 16 und dem RAM 51 erfolgt, wie oben ausgeführt, unter Steuerung durch die Impulse (A) vom Taktgeber 17 des Mikroprozessors 16. Wie Fig. 9 zeigt, stabilisiert sich die Adresseninformation 100, welche von dem Mikroprozessor 16 geliefert wird, wenn eine Phase "niedrigen" Pegels des Impulszuges (A) von dem Taktgeber 17 beginnt, nicht vor Ablauf von etwa 275 ns. Die Daten 101, die zu einer angegebenen Adresse geliefert werden sollen, werden bereitgestellt, wenn eine Phase "hohen" Pegels des Taktimpulszuges beginnt; sie stabilisieren sich jedoch nicht vor Ablauf eines Zeitintervalls von etwa 225 ns. Sowohl die Adresseninformation 100 wie auch die Dateninformation 101 dauern für ein Zeitintervall an, von dem man nicht annehmen kann, dass es nach dem Beginn der nächsten Phase "niedrigen" Pegels des Impulszuges (A) ein Zeitintervall von

20 ns überschreitet.

Verzögerungen, welche durch ein Kabel mit einer Länge von beispielsweise 6 m hervorgerufen werden, betragen zumindest 20 ns. Die Verzögerung kann sich dabei auf dem Adressen- und Daten-Bus 45 von Leitung zu Leitung unterscheiden. Synchronismus der Information auf dem Bus 45 mit den Taktimpulsen auf einer der Leitungen 46 kann daher am Rechner

21 nicht garantiert werden. Ausserdem kann die Information vor dem Ende des Impulses (L), der den Zugang der Information zu dem RAM 51 steuert, fehlerhaft geworden sein.

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Gemäß vorliegender Erfindung wird nun verhindert, dass irgend ein Mangel hinsichtlich des Synchronismus die Informationsübertragung beeinträchtigt, indem man die Information auf dem Bus 45 nach dem Ende der Phase "hohen" Pegels des Taktsignals (A) für ein vorgegebenes Zeitintervall aufrecht erhält.

Wie oben ausgeführt, arbeitet der Taktgeber 17 mit einer Frequenz von 0,9 MHz, so dass jede Halbwelle des Impulszuges (A) eine Dauer von etwa 550 ns hat. Wie Fig. 7 zeigt, enthält die Verzögerungsschaltung 47 einen Inverter 110, der auf die Impulse (AJ des Taktgebers 17 anspricht, wobei diese Impulse von einem invertierenden Puffer 111 erneut invertiert und auf einer Leitung 121, welche zu den Leitungen 46 gehört, zu der Schnittstellenschaltung 55 "(Fig. 4) übertragen werden. Das Ausgangssignal des Inverters 110 wird ausserdem an den Voreinstellanschluß PR einer bistabilen Kippstufe 112 vom D-Typ angelegt,

deren D-Anschluß auf einem "niedrigen" Potential gehalten wird und deren Q-Ausgang mit einem Eingang eines NAND-Gatters 113 verbunden ist. Der andere Eingang des NAND-Gatters 113 ist mit dem Ausgang des Inverters 110 verbunden. Der Ausgang des NAND-Gatters 113 ist mit jeweils einem Eingang zweier NAND-Gatter 114, 115 verbunden. Der andere Eingang des NAND-Gatters 115 ist dabei mit dem Ausgang eines Inverters 116 verbunden, dessen Eingangssignal ein Steuersignal auf einer Leitung 117 ist, welches anzeigt, dass der Mikroprozessor 16 eine gültige Adresse in dem RAM 51 ausgewählt hat. Der andere Eingang des NAND-Gatters 114 ist mit dem Ausgang eines In-

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verters 118 verbunden, der eingangsseitig mit dem Ausgang des Inverters 116 verbunden ist. Eine bistabile Kippstufe 119 erhält die Signale an ihrem Voreinstellanschluß PR und an ihrem Löschanschluß CLR die Ausgangssignale des NAND-Gatters 115 bzw. des NAND-Gatters 114. Ein invertierender Puffer erhält eingangsseitig Signale vom Q-Ausgang der bistabilen Kippstufe 119/ und der Ausgang des invertierenden Puffers 120 ist mit einer Leitung 128

es
verbunden, bei der sii

leitungen 46 handelt.

es
verbunden, bei der sich ebenfalls um eine der Steuer-

Das Signal auf der Leitung 121 wird einem invertierenden Puffer 122 zugeführt, welcher Bestandteil der Schnittstellenschaltung 55 (Fig. 5) ist und dessen Ausgangssignal das Signal (A) auf der Leitung 64 bildet. Wie Fig. 5 zeigt, wird das Signal (Ä) weiter durch aufeinanderfolgende Inverter 123, 124 und 125 modifiziert, um ein Signal (P) zu erhalten, welches zu der Verzögerungsschaltung 47 über eine Leitung 126 zurückgeleitet wird, die eine der Steuerleitungen 46 ist. In der Verzögerungsschaltung 47 wird das Signal (P) über einen invertierenden Puffer 127 an den Takteingang der bistabilen Kippstufe angelegt.

Wie Fig. 10 zeigt, setzt folglich eine Phase "hohen" Pegels des Impulszuges (A) des Taktgebers 17 das Signal (R) am Q-Ausgang der bistabilen Kippstufe 112 auf einen "hohen" Pegel. Die Phase "hohen" Pegels des zurückgeführten Signals (P) wird aufgrund der

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übertragung desselben über die Leitungen 121, 126, die Inverter 123, 124 und die Puffer 122, 125 um 100 ns verzögert. Das Signal (R) wird somit etwa 100 ns .,nachdem der Impulszug (A) des Taktgebers 17 auf den Pegel "niedrig" gegangen ist, durch das Signal (P) auf den Pegel "niedrig" gesetzt. Für das Signal (R) am Q-Ausgang der bistabilen Kippstufe 112 wird also der Pegel "hoch" noch für 100 ns aufrecht erhalten, nachdem der Impulszug (A) auf den Pegel "niedrig" gegangen ist,und der Impuls (S) am Ausgang des NAND-Gatters 113 stellt sicher, dass das Steuersignal (T) "gültige Adresse" auf der Leitung 117 für die zusätzlichen 100 ns verlängert wird und über eine Leitung 128 als Zeitgebersignal (V) an die Wählschaltung 91 (Fig. 5) angelegt wird, um ein Lese/Schreib-Signal auf einer von mehreren Steuerleitungen 129 zum RAM 51 aufrecht zu erhalten. Das Zeitgebersignal (V) auf der Leitung 128 wird auch an den Rest der Pufferschaltung 44 angelegt, um die Daten auf dem Bus 45 für zusätzliche 100 ns aufrecht zu erhalten.

Die Adressen und Daten vom Mikroprozessor 16 sind somit für den RAM 51 für ein zusätzliches Zeitintervall verfügbar, welches der Zeit entspricht, die ein Impuls für den Weg vom Taktgeber 17 zum Rechner 21 und zurück zu der Verzögerungsschaltung 47 benötigt.

Wie Fig. 10 zeigt, sind Adressen sowie Daten vom Mikroprozessor 16 für den RAM 51 während einer Phase "hohen" Pegels des Impulszuges (A) verfügbar, das heißt während einer Phase "niedrigen" Pegels des Impulszuges (A). Der Mikroprozessor 50 kann somdt während

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der Zeitintervalle Zugriff zum RAM 51 haben, die vollständig in die Phasen "hohen" Pegels des Impulszuges (K) fallen, wie dies Fig. 8 zeigt. Man sieht aus Fig. 10, dass die Verlängerung des Zeitintervalls, in dem Adresseninformationen und Daten vom Mikroprozessor 16 auf dem Bus 45 zur Verfügung stehen, um 100 ns mit Hilfe des Impulses (S) bewirkt, dass die Informationen und Daten bis in die nächstfolgende Phase "niedrigen" Pegels des Impulszuges (A) verlängert werden. Wie oben ausgeführt, stabilisiert sich jedoch eine neue Adresseninformation, die zu Beginn einer Phase "niedrigen" Pegels des Impulszuges (A) von dem Mikroprozessor 16 ausgegeben wird, nicht vor Ablauf von etwa 275 ns. Die Adresseninformation und die Daten können somit während der Stabilisierungszeit des Mikroprozessors 16 in der Pufferschaltung 44 zurückgehalten werden, ohne dass hierdurch die als nächstes folgenden Daten und In-

Verzögemng / die

formationen beeinflußt würden. Die/durcn die Leitungen 121, 126 zusätzlich zu den festen Verzögerungen durch die Bauelemente 122, 123, 124, 125 und 127 bewirkt wird, hat die Wirkung, dass jede Verlängerung der Leitungen 121, 126 zu einer entsprechenden Erhöhung der Dauer der Impulse (S) führt.

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Claims (7)

1. Patentansprüche

   Digitale Rechenvorrichtung, gekennzeichnet durch folgende Merkmale:

   es ist eine erste digitale Recheneinrichtung vorgesehen, welche zur Steuerung einen Taktgeber zur Erzeugung von Impulsen mit einer ersten Impulsfolgefrequenz aufweist,

   es ist eine zweite digitale Recheneinrichtung vorgesehen, welche zur Steuerung einen Taktgeber zur Erzeugung von Impulsen mit einer zweiten Impulsfolgefrequfenz aufweist,

   es ist ein Speicher vorgesehen, es ist eine Daten-Sammelleitung vorgesehen, welche die Recheneinrichtungen und den Speicher verbindet,

   es ist eine Synchronisiervorrichtung vorgesehen, welche auf ein Signal anspricht, welches anzeigt, daß seitens der zweiten Recheneinrichtung ein Bedarf für einen Zugriff zu dem Speicher besteht und welche außerdem auf einen vorgegebenen zyklischen Zustand der Taktimpulse von der ersten Rechenein-

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   richtung anspricht, um ein Steuersignal für eine Dauer zu erzeugen, welche innerhalb des Zeitintervalls eines dieser zyklischen Zustände liegt, und es ist eine Wählvorrichtung vorgesehen, welche auf dieses Steuersignal anspricht, um für die Dauer dieses Steuersignals einen Zugriff der zweiten Recheneinrichtung zu dem Speicher zu ermöglichen und um während der gesamten übrigen Zeit einen Zugriff der ersten Recheneinrichtung zu dem Speicher zu ermöglichen.
2. 2. Digitale Rechenvorrichtung nach Anspruch 1, dadurch • gekennzeichnet, daß die Synchronisiervorrichtung eine Signalerzeugungsvorrichtung umfasst, welche auf den vorgegebenen zyklischen Zustand anspricht, um ein zweites Steuersignal mit einer Dauer zu erzeugen, welche in das Zeitintervall eines der vorgegebenen zyklischen Zustände fällt, wobei das zweite Steuersignal vor dem ersten Steuersignal beginnt und daß eine weitere Wählvorrichtung vorgesehen ist, welche auf dieses zweite Steuersignal anspricht, um die Sammelleitung für einen Datenfluß zwischen der zweiten Recheneinrichtung und dem Speicher freizugeben .
3. 3. Digitale Rechenvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die weitere Wählvorrichtung eine Multiplexerschaltung umfasst, die in die

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   Daten-Sammelleitung zwischen den Speicher und die erste Recheneinrichtung und zwischen den Speicher und die zweite Recheneinrichtung eingefügt ist.
4. 4. Digitale Rechenvorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Synchronisiervorrichtung Einrichtungen umfasst, die auf einen vorgegebenen zyklischen Zustand der Impulse mit der zweiten Impulsfolgefrequenz und auf das Signal ansprechen, welches den Bedarf der zweiten Recheneinrichtung für einen Zugriff zu dem Speicher anzeigt und mit deren Hilfe ein drittes .Steuersignal erzeugbar ist, und daß Ansprecheinrichtungen vorgesehen sind, welche auf dieses dritte Steuersignal und den vorgegebenen zyklischen Zustand der Impulse mit der ersten Impulsfolgefrequenz ansprechen, um die Erzeugung des ersten und des zweiten Steuersignals einzuleiten.
5. 5. Digitale Rechenvorrichtung nach einem der Ansprüche

   1 bis 4, dadurch gekennzeichnet, daß die erste Wählvorrichtung selektiv auf das erste Steuersignal oder auf ein Zeitsteuersignal von der ersten Recheneinrichtung anspricht.
6. 6. Digitale Rechenvorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß weitere Ansprecheinrichtungen vorgesehen sind, welche auf ein Signal der ersten

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   Recheneinrichtung ansprechen, welches anzeigt, daß diese eine gültige Adresse für den Speicher erzeugt/ und welche ferner auf einen weiteren zyklischen Zustand der Impulse mit der ersten Impulsfolgefrequenz ansprechen, um ein Zeitsteuersignal mit einer Dauer zu erzeugen, die gleich der Summe der Dauer des das Vorliegen einer gültigen Adresse anzeigenden Signals und zumindest der Laufzeit der Daten auf der Sammelleitung zwischen der ersten Recheneinrichtung und dem Speicher ist.
7. 7. Digitale Rechenvorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Synchronisiervorrichtung angrenzend an den Speicher angeordnet ist, daß eine Serienschaltung vorgesehen ist, die zwischen der ersten Recheneinrichtung und der Synchronisiervorrichtung liegt und deren beide Enden sich in der ersten. Recheneinrichtung befinden, daß Zuführeinrichtungen vorgesehen sind, um dem einen Ende der Serienschaltung ein viertes Steuersignal zuzuführen, welches den Beginn des anderen zyklischen Zustandes der Impulse mit der ersten Impulsfolgefrequenz anzeigt, und daß Einrichtungen vorgesehen sind, um das Zeitsteuersignal am Beginn des das Vorliegen einer gültigen Adresse anzeigenden Signals beginnen zu lassen.und um dieses Zeitsteuersignal zu beenden, wenn das vierte Steuersignal am anderen Ende der Serienschaltung eintrifft.

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