DE3519249C2 - - Google Patents
Info
- Publication number
- DE3519249C2 DE3519249C2 DE3519249A DE3519249A DE3519249C2 DE 3519249 C2 DE3519249 C2 DE 3519249C2 DE 3519249 A DE3519249 A DE 3519249A DE 3519249 A DE3519249 A DE 3519249A DE 3519249 C2 DE3519249 C2 DE 3519249C2
- Authority
- DE
- Germany
- Prior art keywords
- voltage
- int
- circuit
- semiconductor circuit
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015654 memory Effects 0.000 claims description 55
- 239000000758 substrate Substances 0.000 claims description 34
- 239000003990 capacitor Substances 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 23
- 230000008859 change Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 description 14
- 230000003071 parasitic effect Effects 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 12
- 230000008878 coupling Effects 0.000 description 10
- 238000010168 coupling process Methods 0.000 description 10
- 238000005859 coupling reaction Methods 0.000 description 10
- 238000005086 pumping Methods 0.000 description 8
- 230000002829 reductive effect Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000006073 displacement reaction Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000012856 packing Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Automation & Control Theory (AREA)
- Radar, Positioning & Navigation (AREA)
- Electromagnetism (AREA)
- Nonlinear Science (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Static Random-Access Memory (AREA)
- Power Sources (AREA)
- Semiconductor Memories (AREA)
Description
Die Erfindung betrifft eine integrierte
Halbleiterschaltung gemäß Oberbegriff des
Anspruchs 1.
Eine derartige Halbleiterschaltung
ist aus IEEE Journal
of Solid-State-Circuits, Band SC-15, Nr. 5, Oktober 1980,
Seiten 839-846 bekannt. Dort werden aus einer der Halbleiterschaltung
extern zugeführten Versorgungsspannung sowohl eine
interne Versorgungsspannung zur Speisung von Speicherzellen,
die den Hauptschaltungsabschnitt bilden, als auch eine Substratvorspannung
erzeugt.
Beim Einschalten der externen Versorgungsspannung bauen
sich die beiden daraus abgeleiteten Spannungen, naturgemäß mit
einer gewissen Verzögerung auf. Aufgrund dieser Tatsache kann
es zu Stromspitzen und sogar Durchschlägen der Halbleiterschaltung
kommen. Dies soll im folgenden anhand von Fig. 1A
und 1B näher erläutert werden.
Fig. 1A veranschaulicht die Hauptteile eines dynamischen
Random-access-Speichers (DRAM) mit einem integrierten (in der
Zeichnung jedoch getrennt dargestellten) Substratvorspannungs
generator 300, der die Substratvorspannung VBB liefert. Dargestellt
ist ferner eine Speicherzelle zur Speicherung einer
1-Bit-Information, die aus einem MOS-Transistor als Schalter
und einem Kondensator zur Speicherung der Informationsladung
besteht. Mit
OSC ist eine Schaltung zum Erzeugen eines zyklischen Signals
zum Pumpen der Ladung bezeichnet, die gewöhnlich aus einer
Ringoszillatorschaltung besteht. CPB stellt einen Kondensator
zum Pumpen der Ladung dar, der in vielen Fällen durch
Verwendung eines MOS-Kondensators gebildet ist. D bezeichnet
eine gleichrichtende Diode, für die in vielen Fällen
als Diode ein MOS-Transistor verwendet wird, bei dem die
Drain- und die Gate-Elektrode zusammen angeschlossen werden.
Diese Schaltungsanordnung und ihre Betriebsweise sind
im einzelnen in ISSCC Digest of Technical Papers, Seiten
138 bis 139, 1976, beschrieben.
Das Siliziumsubstrat 1 ist vom p-
Leitfähigkeitstyp, wenn das die Schaltung bildende Hauptelement
ein n-Kanal-MOS-Transistor ist, und
vom n-Leitfähigkeitstyp, wenn das die Schaltung
bildende Hauptelement ein p-Kanal-MOS-Transistor ist.
Hier wird jedoch ein Beispiel des erstgenannten Falls erläutert.
Eine Isolierschicht (Isolierfilm) 2 dient zum
Isolieren der verschiedenen Elemente. Mit den Bezugszeichen
3a bis 3e sind Störstellen-Diffusionsschichten mit
relativ hoher Konzentration vom n-Leitfähigkeitstyp (im
folgenden als n⁺-Typ bezeichnet), und mit 4a bis 4c
sind Gate-Elektroden bezeichnet.
Gate-Isolierschichten zwischen den Gate-Elektroden 4a bis
4c und dem Substrat 1 sind aus Gründen der Übersichtlichkeit
nicht gezeigt.
Die Gate-Elektrode 4a, die Störstellen-Diffusionsschichten
3a und 3b bilden einen Schalt-MOS für eine Speicherzelle.
Mit dem Bezugszeichen 4b ist eine Elektrode eines Speicherkondensators
(im folgenden als Platten-Elektrode bezeichnet)
bezeichnet, und ein Kondensator ist zwischen dieser Elektrode
und der direkt unterhalb der Elektrode erzeugten Inversionsschicht
5 ausgebildet. Die zwischen der Elektrode 4b
und der Inversionsschicht vorhandene Isolierschicht (Isolierfilm),
die als dielektrischer Körper wirkt, ist, wie
oben festgestellt wurde, in der Figur nicht eingezeichnet.
Die Gate-Elektrode 4c, die Störstellen-Diffusionsschichten
3d und 3e bilden ebenfalls einen MOS-Transistor, der als
Stellvertreter für MOS-Transistoren bezeichnet ist, die
eine von der Speicherzelle verschiedene Stellung bilden.
Die Bezugszeichen 7 und 8 zeigen die ungefähre Bereichseinteilung
innerhalb des Speicher-Chips, wobei mit 7 der Abschnitt
mit der Speicherzellenanordnung und mit 8 der periphere
Schaltungsabschnitt bezeichnet ist, der das Arbeiten
der Speicherzellenanordnung steuert. Beide Abschnitte
7 und 8 sind selbstverständlich aus einer Anzahl von Schaltungen
zusammengesetzt, die jeweils aus einer Anzahl von
Speicherzellen und einer Anzahl von MOS-Transistoren
bestehen.
In einem oben beschriebenen Speicher-Chip wird im Augenblick
des Einschaltens der externen Spannungsversorgung eine große
Stromspitze erzeugt, die im folgenden als Spike-Strom bezeichnet
wird und hauptsächlich durch die folgenden zwei
Mechanismen erzeugt wird.
Zuerst ist während eines Zeitraums gerade nach dem Einschalten
der externen Spannungsversorgung, wenn der Substratvorspannungs-
Generator noch nicht zufriedenstellend
arbeitet, die Schwellenspannung des MOS-Transistors, der
aus den Störstellen-Diffusionsschichten 3d und 3e und der
Gate-Elektrode 4c, etc. zusammengesetzt ist, negativ, da
die Substrat-Vorspannung VBB niedriger als der normale
Wert ist (der Absolutwert ist klein). Aufgrund dieser Tatsache
entsteht Spike-Strom von der Spannungsversorgung VCC
zur Erde. Wie in Fig. 1B gezeigt ist, arbeitet somit der
Substratvorspannungs-Generator nicht, bis die Versorgungssspannung
VCC eine bestimmte Spannung Vcrt
erreicht. Da die Spannung VBB fast 0 V ist und die Schwellenspannung
des MOS-Transistors aufgrund der Umstände negativ
ist, tritt Spike-Strom auf. Diese Vorgänge sind
in
IEEE International Solid-State Circuits
conference 1980, Seiten 228/229 und ebenso in US 41 42 114 A
beschrieben.
Ein anderer Mechanismus für die Entstehung von Spike-Strom beruht
auf einer kapazitiven Kopplung zwischen der Spannungsversorgung
und dem Siliziumsubstrat. Dieses Phänomen ist besonders
in den letzten Jahren zu einem Problem geworden,
da die parasitäre Kapazität zwischen der Spannungsversorgung
und dem Substrat mit zunehmender Packungsdichte
im Speicher zunimmt. Die bedeutsamstem Beeinflussungen
rühren von dem Spike-Strom her, der durch die parasitäre
Kapazität CPS zwischen der Platten-Elektrode 4b und
dem Substrat hervorgerufen worden ist. Der Spitzenwert
Ip des Stroms ICC von der Spannungsversorgung wird dargestellt
durch
Wenn der Wert der Kapazität CPS aufgrund des Zunehmens
der Packungsdichte im Speicher sehr groß wird, wird auch
der Verschiebungsstrom zwischen der Spannungsversorgung
VCC und dem Substrat durch die Kapazität CPS
extrem groß. Je rascher die Spannung der Spannungsversorgung
ansteigt, um so größer ist IP. Die beiden oben beschriebenen
Stromarten werden in dem Augenblick als Spike-
Strom beobachtet, in dem die Spannungsversorgung eingeschaltet
wird, und gleichzeitig wird das folgende Phänomen
erzeugt und erhöht den Spike-Strom weiter. Da das Steuerungsvermögen
des Substratvorspannungs-Generators von Natur aus gering
ist und er außerdem
gerade nach dem Einschalten der Spannungsversorgung nicht
normal arbeitet, ist nämlich das Substrat 1 in einem DRAM mit
integriertem Substratvorspannungs-Generator, fast
in einem schwebenden oder erdfreien Zustand. Wenn Strom
durch den Kondensator CPS fließt, steigt demzufolge die
Spannung VBB in der positiven Richtung an, wie durch die
gestrichelte Linie in Fig. 1B gezeigt ist. Demzufolge wird
die oben erwähnte Schwellenspannung des MOS-Transistors in
der negativen Richtung verschoben, was gleichzeitig
ein noch wichtigeres Problem
verursacht: Diffusionsschichten vom n⁺-Typ, wie z. B. die
Schichten 3c und 3e, und das Substrat 1 vom p-Leitfähigkeitstyp
sind vorwärts vorgespannt, und parasitäre bipolare
Transistoren, die mit Q1 und Q2 bezeichnet sind, wirken als
aktive Vorrichtungen, und es fließen Ströme IQ1 und IQ2,
wodurch der Spike-Strom zusätzlich zum oben beschriebenen
Verschiebungsstrom weiter erhöht wird. Somit ist der durch
die Kapazität CPS erzeugte Strom der Basisstrom dazu. Demzufolge
ist der zwischen dem Kollektor und dem Emitter
fließende Strom hfe (Stromverstärkung) mal so groß wie der
Basisstrom und hängt beträchtlich von hfe der parasitären
Transistoren Q₁, Q₂ wtc. ab. Da in diesem Fall Q1 und Q2
Transistoren vom lateralen Typ sind, ist dieser Wert (hfe)
in bezug auf gewöhnliche Transistoren relativ klein. hfe
wird aber größer und das Problem des Spike-Stroms wird noch
gravierender, da der Abstand zwischen den als Emitter und Kollektor
wirkenden Diffusionsschichten mit zunehmender Packungsdichte
kleiner wird.
Das oben beschriebene Problem des Spike-Stroms ist besonders groß bei
DRAMS, bei denen ein p-Kanal-MOS-Transistor und
auch ein n-Kanal-MOS-Transistor als Hauptbestandteile
verwendet werden (sogenannter CMOS-Typ).
Im Augenblick des Ausschaltens der Spannungsvorrichtung ändert
sich die rückwärtige Vorspannung durch die kapazitive
Kopplung weiter zur negativen Richtung hin, wie in Fig. 1B
gezeigt ist. Dies beeinflußt jedoch den Spike-Strom, um den
es hier geht, nicht so sehr. Demzufolge sind in den folgenden
Figuren Wellenformen im Augenblick des Ausschaltens der
Spannungsversorgung und ebenfalls ihre Erläuterung
fortgelassen.
Fig. 2A zeigt eine Querschnittsansicht des Hauptteils einer LSI-
Anordnung vom CMOS-Typ.
Ein Siliziumsubstrat z. B. vom p-Leitfähigkeitstyp ist mit dem
Bezugszeichen 1 bezeichnet, und mit 9 ist eine Störstellen-
Diffusionsschicht vom n-Leitfähigkeitstyp (Wanne) bezeichnet,
in der ein p-Kanal-
MOS-Transistor ausgebildet ist. Ein n-Kanal-MOS-Transistor
ist andererseits direkt im Siliziumsubstrat 1 vom p-Leitfähigkeitstyp
ausgebildet.
Mit den
Bezugszeichen 3f und 3g sind stellvertretend als Sources
oder Drains von MOS-Transistoren verwendete Diffusionsschichten
bezeichnet. 3f bezeichnet eine Diffusionsschicht
vom n⁺-Typ, und 3g bezeichnet eine Diffusionsschicht vom
p⁺-Typ. Eine solche Anordnung verursacht parasitäre bipolare
Transistoren von n-p-n-Typ und vom p-n-p-Typ, die mit
Q₃ und Q₄ bezeichnet sind. Diese sind so angeschlossen,
daß sie einem sogenanntem Thyristor äquivalent sind, wie
in Fig. 2B gezeigt ist. Sowie der Thyristor in den Durchlaßzustand
eintritt, fließt aus diesem Grunde Schichtstrom
zwischen der Spannungsquelle VCC und der Erde, und schließlich
bricht das Element zusammen. Dies ist das sogenannte
Sperr- oder Latch-up-Phänomen in der Halbleitervorrichtung
vom CMOS-Typ, das im einzelnen zum Beispiel im IEDM,
Technical Digest, Seiten 454 bis 457, 1982, beschrieben ist.
Eine solche Thyristorvorrichtung wird mit einem Triggerstrom
leitend gemacht, der größer als ein bestimmter Wert
ist und durch die Basis von Q₃ oder Q4 fließt. Der im
Augenblick des Einschaltens der oben erwähnten Spannungsversorgung
erzeugte Spike-Strom wirkt gerade als der Triggerstrom
und stellt ein bedeutsames Problem.
In der oben erwähnten IEEE International Solid-State Circuits
Conference 1980, Seiten 228 bis 229, ist beschrieben,
daß von den verschiedenen, oben erörterten Arten von Spike-
Strömen diejenigen, die durch die Tatsache erzeugt
werden, daß die Schwellenspannung des MOS-Transistors negativ
wird, in einem gewissen Ausmaß herabgesetzt werden
können, indem geeignete Elementkonstanten gesetzt werden.
Der durch die kapazitive Kopplung erzeugte Spike-Strom
nimmt jedoch immer mehr mit steigender Packungsdichte zu
und wird in der Zukunft ein bedeutsames Problem sein. Zur
Lösung dieses Problems ist ein Verfahren bekannt, bei dem
das Potential der in Fig. 1 gezeigten Platten-Elektrode 4b
von VCC zum Erdpotential geändert wird. Zu diesem Zweck ist
es erforderlich, eine Schicht mit niedriger Konzentration
vom n-Leitfähigkeitstyp gerade unterhalb der Platten-Elektrode
4b so anzuordnen, daß der Kanal 5 gebildet wird, selbst
wenn sich die Elektrode 4 auf Erdpotential befindet. Da
nicht nur ein neuer Herstellungsschritt erforderlich ist,
sondern auch eine zusätzliche Maskenausrichtungstoleranz
für den fotolithographischen Prozeß erforderlich ist, hat
dies zur Folge, daß die wirksame Speicherzellengröße herabgesetzt
ist und die Chip-Größe vergrößert werden sollte.
Daraus ergeben sich wesentliche Probleme, wie z. B.
das Abnehmen der Produktionsausbeute, Preisanstieg, etc.
Obwohl oben der im Augenblick des Einschaltens der Spannungsversorgung
erzeugte Spike-Strom erläutert worden ist,
entstehen die gleichen Probleme auch dann, wenn während des Normalbetriebs
Schwankungen der externen Versorgungsspannung auftreten
oder Spannungsschwankungen z. B.
durch die Platten-Elektrode 4b in Fig. 1a zum Kanal 5 übertragen
werden.
Der Erfindung liegt die Aufgabe zugrunde, bei einer integrierten
Schaltung gemäß dem Oberbegriff des Anspruchs 1
Stromspitzen, wie sie beim Einschalten der externen Spannungsversorgung
oder bei Spannungsschwankungen während des Normalbetriebs
auftreten können, wirksam auszuschließen.
Die erfindungsgemäße Lösung dieser Aufgabe ist im Kennzeichenteil
des Anspruchs 1 angegeben. Durch die danach vorgesehene
Steuerung hinsichtlich des Anstiegs der internen Versorgungsspannung
wird sichergestellt, daß diese sich nicht vor
der Substratvorspannung auf ihren vollen Wert aufbaut. Dadurch
werden die oben erläuterten Gründe für das Auftreten von
Stromspitzen beseitigt.
Ausführungsbeispiele der Erfindung werden nachstehend anhand
der Zeichnungen näher erläutert. Darin zeigt
Fig. 1A bis 2B, auf die oben schon Bezug genommen wurde,
Darstellungen zur Erläuterung der beim Stand der Technik
auftretenden Probleme, und
Fig. 3A bis 20B Ausführungsbeispiele der Erfindung.
Zunächst soll anhand von Fig. 3A das Grundkonzept der
Erfindung erläutert werden. Darin ist mit dem Bezugszeichen 1
ein Halbleitersubstrat bezeichnet, mit 200 ein Hauptschaltungsabschnitt
der Halbleiterschaltung, mit 300 ein
Substratvorspannungs-
Generator, der die Substrat-Vorspannung VBB
erzeugt und dem Substrat 1 zugeführt, und mit 400
ein Spannungswandler,
der die interne Energieversorgungsspannung VINT
erzeugt und dem Hauptschaltungsaabschnitt
200 zuführt. Diese Abschnitte sind in einem Halbleitersubstrat
oder Chip 1 eingebaut. Eine Klemme zur Zuführung der externen Versorgungsspannung
VCC ist mit 100 bezeichnet. Der Hauptschaltungsabschnitt
kann eine Speicherschaltung sein, wie
sie in Fig. 1A gezeigt ist, oder es kann sich um verschiedene
andere Schaltungen, wie z. B. Mikrocomputer, etc., handeln,
was von der Art der Halbleitervorrichtungen abhängt.
Bei diesem Ausführungsbeispiel wird der Hauptschaltungsabschnitt
200 hauptsächlich angesteuert, indem die externe
Spannung VCC für die Spannungsversorgung ebenso wie bei
der bekannten Vorrichtung verwendet wird, und die Schaltungsabschnitte,
die die oben erörterte Erzeugung von
Spike-Strom im Augenblick des Einschaltens der Spannungsversorgung
verursachen, werden dagegen durch die interne
Versorgungsspannung VINT angesteuert bzw. angetrieben,
so daß der Spike-Strom unterdrückt wird.
In Fig. 3B wird die wechselseitige Beziehung zwischen VCC,
VBB und VINT im Augenblick des Einschaltens der Spannungsversorgung
schematisch erläutert. Der Spike-Strom wird unterdrückt,
indem VINT bezüglich VCC und VBB gesetzt wird,
wie durch bis in der Figur gezeigt ist. Bei wird
der Spike-Strom unterdrückt, indem der Anstieg der
Spannung VINT im Augenblick des Einschaltens der Spannungsversorgung
verlangsamt bzw. verzögert wird, so daß der oben
erwähnte, auf der kapazitiven Kopplung beruhende Strom herabgesetzt
wird. Es wird somit ausgenutzt, daß der Spike-Strom
um so kleiner ist, je länger die Anstiegszeit der Versorgungsquellenspannung
ist, wie durch Gleichung (1) gezeigt
ist. Bei wird der Spike-Strom unterdrückt, indem Schwankungen
der Substrat-Vorspannung so unterdrückt werden,
daß diese niemals positiv ist, genauer in dem Ausmaß, daß
die parasitären bipolaren Transistoren oder der unter Bezugnahme
auf Fig. 1A, Fig. 2A, etc. erläuterte Thyristor
nicht eingeschaltet werden, indem der Beginn der Spannung
VINT ungefähr mit dem Beginn des Abfalls der Spannung VBB
synchronisiert wird, so daß selbst wenn der Spike-Strom
durch den Verschiebungsstrom aufgrund der kapazitiven Kopplung
fließt, dies zur selben Zeit wie der Abfall der Spannung
VBB stattfindet. Bei wird der für beschriebene
Effekt zur Perfektion gebracht, indem der Beginn des Anstiegs
der Spannung VINT weiter verzögert wird.
Wie oben erwähnt wurde, ist es bei diesem Ausführungsbeispiel
beabsichtigt, den Spike-Strom herabzusetzen, indem
die Anstiegszeit der Steuerspannung für den Schaltungsabschnitt
erhöht wird, der die Erzeugung des Spike-Stroms im Augenblick
des Einschaltens der externen Spannungsversorgung verursacht,
oder indem der Beginn des Anstiegs verzögert wird. Es ist
möglich, gleichzeitig sowohl den Anstieg der Spannung VINT
als auch den Beginn des Anstiegs zu steuern.
Fig. 4A zeigt ein schematisches Schaltbild eines Beispiels
der internen Spannungsversorgungsgeneratoren, bei denen
die oben beschriebenen Merkmale realisiert sind. RINT
stellt einen Widerstand dar, und C₄₀₁ stellt eine Kapazität
dar, die am Ausgang 401 dieser Schaltung parasitär auftritt.
Bei diesem Ausführungsbeispiel steigt die Spannung
VINT mit einer Zeitkonstanten an, die durch RINT und C₄₀₁
bestimmt wird, und die Spannung VINT hat eine Anstiegszeit,
die länger ist, als die Spannung VCC realisiert werden kann.
Die durch in Fig. 3A gezeigte Charakteristik kann durch
das Verfahren dieses Ausführungsbeispiels realisiert werden.
Auf diese Weise kann der oben beschriebene Spike-Strom wirksam
unterdrückt werden. Obwohl eine parasitäre Kapazität
C₄₀₁ verwendet wird, ist es desweiteren selbstverständlich
möglich, einen separaten Kondensator in dem Fall hinzuzufügen,
in dem die parasitäre Kapazität C₄₀₁ klein ist.
In Fig. 5A ist ein anderes Ausführungsbeispiel von internen
Spannungsversorgungsgeneratoren gezeigt, bei dem eine Ladungspumpschaltung
für den Generator der Spannung VINT verwendet
wird.
In der Figur stellen CP und CP′ Schaltungen dar, die die
Ladungspumpschaltung bildenden Einheiten sind. OSC′ ist
eine Signalquelle für das Ladungspumpen, und sie ist z. B.
durch eine Ringoszillatorschaltung vom selbststartenden
Typ, wie oben erwähnt, gebildet. INV ist eine Wechselrichterschaltung
zum Bilden invertierter Signale. CPI und CPI′
stellen Kondensatoren für das Ladungspumpen dar; D₁, D₁′,
D₂ und D₂′ stellen gleichrichtende Dioden dar. Fig. 5B
zeigt die Arbeitsweise im stationären Betriebszustand. Wenn
ein Impuls Φ′OSC mit einer Amplitude VCC, der vom Oszillator
OSC′ im Chip kommt, von 0 V auf VCC (T₂) ansteigt, wird der
Knoten(punkt) 421, der vorher auf VCC-VD (VD ist eine
Vorwärtsspannung einer Diode) durch die Diode D₁ aufgeladen
wurde, auf 2VCC-VD angehoben. Mit diesem Spannungsanstieg
nimmt die Spannung der Knoten(punkte) 422 und 421′
aufgrund der Diode D₂ um VD ab und wird somit 2(VCC-VD).
Dann fällt der Impuls Φ′OSC auc 0 V ab, und wenn die Spannung
am Knoten(punkt) 420′ auf VCC (T₃) ansteigt, wird die
Spannung am Knoten(punkt) 421′ weiter auf 3VCC-2VD angehoben.
Demzufolge nimmt die Spannung am Knoten(punkt) 422′, z. B.
VINT, aufgrund der Diode D₂′ um VD ab und wird 3(VCC-VD).
Indem dieser Zyklus viele Male wiederholt wird, kann eine
kontinuierliche Spannung 3(VCC-VD) am Ausgang 401 erhalten
werden. Obwohl oben die Betriebsweise im stationären
Zustand beschrieben wurde, arbeitet sie im Augenblick des
Einschaltens der Spannungsversorgung, wie in Fig. 5 veranschaulicht
ist.
Die Spannung VCC steigt infolge des Einschaltens der Spannungsversorgung
an, aber der Oszillator OSC′ arbeitet nicht
unmittelbar, wie unter Bezugnahme auf Fig. 1A erläutert
wurde, und beginnt in dem Augenblick zu arbeiten, in dem
die Spannung VCC eine bestimmte Spannung V′crt erreicht.
Auf diese Weise wird das Oszillations- bzw. Schwingungssignal
Φ′OSC ausgegeben. Demzufolge steigt die Spannung
VINT nach dem Verstreichen eines bestimmten Zeitraums nach
dem Einschalten der Spannungsversorgung an, wie in Fig. 5C
gezeigt ist. In diesem Augenblick ist die Arbeitsbeginnspannung
des Oszillators OSC′ etwa gleich der Spannung des
Oszillators OSC in Fig. 1A (oder es kann so ausgelegt werden,
daß sie etwa gleich sind). Daher steigen die Spannungen
VINT und VBB etwa gleichzeitig an (genau gesagt, die
Spannung VBB fällt ab), wie in Fig. 5C gezeigt ist. Somit
kann bei diesem Ausführungsbeispiel die mit in Fig. 3B
gezeigte Charakteristik realisiert werden. Auf diese Weise
wird der im Augenblick des Einschaltens der Spannungsversorgung
erzeugte Spike-Strom wirksam unterdrückt. Des weiteren
kann bei diesem Ausführungsbeispiel die Anstiegsgeschwindigkeit
thINT der Spannung VINT etwa durch
thINT ∞ {(CPI + CPI′) f′OSC}-1 (2)
dargestellt werden, wobei f′OSC die Oszillationsfrequenz
des Oszillators OSC′ darstellt. Auf diese Weise kann das
Steuerungsvermögen der Spannungsversorgung durch CPI,CPI′
und f′OSC gesteuert werden. Es ist demzufolge möglich, die
Zeit thINT zu steuern, indem die Werte CPI, CPI′ und f′OSC
geeignet ausgewählt werden. Es kann somit beabsichtigt
sein, den Spike-Strom weiter zu unterdrücken, z. B. durch
Vergrößern der Zeit thINT.
Bei diesem Ausführungsbeispiel ist der Wert der Spannung
VINT im Prinzip 3(VCC-VD), aber er kann zusätzlich gesteuert
werden, indem die Anzahl der verbundenen Ladungspumpen
mit Schaltungen CP verändert wird. Das heißt, die
Spannung VINT wird durch die Gleichung
VINT = (n + 1) (VCC - VD) (3)
dargestellt, wobei n die Anzahl der angeschlossenen CPI
ist. Somit kann die Spannung VINT auch durch Veränderung
von n angesteuert werden.
Bei den obigen Ausführungsbeispielen beginnt die Spannung
VINT in dem Augenblick zu steigen, in dem die Spannung VCC
die Spannung V′crt übersteigt. In dem Fall, in dem V′crt größer als
2VD ist, werden jedoch die Dioden D₁′ und D₂′ in Fig. 5a
eingeschaltet, bevor der Ladepumpbetrieb beginnt, und die
Spannung VINT kann ansteigen, wie in Fig. 5C durch eine
gestrichelte Linie gezeigt ist. Selbst wenn dies stattfindet,
ist der Beginn des Anstiegs der Spannung VINT später
als der der Spannung VCC, und ihre Anstiegszeit kann weiter
entsprechend der oben angegebenen Gleichung (2) gesteuert
werden. Demzufolge kann der Spike-Strom gesteuert werden,
aber um die Unterdrückung des Spike-Stroms weiter zu
vervollständigen, ist das folgende Ausführungsbeispiel
nützlich.
Fig. 6A zeigt ein Beispiel, das es gestattet, die oben erwähnten
Eigenschaften zu realisieren. Dieses Ausführungsbeispiel
unterscheidet sich von dem in Fig. 5A gezeigten
Ausführungsbeispiel darin, daß die Knoten(punkte) 423 und
423′ der Ladepump-Einheitsschaltung CP und CP′ geerdet sind
(in Fig. 5A sind sie mit VCC verbunden). Demzufolge können
die Betriebswellenformen während des normalen Arbeitens dieses
Ausführungsbeispiels dargestellt werden, wie in Fig. 6B
gezeigt ist. Das Arbeitsprinzip dieses Ausführungsbeispiels
ist identisch mit jenem des in Fig. 5b gezeigten Ausführungsbeispiels,
aber da es mit dem Bezugspotential von 0 V
arbeitet, ist die Ausgangsspannung VINT 2(VCC-VD)-VD.
Dieser Wert ist niedriger als der des in Fig. 5A gezeigten
Ausführungsbeispiels. In dem Fall, in dem eine höhere Spannung
benötigt wird, kann die Ausgangsspannung jedoch erhöht
werden, indem die Anzahl der angeschlossenen Ladungspumpschaltungen
erhöht wird, wie oben erwähnt wurde. Bei diesem
Ausführungsbeispiel kann der Wert der Spannung VINT
dargestellt werden wie folgt.
VINT = n (VCC - VD) - VD (4)
wobei n die Anzahl der Schaltungen ist.
Bei diesem Ausführungsbeispiel wird die Spannung VINT nicht
ausgegeben, außer der Oszillator OSC′ beginnt zu arbeiten.
Es ist somit möglich, die Charakteristik zu realisieren,
daß die Spannung VINT ungefähr gleichzeitig mit der Spannung
VBB auf dieselbe Weise wie bei in Fig. 3B zu steigen
beginnt, um daher den Spike-Strom wirksam zu unterdrücken.
Fig. 7A zeigt ein anderes Ausführungsbeispiel von Schaltungen
zur Erzeugung der Spannung VINT, das es gestattet, dieselbe
Ausgangsspannung wie bei Fig. 5A zu erhalten, während
dieselbe Erdschaltung verwendet wird, wie sie in Fig. 6A
gezeigt ist, das heißt, während sie mit der Bezugssspannung
0 V betrieben wird. Wie aus der Figur ersichtlich ist, unterscheidet
sich ihre Schaltungsanordnung von der des in
Fig. 6A gezeigten Ausführungsbeispiels darin, daß das INV-
Ausgangssignal dem Anschluß 423 zugeführt wird. Die Arbeitswellenformen
während des Normalbetriebs dieses Ausführungsbeispiels
können, wie in Fig. 7B gezeigt, dargestellt
werden, und am Ausgangsanschluß wird eine Spannung
3(VCC-VD) erhalten, gerade wie beim in Fig. 5a gezeigten
Ausführungsbeispiel. Die Beziehung zwischen der Anzahl
der Schaltungen n der Ladepump-Einheitsschaltungen CP und
der Ausgangsspannung VINT ist völlig dieselbe, wie sie durch
Gleichung (3) dargestellt ist.
Bei diesem Ausführungsbeispiel wird die Spannung VINT auf
dieselbe Weise wie bei dem im Fig. 6A gezeigten Ausführungsbeispiel
nicht ausgegeben, außer wenn der Oszillator OSC′
zu arbeiten beginnt, und es ist des weiteren möglich, eine
Ausgangsspannung zu erhalten, die so groß wie die bei dem
in Fig. 5A gezeigten Ausführungsbeispiel ist. In dem Fall,
in dem die Ausgangsspannung größer als benötigt ist, kann
sie herabgesetzt werden, indem die Ladungspumpeinheitsschaltung
CP′ entfernt wird, so daß die Anzahl der Stufen
der Ladungspumpschaltung herabgesetzt wird, wie klar aus
Gleichung (3) ersichtlich ist. Gemäß diesem Ausführungsbeispiel
ist es möglich, den Spike-Strom im Augenblick des
Einschaltens der Spannungsversorgung wirksamer zu
unterdrücken.
Es ist somit möglich, den im Augenblick des Einschaltens
der Spannungsversorgung erzeugten Spike-Strom beträchtlich
zu unterdrücken, indem jedes der in den Fig. 4A bis 7A
gezeigten Ausführungsbeispiele, wie oben beschrieben, als
interner Versorgungsspannungsgenerator 400 in Fig. 3A verwendet
wird.
Es ist bereits bei den in den Fig. 5A und 6A gezeigten
Ausführungsbeispielen festgestellt worden, daß der Wert
der Spannung VINT gesteuert werden kann, in die Anzahl
der angeschlossenen Ladungspumpschaltungen gewählt wird.
Wenn eine noch feinere Steuerung benötigt wird, können die
in den Fig. 8 und 9 gezeigten Ausführungsbeispiele verwendet
werden. Bei diesen Ausführungsbeispielen ist eine aus
Dioden D bestehende Klemm- oder Clamping-Schaltung CL am
Ausgangsanschluß 401 des internen Spannungsversorgungsgenerators
400 eingefügt. Sie ist somit in Fig. 8 zwischen
dem Anschluß und VCC und in Fig. 9 zwischen dem Anschluß
und Erde eingefügt. Der Wert der Spannung VINT kann dann
wie folgt dargestellt werden: Wenn VD die Vorwärtsspannung
der Dioden angibt und m die Anzahl der geschlossenen Dioden
anzeigt, ist im Fall der Fig. 8
VINT = VCC + mVD (5)
und im Fall der Fig. 9
VINT = mVD. (6)
Demzufolge ist es möglich, den Wert von VINT beliebig
durch Verändern von m zu setzen.
Obwohl beim oben beschriebenen
Ausführungsbeispiel Dioden als
Bestandteilelementen der Ladungspumpschaltungen etc. verwendet
wurden, kann die Diode D durch einen MOS-Transistor
QM oder durch einen bipolaren Transistor QB ersetzt
werden. In diesem Fall sollte
selbstverständlich die Vorwärtsspannung der Diode VD, die
in den Figuren zur Erläuterung der bereits erwähnten Gleichungen
verwendet worden ist, im Fall des MOS-Transistors
durch dessen Schwellenspannung VT und im Fall des bipolaren
Transistors durch dessen Basis-Emitter-Spannung VBE
ersetzt werden.
Bei den oben beschriebenen Ausführungsbeispielen wurde
festgestellt, daß es zur Herabsetzung des Spike-Stroms erwünscht
ist, den Zeitpunkt des Anstiegs oder die Anstiegszeit
der internen Spannung VINT beim Einschalten
der Spannungsversorgung mit jenem bzw. jener der
Substrat-Vorspannung VBB zu synchronisieren. Dies kann
entsprechend den oben beschriebenen Ausführungsbeispielen
erfolgen. Bei den folgenden Ausführungsbeispielen
wird zu diesem Zweck ein Ladungspumpsignal
gemeinsam mit der Erzeugung der Spannungen VINT und VBB
verwendet.
Fig. 11 zeigt ein Ausführungsbeispiel dafür, bei dem das
Schwingungsausgangssignal des Oszillators OSC, der aus
einem Ringoszillator etc. besteht, gemeinsam für die Erzeugung
der Spannungen VBB und VINT verwendet wird. In
der Figur bezeichnet INV′ eine Invertierschaltung, Q₅ und
Q₆ stellen MOS-Transistoren dar, die eine Pufferschaltung
vom Push-Pull- oder Gegentakt-Typ bilden. CPB und Q₇, Q₈
sind der Pumpkondensator für die Erzeugung der Rückwärts-Vorspannung
bzw. als Gleichrichter verwendete MOS-Transistoren.
Bei diesem Ausführungsbeispiel sind die in der Schaltung
von Fig. 1 gezeigten Dioden durch MOS-Transistoren ersetzt.
Dieser Austausch wurde unter Bezugnahme auf Fig. 10 erläutert.
Bei diesem Ausführungsbeispiel wird das Ausgangssignal
der Pufferschaltung als Ladungspumpsignal Φ′OSC für
die Erzeugung der Spannung VINT in den in den Fig. 5A bis
7A gezeigten Ausführungsbeispielen verwendet. Selbst wenn
die Oszillations-Startspannung etc. sich in Abhängigkeit
von Benutzungsbedingungen, Herstellungsbedingungen etc.
unterschiedlich ändern, steigen die Spannungen VBB und VINT
fast gleichzeitig oder synchron an. Es ist demzufolge möglich,
die wechselseitige Beziehung zwischen VINT und VBB
stets konstant zu halten und somit die Unterdrückung des
Spike-Stroms im Augenblick des Einschaltens der Spannungsquelle
wirksamer zu bewirken.
In Fig. 12 ist ein weiteres Ausführungsbeispiel gezeigt,
bei dem CPB′, Q₇′ und Q₈′ weiter zu dem in Fig. 11 gezeigten
Ausführungsbeispiel hinzugefügt worden sind, um das
Steuervermögen der die Spannung VBB erzeugenden Schaltung
zu erhöhen. Die die Spannung VINT erzeugende Schaltung wird
durch das Ausgangssignal einer Pufferschaltung angesteuert,
die aus MOS-Transistoren Q₅ und Q₆ wie beim vorhergehenden
Ausführungsbeispiel besteht. Bei diesem Ausführungsbeispiel
wird die Abfallzeit VBB im Augenblick des Einschaltens der
Spannungsversorgung kürzer, und es ist somit möglich, die
Spannung VBB auf einen vorbestimmten Wert zu setzen, bevor
die Spannung VINT ausreichend ansteigt, was den in bezug
auf Fig. 12A erwähnten Effekt perfekter macht. Obwohl hier
getrennte Ladungspumpschaltungen hinzugefügt werden, um
das Steuervermögen von VINT und von VBB zu unterscheiden
bzw. zu differenzieren, kann das Steuerungsvermögen unterschieden
werden, indem z. B. die Größe des Pumpvermögens
bzw. der Pumpkapazität unterschieden wird, wobei die in
Gleichung (2) dargestellte Beziehung verwendet wird. Es
ist des weiteren auch möglich, das Steuerungsvermögen der
Spannung VINT und das der Spannung VBB zu unterscheiden,
indem die Frequenz mittels eines Zählers herabgezählt
wird und als Φ′OSC verwendet wird.
Obwohl bei diesem Ausführungsbeispiel CPB′, Q₇′ und Q₈′
hinzugefügt werden, um das Steuerungsvermögen der Spannung
VBB zu erhöhen, da diese im wesentlichen im Augenblick des
Einschaltens der Spannungsversorgung arbeiten, ist es des
weiteren auch möglich, den Schalter SW während des Normalbetriebs
auszuschalten und den Betrieb anzuhalten, um
den elektrischen Energieverbrauch herabzusetzen.
Der Schalter SW kann
beispielsweise zwischen CPB′ und Q₇′, zwischen Q₈′ und Erde
oder zwischen Q₇′ und VBB angebracht werden. Des weiteren
kann der Schalter durch jede beliebige Teileinrichtung gebildet
sein, z. B. durch MOS-Transistoren. Seine Ein-Aus-Steuerung
kann des weiteren durch eine beliebige Einrichtung
bewirkt werden, z. B. durch Ausschalten in dem Augenblick,
in dem festgestellt wird, daß die Energieversorgungsspannung
VCC oder VINT einen vorbestimmten Wert erreicht
hat. Es ist auch denkbar, seine Ein-Aus-Spannung auszuführen,
indem ausgenutzt wird, daß sich die Schwellenspannung
des MOS-Transistors in Abhängigkeit vom Wert von VBB ändert.
Diese konkreten Ausführungen hierfür sind z. B. in ISSCC,
Digest of Technical Papers, Seiten 142 bis 143, 1979, beschrieben.
Obwohl das Ausgangssignal des Oszillators OSC, der für jede
Ladepumpschaltung gemeinsam verwendet wird, durch die aus
den Transistoren Q₅ und Q₆ bestehende Pufferschaltung herausgeführt
wird, ist die Grundidee eines jeden der Ausführungsbeispiele
die, daß der Oszillator OSC für VINT und VBB gemeinsam
verwendet wird und daß das Signal an jeder beliebigen
Stelle herausgenommen werden kann. Beispielsweise kann
das Ausgangssignal des Oszillators OSC jeder der Ladungspumpschaltungen
zugeführt werden, indem das Ausgangssignal
direkt geteilt wird. In diesem Fall können Pufferschaltungen
hinzugefügt werden, falls dies erforderlich ist.
Nachstehend werden Anwendungen für die obigen Ausführungsbeispiele
erläutert.
Fig. 13A zeigt ein Beispiel, bei dem in dem in Fig. 1A
gezeigten dynamischen MOS-Speicher die Platten-Elektrode
4b durch die interen Spannung VINT angesteuert wird, um
die Wirkung der parasitären Kapazität CPS zwischen der
Platten-Elektrode 4b des Speicherkondensators und dem
Substrat zu unterdrücken, was spezifisch bedeutsame Einwirkungen
auf die Erzeugung des Spike-Stroms im Augenblick
des Einschaltens der Spannungsversorgung hat. Eine bekannte
Ausführungsart, bei der eine intern erzeugte Spannung
an die Platten-Elektrode auf dieselbe Weise angelegt wird,
ist aus den IEEE Journal of Solid-State Circuits, Band
SC-15, Nr. 5, Seiten 839 bis 846, Oktober 1980, bekannt.
Bei diesem
Ausführungsbeispiel wird für die Schaltung zur Erzeugung
der Spannung VINT das Verfahren verwendet, bei dem
das Oszillationssignal für die Schaltung zur Erzeugung
der Spannung VBB gemeinsam verwendet wird, wie in
Fig. 7A gezeigt ist. Selbstverständlich können die anderen,
in den Fig. 4A bis 6A gezeigten Schaltungstypen oder
Kombinationen davon verwendet werden.
Wie in Fig. 13B gezeigt ist, steigen bei diesem Ausführungsbeispiel
die Spannungen VBB und VINT ungefähr gleichzeitig
an. Demzufolge ist es möglich, den Spike-Strom beträchtlich
zu unterdrücken, da die Spannung VBB nicht so
stark ansteigt, daß die bipolaren Transistoren Q₁ und Q₂
eingeschaltet werden, selbst wenn ein Verschiebungsstrom
durch CPS fließt, wie oben erwähnt wurde. Da die Anstiegszeit
der Spannung VINT in bezug auf die Anstiegszeit der
Spannung VCC ausreichend lang sein kann, wie durch die
Gleichung (2) gezeigt ist, kann zusätzlich der Verschiebungsstrom
selbst beträchtlich herabgesetzt werden.
Fig. 14 zeigt ein Beispiel eines
DRAM vom CMOS-Typ, wobei die Spannung
VINT der Platten-Elektrode 4b auf dieselbe Weise wie
bei dem in Fig. 13A gezeigten Ausführungsbeispiel zugeführt wird.
In der Figur ist ein CMOS-Halbleiter mit n-Wanne 9′
wie in Fig. 2A gezeigt.
Die Bezugszeichen 3d′ und
3e′ stellen Diffusionsschichten vom p⁺-Typ dar, die einen
MOS-Transistor vom p-Kanaltyp zusammen mit der Gate-Elektrode
4c′ bilden.
Da die Veränderungen der Spannung VBB in der positiven Richtung
im Augenblick des Einschaltens der Spannungsversorgung
gerade wie bei dem in Fig. 13A gezeigten Ausführungsbeispiel
herabgesetzt werden können, ist es bei diesem Ausführungsbeispiel
möglich, das Problem zu lösen, daß parasitäre bipolare
Transistoren etc., die durch Q₃′, Q₄′ etc. dargestellt
sind, Sperr- oder Latch-up-Phänomene verursachen,
um den Spike-Strom zu unterdrücken und das Problem des Zusammenbruchs
oder Durchschlags der Vorrichtung aufgrund
davon zu lösen.
Fig. 15 zeigt ein anderes Ausführungsbeispiel, bei dem ein
Kondensator vom Rinnen- oder Kanaltyp als Speicherkondensator
der Speicherzelle im Ausführungsbeispiel von Fig. 14
verwendet wird. Der Kondensator ist an der Seitenwand
einer im Siliziumsubstrat ausgebildeten Rinne ausgebildet.
Fig. 16A zeigt ein anderes Ausführungsbeispiel,
das zur Herabsetzung von
auf dem Arbeiten des Speichers beruhenden Schwankungen der
an die Platten-Elektrode angelegten Spannung VINT geeignet
ist.
In der Figur stellen D, , D′ und ′ Datenleitungen und
W eine Wortleitung dar. An ihren Kreuzungspunkten sind
Speicherzellen MC angeordnet. Als Speicherzellen MC können
z. B. die in den Fig. 13A bis 15A gezeigten Speicherzellen verwendet
werden. In diesem Fall ist die Diffusionsschicht 3a
mit der Datenleitung und die Gate-Elektrode 4a mit der
Wortleitung verbunden. Die Platten-Elektroden 4b oder 4b′
sind als gemeinsame Platten-Elektroden auf der gesamten
Speicherzellenanordnung zwischen den in einer zweidimensionalen
Matrixform angeordneten Speicherzellen verteilt
und hier durch PL, , PL′ und bezeichnet. Hier bilden
die Datenleitungen D, und D′, ′ jeweils ein Paar,
und auf die Leitungen D, , D′, ′ auftretende kleine Auslesesignale
aus den Speicherzellen MC werden mittels Leseverstärkern
differentiell verstärkt, die jeweils an dem
Mittelpunkt zwischen zwei Kolonnen bzw. Spalten der Speicherzellen
angeordnet sind. Mit diesem Ausführungsbeispiel
ist somit ein Fall gezeigt, bei dem eine sogenannte offene
Daten-(Bit)-Leitungsanordnung verwendet wird, bei der zwei
ein Paar bildende Datenleitungen getrennt, links und rechts,
liegen. Diese Speicherzellenanordnung ist im einzelnen in
IEE PROC., Band 130, Teil I, Nr. 3, Seiten 127 bis 135,
Juni 1983, beschrieben.
Da eine parasitäre Kapazität CDP zwischen der Datenleitung
und der Platte in einem solchen Speicher vorhanden ist und
eine Anzahl von Datenleitungen auf einmal arbeiten,
ändert sich die Plattenspannung, wenn sie arbeiten.
Insbesondere in dem Fall, in dem die Platten-Elektrode durch
die intern erzeugte Spannung VINT angesteuert wird, wie dies
erfindungsgemäß der Fall ist, sind Veränderungen der Plattenspannung
groß, da das Steuerungsvermögen der die Spannung
VINT erzeugenden Schaltung klein ist. Diese Veränderungen
verursachen Probleme, z. B. fehlerhaftes Arbeiten des Speichers
etc.
Bei diesem Ausführungsbeispiel ist aus diesem Grunde ein
Schalter SW′ zwischen der Schaltung 400 zur Erzeugung der
Spannung VINT und der Platten-Elektrode eingefügt, der
ausgeschaltet wird, wenn sich die an die Platten-Elektrode
angelegte Spannung ändert, so daß kein Rauschen oder allgemeine
Störsignale am Ausgang der Schaltung 400 zur Erzeugung
der Spannung VINT erzeugt werden. Es wird nun angenommen,
daß von den Speicherzellenanordnungen nur die
ausgewählten Arbeiten, d. h., wenn die Speicherzellen in
den Speicherzellenanordnungen, zu denen die Datenleitungen D,
gehören, ausgewählt sind, sind die Speicherzellenanordnungen,
zu denen die Datenleitungen D′, ′ gehören, außer
Betrieb, und die Betriebsweise dieser Speicherzelle wird
unter Bezugnahme auf Fig. 16B erläutert. Die Datenleitungen
D, ′ sind vorweg auf die Spannung VDP vorgeladen,
und die Speicherzelle gibt ein kleines Signal auf einer
Datenleitung D oder ab, wenn zu einem Zeitpunkt tw ein
Signal an die Arbeitsleitung gelegt wird. Da die Datenleitungen
D′, ′ in diesem Augenblick außer Betrieb sind,
halten sie ihre konstanten Werte. Wenn der Leseverstärker
arbeitet, werden dann die kleinen Signale auf der Datenleitung
D oder verstärkt und nach außen ausgegeben.
Nach Beendigung des Speicherbetriebs wird die Datenleitung
wieder auf die Spannmung VDP vorgeladen. Wenn diese
Datenleitungen arbeiten, ändert sich die an die Platten-
Elektrode angelegte Spannung. Wenn sich das Potential der
Datenleitungen bei diesem Ausführungsbeispiel ändert, wird
jedoch der Schalter SW′ ausgeschaltet. Somit werden der
Spannungsversorgungsleitung 401 keine Veränderungen übertragen,
und es werden keine Probleme erzeugt. Andererseits
kann ein fehlerhaftres Arbeiten dadurch verändert werden,
daß die Veränderungen im Potential der Platten-Elektrode
groß sind. Bei diesem Ausführungsbeispiel ist dieses Problem
auf die folgende Weise gelöst.
Die Speicherzellenanordnungen PL, oder PL′, werden
miteinander über eine Leitung 403 oder 403′ mit niedrigem
Widerstand verbunden, so daß PL und oder PL′, stets
auf demselben Potential liegen und somit keine differentiellen
Störsignale in PL, oder PL′, erzeugt werden, wenn
kleine, aus den Speicherzellen MC kommende Signale im Leseverstärker
SA oder SA′ verstärkt werden. Dies ist für
die offene Daten-(Bit)-Leitungsanordnung wichtig, in der
zwei ein Paar bildende Datenleitungen durch eine Kapazität
mit verschiedenen Platten-Elektroden gekoppelt sind. Es
wird auf die Veröffentlichung IEE Proc., Band 130, Teil I,
Nr. 3, Seiten 127 bis 135, Juni 1983, verwiesen. Des weiteren
sind bei diesem Ausführungsbeispiel die Leitungen 403 und
403′ mit niedrigem Widerstand miteinander über eine Leitung 402 verbunden,
die einen ähnlich niedrigen Widerstand besitzt, so daß die
parasitäre Kapazität der Speicherzellenanordnungen, die
außer Betrieb sind, als ein Filter wirkt. Auf diese Weise
wird eine Reduktion der Schwankungen im Potential der
Platten-Elektrode erreicht.
Obwohl oben die Wirkung des Schalters SW′ für den Fall erläutert
wurde, in dem er während des Speicherbetriebs (d. h.
während eines Zeitraums zwischen dem Zeitpunkt tw und dem
Augenblick, in dem die Datenleitung auf die Spannung VDP
vorgeladen wird) ausgeschaltet ist, sind verschiedene Steuerverfahren
denkbar. Beispielsweise kann ein Verfahren nützlich
sein, bei dem der Schalter nur ausgeschaltet wird,
wenn sich das Potential einiger Datenleitungen beträchtlich
ändert, d. h. während des Zeitraums, wenn einige Leseverstärker
arbeiten oder während eines Zeitraums, wenn die
Datenleitungen nach Beendigung des Speicherbetriebs auf
die Spannung VDP vorgeladen werden. Falls erforderlich,
kann es des weiteren möglich sein, die Zeitkonstante gegen
Störsignale durch Hinzufügen von Widerständen, wie z. B.
R₃, R₄ etc., einzustellen.
Fig. 17A zeigt ein anderes, geeigneteres Ausführungsbeispiel
der Erfindung. Dieses Ausführungsbeispiel unterscheidet sich
von dem in Fig. 16A gezeigten Ausführungsbeispiel darin, daß
die sogenannte gefaltete oder Faltendaten (Bit)-Leitungsanordnung
verwendet wird, bei der zwei ein Paar bildende
Datenleitungen so angeordnet sind, daß sie annähernd parallel
sind und daß die Vorladungsspannung annähernd gleich
1/2 der Versorgungsquellenspannung VCC ist.
Da die ein Paar bildenden Datenleitungen D, oder D′, ′
bei diesem Ausführungsbeispiel kapazitiv mit derselben
Platte PL oder PL′ gekoppelt oder verbunden sind, ist es
nicht erforderlich, besonders um differentielle Störsignale
besorgt zu sein, die bei dem in Fig. 16A gezeigten Ausführungsbeispiel
Störungen bzw. Schwierigkeiten verursachen.
Da die Datenleitungen bei diesem Ausführungsbeispiel
auf ungefähr 1/2 der Spannung VCC vor-aufgeladen werden
und es so aufgebaut ist, daß die beiden ein Paar bildenden
Datenleitungen einander entgegengesetzt arbeiten, selbst
wenn eine Koppelkapazität zwischen den Datenleitungen und
der Platten-Elektrode vorliegt, heben sich ihre Beeinflussungen
auf, was weiter einen Vorteil bewirkt, daß fast
keine Schwankungen im Potential der Platten-Elektrode erzeugt
werden. Demzufolge ändert sich entsprechend den Umständen
bei einer solchen Anordnung die Spannung VINT
kaum, selbst wenn das Ausgangssignal des internen Spannungsversorgungsgenerators
400 direkt, ohne den Schalter SW′
mit der Platten-Elektrode verbunden ist. Obwohl bei diesem
Ausführungsbeispiel die Vorladungsspannung für die Datenleitung
VCC/2 war, kann sie selbstverständlich des weiteren
VCC gerade wie bei dem in Fig. 16A gezeigten Ausführungsbeispiel
sein oder einen anderen beliebigen Wert besitzen.
Fig. 18A zeigt ein anderes Ausführungsbeispiel, das geeignet
ist, um Veränderungen der internen Spannung VINT
zu vermeiden. Bie diesem Ausführungsbeispiel werden die
Platten-Elektrode etc. durch das Ausgangssignal des internen
Spannungsversorgungsgenerators nur in dem Augenblick
des Einschaltens der Spannungsversorgung angesteuert, wenn
der Spike-Strom Störungen verursacht, und sie werden während
der nachfolgenden Periode stabilen Arbeitens direkt
durch die externen Versorgungsquellenspannung VCC angesteuert
bzw. getrieben. Bei diesem Ausführungsbeispiel bewirken
demzufolge Schwankungen der Spannung VINT während
des Normalbetriebs überhaupt keine Störungen.
In der Figur ist eine Schalteinrichtung mit dem Bezugszeichen
500 bezeichnet, und sie wird in dem Augenblick des
Einschaltens der Spannungsversorgung ausgeschaltet und danach
eingeschaltet. In der Figur ist ein Beispiel gezeigt,
das mittels eines MOS-Transistors Q₅₀₀ vom p-Kanaltyp aufgebaut
ist, wobei angenommen wird, daß die gesamte Halbleitervorrichtung
aus CMOS-Halbleiterteilen besteht. Mit
dem Bezugszeichen 600 ist eine Einrichtung bezeichnet,
die eine Funktion zum Erkennen des Zustands besitzt, ob
gerade der Zeitraum nach dem Einschalten der Versorgungsspannung
oder die nachfolgende Periode stabilisierten Betriebs
vorliegt. Es ist hier ein Beispiel gezeigt, bei dem
die obenerwähnte Funktion realisiert ist, indem detektiert
wird, daß die Potentialdifferenz zwischen der Spannung
VINT und der Spannung VCC kleiner als ein vorbestimmter
Wert geworden ist, und bei dem sie durch eine CMOS-Invertierschaltung
gebildet ist, die aus einem p-Kanal-MOS-
Transistor Q₆₀₁ und einem n-Kanal-MOS-Transistor Q₆₀₂ besteht.
Hier ist die CMOS-Invertierschaltung so aufgebaut,
daß der Verstärkungsfaktor (gm) des Transistors 601 ausreichend
größer als der des Transistors Q₆₀₂ ist, so daß
"0" (niedriger Pegel) ausgegeben wird, wenn die Differenz
zwischen der Spannung VCC und der Spannung VINT kleiner
angenähert als die Schwellenspannung VTP des Transistors
Q₆₀₁ wird.
Fig. 18B zeigt die Grundzüge der Betriebsweise dieser Schaltung.
Wenn die Versorgungsquellenspannung 100 angelegt wird,
steigt das Potential der Leitung 401 später, wie bereits
festgestellt wurde. Da der Verstärkungsfaktor (gm) des
Transistors Q₆₀₁ ausreichend größer als der des Transistors
Q₆₀₂ ist, steigt das Potential der Leitung 601 in diesem
Augenblick fast gleichzeitig mit der Versorgungsquellenspannung
100 an. Demzufolge wird der Transistor Q₅₀₀ ausgeschaltet,
und das Potential der Leitung 401 steigt folgend
dem Ausgangssignal des internen Spannungsversorgungsgenerators
400 an. Danach steigt das Potential der Leitung
401 mit einer bestimmten Zeitkonstanten an, und das Potential
der Leitung 601 fällt auf den niedrigen Pegel (um
0 V), wenn die Differenz zwischen dem Potential der Leitung
401 und der Versorgungsquellenspannung 100 kleiner als
die Schwellenspannung VTP des Transistors Q₆₀₁ wird. Der
Transistor Q₅₀₀ wird somit eingeschaltet. Dies hat zur Folge,
daß das Potential der Leitung 401 VCC gleich der Versorgungsquellenspannung
100 wird. Demzufolge ist es möglich,
das Problem perfekt zu lösen, daß das Potential der Leitung
401 während des Normalbetriebs schwankt.
Obwohl bei diesem Ausführungsbeispiel der Zustand durch die
Spannung VINT mittels der Detektionseinrichtung 600 detektiert
wird, kann dies auch dadurch bewirkt werden, daß
VCC, VBB oder eine Spannung an anderen Stellen detektiert
wird. Zusätzlich ist die Schaltungsanordnung der Detektionseinrichtung
600 nicht auf die in der Figur gezeigte Ausführung
beschränkt, sondern sie kann auf viele Arten abgewandelt
werden. Beispielsweise können ein Operationsverstärker,
eine Schmitt-Trigger-Schaltung und andere verschiedene
Schaltungen zu diesem Zweck verwendet werden. Obwohl hier
detektiert wird, daß die Potentialdifferenz zwischen der
Spannung VCC und VINT kleiner als ein vorbestimmter Wert
wird, kann der Zustand des weiteren erkannt werden, indem
Veränderungen des Absolutwertes VINT, VCC und VBB detektiert
werden, und der zu detektierende Spannungspegel kann entsprechend
diesem Zweck geeignet ausgewählt werden. Obwohl
ein Beispiel gezeigt wurde, bei dem die Schalteinrichtung
500 durch einen p-Kanal-MOS-Transistor ausgeführt ist, kann
sie des weiteren durch eine beliebige andere Art von Elementen
mit einer Schaltfunktion ausgeführt sein. Obwohl ein
Beispiel gezeigt wurde, bei dem die Spannung VINT die
Spannung VCC im stationären Zustand ist, kann die Leitung
401 des weiteren mit einer anderen Spannung verbunden sein,
die durch eine interne Schaltung erzeugt wird, die eine relativ
geringe Ausgangsimpedanz in bezug auf den internen
Spannungsversorgungsgenerator 400 besitzt. Falls es erforderlich
ist, kann zusätzlich ein Widerstand R₅₀₀ etc. in
Reihe zur Schalteinrichtung 500 eingefügt sein.
Fig. 19 zeigt ein Ausführungsbeispiel zum Verhindern von
Schwankungen der Spannung der Platten-Elektrode. In der
Figur stellt MC ein äquivalentes Schaltbild für die Speicherzelle
7 in Fig. 1A dar, wobei D eine Datenleitung, W
eine Wortleitung, QM einen als Schalter verwendetes MOS-
Transistor und CS einen Speicherkondensator darstellt.
Des weiteren kann der Speicherkondensator CS z. B. zwischen
der Platten-Elektrode 4b und der Inversionsschicht 5 in
Fig. 1A ausgebildet sein. Obwohl hier nur eine Speicherzelle
MC gezeigt worden ist, kann in Wirklichkeit natürlich
eine Anzahl von Speicherzellen angeordnet sein. In dem in
Fig. 18A gezeigten Ausführungsbeispiel wurden Schwankugen
der Spannung der Platten-Elektrode verhindert, indem die
äquivalente Impedanz zwischen der Platten-Elektrode und
der das Arbeiten der Schalteinrichtung 500 steuernden Spannung
VCC herabgesetzt wurde. Bei diesem Ausführungsbeispiel
hingegen werden diese Schwankungen verhindert, indem die
äquivalente Impedanz in bezug auf die Platten-Elektrode
mittels einer Ladungspumpschaltung herabgesetzt wird, die
aus Dioden D₃, D₄ und einem Kondensator CPC besteht. Schwankungen
der Spannung der Platten-Elektrode werden somit verhindert,
indem der Leitung 401 eine elektrische Ladung zugeführt
wird, während er ein Impuls ΦC ungefähr synchron
mit den Schwankungen der Spannung der Platten-Elektrode
zugeführt wird und bewirkt wird, daß sie einen Ladungspumpbetrieb
ausführt, der unter Bezugnahme auf die Fig. 5A bis
5C erläutert wurde. Der Zeitpunkt der Anwendung des Impulses
ΦC kann geeignet entsprechend dem Grund gewählt werden,
der Schwankungen der Spannung der Platten-Elektrode
bewirkt. In dem Fall beispielsweise, in dem die Spannung
der Platten-Elektrode während des Betriebs des Leseverstärkers
oder während des Vorladungsbetriebs aufgrund der obenerwähnten
Koppelkapazität zwischen der Datenleitung und der
Platte schwankt, wird der obenerwähnte Impuls ΦC annähernd
synchron mit dem Betrieb des Leseverstärkers oder dem Vor-
Aufladungsbetrieb oder mit einer Frequenz zugeführt, die
höher als (oder vorzugsweise eine ganze Zahl mal so hoch wie)
dieser ist. Anders als die oben beschriebenen Schwankungen
schwankt die Spannung der Platten-Elektrode aufgrund der
Kopplung durch den Kondensator CS zwischen dem Knoten
(punkt) 3a und der Platten-Elektrode in der Speicherzelle.
Wenn die Spannung des Knoten(punkt)s 3a durch den Auslese-
oder Einschreibbetrieb des Speichers schwankt, werden somit
die Schwankungen durch den Kondensator CS zur Platten-
Elektrode übertragen, und demzufolge schwankt die Spannung
der Platten-Elektrode. Um diese Schwankungen zu unterdrücken,
ist es demzufolge ausreichend, den Impuls
ΦC synchron mit dem obenerwähnten Auslese- oder Einschreibbetrieb
oder mit einer Frequenz zuzuführen, die
höher als (oder vorzugsweise eine ganze Zahl von Malen so
hoch wie) dieser ist. In einem DRAM des Adreß-Multiplex-
Systems, d. h. einem DRAM des Systems, durch den die
Adreß-Signale von Reihe und Spalte durch gemeinsame Adreß-
Eingabestifte synchron mit den Taktgebern von
und in dem Fall eingegeben
werden, in dem Schwankungen der Spannung der Platten-
Elektrode während des normalen Auslese- oder Einschreibbetriebs
Störsignale bewirken, reicht es aus, das Signal
ΦC synchron mit dem Taktgeber zuzuführen. In dem Fall,
in dem die Schwankungen der Spannung der Platten-Elektrode
während des Auslese- oder Einschreibbetriebs durch den
Seiten-Modus oder -Betrieb Schwierigkeiten bewirken, bei
dem der Betrieb ausgeführt wird, indem die Zeilenadresse
festgelegt und lediglich die Spaltenadresse verändert wird,
ist es andererseits ausreichend, dort das Signal ΦC synchron
mit dem Taktgeber anzulegen. In dem Fall, in dem
Schwankungen der Spannung der Platten-Elektrode Schwierigkeiten
durch den statischen Spalten-Modus (vgl. ISSCC,
Digest of Technical Papers, Seiten 64 bis 65, 1983) bewirken,
bei dem der Betrieb ausgeführt wird, indem die
Spaltenadresse eingegeben wird, als ob sie für den statischen
Speicher wäre, reicht es des weiteren aus, die Veränderungen
in der Adresse zu detektieren und dort das
Signal ΦC synchron mit den so erhaltenen Signalen anzulegen,
wie in ISSCC, Digest of Technical Papers, Seiten 66
bis 67, 1983, festgestellt wurde.
Entsprechend den oben beschriebenen Ausführungsbeispielen
kann die Erfindung angewendet werden, was für einen Wert
die Spannung VINT auch hat, und Schwankungen der Spannung
der Platten-Elektrode können wirksam unterdrückt werden.
Bei dem in Fig. 19 gezeigten Ausführungsbeispiel können
die Dioden D₃ und D₄ durch verschiedene, in Fig. 10 gezeigte
Diodenarten weiterhin ersetzt werden. Entsprechend
den Umständen kann zusätzlich ein Anschluß der Diode D₄
nicht mit der Leitung 401, sondern mit einer externen
Spannungsversorgung VCC verbunden sein oder eliminiert
sein. Es ist auch entsprechend den Umständen möglich, die
Diode D₄ und den Kondensator CPC zu entfernen und die
Leitung 451 direkt zu treiben.
In Fig. 20A ist ein interner Versorgungsspannungsgenerator
mit dem Bezugszeichen 700 bezeichnet, der eine Vorladungsspannung
VDP für die Datenleitung erzeugt. SW′ ist der
Schalter zum Vor-Aufladen der Datenleitung und zum Einschalten
während des Vorladebetriebs. Dieser Schalter ist
gewöhnlich durch einen MOS-Transistor gebildet.
In Fig. 20B sind Wellenformen der Ausgangssignale 401
und 701 der internen Versorgungsspannungsgeneratoren 400
und 700 gezeigt, wobei sich die Potentiale der Datenleitung
D, des Knoten(punkt)s 3a in der Speicherzelle und
der Wortleitung W aufgrund von Schwankungen der externen
Versorgungsquellenspannung VCC oder aus anderen Gründen
ändern, wenn der Schalter SW′ eingeschaltet wird, d. h.
im Vor-Aufladungsbetriebszustand. In der Figur ist
ein Fall gezeigt, in dem die Information "0" in der Speicherzelle
gespeichert ist und sich das Potential am
Knoten(punkt) 3a auf niedrigem Pegel (≃0 V) befindet.
Da der Vor-Aufladungszustand angenommen wird, ist des
weiteren das Potential der Wortleitung W 0 V. Hier hat
die relative Differenz im Potential zwischen unterschiedlichen
Wellen keine besondere Bedeutung. Der Absolutwert
im Potential sollte natürlich geeignet entsprechend dem
Zweck gesetzt werden.
Wenn sich die Spannung der externen Versorgungsquelle
100 von VCC auf VCC′ (≦VCC) während eines Zeitraums t₁-
t₂ ändert, folgen die Spannungen VINT und VDP den Änderungen
der Spannung VCC und haben die Tendenz, sich zu
VINT′ und VDP′ hin zu ändern, die VINT bzw. VDP annehmen,
wenn die externe Spannungsversorgung 100 VCC′ ist. In
diesem Stadium treten Probleme, wie sie unten gezeigt sind,
auf. Das Potential des Knoten(punkt)s 3a ändert sich nämlich
aufgrund der Kopplung durch den Kondensator CS mit
Veränderungen in der Spannung VINT in der negativen Richtung.
Wenn das Potential des Knoten(punkt)s 3a bis
zu einem Wert abnimmt, der niedriger als 0 V und
mehr als die Schwellenspannung VC des MOS-Transistors QM
ist, wird auf diese Weise der Transistor QM eingeschaltet,
da die Wortleitung W bei 0 V liegt. Dies hat zur Folge, daß
Strom von der Datenleitung D zum Kondensator CS fließt, und
daß somit das Potential der Datenleitung D und das der Leitung
701 abnehmen. Da diese Veränderungen durch die kapazitive
Kopplung hervorgerufen werden, kehren alle diese
Potentiale am Knoten(punkt) 3a der Leitung 701 und der Datenleitung
D zu ihren Anfangswerten zurück, aber ihre
Wiedereinrichtung ist verzögert. Wenn im Verlauf dieser
Wiedereinrichtung der Vor-Aufladungszustand eingerichtet
wird und der Speicherbetrieb beginnt, kann bedeutsames
falsches Arbeiten erzeugt werden. Des weiteren beginnt sich
die Spannung VINT in dem Fall zu ändern, in dem die Substrat-Vorspannung
an eine negative Spannung VBB angelegt wird (vgl.
Fig. 3A, 3B etc.), und gleichzeitig wird der Transistor QM
eingeschaltet, da im schlechtesten Fall das Potential des
Knoten(punkt)s 3a den kritischen Wert erreichen kann, bei
dem der Transistor QM eingeschaltet wird, d. h. den Wert
-VT, was auf Leckstrom zwischen dem Knoten(punkt) 3a und
dem Substrat beruht. Daher wird das oben erläuterte Problem
bemerkbarer. Um dieses Problem zu lösen, ist, indem bewirkt
wird, daß die Spannung VDP den Änderungen der Spannung
VINT folgt, bei diesem Ausführungsbeispiel die
Geschwindigkeit des Einschwingverhaltens des internen Versorgungsspannungsgenerators
700, der die Spannung VDP
erzeugt, höher als die des Generators 400, d. h. das Stromversorgungsvermögen
des Generators 700 für den Strom IDP
ist vergleichsweise groß. Dieses Stromversorgungsvermögen
kann ungefähr wie folgt gewählt werden:
wobei n die Anzahl der Speicherzellen darstellt, die im
Augenblick dieser Veränderungen in Betracht zu ziehen
sind und gewöhnlich so ausgewählt wird, daß sie die Gesamtanzahl
der Speicher ist; CS ist der Wert der Speicherkapazität
pro Speicherzelle; ΔVINT ist der Betrag der
Veränderung der Spannung VINT; und Δt ist die Dauer der
Veränderung, wobei ΔVINT/Δt den mittleren Betrag der Änderung
von VINT pro Zeiteinheit zeigt. Wenn diese Bedingung
erfüllt ist, ändern sich die Spannung VDP, wobei sie
annähernd der Spannung VINT folgt, und kein Problem, wie es
oben festgestellt wurde, wird aufgeworfen. In dem Fall, in
dem Δt extrem kurz ist, kann des weiteren der Wert tP
anstelle von Δt in Gleichung (7) verwendet werden, da die
Spannung VDP so gesetzt werden kann, daß sie im minimalen
Nominalwert (20-100 ns) des Vor-Aufladungszeitraums
tP des Speichers zu ihrem Anfangswert VDP′ zurückkehrt.
In den oben beschriebenen Ausführungsbeispielen sind verschiedene
Abwandlungen möglich. Beispielsweise können die
Spannungen VDP und VINT auf verschiedene Werte, abhängend
von dem zu lösenden Ziel, gesetzt werden. Es kann beispielsweise
das Verfahren angewendet werden, bei dem die
Spannung der Vorladung der Datenleitung VCC/2 ist. Es
sind verschiedene Verfahren zur Herstellung der Spannung
VCC/2 denkbar; nämlich ein Verfahren, bei dem sie durch
den internen Spannungsversorgungsgenerator 700 erzeugt
wird, ein Verfahren, bei dem trotz Hinzufügen des internen
Spannungsversorgungsgenerators 700 zur Kompensation von
Leckstrom die Spannung VCC/2 hauptsächlich durch gemeinsame
Nutzung von Ladung zwischen parasitären Kapazitäten
der beiden ein Paar bildenden Datenleitungen erzeugt wird,
indem sie bei Beendigung eines Arbeitsvorgangs oder einer
Betriebsart etc. kurzgeschlossen werden. Das Verfahren,
bei dem die Spannungen VINT und VDP denselben Wert VCC/2
besitzen und durch einen gemeinsamen internen Spannungsversorgungsgenerator
geliefert werden, wie in ISSCC,
Digest of Technical Papers, Seiten 250 bis 251, 1985, gezeigt
ist, kann ebenfalls angewendet werden, so wie es
ist, wenn der gemeinsame interne Spannungsversorgungsgenerator
so ausgelegt ist, daß seine Speisekapazität die
Gleichung (7) erfüllt. Obwohl das Verfahren zum Setzen
des Strom-Ansteuerungs- bzw. Treibvermögens unterschiedlich
sein kann, was von der Art der verwendeten Schaltung
abhängt, wenn es mit der in Fig. 4A gezeigten Schaltung
ausgeführt wird, kann es des weiteren beliebig gesetzt
werden, indem der Widerstandswert von RINT geändert wird.
Wenn dies durch die in Fig. 5A gezeigte Schaltung ausgeführt
wird, kann das Ansteuerungsvermögen beliebig gesetzt
werden, indem die Kapazität CPI oder die Frequenz
des Oszillators OSC′ gesteuert wird.
Claims (9)
1. Integrierte Halbleiterschaltung, die einen Hauptschaltungsabschnitt
(200), einen Spannungswandler (400), der eine
der Halbleiterschaltung extern zugeführte Versorgungsspannung
(VCC) in eine interne Versorgungsspannung (VINT) zur Speisung
des Hauptschaltungsabschnitts (200) umformt, und einen
Substratvorspannungs-Generator (300) in Form einer oszillatorgesteuerten
Ladungspumpschaltung enthält, wobei sich beim
Anlegen der externen Versorgungsspannung (VCC) die interne
Versorgungsspannung (VINT) und die Substratvorspannung
(VBB) verzögert aufbauen,
gekennzeichnet durch eine integrierte Schalteinrichtung,
die bewirkt, daß der Anstieg der internen Versorgungsspannung
(VINT) um ein definiertes Maß verlangsamt wird oder frühestens
mit dem Anstieg der Substratvorspannung (VBB) beginnt.
2. Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet,
daß der Spannungswandler (400) eine oszillatorgesteuerte
Ladungspumpschaltung (CP, CP′) umfaßt.
3. Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet,
daß zur Erzeugung der internen Versorgungsspannung
(VINT) und der Substratvorspannung (VBB) ein gemeinsamer
Oszillator dient.
4. Halbleiterschaltung nach einem der Ansprüche 1 bis 3, dadurch
gekennzeichnet, daß der Hauptschaltungsabschnitt (200)
eine Speicherschaltung (PL, , PL′, umfaßt, dessen einzelne
Speicherzellen jeweils einen Speicherkondensator (CPI,
CPI′) und einen MOS-Schalttransistor (QM) aufweisen, wobei
die eine Elektrode jedes Speicherkondensators an den Spannungswandler
(400) angeschlossen ist.
5. Halbleiterschaltung nach Anspruch 4, dadurch gekennzeichnet,
daß die Zufuhr der internen Versorgungsspannung (VINT)
über eine integrierte Schalteinrichtung (SW, SW′) erfolgt, die
synchron mit dem Arbeiten der Halbleiterschaltung
ein/ausschaltet.
6. Halbleiterschaltung nach Anspruch 5, dadurch gekennzeichnet,
daß die Speicherkondensatoren in mehrere Gruppen unterteilt
sind, von denen mindestens zwei die integrierte Schalteinrichtung
(SW, SW′) gemeinsam verwenden, wobei sich mindestens
eine Gruppe im inaktiven Zustand befindet, wenn sich die
Speicherschaltung im aktiven Zustand befindet.
7. Halbleiterschaltung nach einem der Ansprüche 1 bis 3, dadurch
gekennzeichnet, daß der Hauptschaltungsabschnitt (200)
eine Speicherschaltung umfaßt, deren einzelne Speicherzellen
jeweils einen Speicherkondensator und einen MOS-Schalttransistor
aufweisen, wobei die eine der Source- und Drain-Elektroden
des Transistors mit dem Speicherkondensator und die andere
mit dem Spannungswandler (400) verbunden ist.
8. Halbleiterschaltung nach Anspruch 7, dadurch gekennzeichnet,
daß der Spannungswandler (700) einen Steuerstrom
erzeugt, wobei
n = Anzahl der Speicherzellen, die bei Änderungen der internen Versorgungsspannung zu berücksichtigen sind,
CS = Kapazität pro Speicherzelle,
ΔVINT = Betrag der Änderung der internen Versorgungsspannung VINT und
Δt = Dauer der Änderung.
n = Anzahl der Speicherzellen, die bei Änderungen der internen Versorgungsspannung zu berücksichtigen sind,
CS = Kapazität pro Speicherzelle,
ΔVINT = Betrag der Änderung der internen Versorgungsspannung VINT und
Δt = Dauer der Änderung.
9. Halbleiterschaltung nach Anspruch 8, dadurch gekennzeichnet,
daß Δt die Zeitspanne für das Vor-Aufladen der Speicherschaltung
ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59108365A JPS60253090A (ja) | 1984-05-30 | 1984-05-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3519249A1 DE3519249A1 (de) | 1985-12-05 |
DE3519249C2 true DE3519249C2 (de) | 1993-03-18 |
Family
ID=14482905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19853519249 Granted DE3519249A1 (de) | 1984-05-30 | 1985-05-29 | Halbleitervorrichtung mit einer fehlerverhuetungseinrichtung |
Country Status (5)
Country | Link |
---|---|
US (1) | US4691304A (de) |
JP (1) | JPS60253090A (de) |
KR (1) | KR940003891B1 (de) |
DE (1) | DE3519249A1 (de) |
GB (1) | GB2161664B (de) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61255587A (ja) * | 1985-05-09 | 1986-11-13 | Seiko Instr & Electronics Ltd | 半導体集積回路装置 |
US5197033A (en) | 1986-07-18 | 1993-03-23 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
JPH0770216B2 (ja) * | 1985-11-22 | 1995-07-31 | 株式会社日立製作所 | 半導体集積回路 |
JPS6337892A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | ダイナミツクランダムアクセスメモリの基板電位発生回路 |
EP0262357B1 (de) * | 1986-09-30 | 1992-04-01 | Siemens Aktiengesellschaft | Integrierte Schaltung in komplementärer Schaltungstechnik mit einem Substratvorspannungs-Generator |
JPH0713871B2 (ja) * | 1987-06-11 | 1995-02-15 | 三菱電機株式会社 | ダイナミツクram |
US4805152A (en) * | 1987-09-03 | 1989-02-14 | National Semiconductor Corporation | Refresh cell for a random access memory |
NL8702800A (nl) * | 1987-11-23 | 1989-06-16 | Philips Nv | Geintegreerde geheugenschakeling met interne voedingsspanningsregeling. |
JPH01138679A (ja) * | 1987-11-25 | 1989-05-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6112287A (en) * | 1993-03-01 | 2000-08-29 | Busless Computers Sarl | Shared memory multiprocessor system using a set of serial links as processors-memory switch |
US5266821A (en) * | 1988-05-31 | 1993-11-30 | Micron Technology, Inc. | Chip decoupling capacitor |
US5687109A (en) | 1988-05-31 | 1997-11-11 | Micron Technology, Inc. | Integrated circuit module having on-chip surge capacitors |
US6124625A (en) * | 1988-05-31 | 2000-09-26 | Micron Technology, Inc. | Chip decoupling capacitor |
JP2557271B2 (ja) * | 1990-04-06 | 1996-11-27 | 三菱電機株式会社 | 内部降圧電源電圧を有する半導体装置における基板電圧発生回路 |
JP3158420B2 (ja) * | 1990-08-30 | 2001-04-23 | 日本電気株式会社 | 温度検出回路および温度検出回路を備えた半導体装置 |
JP2756873B2 (ja) * | 1991-06-04 | 1998-05-25 | 三菱電機株式会社 | 半導体集積回路装置および半導体メモリ装置 |
KR950002015B1 (ko) * | 1991-12-23 | 1995-03-08 | 삼성전자주식회사 | 하나의 오실레이터에 의해 동작되는 정전원 발생회로 |
US5490107A (en) * | 1991-12-27 | 1996-02-06 | Fujitsu Limited | Nonvolatile semiconductor memory |
JP2910474B2 (ja) * | 1992-02-21 | 1999-06-23 | 日本電気株式会社 | 半導体集積回路装置 |
JPH0887881A (ja) * | 1994-09-19 | 1996-04-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH08111094A (ja) * | 1994-10-12 | 1996-04-30 | Nec Corp | スタチック型半導体記憶装置 |
JPH1174736A (ja) * | 1997-09-01 | 1999-03-16 | Alps Electric Co Ltd | バイアス電圧安定化回路 |
US6114756A (en) | 1998-04-01 | 2000-09-05 | Micron Technology, Inc. | Interdigitated capacitor design for integrated circuit leadframes |
US6414391B1 (en) * | 1998-06-30 | 2002-07-02 | Micron Technology, Inc. | Module assembly for stacked BGA packages with a common bus bar in the assembly |
JP4093705B2 (ja) * | 2000-06-30 | 2008-06-04 | 富士通株式会社 | 半導体集積回路 |
US6593825B1 (en) * | 2001-09-06 | 2003-07-15 | Lsi Logic Corporation | Oscillator having unidirectional current flow between resonant circuit and active devices |
US6605965B1 (en) * | 2001-09-26 | 2003-08-12 | Micrel, Incorporated | Differential window comparator |
JP3678212B2 (ja) * | 2002-05-20 | 2005-08-03 | ウシオ電機株式会社 | 超高圧水銀ランプ |
JP3803085B2 (ja) * | 2002-08-08 | 2006-08-02 | 株式会社日立製作所 | 無線icタグ |
US6755700B2 (en) * | 2002-11-12 | 2004-06-29 | Modevation Enterprises Inc. | Reset speed control for watercraft |
JP5922994B2 (ja) * | 2012-06-13 | 2016-05-24 | ルネサスエレクトロニクス株式会社 | Dram装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5951071B2 (ja) * | 1976-02-09 | 1984-12-12 | 日本電気株式会社 | メモリ保護回路 |
US4142114A (en) * | 1977-07-18 | 1979-02-27 | Mostek Corporation | Integrated circuit with threshold regulation |
JPS5472691A (en) * | 1977-11-21 | 1979-06-11 | Toshiba Corp | Semiconductor device |
US4307307A (en) * | 1979-08-09 | 1981-12-22 | Parekh Rajesh H | Bias control for transistor circuits incorporating substrate bias generators |
JPS5694654A (en) * | 1979-12-27 | 1981-07-31 | Toshiba Corp | Generating circuit for substrate bias voltage |
JPS56110252A (en) * | 1980-02-05 | 1981-09-01 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
JPS56117390A (en) * | 1980-02-16 | 1981-09-14 | Fujitsu Ltd | Semiconductor memory device |
JPS5951075B2 (ja) * | 1980-03-31 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
JPS5712481A (en) * | 1980-06-26 | 1982-01-22 | Mitsubishi Electric Corp | Semiconductor memory device |
JPS5787625A (en) * | 1980-11-21 | 1982-06-01 | Hitachi Ltd | Mos integrated circuit |
JPS58105563A (ja) * | 1981-12-17 | 1983-06-23 | Mitsubishi Electric Corp | 基板バイアス発生回路 |
-
1984
- 1984-05-30 JP JP59108365A patent/JPS60253090A/ja active Pending
-
1985
- 1985-05-21 KR KR1019850003473A patent/KR940003891B1/ko not_active IP Right Cessation
- 1985-05-28 GB GB08513412A patent/GB2161664B/en not_active Expired
- 1985-05-29 DE DE19853519249 patent/DE3519249A1/de active Granted
- 1985-05-30 US US06/739,092 patent/US4691304A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
GB2161664A (en) | 1986-01-15 |
US4691304A (en) | 1987-09-01 |
GB2161664B (en) | 1988-11-02 |
GB8513412D0 (en) | 1985-07-03 |
KR940003891B1 (ko) | 1994-05-04 |
KR850008763A (ko) | 1985-12-21 |
JPS60253090A (ja) | 1985-12-13 |
DE3519249A1 (de) | 1985-12-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3519249C2 (de) | ||
DE4039524C2 (de) | Substratspannungserzeuger für eine Halbleitereinrichtung und Verfahren zum Erzeugen einer Substratspannung | |
DE4242804C2 (de) | Ladungspumpkreis | |
DE4324855C1 (de) | Ladungspumpe | |
DE69127515T2 (de) | Substratvorspannungsgenerator für Halbleiteranordnungen | |
DE3924952C2 (de) | Dynamischer Schreib-Lese-Speicher mit einer Selbstauffrischfunktion und Verfahren zum Anlegen einer Halbleitersubstratvorspannung | |
DE2634089C3 (de) | Schaltungsanordnung zum Erfassen schwacher Signale | |
DE2850305C2 (de) | Halbleiterspeichervorrichtung | |
DE69903835T2 (de) | On chip wortleitungsspannungsgenerator für in einen logischen prozess eingebauten dramspeicher | |
DE69427214T2 (de) | Halbleiterspeicheranordnung mit Spannung-Erhöhungsschaltung | |
DE2650479C2 (de) | Speicheranordnung mit Ladungsspeicherzellen | |
DE69427066T2 (de) | Spannungserhöhungsschaltung | |
DE69123666T2 (de) | Halbleiterspeicheranordnung | |
DE4336907A1 (de) | Substratpotential-Erzeugungsschaltung zum Erzeugen eines Substratpotentials mit einem niedrigen Pegel und Halbleitervorrichtung mit einer solchen Schaltung | |
DE4203137C2 (de) | Substratvorspannungs-Erzeugungsschaltung und Betriebsverfahren | |
DE3035260A1 (de) | Dynamischer monolithischer speicher | |
DE2707456C3 (de) | ||
DE3826745C2 (de) | ||
EP0261370A2 (de) | Integrierte Schaltung mit "Latch-up" Schutzschaltung in komplementärer MOS Schaltungstechnik | |
DE3235672A1 (de) | Aktiver hochziehkreis | |
DE4234667C2 (de) | Spannungserzeugungseinrichtung, Verwendung derselben in einem Halbleiterspeicher und Betriebsverfahren derselben zum Erzeugen einer konstanten Spannung | |
DE3936675A1 (de) | Integrierte halbleiterschaltkreiseinrichtung | |
DE3643546A1 (de) | Innere potentialerzeugerschaltung | |
DE3438069A1 (de) | Dynamischer speicher | |
DE3030654A1 (de) | Sperrvorspannungsgenerator |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8128 | New person/name/address of the agent |
Representative=s name: STREHL, P., DIPL.-ING. DIPL.-WIRTSCH.-ING. SCHUEBE |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |