DE3635429A1 - Phasenregelkreis - Google Patents

Description

Die Erfindung betrifft einen Phasenregelkreis mit einem Pha­ sendiskriminator, an dessen ersten Eingang ein Eingangssignal angelegt wird, mit einem Regler, dessen Eingang mit dem Aus­ gang des Phasendiskriminators verbunden ist, und mit einem spannungsgesteuerten Oszillator, dessen Steuereingang mit dem Ausgang des Reglers verbunden ist und dessen Ausgang mit einem zweiten Eingang des Phasendiskriminators verbunden ist und ein geregeltes Ausgangssignal abgibt.

Ein derartiger Phasenregelkreis wird allgemein mit PLL (phase-locked loop) bezeichnet und ist aus dem Buch "Halblei­ ter-Schaltungstechnik", Tietze/Schenk, 6. Auflage, Springer Verlag Berlin Heidelberg New York Tokyo, 1983, Seiten 828 und 829 bekannt.

In digitalen Demultiplexern werden, wie aus der Zeitschrift "telcom report", 2 (1979) Beiheft Digital-Übertragungstechnik, Seiten 59-64, Bild 3 hervorgeht, zur Rückgewinnung des Ori­ ginaltaktes aus dem vorhandenen, beim Entstopfen entstandenen Lückentakt des gedemultiplexten Datensignals Phasenregelkrei­ se mit hoher Güte im Zusammenwirken mit Pufferspeichern ein­ gesetzt. Ein üblicher Phasenregelkreis besteht hier, wie auch aus dem genannten Buch bekannt, aus Frequenzteilern, aus einem digitalen Phasendiskriminator, der ein Exklusiv-ODER- Gatter oder ein flankengetriggertes RS-Flipflop sein kann, und aus einem spannungsgesteuerten Quarz-Oszillator, dessen Steuerspannung von dem Phasendiskriminator gewonnen wird.

Dem Phasenregelkreis wird am Eingang der Lückentakt zuge­ führt, während am Ausgang der vom spannungsgesteuerten Oszil­ lator erzeugte Takt abgegeben wird. Das Tastverhältnis des Ausgangsimpulses am Phasendiskriminator ist von der Phasen­ lage zwischen Lückentakt und dem vom spannungsgesteuerten Oszillator abgegebenen Takt abhängig. Um möglichst kleine Phasenabweichungen zu erreichen, wird der Ausgangsimpuls über einen Tiefpaß zu einem Integrator geführt, dessen abgegebenes Signal die Steuerspannung des spannungsgesteuerten Oszilla­ tors bildet.

Beim Integrator handelt es sich vorwiegend um ein analoges Schaltungsteil, durch das sich einerseits bei sehr niedrigen Frequenzen des Jitters eine Jitterüberhöhung praktisch kaum vermeiden läßt und sich andererseits die Einbeziehung in integrierte digitale Schaltungen, beispielsweise mit CMOS nur schwer realisieren läßt.

Bei einem Phasenregelkreis kann auch auf einen Integrator verzichtet werden. Dann ist jedoch die Phasenabweichung zwischen Lückentakt und Oszillatortakt von verschiedenen Faktoren wie der mittleren Frequenzablage des Lückentaktes abhängig, durch die ein größerer Pufferspeicherbereich notwendig wird. Wird auf den Integrator verzichtet, ist es möglich, auch den Tiefpaß entfallen zu lassen, wenn der spannungsgesteuerte Oszillator dessen Aufgabe übernehmen kann.

Aufgabe der Erfindung ist es, einen Phasenregelkreis anzuge­ ben, der möglichst wenig analoge Komponenten benötigt, damit weitgehend integrierbar ist, eine Jitterüberhöhung vermeidet und keine Erweiterung des Pufferspeicherbereichs benötigt.

Ausgehend von einem Phasenregelkreis der einleitend geschil­ derten Art wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß ein mehrstufiger Phasenschieber vorgesehen ist, dessen Eingang mit dem Ausgang des spannungsgesteuerten Oszillators verbunden ist, daß ein Umschalter vorgesehen ist, dessen Ein­ gänge mit den Stufenausgängen des Phasenschiebers und dessen Ausgang mit dem zweiten Eingang des Phasendiskriminators ver­ bunden sind, daß eine Steuerlogik vorgesehen ist, deren erster Eingang mit dem ersten Eingang des Phasendiskrimina­ tors, deren zweiter Eingang mit einem der Stufenausgänge des Phasenschiebers und deren Ausgang mit einem Steuereingang des Umschalters verbunden ist, und daß die Steuerlogik die Pha­ sendifferenz an den Eingängen des Phasendiskriminators über die Auswahl eines Stufenausgangs des Phasenschiebers derart eingestellt, daß die Phasendifferenz zwischen dem ersten Eingang des Phasendiskriminators und dem Eingang des Phasen­ schiebers einem Nominalwert angenähert wird.

Bei einer Ausgestaltung des erfindungsgemäßen Phasenregel­ kreises ist ein erster Frequenzteiler vorgesehen, der dem ersten Eingang des Phasendiskriminators vorgeschaltet ist, und ist ein zweiter Frequenzteiler vorgesehen, der zwischen dem Ausgang des spannungsgesteuerten Oszillators und dem Eingang des Phasenschiebers eingeschleift ist. Als Frequenz­ teiler können Zähler dienen.

Die erfindungsgemäßen Phasenregelkreise können in einem Demultiplexer eines Zeitmultiplex-Übertragungssystems für plesiochrone Signale mit ausgangsseitigen Pufferspeichern angewendet werden, denen jeweils als Einschreibtakt ein Lückentakt über Stufen des ersten Frequenzteilers und ein nunmehr lückenfreier Auslesetakt über Stufen des zweiten Frequenzteilers zugeführt wird.

Anhand von Ausführungsbeispielen wird die Erfindung nachste­ hend näher erläutert.

Fig. 1 zeigt einen Phasenregelkreis nach dem Stand der Technik.

Fig. 2 zeigt einen Pulsplan zur Erläuterung der Wirkungs­ weise des Phasenregelkreises nach Fig. 1.

Fig. 3 zeigt einen erfindungsgemäßen Phasenregelkreis.

Fig. 4 zeigt einen ersten Pulsplan zur Erläuterung der Wirkungsweise des Phasenregelkreises nach Fig. 3.

Fig. 5 zeigt einen zweiten Pulsplan zur Erläuterung der

Fig. 6 zeigt einen dritten Pulsplan zur Erläuterung der Wirkungsweise des Phasenregelkreises nach Fig. 3,

Fig. 7 zeigt einen Pufferspeicher am Ausgang eines Demul­ tiplexers für plesiochrone Signale mit einem Phasen­ regelkreis.

Fig. 8 zeigt die Anordnung nach Fig. 7 detailliert.

Fig. 9 zeigt einen ersten Pulsplan zur Erläuterung der Wirkungsweise der Anordnung nach Fig. 8 und

Fig. 10 zeigt einen zweiten Pulsplan zur Erläuterung der Wirkungsweise der Anordnung nach Fig. 8.

Fig. 1 zeigt einen Phasenregelkreis nach dem Stand der Tech­ nik. Er besteht aus einem Phasendiskriminator 2 mit einem ersten Eingang 1 und mit einem zweiten Eingang 11, einem Reg­ ler 3, einem spannungsgesteuerten Oszillator 6 und aus einem Ausgang 7. Der Regler 3 enthält einen Tiefpaß 4 und einen Integrator 5.

Dem Phasenregelkreis kann eingangsseitig ein Frequenzteiler 9 mit Eingang 8 vorgeschaltet werden. Der Kurzschluß zwischen dem Ausgang 7 und dem zweiten Eingang 11 des Phasendiskrimi­ nators 2 kann durch einen Frequenzteiler 10 ersetzt werden. Der so erweiterte Phasenregelkreis ist derart zu dimensio­ nieren, daß an den Eingängen 1 und 11 nominell dieselbe Fre­ quenz anliegt.

Die Wirkungsweise des Phasenregelkreises ohne Frequenzteiler 9 und 10 nach Fig. 1 wird unter Zuhilfenahme des Pulsplans für die Signale ϕ 1 und ϕ 2 nach Fig. 2 wie folgt beschrie­ ben:

Legt man an den Eingang 1 ein Signal ϕ 1 mit schwanken­ der Periode nach Fig. 2 an, so ändert sich die Phasendif­ ferenz an den Eingängen 1 und 11 des Phasendiskriminators 2 und damit das Tastverhältnis an dessen Ausgang. Im nachge­ schalteten Tiefpaß 4 wird das geänderte Tastverhältnis in eine veränderte Gleichspannung umgesetzt. Der anschließende Integrator 5 verstärkt jede Abweichung und bewirkt eine Ver­ änderung der Frequenz des spannungsgesteuerten Oszillators 6. Dadurch wird die Phasendifferenz an den Eingängen 1 und 11 des Phasendiskriminators 2 derart verändert, daß die Abwei­ chung der Gleichspannung am Ausgang des Tiefpasses 4 rück­ gängig gemacht wird. Bei einem idealen Integrator 5 arbeitet der Phasenregelkreis innerhalb des Ziehbereichs des span­ nungsgesteuerten Oszillators unabhängig von der Frequenz am Eingang 1.

Würde man ein Eingangssignal f 1 in Form eines Lückentaktes nach Fig. 2 an den Eingang 1 anlegen, dann würde ein normaler Phasendiskriminator 2 diese Spannung nicht verarbeiten kön­ nen; der Phasenregelkreis würde ausrasten. Das Eingangssignal f 1 muß an den Eingang 8 gelegt werden, damit es der Frequenz­ teiler 9 in eine Rechteckspannung ϕ 1 umwandelt. Gibt der spannungsgesteuerte Oszillator 6 eine Rechteckspannung f 2 ab, dann muß diese durch den Frequenzteiler 10 in eine Rechteck­ spannung ϕ 2 am Eingang 11 umgewandelt werden, damit die Fre­ quenz an den Eingängen 1 und 11 des Phasendiskriminators 2 übereinstimmt.

Enthält der Regler 3 keinen Integrator 5, dann arbeitet der Phasenregelkreis zwar noch, die Phasenabweichung zwischen einem Lückentakt und dem vom spannunggesteuerten Oszillator 6 abgegebenen Takt wird jedoch beispielsweise von der mitt­ leren Frequenzablage des Lückentaktes abhängig.

Fig. 3 zeigt den erfindungsgemäßen Phasenregelkreis. Dieser unterscheidet sich vom bekannten nach Fig. 1 durch das Fehlen des Integrators 5 sowie die Einführung eines mehrstufigen Pha­ senschiebers 12, einem Umschalters 13 und einer Steuerlogik 14. Die Wirkungsweise des Phasenregelkreises nach Fig. 3 wird nachfolgend unter Zuhilfenahme der Pulspläne in den Fig. 4-6 näher erläutert. Dabei wird, um die Erklärung zu vereinfa­ chen, von einem jitterfreien Eingangssignal ϕ 1 ausgegangen. Als Phasendiskriminator 2 dient ein flankengetriggertes RS-Flipflop. Die aktiven Flanken sind durch einen Pfeil ge­ kennzeichnet.

Normalerweise ist bei einem Phasenregelkreis ohne Integrator 5 die Phasenlage der Signale ϕ 1 am Eingang 1 und ϕ 2 am Eingang 11 des Phasendiskriminators 2 und damit auch die Pha­ senbeziehung zwischen dem Eingangssignal f 1 und dem Ausgangs­ signal f 2 von der Frequenzablage des Eingangssignals f 1 ge­ genüber einer Nominalfrequenz abhängig. Die Ursache hierfür ist die Steuerspannung U _St am Eingang des spannungsgesteuer­ ten Oszillators 6, deren Höhe vom Tastverhältnis des Impulses U _A am Ausgang des Phasendiskriminators 2 bestimmt wird. Diese Steuerspannung U _St ist der Mittelwert aus dem Ausgangssignal U _A des Phasendiskriminators 2.

In Fig. 4 ist das Ausgangssignal U _A einmal für ein Tastver­ hältnis TV = 1 : 1 und einmal für ein Tastverhältnis TV 1 : 1 dargestellt. Im letzten Falle liegt die Steuerspannung U _St näher an der Spitzenspannung U _SS , weil der Impuls breiter ist als die Impulspause.

Über dem Ausgangssignal U _A sind jeweils die Signale ϕ 1 und ϕ 2 an den Eingängen 1 und 11 des Phasendiskriminators 2 gezeigt.

Mit Nominalfrequenz wird die Frequenz bezeichnet, bei der der spannungsgesteuerte Oszillator 6 annähernd auf seiner Mitten­ frequenz schwingt, d. h. daß das Tastverhältnis des Impulses am Ausgang des Phasendiskriminators 2 TV = 1 : 1 ist.

Das Eingangssignal f 1 am Eingang 8 bildet das durch eine Tei­ lung Z/N im Frequenzteiler 9 am Eingang 1 des Phasendiskri­ minators 2 auftretende Signal ϕ 1. Z steht für Zähler und N für Nenner. Für die weitere Betrachtung sei angenommen, daß die Frequenz des Ausgangssignals f 2, die vom spannungsgesteu­ erten Oszillator 6 erzeugt wird, gleich der Frequenz des Ein­ gangssignals f 1 ist. Das Ausgangssignal f 2 bzw. ein ebenfalls durch Teilung Z/N im Frequenzteiler 10 aus dem Ausgangssignal f 2 generiertes Signal ϕ z wird dem Phasenschieber 12 zuge­ führt. Dieser liefert die Signale Φ 1 bis Φ n mit einer kon­ stanten Phasendifferenz von Φ i zu Φ i + 1 (i = 1, 2, . . . n) und bei eingerastetem Phasenregelkreis mit der Frequen, die dem Signal ϕ 1 entspricht.

Fig. 5 zeigt die Signale ϕ 1, ϕ 2 und ϕ z bei der Nominal­ frequenz des Eingangssignals f 1. Als Signal ϕ 2 wird ein geeignetes Signal aus den phasenverschobenen Signalen Φ 1 bis Φ n ausgewählt. Die Fig. 5 zeigt weiter das Ausgangssignal U _A , den Jitter J, den Bereich der gültigen Phasendifferenz BPD, die Hysterese H, den Nominalwert der Phasendifferenz PS und die Phasensprunggröße PSG.

Der Phasenvergleich am Phasendiskriminator 2 erfolgt mit den Signalen ϕ 1 und ϕ 2, wobei die Steuerlogik 14 die Phasenlage von ϕ 2 bestimmt. Dazu werden der Steuerlogik 14 die Signale ϕ 1 und ein vorab bestimmtes Signal ϕ x aus den Signalen ϕ 1 bis Φ n vom Phasenschieber 12 angeboten. Aus der Phasendiffe­ renz der Signale ϕ 1 und d x ermittelt die Steuerlogik 14 laufend ein Kriterium für die Wahl des Signals ϕ 2 aus den Signalen Φ 1 bis Φ n. Die Phasendifferenz zwischen den Signa­ len ϕ z und ϕ x ist konstant. Überschreitet der Wert der Pha­ sendifferenz einen bestimmten vorgegebenen Bereich, so wird die Phasenlage des Signals ϕ 2 durch Umschalten des Umschal­ ters 13 verändert. Damit wird die Phasendifferenz in Richtung Nominalwert nachgesteuert. Dieser ist die Phasendifferenz, die die Signale ϕ 1 und ϕ z bei der Nominalfrequenz des Ein­ gangssignals f 1 haben sollten. Damit ergibt sich die Forde­ rung, von diesem Wert bei Frequenzablage möglichst wenig ab­ zuweichen. Wie groß die maximale Abweichung ist, mit welchem Schritt bzw. mit welcher Phasensprunggröße PSG die Steuerung erfolgt, hängt von der Anzahl der Signale Φ 1 bis Φ n ab. Die Phasensprunggröße PSG ist die Phasendifferenz zwischen zwei Signalen Φ i und Φ i + 1 oder Φ i und Φ i - 1.

Am Phasendiskriminator 2 erhält man nach einem Umschaltevor­ gang eine geänderte Phasenbeziehung der Signale ϕ 1 und ϕ 2, welche das Tastverhältnis des Ausgangssignals U _A des Phasen­ diskriminators 2 anpaßt. Eine damit verbundene Nachsteuerung des spannungsgesteuerten Oszillators 6 führt zu der gewünsch­ ten Nachregelung der Phasendifferenz sowohl zwischen dem Ein­ gangssignal f 1 und dem Ausgangssignal f 2 als auch zwischen den Signalen ϕ 1 und ϕ z.

Fig. 6 zeigt im oberen Teil die Pulse für die eine Endstel­ lung des Umschalters 13 mit der Frequenzablage unterhalb der Nominalfrequenz des Eingangssignals ϕ 1 und im unteren Teil die Pulse für die andere Endstellung des Umschalters 13 mit der Frequenzablage oberhalb der Nominalfrequenz des Eingangs­ signals ϕ 1.

Die Phasendifferenz ist normalerweise nicht nur von der Fre­ quenzablage des Eingangssignals f 1, sondern auch von dessen Jitter J abhängig, was in den Fig. 5 und 6 durch strichlierte Linien angedeutet ist. Das Jitterdämpfungsverhalten des Pha­ senregelkreises ist durch die Jitterübertragungsfunktion ge­ geben. Diese wird von den Teilungsfaktoren Z/N der beiden Frequenzteiler 9 und 10 mitbestimmt. Je kleiner der Teilungs­ faktor Z/N ist, d. h. je niedriger die Frequenz der Signale ϕ 1 und ϕ 2 am Phasendiskriminator 2 relativ zum Eingangssi­ gnal f 1 und zum Ausgangssignal f 2 ist, desto kleiner ist auch die Eckfrequenz der Jitterübertragungsfunktion. Da der Jitter J des Eingangssignals f 1 so weit als möglich unterdrückt wer­ den soll, darf dieser keine dauernden Umschaltvorgänge an Φ 1 bis Φ n auslösen. Diese Umschaltung soll nur die Phasen­ differenz aufgrund der Frequenzablage von f 1 dem gewünschten Nominalwert näherbringen. Aus diesem Grund besitzt die Steu­ erlogik 14 ein Hystereseverhalten bezüglich des Umschaltekri­ teriums. Die Hysterese H muß so bemessen sein, daß der maxi­ mal auftretende Jitter J kein dauerndes Pendeln zwischen den Signalen Φ i und Φ i + 1 oder Φ i und Φ i - 1 verursacht. Die Größe der Hysterese H wird durch die Steuerlogik 14 und die Anzahl der Signale Φ 1 bis Φ n vorgegeben. Sie ist gleich dem Bereich der gültigen Phasendifferenz BPD der Signale ϕ 1 und ϕ z bzw. ϕ x, dessen Überschreitung einen Umschaltevorgang auslöst.

Fig. 7 zeigt einen Pufferspeicher 16, wie er in einem Demul­ tiplexer eines Zeitmultiplex-Nachrichtenübertragungsystems für plesiochrone Signale Verwendung findet, und einen erfin­ dungsgemäßen Phasenregelkreis zur Erzeugung des Auslesetaktes für den Pufferspeicher 16.

Der Pufferspeicher 16 ist als 8-bit-Pufferspeicher ausgebil­ det und enthält einen Eingang 15 und einen Ausgang 17 für Daten D. Die Frequenzteiler 9 a und 10 a sind 4-bit-Binärzäh­ ler. Der Phasenschieber 12 a ist eine Logik, die mit Hilfe der Ausgangssignale des Frequenzteilers 10 a Signale Φ 1 bis Φ 5 erzeugt.

Das Eingangssignal f 1 am Eingang 8 ist ein beim Entstopfen entstandener Lückentakt, der als Einlesetakt für den Puffer­ speicher 16 dient. Dazu werden Takte f ¹/₂, f ¹/₄, f ¹/₈ und f ¹/₁₆ gebildet. Letzterer stellt das Signal ϕ 1 dar, das an den ersten Eingang 1 des Phasendiskriminators 2 angelegt wird. Das Ausgangssignal f 2 des spannungsgesteuerten Oszil­ lators 6 wird als Auslesetakt dem 4-bit-Binärzähler 10 a zugeführt, der die gleichen Takte wie der Frequenzteiler 9 a erzeugt. Ansonsten arbeitet dieser Phasenregelkreis wie der nach Fig. 3.

Die Speichertiefe des Pufferspeichers 16, also 8 bit, ist von dem maximal zu erwartenden Jitter J des Eingangssignals f 1 und von der Größe des Phasensprungs PSG bei der Umschaltung abhängig. Wird ein Jitter J 6 UI _SS (UI = Unit Interval) ange­ nommen und ein Phasensprung von 2 UI bezogen auf das Ein­ gangssignal f 1 bzw. das Ausgangssignal f 2 erzeugt, ergibt sich damit eine minimale Tiefe des Pufferspeichers 16 von 8 bit. Dieser wird jeweils von den niederwertigen 3 bit der 4-bit-Binärzähler 9 a und 10 a gesteuert.

Fig. 8 zeigt die Anordnung nach Fig. 7 detaillierter. Der Phasendiskriminator 2 enthält D-Flipflops 34 und 35. Der Phasenschieber 12 a enthält D-Flipflops 21, 22 und 23 sowie einen Inverter 24. Die Steuerlogik 14 enthält D-Flipflops 18 und 20, ein Exklusiv-ODER-Gatter 19, ODER-Gatter 25, 32 und 33, UND-Gatter 26, 30 und 31. NAND-Gatter 28 und 29 sowie einen Aufwärts/Abwärtszähler 27. Ein Multiplexer 13 a über­ nimmt die Aufgabe des Umschalters 13.

Durch geeignete Auswahl der Ausgänge A 2 bis D 2 des 4-bit- Binärzählers 10 a mit Hilfe der D-Flipflops 21 bis 23 des Inverters 24 und des Signals D 2, erhält man die fünf ver­ schiedenen Phasenlagen des Signals D 2 mit einer Phasendif­ ferenz von je 45°. Diese Signale Φ 1 bis Φ 5 werden dem als Umschalter dienenden Multiplexer 13 a zugeführt. Die Steuer­ logik 14 steuert den Multiplexer 13 a mittels des Aufwärts/ Abwärtszählers 27.

Der Pulsplan in Fig. 9 zeigt im oberen Drittel die Ausgänge A 1 bis D 1 des 4-bit-Binärzählers 9 a in Abhängigkeit vom Zäh­ lerstand ZS 9. Im mittleren Teil der Fig. 9 sind die Ausgangs­ spannungen A 2 bis D 2 des 4-bit-Binärzählers 10 a sowie der zu­ gehörige Zählerstand ZS 10 zu sehen. Im unteren Drittel sind schließlich die Ausgangssignale Φ 1 bis Φ 5 des Phasenschie­ bers 12 a dargestellt.

Die Fig. 10 zeigt oben einen Fall A für die nominelle Phasen­ differenz PD = 90°, einen Fall B für eine Phasendifferenz PD = 0° und Fall C für eine Phasendifferenz PD = 180° zwischen den Si­ gnalen ϕ 1 und ϕ z und unten zu den Fällen B und C gehörende Pulse. Der Zustandswechsel am Ausgang Q 20 des D-Flipflops 20 ist jeweils das Umschaltekriterium und löst damit ein Ab­ wärtszählen AbZ 27 oder Aufwärtszählen AufZ 27 des Aufwärts/ Abwärtszählers 27 aus. Das D-Flipflop 20 bestimmt außerdem die Hysterese H der Umschaltepunkte U sowie den zulässigen Bereich der Phasendifferenz PD zwischen ϕ 1 und ϕ z. Aus diesem Grund bestimmt das D-Flipflop 20 auch die nominelle Phasendifferenz zwischen ϕ 1 und ϕ z und damit die Zähler­ stand-Differenz zwischen den 4-bit-Binärzählern 9 a und 10 a, die für die richtige Steuerung des Pufferspeichers 16 maß­ geblich ist. (Eine Phasendifferenz PD von 22,5° zwischen den Signalen ϕ 1 und ϕ z oder von 16 × 22,5° = 360° zwiwschen dem Eingangssignal f 1 und dem Ausgangssignal f 2 entspricht einer Zählerstand-Differenz der 4-bit-Binärzähler 9 a und 10 a von eins oder einer Pufferspeichertiefe von 1 bit.)

Bei dem 8-bit-Pufferspeicher 16 ist eine Zählerstanddifferenz von vier erforderlich. Das entspricht einer Phasendifferenz von 180° zwischen den Signalen C 1 und C 2 oder von 90° zwi­ schen den Signalen von D 1 (= ϕ 1) und D 2 (= d z). Die Hystere­ se H ist mit 180° Phasenänderung zwischen den Signalen ϕ 1 und ϕ z festgelegt, was einer Wertänderung der Zählerstand­ differenz von acht oder 8 bit Pufferspeichertiefe entspricht.

Wird der Bereich der zulässigen Phasendifferenz PD nach oben oder unten über- bzw. unterschritten, so ändert sich der Aus­ gangspegel Q 20. Diese Änderung wird mit dem D-Flipflop 18 ge­ speichert. Dadurch ändert sich der Zustand am Ausgang Q 18. Dieser Speichervorgang wird mittels der UND-Gatter 30 und 31 sowie des ODER-Gatters 32 zum Takteingang des Aufwärts/Ab­ wärtszählers 27 geführt und bewirkt mit Hilfe des Multi­ plexers 13 a eine Phasenänderung des Signals ϕ 2.

Abhängig davon, ob die aktive Taktflanke des Aufwärts/Ab­ wärtszählers 27 bei zu großer (Fall C) oder zu kleiner (Fall B) zulässiger Phasendifferenz PD ausgelöst wird, ist der Pegel des Signals 22 am P/DOWN-Eingang des Aufwärts/ Abwärtszählers 27 logisch "0" oder "1".

Mit Hilfe der UND-Gatter 30 und 31 wird diese Information zusätzlich dazu benutzt, um im Moment des Umschaltens das Signal ϕ 2 auf einem geeigneten Pegel zu halten. Damit wird erreicht, daß Speiks, die beim Umschaltvorgang durch die Steuerung des Multiplexers 13 a auftreten können, ohne Wirkung auf den Phasendiskriminator 2 bleiben. Das UND-Gatter 30 ist bei Zählrichtung aufwärts des Aufwärts/Abwärtszählers 27 aktiv. Dessen Signal 30 erzeugt mit dem ODER-Gatter 33 einen logischen Zustand "1" am Signal ϕ 2, während das UND-Gatter 31 bei der Zählrichtung abwärts aktiv ist. Dieses Signal am Ausgang 31 a zieht über den Enable-Eingang des Multiplexers 13 a das Signal d 2 auf einen Pegel logisch "0". Das zusätzli­ che ODER-Gatter 32 dient zur Erzeugung des Taktimpulses am Ausgang 32 a für den Aufwärts/Abwärtszähler 27 und wird aus Gründen der Laufzeit (der Pegel des Signals ϕ 2 muß vor dem Umschaltevorgang anliegen) verwendet. Nach dem Umschaltevor­ gang wird das D-Flipflop 18 mit dem Signal R 18 aus der Ver­ knüpfung des Exklusiv-ODER-Gatters 19 zurückgesetzt. Damit wird das Signal ϕ 2 über die UND-Gatter 30 und 31 freige­ geben.

Der Ausgangspegel Q 20 bleibt nach dem Umschalten noch eine gewisse Zeit aktiv, da sich in Verbindung mit dem spannungs­ gesteuerten Oszillator 6 die Phasendifferenz PD nicht sofort in gewünschter Weise ändert.

Der Phasendiskriminator 2 wird aus den beiden D-Flipflops 34 und 35 durch eine geeignete Verbindung der Ausgänge mit den Reset-Eingängen gebildet und zeigt das Verhalten eines posi­ tiv flankengetriggerten RS-Flipflops. Der Set-Eingang wird vom Signal ϕ 1, der Reset-Eingang vom Signal ϕ 2 gesteuert.

Da bei minimal oder maximal möglichem Zählerstand des Aufwärts/Abwärtszählers 27 - solange das D-Flipflop 20 nach dem Umschaltevorgang noch aktiv ist, also der Ausgang Q 20 auf logisch "1" ist - die positiven Flanken der Signale ϕ 1 und ϕ 2 zeitlich sehr schnell hintereinander folgen bzw. sich überlappen, könnte es zu einer Fehltriggerung des Phasendis­ kriminators 2 kommen. Deshalb werden in diesem Fall die NAND- Gatter 28 und 29 aktiv und verhindern eine Fehlsteuerung des Phasendiskriminators 2. Durch das NAND-Gatter 28 bzw. 29 wird der jeweilige D-Eingang der D-Flipflops 34 und 35 auf logisch "0" gesetzt und damit der notwendige Ausgangspegel des Pha­ sendiskriminators 2 für eine möglichst schnelle Beseitigung dieses Zustandes erzwungen. Das ODER-Gatter 25 und das UND- Gatter 26 sowie der MIN/MAX-Ausgang des Aufwärts/Abwärtszäh­ lers 27 sorgen dafür, daß bei ausgerastetem Phasenregelkreis bzw. wenn kein geeignetes Eingangssignal ϕ 1 als Einlesetakt anliegt, der Aufwärts/Abwärtszähler 27 nicht in der einen oder anderen Richtung durchzählt und damit einen unzulässigen Zählerstand erreicht.

Über das UND-Gatter 26 und das ODER-Gatter 27 erfolgt eine Blockierung des Aufwärts/Abwärtszählers 27, wenn ein Zähler­ stand ZS = 4 erreicht ist und ein weiterer Aufwärtszählvorgang versucht wird. Während der MIN/MAX-Ausgang sowie das ODER- Gatter 25 bei Zählerstand ZS = 0 und einem versuchten Abwärts­ zählvorgang aktiv sind.

Claims (5)

1. Phasenregelkreis (PLL) mit einem Phasendiskriminator (2), an dessen ersten Eingang (1) ein Eingangssignal (f 1) angelegt wird,
mit einem Regler (3), dessen Eingang mit dem Ausgang des Pha­ sendiskriminators (2) verbunden ist, und
mit einem spannungsgesteuerten Oszillator (6), dessen Steuer­ eingang mit dem Ausgang des Reglers (3) verbunden ist, und dessen Ausgang (7) mit einem zweiten Eingang (11) des Phasen­ diskriminators (2) verbunden ist und ein geregeltes Ausgangs­ signal (f 2) abgibt,
dadurch gekennzeichnet,
daß ein mehrstufiger Phasenschieber (12) vorgesehen ist, des­ sen Eingang mit dem Ausgang (7) des spannungsgesteuerten Os­ zillators (6) verbunden ist,
daß ein Umschalter (13) vorgesehen ist, dessen Eingänge mit den Stufenausgängen des Phasenschiebers (12) und dessen Aus­ gang mit dem zweiten Eingang (11) des Phasendiskriminators (2) verbunden sind,
daß eine Steuerlogik (14) vorgesehen ist, deren erster Ein­ gang mit dem ersten Eingang (1) des Phasendiskriminators (2), deren zweiter Eingang mit einem der Stufenausgänge des Pha­ senschiebers (12) und deren Ausgang mit einem Steuereingang des Umschalters (13) verbunden ist, und
daß die Steuerlogik (14) die Phasendifferenz an den Eingängen (1, 11) des Phasendiskriminators (2) über die Auswahl eines Stufenausgangs des Phasenschiebers (12) derart einstellt, daß die Phasendifferenz zwischen dem ersten Eingang (1) des Pha­ sendiskriminators (2) und dem Eingang des Phasenschiebers (12) einem Nominalwert angenähert wird.

2. Phasenregelkreis nach Anspruch 1, dadurch gekennzeichnet, daß der Regler (3) durch einen Kurzschluß ersetzt ist.

3. Phasenregelkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß ein erster Frequenzteiler (9) vorgesehen ist, der dem ersten Eingang (1) des Phasendiskriminators (2) vorgeschaltet ist,
und daß ein zweiter Frequenzteiler (10) vorgesehen ist, der zwischen dem Ausgang (7) des spannungsgesteuerten Oszil­ lators (6) und dem Eingang des Phasenschiebers (12) einge­ schleift ist.

4. Phasenregelkreis nach Anspruch 3, dadurch gekennzeichnet, daß als Frequenzteiler (9, 10) Zähler vorgesehen sind.

5. Phasenregelkreise nach einem der Ansprüche 3 oder 4, gekennzeichnet durch ihre Anwendung in einem Demultiplexer eines Zeitmultiplex- Übertragungssystems für plesiochrone Signale mit ausgangs­ seitigen Pufferspeichern (16), denen jeweils als Einschreib­ takt ein beim Entstopfen entstandener Lückentakt über Stufen des ersten Frequenzteiler (9) und ein nunmehr lückenfreier Auslesetakt über Stufen des zweiten Frequenzteiler (10) zuge­ führt wird.